JP2001217412A - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
(57)【要約】
【課題】 半導体素子の性能を低下させずに、チャンネ
ル領域の端部のしきい値電圧の低下を防止し得る半導体
素子及びその製造方法を提供する。 【解決手段】 隔離領域２２とアクティブ領域２１とに
区分された半導体基板２０と、半導体基板２０のアクテ
ィブ領域２１の上面に形成されたゲート酸化膜２７と、
第１部分２３ａ及び第２部分２３ｂにより構成されてア
クティブ領域２１上のゲート酸化膜２７の上面に形成さ
れ、第１部分２３ａの不純物濃度は第２部分２３ｂの不
純物濃度に比べて相対的に低く形成されたゲート電極２
３と、ゲート電極２３の下方側のアクティブ領域２１の
中央部に形成されたチャンネル領域２６と、ゲート電極
２３の下方側のアクティブ領域２１の両端部にそれぞれ
形成されたソース領域及びドレイン領域とを包含して半
導体素子を構成する。
ル領域の端部のしきい値電圧の低下を防止し得る半導体
素子及びその製造方法を提供する。 【解決手段】 隔離領域２２とアクティブ領域２１とに
区分された半導体基板２０と、半導体基板２０のアクテ
ィブ領域２１の上面に形成されたゲート酸化膜２７と、
第１部分２３ａ及び第２部分２３ｂにより構成されてア
クティブ領域２１上のゲート酸化膜２７の上面に形成さ
れ、第１部分２３ａの不純物濃度は第２部分２３ｂの不
純物濃度に比べて相対的に低く形成されたゲート電極２
３と、ゲート電極２３の下方側のアクティブ領域２１の
中央部に形成されたチャンネル領域２６と、ゲート電極
２３の下方側のアクティブ領域２１の両端部にそれぞれ
形成されたソース領域及びドレイン領域とを包含して半
導体素子を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子及びそ
の製造方法に係るもので、詳しくは、チャンネル領域か
らの漏洩電流を抑制して、副しきい値電流曲線のハンプ
の発生を防止し得る半導体素子及びその製造方法に関す
るものである。
の製造方法に係るもので、詳しくは、チャンネル領域か
らの漏洩電流を抑制して、副しきい値電流曲線のハンプ
の発生を防止し得る半導体素子及びその製造方法に関す
るものである。
【０００２】
【従来の技術】従来、半導体素子であるＮチャンネルＭ
ＯＳＦＥＴ（metal oxide semiconductor field effect
transistor）は、図９に示したように、半導体基板１
０が、トランジスタを形成するためのアクティブ領域１
１と、各トランジスタの間を電気的に分離するための隔
離領域１２とに区分される。隔離領域１２の形成方法と
しては、以前は、選択酸化（ＬＯＣＯＳ；local oxidat
ion of silicon）法が主に利用されていたが、最近は、
半導体素子の集積度向上に有利なトレンチ隔離（ＳＴ
Ｉ；shallow trench isolation）法を利用したフィール
ド酸化膜が利用されている。そして、アクティブ領域１
１の中央を横切ってゲート電極１３が形成され、該ゲー
ト電極１３の両側のアクティブ領域１１にはソース領域
１４及びドレイン領域１５がそれぞれ形成されている。
また、図示されたトランジスタはＮチャンネルトランジ
スタであるため、半導体基板１０はｐ型不純物のホウ素
（Ｂ）がドーピングされたｐ型基板で、ソース領域１４
及びドレイン領域１５はｎ型不純物の燐（Ｐ）または砒
素（Ａｓ）がドーピングされている。
ＯＳＦＥＴ（metal oxide semiconductor field effect
transistor）は、図９に示したように、半導体基板１
０が、トランジスタを形成するためのアクティブ領域１
１と、各トランジスタの間を電気的に分離するための隔
離領域１２とに区分される。隔離領域１２の形成方法と
しては、以前は、選択酸化（ＬＯＣＯＳ；local oxidat
ion of silicon）法が主に利用されていたが、最近は、
半導体素子の集積度向上に有利なトレンチ隔離（ＳＴ
Ｉ；shallow trench isolation）法を利用したフィール
ド酸化膜が利用されている。そして、アクティブ領域１
１の中央を横切ってゲート電極１３が形成され、該ゲー
ト電極１３の両側のアクティブ領域１１にはソース領域
１４及びドレイン領域１５がそれぞれ形成されている。
また、図示されたトランジスタはＮチャンネルトランジ
スタであるため、半導体基板１０はｐ型不純物のホウ素
（Ｂ）がドーピングされたｐ型基板で、ソース領域１４
及びドレイン領域１５はｎ型不純物の燐（Ｐ）または砒
素（Ａｓ）がドーピングされている。
【０００３】このような隔離領域の形成にトレンチ隔離
法を利用したＮチャンネルトランジスタにおいては、チ
ャンネル領域の端部であるトレンチの側壁付近に電界が
集中されるため、チャンネル領域の端部のしきい値電圧
がチャンネルの中央部のしきい値電圧よりも低くなっ
て、図中の点線で示した領域Ａ１、Ａ２のチャンネル領
域の端部から副しきい値電流による漏洩電流が発生し
て、副しきい値電流曲線（planar sub-threshold curre
nt slope）にハンプ（hump）が発生する問題点があっ
た。
法を利用したＮチャンネルトランジスタにおいては、チ
ャンネル領域の端部であるトレンチの側壁付近に電界が
集中されるため、チャンネル領域の端部のしきい値電圧
がチャンネルの中央部のしきい値電圧よりも低くなっ
て、図中の点線で示した領域Ａ１、Ａ２のチャンネル領
域の端部から副しきい値電流による漏洩電流が発生し
て、副しきい値電流曲線（planar sub-threshold curre
nt slope）にハンプ（hump）が発生する問題点があっ
た。
【０００４】そこで、チャンネルの端部近傍及びトレン
チの側壁の不純物濃度を高める方法が採用され、例え
ば、トレンチの側壁にホウ素イオンを注入することによ
り、チャンネル領域の端部のしきい値電圧がチャンネル
領域の中央部のしきい値電圧に比べて相対的に高くなる
ように調節して、副しきい値電流曲線におけるハンプの
発生を防止していた。
チの側壁の不純物濃度を高める方法が採用され、例え
ば、トレンチの側壁にホウ素イオンを注入することによ
り、チャンネル領域の端部のしきい値電圧がチャンネル
領域の中央部のしきい値電圧に比べて相対的に高くなる
ように調節して、副しきい値電流曲線におけるハンプの
発生を防止していた。
【０００５】
【発明が解決しようとする課題】然るに、このような従
来の半導体素子においては、チャンネル領域の端部近傍
及びトレンチの側壁に不純物を注入すると、半導体素子
の性能が低下するという問題点があった。本発明は、こ
のような従来の課題に鑑みてなされたもので、半導体素
子の性能を低下させずに、チャンネル領域の端部のしき
い値電圧の低下を防止し得る半導体素子及びその製造方
法を提供することを目的とする。
来の半導体素子においては、チャンネル領域の端部近傍
及びトレンチの側壁に不純物を注入すると、半導体素子
の性能が低下するという問題点があった。本発明は、こ
のような従来の課題に鑑みてなされたもので、半導体素
子の性能を低下させずに、チャンネル領域の端部のしき
い値電圧の低下を防止し得る半導体素子及びその製造方
法を提供することを目的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る半導体素子は、隔離領域とアクテ
ィブ領域とに区分された半導体基板と、該半導体基板の
上面に形成されたゲート酸化膜と、前記アクティブ領域
の両端部の上方の第１部分と前記アクティブ領域の中央
部の上方の第２部分とに区画されて前記ゲート酸化膜の
上面に形成され、前記第１部分の不純物濃度は前記第２
部分の不純物濃度に比べて相対的に低いゲート電極と、
前記アクティブ領域の中央部に形成されたチャンネル領
域と、前記アクティブ領域の両端部にそれぞれ形成され
たソース領域及びドレイン領域と、を包含して構成され
たものである。
るため、本発明に係る半導体素子は、隔離領域とアクテ
ィブ領域とに区分された半導体基板と、該半導体基板の
上面に形成されたゲート酸化膜と、前記アクティブ領域
の両端部の上方の第１部分と前記アクティブ領域の中央
部の上方の第２部分とに区画されて前記ゲート酸化膜の
上面に形成され、前記第１部分の不純物濃度は前記第２
部分の不純物濃度に比べて相対的に低いゲート電極と、
前記アクティブ領域の中央部に形成されたチャンネル領
域と、前記アクティブ領域の両端部にそれぞれ形成され
たソース領域及びドレイン領域と、を包含して構成され
たものである。
【０００７】また、本発明に係る半導体素子の製造方法
は、半導体基板を隔離領域とアクティブ領域とに区分す
る工程と、前記半導体基板の上面にゲート酸化膜を形成
する工程と、前記ゲート酸化膜の上面に、前記アクティ
ブ領域の両端部の上方の第１部分と前記アクティブ領域
の中央部の上方の第２部分とから成り、前記第１部分の
不純物濃度は前記第２部分の不純物濃度に比べて相対的
に低いゲート電極を形成する工程と、前記アクティブ領
域の両端部に不純物を注入してソース領域及びドレイン
領域を形成する工程と、を順次行うものである。
は、半導体基板を隔離領域とアクティブ領域とに区分す
る工程と、前記半導体基板の上面にゲート酸化膜を形成
する工程と、前記ゲート酸化膜の上面に、前記アクティ
ブ領域の両端部の上方の第１部分と前記アクティブ領域
の中央部の上方の第２部分とから成り、前記第１部分の
不純物濃度は前記第２部分の不純物濃度に比べて相対的
に低いゲート電極を形成する工程と、前記アクティブ領
域の両端部に不純物を注入してソース領域及びドレイン
領域を形成する工程と、を順次行うものである。
【０００８】そして、前記ゲート電極を形成する工程
は、前記ゲート酸化膜の上面に導電膜を形成する工程
と、前記導電膜をパターニングしてゲート電極を形成す
る工程と、前記ゲート電極の第１部分の上面にイオン注
入マスクを形成する工程と、前記ゲート電極の第２部分
に不純物イオンを注入する工程と、前記イオン注入マス
クを除去する工程と、を順次行うこととする。
は、前記ゲート酸化膜の上面に導電膜を形成する工程
と、前記導電膜をパターニングしてゲート電極を形成す
る工程と、前記ゲート電極の第１部分の上面にイオン注
入マスクを形成する工程と、前記ゲート電極の第２部分
に不純物イオンを注入する工程と、前記イオン注入マス
クを除去する工程と、を順次行うこととする。
【０００９】また、前記ゲート電極を形成する工程は、
前記ゲート酸化膜の上面に第１導電型の不純物がドーピ
ングされた導電膜を形成する工程と、前記導電膜をパタ
ーニングしてゲート電極を形成する工程と、前記ゲート
電極の第１部分以外の上面にイオン注入マスクを形成す
る工程と、前記ゲート電極の第１部分に、前記第１導電
型とは反対の第２導電型の不純物をドーピングする工程
と、前記イオン注入マスクを除去する工程と、前記半導
体基板をアニーリングする工程と、を順次行うこととす
る。
前記ゲート酸化膜の上面に第１導電型の不純物がドーピ
ングされた導電膜を形成する工程と、前記導電膜をパタ
ーニングしてゲート電極を形成する工程と、前記ゲート
電極の第１部分以外の上面にイオン注入マスクを形成す
る工程と、前記ゲート電極の第１部分に、前記第１導電
型とは反対の第２導電型の不純物をドーピングする工程
と、前記イオン注入マスクを除去する工程と、前記半導
体基板をアニーリングする工程と、を順次行うこととす
る。
【００１０】さらに、前記ゲート電極を形成する工程
は、前記ゲート酸化膜の上面に導電膜を形成する工程
と、前記導電膜をパターニングしてゲート電極を形成す
る工程と、前記ゲート電極の第１部分に窒素イオンを注
入する工程と、前記ゲート電極全体にｎ型またはｐ型の
不純物を注入する工程と、前記半導体基板をアニーリン
グする工程と、を順次行うこととする。
は、前記ゲート酸化膜の上面に導電膜を形成する工程
と、前記導電膜をパターニングしてゲート電極を形成す
る工程と、前記ゲート電極の第１部分に窒素イオンを注
入する工程と、前記ゲート電極全体にｎ型またはｐ型の
不純物を注入する工程と、前記半導体基板をアニーリン
グする工程と、を順次行うこととする。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。本実施形態に係る半導体素
子は、図１及び図２に示したように、半導体基板２０
は、半導体素子の製造領域であるアクティブ領域２１
と、該アクティブ領域２１間を電気的に隔離するための
隔離領域２２とに区分される。隔離領域２２は、半導体
基板２０内にトレンチを形成し、該トレンチ内にシリコ
ン酸化膜等の絶縁膜を充填して形成する。半導体基板２
０の上面には、図２に示したように、ゲート酸化膜２７
が形成される。さらに、ゲート酸化膜２７の上面には、
アクティブ領域２１の中央部を横切ってゲート電極２３
が形成され、該ゲート電極２３の両端部のアクティブ領
域２１内にソース２４領域及びドレイン領域２５がそれ
ぞれ形成されている。
て、図面を用いて説明する。本実施形態に係る半導体素
子は、図１及び図２に示したように、半導体基板２０
は、半導体素子の製造領域であるアクティブ領域２１
と、該アクティブ領域２１間を電気的に隔離するための
隔離領域２２とに区分される。隔離領域２２は、半導体
基板２０内にトレンチを形成し、該トレンチ内にシリコ
ン酸化膜等の絶縁膜を充填して形成する。半導体基板２
０の上面には、図２に示したように、ゲート酸化膜２７
が形成される。さらに、ゲート酸化膜２７の上面には、
アクティブ領域２１の中央部を横切ってゲート電極２３
が形成され、該ゲート電極２３の両端部のアクティブ領
域２１内にソース２４領域及びドレイン領域２５がそれ
ぞれ形成されている。
【００１２】ここで、ゲート電極２３中、アクティブ領
域２１と隔離領域２２とが接する部分であるチャンネル
領域２６の両端部上方側に位置するゲート電極２３の第
１部分２３ａの不純物の濃度と、チャンネル領域２６の
中央部上方側に位置するゲート電極２３の第２部分２３
ｂの不純物の濃度とは相異なる。即ち、ゲート電極２３
の第１部分２３ａの不純物の濃度が、第２部分２３ｂの
不純物の濃度に比べて相対的に低く形成されている。
域２１と隔離領域２２とが接する部分であるチャンネル
領域２６の両端部上方側に位置するゲート電極２３の第
１部分２３ａの不純物の濃度と、チャンネル領域２６の
中央部上方側に位置するゲート電極２３の第２部分２３
ｂの不純物の濃度とは相異なる。即ち、ゲート電極２３
の第１部分２３ａの不純物の濃度が、第２部分２３ｂの
不純物の濃度に比べて相対的に低く形成されている。
【００１３】このように構成された半導体素子の動作原
理を説明すると次のようである。一般に、不純物濃度の
高い領域に電界が集中されて、不純物濃度の低い領域で
は電界が穏やかな傾向にあるため、電界の集中が発生し
てしきい値電圧が低くなる傾向があるチャンネル領域２
６の両端部近傍の上方側のゲート電極２６の第１部分２
３ａの不純物濃度を、チャンネル領域２６の中央部の上
方側のゲート電極２６の第２部分２３ｂの不純物濃度に
比べて低くして、チャンネル領域２６の両端部近傍にお
ける電界集中を緩和させ、その結果、チャンネル領域２
６の両端部近傍の実効しきい値電圧とチャンネル領域２
６の中央部の実効しきい値電圧とがほぼ同じになるよう
にしている。
理を説明すると次のようである。一般に、不純物濃度の
高い領域に電界が集中されて、不純物濃度の低い領域で
は電界が穏やかな傾向にあるため、電界の集中が発生し
てしきい値電圧が低くなる傾向があるチャンネル領域２
６の両端部近傍の上方側のゲート電極２６の第１部分２
３ａの不純物濃度を、チャンネル領域２６の中央部の上
方側のゲート電極２６の第２部分２３ｂの不純物濃度に
比べて低くして、チャンネル領域２６の両端部近傍にお
ける電界集中を緩和させ、その結果、チャンネル領域２
６の両端部近傍の実効しきい値電圧とチャンネル領域２
６の中央部の実効しきい値電圧とがほぼ同じになるよう
にしている。
【００１４】このような本実施形態に係る半導体素子に
おいては、チャンネル領域２６の中央部の実効しきい値
電圧と、チャンネル領域２６の両端部の実効しきい値電
圧とがほぼ同じであるため、ハンプのない平坦な副しき
い値電流曲線を得ることができる。以下、本発明に係る
半導体素子の製造方法の第１実施形態について、図３及
び図４を用いて説明する。
おいては、チャンネル領域２６の中央部の実効しきい値
電圧と、チャンネル領域２６の両端部の実効しきい値電
圧とがほぼ同じであるため、ハンプのない平坦な副しき
い値電流曲線を得ることができる。以下、本発明に係る
半導体素子の製造方法の第１実施形態について、図３及
び図４を用いて説明する。
【００１５】先ず、図３（Ａ）に示したように、半導体
基板１００の所定部位にトレンチ１０１を形成する。次
いで、図３（Ｂ）に示したように、トレンチ１０１内に
二酸化シリコン膜等から成る絶縁物１０２を充填して隔
離領域１００ａを形成する。ここで、隔離領域１００ａ
以外の領域はアクティブ領域１００ｂである。
基板１００の所定部位にトレンチ１０１を形成する。次
いで、図３（Ｂ）に示したように、トレンチ１０１内に
二酸化シリコン膜等から成る絶縁物１０２を充填して隔
離領域１００ａを形成する。ここで、隔離領域１００ａ
以外の領域はアクティブ領域１００ｂである。
【００１６】次いで、図３（Ｃ）に示したように、隔離
領域１００ａ及びアクティブ領域１００ｂの上面全体に
ゲート酸化膜１０３及びポリシリコン膜から成る導電膜
を順次形成する。ここで、ポリシリコン膜の不純物濃度
を第１濃度とし、該第１濃度は‘０’に近い方が好まし
い。次いで、ポリシリコン膜をパターニングしてゲート
電極１０４を形成する。このとき、ゲート酸化膜１０３
もパターニングする。
領域１００ａ及びアクティブ領域１００ｂの上面全体に
ゲート酸化膜１０３及びポリシリコン膜から成る導電膜
を順次形成する。ここで、ポリシリコン膜の不純物濃度
を第１濃度とし、該第１濃度は‘０’に近い方が好まし
い。次いで、ポリシリコン膜をパターニングしてゲート
電極１０４を形成する。このとき、ゲート酸化膜１０３
もパターニングする。
【００１７】次いで、図４（Ａ）に示したように、ゲー
ト電極１０４中、チャンネル領域１０５（ゲート電極１
０４の下方側の半導体基板１００の表面に形成される）
の両端部近傍、即ち、隔離領域１００ａとアクティブ領
域１００ｂとの境界部の上方側のゲート電極１０４の上
面にイオン注入マスク１０６を形成する。ここで、イオ
ン注入マスク１０６により被覆された部分を第１部分１
０４ａとし、残部のうちのチャンネル領域１０５の中央
部の上方側のゲート電極１０４を第２部分１０４ｂとす
る。
ト電極１０４中、チャンネル領域１０５（ゲート電極１
０４の下方側の半導体基板１００の表面に形成される）
の両端部近傍、即ち、隔離領域１００ａとアクティブ領
域１００ｂとの境界部の上方側のゲート電極１０４の上
面にイオン注入マスク１０６を形成する。ここで、イオ
ン注入マスク１０６により被覆された部分を第１部分１
０４ａとし、残部のうちのチャンネル領域１０５の中央
部の上方側のゲート電極１０４を第２部分１０４ｂとす
る。
【００１８】次いで、図４（Ｂ）に示したように、イオ
ン注入マスク１０６を利用して、ゲート電極１０４にｎ
型またはｐ型の不純物イオンを約１×１０5atoms／cm2
の線量（dose）で注入する。このとき、イオン注入マス
ク１０６により被覆されてない部分のゲート電極１０４
の不純物濃度を第２濃度とすると、第２濃度は第１濃度
よりも相対的に高くなる。
ン注入マスク１０６を利用して、ゲート電極１０４にｎ
型またはｐ型の不純物イオンを約１×１０5atoms／cm2
の線量（dose）で注入する。このとき、イオン注入マス
ク１０６により被覆されてない部分のゲート電極１０４
の不純物濃度を第２濃度とすると、第２濃度は第１濃度
よりも相対的に高くなる。
【００１９】よって、チャンネル領域１０５の端部に形
成されているゲート電極１０４の第１部分１０４ａは、
相対的に濃度の低い第１濃度の不純物がドーピングされ
るが、チャンネル領域１０５の中央部に形成されている
ゲート電極１０４の第２部分１０４ｂは相対的に濃度の
高い第２濃度の不純物がドーピングされるようになる。
成されているゲート電極１０４の第１部分１０４ａは、
相対的に濃度の低い第１濃度の不純物がドーピングされ
るが、チャンネル領域１０５の中央部に形成されている
ゲート電極１０４の第２部分１０４ｂは相対的に濃度の
高い第２濃度の不純物がドーピングされるようになる。
【００２０】次いで、図示されてないが、イオン注入マ
スク１０６を除去し、ゲート電極１０４の両側のアクテ
ィブ領域１００ｂ内に不純物イオンを注入してソース領
域及びドレイン領域を形成することで、図２に示すよう
な半導体素子を形成し、半導体素子の製造を終了する。
また、本発明に係る半導体素子の製造方法の第２実施形
態について、図５及び図６を利用して説明する。
スク１０６を除去し、ゲート電極１０４の両側のアクテ
ィブ領域１００ｂ内に不純物イオンを注入してソース領
域及びドレイン領域を形成することで、図２に示すよう
な半導体素子を形成し、半導体素子の製造を終了する。
また、本発明に係る半導体素子の製造方法の第２実施形
態について、図５及び図６を利用して説明する。
【００２１】先ず、図５（Ａ）に示したように、半導体
基板２００の所定部位にトレンチ２０１を形成し、該ト
レンチ２０１内に絶縁物２０２を充填して隔離領域２０
０ａを形成することにより、半導体基板２００を隔離領
域２００ａとアクティブ領域２００ｂとに区分する。次
いで、図５（Ｂ）に示したように、半導体基板２００の
上面全体にゲート酸化膜２０３及び導電膜を順次形成す
る。ここで、導電膜は、第１濃度のｎ型またはｐ型の不
純物がドーピングされたポリシリコンであることが好ま
しい。なお、ポリシリコンのドーピング方法としては、
インシチュ（in-situ）ドーピング法またはイオン注入
法を用いる。インシチュドーピング法を用いるときは、
チャンバ内に不純物を入れて蒸着と同時に不純物のドー
ピングを行い、イオン注入法を用いるときは、不純物の
ドーピングされてないポリシリコンを先に蒸着した後、
ポリシリコンに不純物をイオン注入する。ここで、不純
物イオン注入時の不純物の注入量は、１×１０5atoms／
cm2程度が好ましい。
基板２００の所定部位にトレンチ２０１を形成し、該ト
レンチ２０１内に絶縁物２０２を充填して隔離領域２０
０ａを形成することにより、半導体基板２００を隔離領
域２００ａとアクティブ領域２００ｂとに区分する。次
いで、図５（Ｂ）に示したように、半導体基板２００の
上面全体にゲート酸化膜２０３及び導電膜を順次形成す
る。ここで、導電膜は、第１濃度のｎ型またはｐ型の不
純物がドーピングされたポリシリコンであることが好ま
しい。なお、ポリシリコンのドーピング方法としては、
インシチュ（in-situ）ドーピング法またはイオン注入
法を用いる。インシチュドーピング法を用いるときは、
チャンバ内に不純物を入れて蒸着と同時に不純物のドー
ピングを行い、イオン注入法を用いるときは、不純物の
ドーピングされてないポリシリコンを先に蒸着した後、
ポリシリコンに不純物をイオン注入する。ここで、不純
物イオン注入時の不純物の注入量は、１×１０5atoms／
cm2程度が好ましい。
【００２２】次いで、導電膜をパターニングしてゲート
電極２０４を形成する。このとき、ゲート酸化膜２０３
もパターニングする。次いで、図５（Ｃ）に示したよう
に、チャンネル領域２０５の端部近傍の上方側に形成さ
れたゲート電極の第１部分２０４ａの上面のみが露出す
るように、イオン注入マスク２０６を形成する。ここ
で、ゲート電極２０４の第２部分２０４ｂとは、第１部
分２０４ａの残部のうちの、チャンネル領域２０５の中
央部の上方側に形成されたゲート電極２０４を意味す
る。
電極２０４を形成する。このとき、ゲート酸化膜２０３
もパターニングする。次いで、図５（Ｃ）に示したよう
に、チャンネル領域２０５の端部近傍の上方側に形成さ
れたゲート電極の第１部分２０４ａの上面のみが露出す
るように、イオン注入マスク２０６を形成する。ここ
で、ゲート電極２０４の第２部分２０４ｂとは、第１部
分２０４ａの残部のうちの、チャンネル領域２０５の中
央部の上方側に形成されたゲート電極２０４を意味す
る。
【００２３】次いで、図６（Ａ）に示したように、イオ
ン注入マスク２０６を利用してゲート電極の第１部分２
０４ａに、導電膜のドーピング時に使用した不純物の導
電型とは反対の導電型の不純物イオンを注入する。即
ち、導電膜形成時にｐ型の不純物イオンを注入したとす
ると、今回の工程ではｎ型の不純物イオンを注入する。
なお、このときの不純物イオンの注入量も約１×１０5a
toms／cm2であることが好ましい。
ン注入マスク２０６を利用してゲート電極の第１部分２
０４ａに、導電膜のドーピング時に使用した不純物の導
電型とは反対の導電型の不純物イオンを注入する。即
ち、導電膜形成時にｐ型の不純物イオンを注入したとす
ると、今回の工程ではｎ型の不純物イオンを注入する。
なお、このときの不純物イオンの注入量も約１×１０5a
toms／cm2であることが好ましい。
【００２４】次いで、図６（Ｂ）に示したように、図６
（Ａ）に示した構造をアニーリングすると、ゲート電極
２０４の第２部分２０４ｂでは不純物の第１濃度がその
まま維持されるが、ゲート電極２０４の第１部分２０４
ａでは反対ドーピング（counter doping）のために、相
互に反対の導電型の不純物が結合される。これにより、
実際の電流に寄与する不純物の濃度は第２濃度のレベル
に低下して、結果的に、ゲート電極２０４の第１部分２
０４ａの不純物濃度は第２部分２０４ｂの不純物濃度に
比べて相対的に低くなる。
（Ａ）に示した構造をアニーリングすると、ゲート電極
２０４の第２部分２０４ｂでは不純物の第１濃度がその
まま維持されるが、ゲート電極２０４の第１部分２０４
ａでは反対ドーピング（counter doping）のために、相
互に反対の導電型の不純物が結合される。これにより、
実際の電流に寄与する不純物の濃度は第２濃度のレベル
に低下して、結果的に、ゲート電極２０４の第１部分２
０４ａの不純物濃度は第２部分２０４ｂの不純物濃度に
比べて相対的に低くなる。
【００２５】次いで、図示されてないが、イオン注入マ
スク２０６を除去し、アクティブ領域２００ｂ内にｎ型
またはｐ型の不純物イオンを注入してソース領域及びド
レイン領域を形成することで、半導体素子の製造を終了
する。また、本発明に係る半導体素子の製造方法の第３
実施形態について、図７及び図８を利用して説明する。
スク２０６を除去し、アクティブ領域２００ｂ内にｎ型
またはｐ型の不純物イオンを注入してソース領域及びド
レイン領域を形成することで、半導体素子の製造を終了
する。また、本発明に係る半導体素子の製造方法の第３
実施形態について、図７及び図８を利用して説明する。
【００２６】先ず、図７（Ａ）に示したように、半導体
基板３００の所定部位にトレンチ３０１を形成し、該ト
レンチ３０１内に絶縁物３０２を充填して隔離領域３０
０ａを形成することにより、半導体基板３００を隔離領
域３００ａとアクティブ領域３００ｂとに区分する。次
いで、図７（Ｂ）に示したように、半導体基板３００の
上面全体にゲート酸化膜３０３及び導電膜を順次形成す
る。ここで、導電膜はドーピングされてないポリシリコ
ンであることが好ましい。
基板３００の所定部位にトレンチ３０１を形成し、該ト
レンチ３０１内に絶縁物３０２を充填して隔離領域３０
０ａを形成することにより、半導体基板３００を隔離領
域３００ａとアクティブ領域３００ｂとに区分する。次
いで、図７（Ｂ）に示したように、半導体基板３００の
上面全体にゲート酸化膜３０３及び導電膜を順次形成す
る。ここで、導電膜はドーピングされてないポリシリコ
ンであることが好ましい。
【００２７】次いで、導電膜をパターニングしてゲート
電極３０４を形成する。このとき、ゲート酸化膜３０３
もパターニングする。次いで、図７（Ｃ）に示したよう
に、チャンネル領域３０５の端部近傍の上方側に形成さ
れたゲート電極３０４の第１部分３０４ａの上面のみが
露出されるように、ゲート電極３０４の上面をイオン注
入マスク３０６により被覆する。ここで、ゲート電極３
０４の第２部分３０４ｂとは第１部分３０４ａの残部の
うちの、チャンネル領域３０５の中央部上方側に形成さ
れたゲート電極３０４を意味する。
電極３０４を形成する。このとき、ゲート酸化膜３０３
もパターニングする。次いで、図７（Ｃ）に示したよう
に、チャンネル領域３０５の端部近傍の上方側に形成さ
れたゲート電極３０４の第１部分３０４ａの上面のみが
露出されるように、ゲート電極３０４の上面をイオン注
入マスク３０６により被覆する。ここで、ゲート電極３
０４の第２部分３０４ｂとは第１部分３０４ａの残部の
うちの、チャンネル領域３０５の中央部上方側に形成さ
れたゲート電極３０４を意味する。
【００２８】次いで、図８（Ａ）に示したように、イオ
ン注入マスク３０６を利用してゲート電極３０４の第１
部分３０４ａに窒素イオンを約１×１０5atoms／cm2の
線量で注入する。次いで、図８（Ｂ）に示したように、
イオン注入マスク３０６を除去し、ゲート電極３０４の
上面全体にｎ型またはｐ型の不純物を約１×１０5atoms
／cm2の線量でイオン注入した後、アニーリングを行
う。
ン注入マスク３０６を利用してゲート電極３０４の第１
部分３０４ａに窒素イオンを約１×１０5atoms／cm2の
線量で注入する。次いで、図８（Ｂ）に示したように、
イオン注入マスク３０６を除去し、ゲート電極３０４の
上面全体にｎ型またはｐ型の不純物を約１×１０5atoms
／cm2の線量でイオン注入した後、アニーリングを行
う。
【００２９】このアニーリングの結果、図８（Ｃ）に示
したように、ゲート電極３０４の第１部分３０４ａには
窒素イオンが注入されているため、不純物がそれほど拡
散されないが、ゲート電極３０４の第２部分３０４ｂで
は、相対的に不純物の拡散が容易に行われるため、第２
部分３０４ｂの不純物濃度は第１部分３０４ａの不純物
濃度よりも相対的に高く形成される。
したように、ゲート電極３０４の第１部分３０４ａには
窒素イオンが注入されているため、不純物がそれほど拡
散されないが、ゲート電極３０４の第２部分３０４ｂで
は、相対的に不純物の拡散が容易に行われるため、第２
部分３０４ｂの不純物濃度は第１部分３０４ａの不純物
濃度よりも相対的に高く形成される。
【００３０】次いで、図示されてないが、アクティブ領
域３００ｂ内にｎ型またはｐ型の不純物イオンを注入し
てソース領域及びドレイン領域を形成し、半導体素子の
製造を終了する。
域３００ｂ内にｎ型またはｐ型の不純物イオンを注入し
てソース領域及びドレイン領域を形成し、半導体素子の
製造を終了する。
【００３１】
【発明の効果】以上説明したように、本発明に係る半導
体素子及びその製造方法においては、半導体基板内に不
純物を注入せずに、チャンネル領域の両端部の上方のゲ
ート電極の不純物濃度がチャンネル領域の中央部の上方
のゲート電極の不純物濃度よりも低くなるように形成す
ることで、半導体素子の性能を低下させずに、チャンネ
ル領域の端部のしきい値電圧の低下を防止することがで
きるため、チャンネル領域からの漏洩電流を抑制して、
副しきい値電流曲線のハンプの発生を防止し得るという
効果がある。
体素子及びその製造方法においては、半導体基板内に不
純物を注入せずに、チャンネル領域の両端部の上方のゲ
ート電極の不純物濃度がチャンネル領域の中央部の上方
のゲート電極の不純物濃度よりも低くなるように形成す
ることで、半導体素子の性能を低下させずに、チャンネ
ル領域の端部のしきい値電圧の低下を防止することがで
きるため、チャンネル領域からの漏洩電流を抑制して、
副しきい値電流曲線のハンプの発生を防止し得るという
効果がある。
【図１】本発明に係る半導体素子の一実施形態を示した
平面図である。
平面図である。
【図２】図１のＡ−Ａ線縦断面図である。
【図３】本発明に係る半導体素子の製造方法の第１実施
形態を示した工程図である。
形態を示した工程図である。
【図４】同じく半導体素子の製造方法の第１実施形態を
示した工程図である。
示した工程図である。
【図５】本発明に係る半導体素子の製造方法の第２実施
形態を示した工程図である。
形態を示した工程図である。
【図６】同じく半導体素子の製造方法の第２実施形態を
示した工程図である。
示した工程図である。
【図７】本発明に係る半導体素子の製造方法の第３実施
形態を示した工程図である。
形態を示した工程図である。
【図８】同じく半導体素子の製造方法の第３実施形態を
示した工程図である。
示した工程図である。
【図９】従来の半導体素子の平面図である。
２０，１００，２００，３００：半導体基板 ２２，１００ａ，２００ａ，３００ａ：隔離領域 ２１，１００ｂ，２００ｂ，３００ｂ：アクティブ領域 １０１，２０１，３０１：トレンチ １０２，２０２，３０２：絶縁物 ２７，１０３，２０３，３０３：ゲート酸化膜 ２３，１０４，２０４，３０４：ゲート電極 ２３ａ，１０４ａ，２０４ａ，３０４ａ：第１部分 ２３ｂ，１０４ｂ，２０４ｂ，３０４ｂ：第２部分 ２６，１０５，２０５，３０５：チャンネル領域 １０６，２０６，３０６：イオン注入マスク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェオン−セオク ナム 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、フンダク−ク、ヒャンジェオ ン−ドン、１ Ｆターム(参考） 5F040 DA16 DC01 EC05 EC07 EK05 FB04
Claims (5)
- 【請求項１】隔離領域とアクティブ領域とに区分された
半導体基板と、 該半導体基板の上面に形成されたゲート酸化膜と、 前記アクティブ領域の両端部の上方の第１部分と前記ア
クティブ領域の中央部の上方の第２部分とに区画されて
前記ゲート酸化膜の上面に形成され、前記第１部分の不
純物濃度は前記第２部分の不純物濃度に比べて相対的に
低いゲート電極と、 前記アクティブ領域の中央部に形成されたチャンネル領
域と、 前記アクティブ領域の両端部にそれぞれ形成されたソー
ス領域及びドレイン領域と、を包含して構成されたこと
を特徴とする半導体素子。 - 【請求項２】半導体基板を隔離領域とアクティブ領域と
に区分する工程と、 前記半導体基板の上面にゲート酸化膜を形成する工程
と、 前記ゲート酸化膜の上面に、前記アクティブ領域の両端
部の上方の第１部分と前記アクティブ領域の中央部の上
方の第２部分とから成り、前記第１部分の不純物濃度は
前記第２部分の不純物濃度に比べて相対的に低いゲート
電極を形成する工程と、 前記アクティブ領域の両端部に不純物を注入してソース
領域及びドレイン領域を形成する工程と、を順次行うこ
とを特徴とする半導体素子の製造方法。 - 【請求項３】前記ゲート電極を形成する工程は、 前記ゲート酸化膜の上面に導電膜を形成する工程と、 前記導電膜をパターニングしてゲート電極を形成する工
程と、 前記ゲート電極の第１部分の上面にイオン注入マスクを
形成する工程と、 前記ゲート電極の第２部分に不純物イオンを注入する工
程と、 前記イオン注入マスクを除去する工程と、を順次行うこ
とを特徴とする請求項２記載の半導体素子の製造方法。 - 【請求項４】前記ゲート電極を形成する工程は、 前記ゲート酸化膜の上面に第１導電型の不純物がドーピ
ングされた導電膜を形成する工程と、 前記導電膜をパターニングしてゲート電極を形成する工
程と、 前記ゲート電極の第１部分以外の上面にイオン注入マス
クを形成する工程と、 前記ゲート電極の第１部分に、前記第１導電型とは反対
の第２導電型の不純物をドーピングする工程と、 前記イオン注入マスクを除去する工程と、 前記半導体基板をアニーリングする工程と、を順次行う
ことを特徴とする請求項２記載の半導体素子の製造方
法。 - 【請求項５】前記ゲート電極を形成する工程は、 前記ゲート酸化膜の上面に導電膜を形成する工程と、 前記導電膜をパターニングしてゲート電極を形成する工
程と、 前記ゲート電極の第１部分に窒素イオンを注入する工程
と、 前記ゲート電極全体にｎ型またはｐ型の不純物を注入す
る工程と、 前記半導体基板をアニーリングする工程と、を順次行う
ことを特徴とする請求項２記載の半導体素子の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR3939/2000 | 2000-01-27 | ||
| KR10-2000-0003939A KR100374551B1 (ko) | 2000-01-27 | 2000-01-27 | 반도체 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001217412A true JP2001217412A (ja) | 2001-08-10 |
Family
ID=19641986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000327491A Pending JP2001217412A (ja) | 2000-01-27 | 2000-10-26 | 半導体素子及びその製造方法 |
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| Country | Link |
|---|---|
| US (2) | US6498085B2 (ja) |
| JP (1) | JP2001217412A (ja) |
| KR (1) | KR100374551B1 (ja) |
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| JP2007080956A (ja) * | 2005-09-12 | 2007-03-29 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
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| US10056495B2 (en) | 2016-12-07 | 2018-08-21 | Japan Display Inc. | Thin film transistor and display device using the same |
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| KR100806790B1 (ko) * | 2006-08-31 | 2008-02-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| EP2150981B1 (en) * | 2007-05-29 | 2018-05-09 | X-FAB Semiconductor Foundries AG | Mos transistor with a p-field implant overlying each end of a gate thereof |
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| US8237233B2 (en) * | 2008-08-19 | 2012-08-07 | International Business Machines Corporation | Field effect transistor having a gate structure with a first section above a center portion of the channel region and having a first effective work function and second sections above edges of the channel region and having a second effective work function |
| JP2010087436A (ja) * | 2008-10-03 | 2010-04-15 | Nec Electronics Corp | 半導体装置 |
| KR101606930B1 (ko) * | 2008-12-30 | 2016-03-28 | 주식회사 동부하이텍 | 반도체소자 및 그 제조방법 |
| US8138051B2 (en) * | 2009-06-19 | 2012-03-20 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit system with high voltage transistor and method of manufacture thereof |
| KR101124252B1 (ko) * | 2010-01-26 | 2012-03-27 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
| US8698245B2 (en) | 2010-12-14 | 2014-04-15 | International Business Machines Corporation | Partially depleted (PD) semiconductor-on-insulator (SOI) field effect transistor (FET) structure with a gate-to-body tunnel current region for threshold voltage (VT) lowering and method of forming the structure |
| US9437701B2 (en) * | 2014-10-27 | 2016-09-06 | Freescale Semiconductor, Inc. | Integrated circuit devices with counter-doped conductive gates |
| US9406771B1 (en) * | 2015-09-15 | 2016-08-02 | United Microelectronics Corp. | Semiconductor structure and manufacturing method thereof |
| KR102389814B1 (ko) | 2018-01-03 | 2022-04-22 | 삼성전자주식회사 | 집적회로 소자 |
| CN111092112B (zh) * | 2018-10-23 | 2020-11-13 | 合肥晶合集成电路有限公司 | Mos场效应晶体管及其制造方法 |
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