KR20010076661A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 채널 끝 부분의 게이트 전극의 불순물 농도를 채널 중앙부의 게이트 전극의 불순물 농도에 비해 낮게 형성함으로써, 서브트레시홀드 누설전류 특성을 개선한 반도체 소자 및 그 제조방법에 관한 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는, 격리영역과 액티브 영역으로 구분되어 있는 반도체 기판과; 상기 반도체 기판의 액티브 영역 상면에 형성된 게이트 산화막과; 상기 액티브 영역 위의 상기 게이트 산화막 상면에 형성되고, 제1 부분과 제2 부분으로 구성되고, 상기 제1 부분의 불순물 농도는 상기 제2 부분의 불순물 농도에 비해 상대적으로 농도가 낮게 형성된 게이트 전극과; 상기 게이트 전극 하방의 상기 액티브 영역에 형성된 채널과; 상기 게이트 전극 양측의 상기 액티브 영역에 각각 형성된 소스 및 드레인을 포함하여 구성되고, 상기 게이트 전극의 제1부분은 채널의 끝부분에 형성되고, 상기 제2부분은 채널의 중앙부에 형성된다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THEREOF}
본발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 서브트레시홀드(subthreshold) 전류 곡선의 험프(hump)를 없애기 위한 반도체 소자의 제조방법에 관한 것이다.
도1은 종래 N-채널 모스페트(MOSFET; metal oxide semiconductor field effect transistor)의 개략적인 레이아웃을 도시하고 있다.
즉 반도체 기판(10)은 트랜지스터를 형성하기 위한 액티브 영역(11)과, 각 트랜지스터간을 전기적으로 분리하는 영역인 격리영역(12)으로 구분되어 있다. 상기 격리영역은 종래에는 국부산화법(LOCOS; local oxidation of silicon)에 의해 형성한 필드산화막이 주로 이용되었으나, 근래에는 반도체 소자의 집적도 향상에 유리한 트렌치격리법(STI; shallow trench isolation)이 이용되고 있다. 상기 액티브 영역(11)을 중앙을 가로 지르는 게이트 전극(13)이 형성되어 있고, 상기 게이트 전극(13)의 양측의 액티브 영역(11)에 각각 소스(14) 및 드레인(15)이 형성되어 있다. 상기 도1에 도시한 트랜지스트는 n-채널 트랜지스터이므로 반도체 기판(10)은 P형 불순물 즉 붕소(B)가 도핑되어 있는 P형 기판이고, 소스(14) 및 드레인(15)은 n형 불순물 즉 인(P) 또는 비소(As)이 도핑되어 있다.
그런데, 트렌치격리구조를 이용하여 제조한 n-채널 트렌지스터에서는, 서브 트레시홀드 전류영역에서 험프가 발생한다는 문제점들이 지적되어 왔다. 일반적으로, 채널 영역의 끝 부분 즉 트렌치의 측벽 근방에서 전계의 집중이 일어나기 때문에, 그 부분의 문턱전압이 채널 중앙부에 비해 낮고 그로인하여 채널 끝 부분에서 서브스레시홀드 전류에 의한 전류 누류가 흐른다. 도1에서, n-채널 트랜지스터의 서브트레시홀드 누설전류가 발생하는 영역(A)을 점선으로 표시하였다.
그와 같은 문제점을 해결하기 위해, 종래 채널 끝 근방 및 트렌치 측벽에 불순물(예를들면 붕소)의 농도를 높이는 방법이 채택되어 왔다. 즉, 트렌치의 측벽에 붕소이온을 주입함으로써, 채널 끝부분의 문턱전압을 채널 중앙부에 비해 상대적으로 문턱전압이 높아지도록 함으로써, 서브트레시홀드 전류 곡선에서 험프 발생을 방지할 수 있다. 그러나 그와 같은 방법은, 일반적으로 반도체 소자의 성능을 떨어뜨리는 것으로 알려져 있다.
따라서 본 발명은 그와 같은 문제점을 해결하기 위하여 안출된 것으로, 채널 끝 부분의 문턱전압과 중앙부쪽의 문턱전압을 거의 같게 만들어 주기 위해, 게이트 전극의 불순물 농도가 부분적으로 다르도록 형성한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명은 게이트 전극중 채널 끝 부분의 상방에 위치하는 부분의 불순물 도핑 농도를 채널 중앙부 보다 낮게 형성하도록 하여, 채널 끝 부위에서의 문턱전압 낮아짐을 방지하도록 한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는, 격리영역과 액티브 영역으로 구분되어 있는 반도체 기판과; 상기 반도체 기판의 액티브 영역 상면에 형성된 게이트 산화막과; 상기 액티브 영역 위의 상기 게이트 산화막 상면에 형성되고, 제1 부분과 제2 부분으로 구성되고, 상기 제1 부분의 불순물 농도는 상기 제2 부분의 불순물 농도에 비해 상대적으로 농도가 낮게 형성된 게이트 전극과; 상기 게이트 전극 하방의 상기 액티브 영역에 형성된 채널과; 상기 게이트 전극 양측의 상기 액티브 영역에 각각 형성된 소스 및 드레인을 포함하여 구성되고, 상기 게이트전극의 제1부분은 채널의 끝 근방에 형성되고, 상기 제2부분은 채널의 중앙부에 형성된다.
또한 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체 기판을 격리영역과 액티브 영역으로 구분하는 공정과; 상기 액티브 영역의 반도체 기판 상면에 게이트 산화막을 형성하는 공정과; 상기 게이트 산화막 위에, 불순물의 농도가 서로 다른 제1 부분과 제2 부분을 갖는 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 양측 액티브 영역에 불순물을 주입하여 소스 및 드레인을 형성하는 공정을 포함하고, 상기 게이트 전극의 제1부분은 채널의 끝에 형성되고 상기 제2부분은 채널의 중앙부에 형성된다.
상기와 같은 본 발명의 목적을 달성하기 위한 반도체 소자의 제조방법은, 상기 게이트 전극을 형성하는 공정이, 게이트 산화막 위에 폴리실리콘막을 형성하는 공정과, 상기 폴리실리콘막을 패터닝하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 제1부분의 상면에 이온주입마스크를 형성하는 공정과, 상기 게이트 전극의 제2부분에 불순물 이온을 주입하는 공정을 포함한다.
상기와 같은 목적을 달성하기 위한 본발명에 따른 반도체 소자의 제조방법은, 상기 게이트 전극을 형성하는 공정이, 게이트 산화막 위에 제1 도전형의 불순물이 도핑된 도전막을 형성하는 공정과, 상기 도전막을 패터닝하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 제2 부분의 상면에 이온주입마스크를 형성하는 공정과, 상기 게이트 전극의 제1 부분에, 상기 제1 도전형과 반대되는 제2 도전형의 불순물을 도핑하는 공정과, 상기 반도체 기판을 어닐링하는 공정을 포함한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 상기 게이트 전극을 형성하는 공정이, 게이트 산화막 위에 도전막을 형성하는 공정과, 상기 도전막을 패터닝하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 제1 부분에 질소 이온을 주입하는 공정과, 상기 게이트 전체에 n형 또는 p형 불순물을 주입하는 공정과, 상기 반도체 기판을 어닐링함으로써 결과적으로, 상기 게이트 전극의 제1 부분에는 불순물이 제1의 농도로 도핑되고, 상기 게이트 전극의 제2 부분에는 불순물이 상기 제1의 농도에 비해 상대적으로 높은 농도로 도핑되도록 하는 공정을 포함한다.
도1은 종래 반도체 소자의 평면도이다.
도2는 본 발명에 따른 반도체 소자의 평면도이다.
도3은 도2의 III-III선에 따른 종단면도이다.
도4a 내지 도4e는 본 발명의 제1 실시례에 따른 반도체 소자의 제조 공정 순서를 나타내는 단면도들이다.
도5a 내지 도5e는 본 발명의 제2 실시례에 따른 반도체 소자의 제조 공정 순서를 나타내는 단면도들이다.
도6a 내지 도6f는 본 발명의 제3 실시례에 따른 반도체 소자의 제조 공정 순서를 나타내는 단면도들이다.
<< 도면부호에 대한 간단한 설명 >>
10 : 반도체 기판 11 : 액티브 영역
12 : 격리영역 13 : 게이트 전극
14 : 소스 15 : 드레인
20 : 반도체 기판 21 : 액티브 영역
22 : 격리영역 23 : 게이트 전극
23a : 게이트 전극의 제1부분
23b : 게이트 전극의 제2 부분
24 : 소스 25 : 드레인
26 : 채널
100 : 반도체 기판
100a : 격리영역 100b : 액티브 영역
101 : 트렌치 102 : 절연물
103 : 게이트 산화막 104 : 게이트 전극
104a : 게이트전극의 제1부분 104b : 게이트전극의 제2부분
105 : 채널 106 : 이온주입마스크
200 : 반도체 기판
200a : 격리영역 200b : 액티브 영역
201 : 트렌치 202 : 절연물
203 : 게이트 산화막 204 : 게이트 전극
204a : 게이트전극의 제1부분 204b : 게이트전극의 제2부분
205 : 채널 206 : 이온주입마스크
300 : 반도체 기판
300a : 격리영역 300b : 액티브 영역
301 : 트렌치 302 : 절연물
303 : 게이트 산화막 304 : 게이트 전극
304a : 게이트전극의 제1부분 304b : 게이트전극의 제2부분
305 : 채널 306 : 이온주입마스크
본발명에 따른 반도체 소자의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도2는 본 발명에 따른 반도체 소자의 레이아웃도이다. 도3은 도2의 III-III선에 따른 종단면도이다. 도2 및 도3을 참조하여 본발명에 따른 반도체 소자의 구조를 설명하면 다음과 같다.
반도체 기판(20)은 반도체 소자가 제조될 영역인 액티브 영역(21)과, 상기 액티브 영역들간을 전기적으로 격리하기 위한 격리영역(22)으로 구분되어 있다. 상기 격리영역(22)은 반도체 기판(20)내에 트렌치를 형성하고, 상기 트렌치에 실리콘 산화막과 같은 절연막을 채워서 형성한다. 상기 액티브 영역(21)의 중앙부를 가로지르도록 게이트 전극(23)이 형성되어 있고, 상기 게이트 전극(23) 양측의 상기 액티브 영역(21)내에 소스(24) 및 드레인(25)이 각각 형성되어 있다.
상기 게이트 전극(23)중 액티브 영역(21)과 격리영역(22)이 접하는 부분 즉 채널(26)의 끝부분의 상방에 위치한 게이트 전극의 제1 부분(23a)의 불순물 농도와 채널(26)의 중앙부 상방에 위치한 게이트 전극의 제2 부분(23b)의 불순물의 농도는 서로 다르다. 즉 게이트 전극(23)의 제1부분(23a)의 불순물 농도가 제2 부분(23b)의 불순물 농도에 비해 상대적으로 낮게 형성되어 있다.
본 발명의 동작원리는 다음과 같다. 일반적으로 불순물의 농도가 높은 영역에 전계가 집중되기 쉽고, 불순물의 농도가 낮은 영역에서는 전계가 완만한 경향이 있다. 따라서, 본 발명은, 전계의 집중이 일어나기 쉽기 때문에 문턱전압이 낮아지는 경향이 있는 채널 끝 부근 상방의 게이트 전극의 불순물 농도를 채널 중앙부상방의 게이트 전극의 불순물 농도에 비해 낮게 형성함으로써, 채널 끝 부근에서의 전계 집중을 완화하도록 하였다. 결과적으로, 채널 끝 부분에서의 실효 문턱 전압과 중앙부에서의 실효 문턱전압이 거의 비슷해지는 효과가 있었다.
본 발명에 따른 반도체 소자는 채널 중앙부와 채널 끝부분의 실효 문턱전압이 거의 같기 때문에 험프가 없는 평평한 서브트레시홀드 전류 곡선(planar sub-threshold current slope)을 얻을 수 있다.
상기 도2의 반도체 소자를 제조하는 방법의 일실시례를 도4a 내지 도4e를 참조하여 설명하면 다음과 같다.
도4a 내지 도4e는 도2의 III-III선에 따른 종단면을 반도체 소자의 제조공정의 순서에 따라 도시한 것이다.
먼저 도4a에 도시한 바와 같이, 반도체 기판(100)의 소정부위에 트렌치(101)를 형성한다.
다음으로, 도4b에 도시한 바와 같이, 상기 트렌치(101)내에 이산화실리콘막과 같은 절연물(102)을 채워, 격리영역(100a)을 형성한다. 상기 격리영역(100a) 이외의 영역은 액티브 영역(100b)이다.
반도체 기판(100)을 격리영역(100a)과 액티브 영역(100b)으로 분리한 다음, 도4c에 도시한 바와 같이, 상기 액티브 영역(100b) 및 격리영역(100a) 전체의 상면에 게이트 산화막(103)을 형성하고, 상기 게이트 산화막(103)위에 폴리실리콘막을 형성한다. 상기 폴리실리콘막의 불순물 농도를 제1의 농도로 하고, 상기 제1의 농도는 "0"에 가까운 것이 바람직하다.
다음으로, 상기 폴리실리콘막을 패터닝하여 폴리실리콘막 패턴 즉 게이트 전극(104)을 형성한다.
다음으로, 도4d에 도시한 바와 같이, 상기 게이트 전극(104)중, 채널(105)(게이트 전극 하방의 반도체 기판 표면에 형성됨)의 끝부분 근방 즉 격리영역(100a)과 액티브 영역(100b)의 경계부 상방의 상기 게이트 전극(104)의 상면에 이온주입마스크(105)를 형성한다. 상기 이온주입 마스크(106)로 덮인 부분을 게이트 전극(104)의 제1부분(104a)이라 하고 나머지 부분 즉 채널의 중앙부 상방의 게이트 전극(104)을 게이트전극(104)의 제2부분(104b)이라 한다.
다음으로, 도4e에 도시한 바와 같이, 상기 이온주입 마스크(106)를 이용하여 상기 게이트 전극(104)에 n형 또는 p형 불순물 이온을 1 x 1015atomes/㎠의 도즈로주입한다. 그리하여, 이온 주입 마스크(106)으로 덮이지 않은 부분의 상기 게이트 전극(104)의 불순물 농도를 제2 농도라 하며, 상기 제2의 농도는 상기 제1의 농도에 비해 상대적으로 매우 높다.
따라서, 채널 끝부분에 형성되어 있는 게이트 전극(104)의 제1 부분(104a)은 제1의 농도 즉 상대적으로 낮은 농도로 불순물이 도핑되고, 채널 중앙부에 형성된 게이트 전극의 제2부분(104b)는 제2의 농도 즉 제1 농도에 비해 상대적으로 높은 농도로 불순물이 도핑된다.
다음으로, 도면에 도시되지는 않았으나, 게이트 전극(104)의 양측의 액티브 영역(100b)내에 불순물 이온을 주입하여 소스 및 드레인을 형성하여 본 발명에 따른 반도체 소자의 제조를 완료한다.
다음으로, 본발명의 제2실시례에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도5a 내지 도5e는 도2의 III-III선에 따른 종단면을 반도체 소자의 제조공정의 순서에 따라 도시한 것이다.
먼저 도5a에 도시한 바와 같이, 반도체 기판(200)의 소정부위에 트렌치(201)를 형성한 다음, 상기 트렌치(201)내에 절연물(202)을 채워 격리영역(200a)을 형성함으로써 반도체 기판(200)을 격리영역(200a)과 액티브 영역(200b)으로 분리한다.
다음으로, 도5b에 도시한 바와 같이, 상기 반도체 기판(200) 상면 전체에 게이트산화막(203)을 형성하고, 상기 게이트 산화막(203)의 상면에 도전막을 순차 형성한다. 상기 도전막은 제1의 농도로 n형 또는 p형의 불순물이 도핑된 폴리실리콘인 것이 바람직하다. 상기 폴리실리콘의 도핑은 인시튜 도핑법과 이온주입법이 있다. 인시튜 도핑법은, 폴리실리콘 증착 공정시, 공정챔버 내에 불순물 넣어 증착과 동시에 도핑이 이루어지도록 하는 공정이다. 이온주입법은, 먼저 불순물이 도핑되지 않은 폴리실리콘을 증착한 후, 상기 폴리실리콘내에 불순물을 이온주입하는 방법이다. 여기서 불순물 이온 주입시 불순물 주입량은 1 x 1015atoms/㎠ 정도로 하는 것이 바람직하다.
다음으로, 상기 도전막을 패터닝하여 게이트 전극(204)을 형성한다.
다음으로, 도5c에 도시된 바와 같이, 게이트 전극(204)의 제1부분(204a)(채널(205)의 끝부분 근방의 상방에 형성된 부분을 가리킴)의 상면만을 노출하도록 게이트 전극(204)의 제2부분(204b)의 상면에 이온주입마스크(206)를 형성한다. 여기서 게이트 전극의 제2부분(204b)이란 상기 제1부분(204a)의 나머지 부분을 말하며 특히 채널(205)의 중앙부 상방에 형성된 부분의 게이트 전극(204)을 가리킨다.
다음으로, 도5d에 도시한 바와 같이, 상기 이온주입마스크(205)를 이용하여, 상기 게이트 전극(204)의 제1부분(204a)에 상기 도5b의 공정의 도전막 도핑시에 사용했던 불순물의 도전형과 반대되는 도전형의 불순물로 반대형의 불순물 이온으로 이온주입을 한다. 즉, 도5b의 도전막 형성시에 주입했던 불순물의 도전형이 n형이면, 도5d의 공정에서는 p형의 불순물을, 만약 도5b의 도전막 형성시에 주입했던 불순물의 도전형이 p형 이면 도5d의 공정에서는 n형의 불순물을 주입한다. 이때의 불순물 이온의 주입량 역시 1 x 1015atomes/㎠인 것이 바람직하다.
다음으로, 상기 도5d의 구조를 어닐링하면, 도5e에 도시한 바와 같이, 상기 게이트 전극(204)은, 게이트 전극의 제2부분(204b)에서는 불순물의 제1의 농도가 그대로 유지되고, 게이트 전극의 제1부분(204a)에서는 반대 도핑(counter doping) 으로 인하여, 서로 반대되는 도전형의 불순물 들이 결합하게 되므로, 실제 전류의 흐름에 기여할 수 있는 불순물의 농도는 제2의 농도로 낮아지게 된다.
결과적으로, 게이트 전극(204)의 제1부분(204a)의 농도는 제2부분(204b)의 농도에 비해 상대적으로 낮게 형성된다.
다음으로, 도면에 도시되지는 않았으나, 액티브 영역내에 n형 또는 p형의 원하는 불순물을 주입하여 소스/드레인을 형성함으로써 본 발명의 반도체 소자의 제조를 완료한다.
다음으로, 본 발명의 제3실시례에 따른 반도체 소자의 제조방법을 도6a 내지 도6d를 참조하여 설명하면 다음과 같다.
6a 내지 도6f는 도2의 III-III선에 따른 종단면을 반도체 소자의 제조공정의 순서에 따라 도시한 것이다.
먼저 도6a에 도시한 바와 같이, 반도체 기판(300)의 소정부위에 트렌치(301)를 형성한 다음, 상기 트렌치(301)내에 절연물(302)을 채워 격리영역(200a)을 형성함으로써 반도체 기판(300)을 격리영역(300a)과 액티브 영역(300b)으로 분리한다.
다음으로, 도6b에 도시한 바와 같이, 상기 반도체 기판(300) 상면 전체에 게이트산화막(303)을 형성하고, 상기 게이트 산화막(303)의 상면에 도전막을 순차 형성한다. 상기 도전막은 도핑되지 않은 폴리실리콘인 것이 바람직하다. 다음으로, 상기 도전막을 패터닝하여 게이트 전극(304)을 형성한다.
다음으로, 도6c에 도시된 바와 같이, 게이트 전극(304)의 제1 일부분 (채널(305의 끝부분 근방의 게이트 전극을 가리킴)(304a) 상면만을 노출하도록 게이트 전극(304)의 나머지 부분(제2부분)(304b)을 이온주입 마스크(306)로 덮는다. 여기서 게이트 전극의 제2부분(304b)은 특히 채널(305)의 중앙부 상방에 형성된 게이트 전극을 가리킨다.
다음으로, 도6d와 같이, 상기 이온주입 마스크(306)를 이용하여 상기 게이트 전극(304)의 제1부분(304a)에 질소이온을 1 x 1014atomes/㎠의 도즈로 주입한다.
다음으로, 도6e와 같이 상기 이온주입 마스크(306)를 제거하고, 상기 게이트 전극(304) 전체에 n형 또는 p형 불순물을 1 x 1015atomes/㎠의 도즈로 이온주입한 후 어닐링한다.
어닐링 결과, 도6f와 같이, 상기 게이트 전극(304)의 제1부분(304a)에는 질소이온이 주입되어 있기 때문에 상기 불순물이 잘 확산되지 않고, 제2부분(304b)에서는 상대적으로 불순물이 잘 확산되어, 제2 부분(304b)의 불순물 농도가 제1부분(304a)의 불순물 농도 보다 상대적으로 높게 형성된다.
다음으로, 도면에 도시되지 않았으나, 상기 액티브 영역(300b)내에 n형 또는 p형의 원하는 불순물 이온을 주입하여 소스/드레인을 형성함으로써, 본 발명의 제3 실시례에 따른 반도체 소자의 제조를 완료한다.
본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판내에 불순물을 주입하지 않고, 게이트 전극의 불순물 농도를 부분적으로 달리하기 때문에 반도체 소자의 특성을 열화시키지 않고 서브트레시 홀드 전류의 험프를 없앨 수 있는 효과가 있다.

Claims (7)

  1. 격리영역과 액티브 영역으로 구분되어 있는 반도체 기판과;
    상기 반도체 기판의 액티브 영역 상면에 형성된 게이트 산화막과;
    상기 액티브 영역 위의 상기 게이트 산화막 상면에 형성되고, 제1 부분과 제2 부분으로 구성되고, 상기 제1 부분의 불순물 농도는 상기 제2 부분의 불순물 농도에 비해 상대적으로 농도가 낮게 형성된 게이트 전극과;
    상기 게이트 전극 하방의 상기 액티브 영역에 형성된 채널과;
    상기 게이트 전극 양측의 상기 액티브 영역에 각각 형성된 소스 및 드레인을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 게이트 전극의 제1부분은 상기 채널의 끝부분 상방에 위치한 부분이고, 상기 게이트 전극의 제2부분은 상기 채널의 중앙부 상방에 위치한 부분인 것을 특징으로 하는 반도체 소자.
  3. 반도체 기판을 격리영역과 액티브 영역으로 구분하는 공정과;
    상기 액티브 영역의 반도체 기판 상면에 게이트 산화막을 형성하는 공정과;
    상기 게이트 산화막 위에, 불순물의 농도가 서로 다른 제1 부분과 제2 부분을 갖는 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 양측 액티브 영역에 불순물을 주입하여 소스 및 드레인을형성하는 공정을 포함하여 구성되고,
    상기 게이트 전극의 제1부분은 채널의 끝부근에 형성되고, 상기 제2부분은 채널의 중앙부에 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 제1부분의 불순물 농도가 제2 부분의 불순물 농도 보다 상대적으로 낮은 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 게이트 전극을 형성하는 공정은,
    게이트 산화막 위에 폴리실리콘막을 형성하는 공정과,
    상기 폴리실리콘막을 패터닝하여 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 제1부분의 상면에 이온주입마스크를 형성하는 공정과,
    상기 게이트 전극의 제2부분에 불순물 이온을 주입하는 공정을 포함하여 순차수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제4항에 있어서, 상기 게이트 전극을 형성하는 공정은,
    게이트 산화막 위에 제1 도전형의 불순물이 도핑된 도전막을 형성하는 공정과,
    상기 도전막을 패터닝하여 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 제2 부분의 상면에 이온주입마스크를 형성하는 공정과,
    상기 게이트 전극의 제1 부분에, 상기 제1 도전형과 반대되는 제2 도전형의불순물을 도핑하는 공정과,
    상기 반도체 기판을 어닐링하는 공정을 포함하여 순차 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제4항에 있어서, 상기 게이트 전극을 형성하는 공정은,
    게이트 산화막 위에 도전막을 형성하는 공정과,
    상기 도전막을 패터닝하여 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 제1 부분에 질소 이온을 주입하는 공정과,
    상기 게이트 전체에 n형 또는 p형 불순물을 주입하는 공정과,
    상기 반도체 기판을 어닐링함으로써 결과적으로, 상기 게이트 전극의 제1 부분에는 불순물이 제1의 농도로 도핑되고, 상기 게이트 전극의 제2 부분에는 불순물이 상기 제1의 농도에 비해 상대적으로 높은 농도로 도핑되도록 하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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