KR20040036452A - 모스 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
모스 트랜지스터 및 그 제조방법이 개시되어 있다. 반도체 기판 상에 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조물이 순차적으로 형성된다. 게이트 구조물의 상면 및 측면 상에 제1 절연막이 형성된다. 제1 절연막으로부터 이격되어 기판 상에 제2 절연막이 형성된다. 제2 절연막과 게이트 구조물 사이의 기판 표면에 저농도 소오스/드레인 영역이 형성된다. 저농도 소오스/드레인 영역 상에 소오스/드레인 확장층이 형성된다. 제2 절연막 상에 소오스/드레인 확장층과 연결되도록 고농도 소오스/드레인 영역이 형성된다. 숏-채널 효과를 억제하고 소오스/드레인 접합 캐패시턴스를 감소시킬 수 있다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 숏-채널 효과(short channel effect)를 억제하고 소오스/드레인 접합 캐패시턴스를 감소시킬 수 있는 MOS 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 소자형성영역, 즉 액티브 영역의 크기가 감소하게 되었고, 액티브 영역에 형성되는 MOS 트랜지스터의 게이트 길이가 줄어들게 되었다. MOS 트랜지스터의 게이트 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향이 현저해지는데 이러한 현상을 숏-채널 효과라 하며, 그 대표적인 것이 역치전압(threshold voltage; Vt)의 저하이다. 이는 게이트 길이가 짧아짐에 따라 채널 영역이 게이트 전압 뿐만 아니라 소오스 및 드레인 영역의 공핍층 전하나 전계 및 전위 분포의 영향을 크게 받게 되기 때문이다.
또한, 드레인 전압이 증가할수록 드레인의 공핍층이 비례하여 증가하여 드레인 공핍층이 소오스에 근접해지는데, 게이트 길이가 짧아지면 드레인 공핍층과 소오스 공핍층이 완전히 연결되어 버린다. 이 상태에서는 드레인 전계가 소오스 측에까지 영향을 미쳐서 소오스 근방의 확산 전위를 저하시키기 때문에, 채널이 형성되어 있지 않아도 소오스와 드레인 간에 전류가 흐르게 된다. 이것이 펀치쓰루우라고 불리는 현상인데, 펀치쓰루우가 일어나기 시작하면 포화 영역에서도 드레인 전류가 포화되지 않고 급격히 증가하게 된다.
이러한 숏-채널 효과는 소오스/드레인 영역의 접합 깊이가 깊을수록, 채널도핑이 낮을수록 심화되는데, 이를 감소시키기 위하여 소오스/드레인의 접합 깊이를 얕게 형성하는 방법들이 개발되었으며 이러한 얕은 소오스/드레인 접합에 의해 숏-채널 효과가 어느 정도 억제되고 있다.
통상적으로 얕은 소오스/드레인 접합은 저 에너지 이온주입에 의해 구현되는데, 이것은 실리콘 기판 내의 물리적인 접합 깊이를 감소시키는 것이므로 결과적으로 트랜지스터 전류를 감소시키는 요인으로 작용하게 되었다.
또한, 게이트 길이의 감소에 따른 소오스/드레인 영역의 기생 저항, 예컨대 면 저항(sheet resistance) 및 콘택 저항을 감소시키기 위하여 소오스/드레인 영역의 표면에 살리사이드(self-aligned silicide; salicide) 공정으로 금속 실리사이드층을 형성하는 방법이 사용되고 있는데, 소오스/드레인 접합의 깊이가 얕아질수록 이러한 살리사이드 공정을 적용하기가 어려워진다.
따라서, 고성능의 트랜지스터 구현을 위해서는 숏-채널 효과를 억제하면서 소오스/드레인 영역의 기생 저항을 최소화하여 트랜지스터 전류를 증가시켜야 한다. 그 대표적인 방법이 SOI 기판 상에 MOS 트랜지스터를 형성하는 것이다. 이러한 SOI 트랜지스터에 의하면, 소오스/드레인 접합의 바로 아래에 매몰 산화막이 위치하기 때문에 소오스/드레인 접합의 공핍 캐패시턴스가 제거된다. 그러나, SOI 트랜지스터에서는 바디 콘택(body contact)이 형성되지 않기 때문에 플로팅 바디(floating body)를 갖게 된다. 이에 따라, 축적된 정공(hole)의 층이 SOI층의 뒤쪽 계면에 형성되어 기생 바이폴라-유도 브레이크다운(parasitic bipolar-induced breakdown) 및 래치업(latch-up)과 같은 플로팅 바디 표과(floacting bodyeffect)가 발생하게 된다.
따라서, 본 발명의 일 목적은 숏-채널 효과를 억제하고 소오스/드레인 접합 캐패시턴스를 감소시킬 수 있는 MOS 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 숏-채널 효과를 억제하고 소오스/드레인 접합 캐패시턴스를 감소시킬 수 있는 MOS 트랜지스터의 제조방법을 제공하는데 있다.
도 1은 본 발명의 제1 실시예에 의한 MOS 트랜지스터의 단면도이다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 의한 MOS 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 제2 실시예에 의한 MOS 트랜지스터의 단면도이다.
도 4는 본 발명의 제3 실시예에 의한 MOS 트랜지스터의 단면도이다.
도 5는 본 발명의 제4 실시예에 의한 메모리 셀 트랜지스터의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 50 : 반도체 기판12, 52 : 게이트 절연막
18, 58 : 게이트 전극20, 60 : 게이트 캡핑층
22, 62 : 제1 절연막24 : 희생 스페이서
25, 75 : 게이트 구조물26, 66 : 제2 절연막
28, 68 : 저농도 소오스/드레인 영역
30 : 소오스/드레인 확장층32, 72 : 게이트 스페이서
34, 38, 40, 70a, 70b : 소오스/드레인 영역
상술한 본 발명의 일 목적을 달성하기 위하여 본 발명은, 반도체 기판; 상기 기판 상에 순차적으로 형성된 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조물; 상기 게이트 구조물의 상면 및 측면 상에 형성된 제1 절연막; 상기 제1 절연막으로부터 이격되어 상기 기판 상에 형성된 제2 절연막; 상기 제2 절연막과 상기 게이트 구조물 사이의 기판 표면에 형성된 저농도 소오스/드레인 영역; 상기 저농도 소오스/드레인 영역 상에 형성된 소오스/드레인 확장층(extension layer); 및 상기 제2 절연막 상에 상기 소오스/드레인 확장층과 연결되도록 형성된 고농도 소오스/드레인 영역을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하게는, 상기 소오스/드레인 확장층은 도프트 에피택시얼층으로 형성되고, 상기 고농도 소오스/드레인 영역은 도프트 폴리실리콘층으로 형성된다.
또한, 본 발명의 상술한 일 목적은, 반도체 기판; 상기 기판 상에 순차적으로 형성된 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조물; 상기 게이트 구조물의 상면 및 측면 상에 형성된 제1 절연막; 상기 제1 절연막으로부터 이격되어 상기 기판 상에 형성된 제2 절연막; 상기 제2 절연막과 상기 게이트 구조물 사이의 기판 표면에 형성된 저농도 소오스/드레인 영역; 및 상기 제2 절연막과 상기 게이트 구조물 사이의 간극을 매립하면서 상기 제2 절연막 상에 형성된 고농도 소오스/드레인 영역을 구비하는 것을 특징으로 하는 반도체 장치에 의해 달성될 수도 있다.
바람직하게는, 상기 고농도 소오스/드레인 영역은 도프트 에피택시얼층 또는 도프트 폴리실리콘층으로 형성된다.
상술한 본 발명의 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 게이트 절연막 및 게이트 전극이 순차적으로 적층된 게이트 구조물을 형성하는 단계; 상기 게이트 구조물의 상면 및 측면 상에 제1 절연막을 형성하는 단계; 상기 기판 상에 상기 제1 절연막으로부터 이격되도록 제2 절연막을 형성하는 단계; 상기 제2 절연막과 상기 게이트 구조물 사이의 기판 표면에 불순물을 이온주입하여 저농도 소오스/드레인 영역을 형성하는 단계; 상기 저농도 소오스/드레인 영역 상에 소오스/드레인 확장층을 형성하는 단계; 및 상기 제2 절연막 상에 상기 소오스/드레인 확장층과 연결되도록 고농도 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
또한, 본 발명의 상술한 다른 목적은, 반도체 기판 상에 게이트 절연막 및 게이트 전극이 순차적으로 적층된 게이트 구조물을 형성하는 단계; 상기 게이트 구조물의 상면 및 측면 상에 제1 절연막을 형성하는 단계; 상기 기판 상에 상기 제1 절연막으로부터 이격되도록 제2 절연막을 형성하는 단계; 상기 제2 절연막과 상기게이트 구조물 사이의 기판 표면에 불순물을 이온주입하여 저농도 소오스/드레인 영역을 형성하는 단계; 및 상기 제2 절연막 상에 상기 제2 절연막과 상기 게이트 구조물 사이의 간극을 매립하도록 고농도 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법에 의해 달성될 수도 있다.
본 발명에 의하면, 채널 영역과 저농도의 소오스/드레인 영역(즉, LDD 영역)을 반도체 기판의 표면 내에 형성하고 고농도의 소오스/드레인 영역을 절연막 위에 형성함으로써, SOI 트랜지스터와 유사한 구조를 가지면서 벌크 실리콘 기판 상에 형성되는 트랜지스터와 동일한 동작을 수행하는 MOS 트랜지스터를 구현한다. 따라서, 숏-채널 효과를 억제하고 소오스/드레인 접합 캐패시턴스를 감소시켜 소자의 동작 속도를 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다. 도면들에서 동일한 참조 부호는 동일한 부재를 나타낸다.
실시예 1
도 1은 본 발명의 제1 실시예에 의한 N형 MOS 트랜지스터의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 게이트 절연막(12) 및 게이트 전극(18)을 포함하는 게이트 구조물(gate structure)(25)이 형성된다. 또한, 상기 게이트 구조물(25)은 필요에 따라 상기 게이트 전극(18) 상에 게이트 캡핑층(20)을 더 구비할 수 있다. 상기 게이트 캡핑층(20)은 실리콘 질화물이나 실리콘 산화물과 같은 절연 물질로 형성되며, 본 실시예에서는 실리콘 질화물로 게이트 캡핑층(20)을 형성한다.
상기 게이트 전극(18)은 폴리실리콘층(14) 및 금속 실리사이드층(16)이 적층된 폴리사이드 구조로 형성된다.
상기 게이트 구조물(25)의 상면 및 측면 상에는 제1 절연막(22)이 형성된다. 바람직하게는, 게이트 패터닝을 위한 식각 공정으로 인해 야기된 실리콘 손상을 큐어링하기 위하여 산화 공정을 실시하여 실리콘 산화물로 이루어진 제1 절연막(22)을 형성한다.
본 발명의 MOS 트랜지스터에 의하면, 상기 제1 절연막(22)으로부터 소정 거리만큼 이격되어 상기 기판(10) 상에 실리콘 산화물로 이루어진 제2 절연막(26)이 형성된다. 상기 제2 절연막(26)과 상기 게이트 구조물(25) 사이의 기판 표면에는 저농도 소오스/드레인 영역(28), 즉 LDD 영역이 형성된다.
상기 저농도 소오스/드레인(28) 영역 상에는 소오스/드레인 확장층(30)이 형성된다. 바람직하게는, 상기 소오스/드레인 확장층(30)은 도프트 에피택시얼층으로 형성된다.
상기 제2 절연막(26) 상에는 상기 소오스/드레인 확장층(30)과 연결되도록 고농도 소오스/드레인 영역(34)이 형성된다. 바람직하게는, 상기 고농도 소오스/드레인 영역(34)은 도프트 폴리실리콘층으로 형성된다.
상기 고농도 소오스/드레인 영역(34)과 상기 게이트 구조물(25) 사이에는 절연 물질, 바람직하게는 실리콘 질화물로 이루어진 게이트 스페이서(32)가 형성된다. 바람직하게는, 상기 게이트 스페이서(32)는 상기 소오스/드레인 확장층(30)과 동일한 폭으로 형성된다.
또한, 필요에 따라, 상기 고농도 소오스/드레인 영역(34)의 표면에 기생 저항의 감소를 위한 금속 실리사이드층(36)이 형성될 수 있다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 의한 MOS 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 통상의 소자분리 공정으로 실리콘과 같은 반도체 기판(10)을 액티브 영역과 필드 영역으로 구분한 후, 상기 기판(10) 상에 열산화 공정을 수행하여 실리콘 산화물로 이루어진 게이트 산화막(12)을 형성한다. 이때, 상기 게이트 산화막(12)은 실리콘 옥시나이트라이드로 형성할 수도 있다.
상기 게이트 산화막(12) 상에 폴리실리콘층(14)을 증착하고 통상의 도핑 공정, 예컨대 POCl3확산, 이온주입 또는 인-시튜 도핑 공정으로 상기 폴리실리콘층(14)을 예컨대 n+형으로 도핑시킨다. 이어서, 상기 폴리실리콘층(14) 상에 텅스텐 실리사이드(WSix), 티티늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층(16)을 증착한다.
이어서, 상기 금속 실리사이드층(16) 상에 실리콘 질화물을 증착하여 게이트 캡핑층(20)을 형성한 후, 사진식각 공정으로 상기 층들을 게이트 패턴으로 패터닝한다. 그러면, 게이트 산화막(12), 게이트 전극(18) 및 게이트 캡핑층(20)으로 이루어진 게이트 구조물(25)이 형성된다.
이어서, 상기 게이트 패터닝을 위한 식각 공정 동안 야기된 실리콘 손상을 큐어링하기 위하여 산화 공정을 실시함으로써 상기 게이트 구조물(25)의 상면 및측면 상에 제1 절연막(22)을 형성한다.
상기 제1 절연막(22) 및 기판(10) 상에 실리콘 질화막을 증착하고 이를 에치백하여 상기 제1 절연막(22)의 양 측면 상에 희생 스페이서(sacrificing spacer)(24)를 형성한다.
도 2b를 참조하면, 산화 공정을 실시하여 상기 희생 스페이서(24)에 의해 노출된 기판(10)의 표면을 산화시킨다. 그러면, 상기 기판(10) 상에 제1 절연막(22)으로부터 이격되어 제2 절연막(26)이 형성된다.
도 2c를 참조하면, 실리콘 산화물에 대한 선택비를 갖는 습식 식각 공정으로 실리콘 질화물로 이루어진 희생 스페이서(24)를 선택적으로 제거한다. 이때, 게이트 구조물(25)은 실리콘 산화물로 이루어진 제1 절연막(22)으로 둘러싸여 있으므로, 상기 식각에 의한 손상을 받지 않는다.
도 2d를 참조하면, 인(Ph)과 같은 n형 불순물을 경사 이온주입하여 상기 제2 절연막(26)과 게이트 구조물(25) 사이의 기판 표면에 LDD 영역으로 제공되는 저농도 소오스/드레인 영역(28)을 형성한다.
도 2e를 참조하면, 선택적 에피택시얼 성장법으로 상기 저농도 소오스/드레인 영역(28) 상에 n형 도프트 에피택시얼층을 성장시켜 소오스/드레인 확장층(30)을 형성한다. 바람직하게는, 상기 소오스/드레인 확장층(30)은 제2 절연막(26) 위로 돌출되도록 성장시킨다. 상기 게이트 전극(28)과 소오스/드레인 확장층(30)은 제1 절연막(22)에 의해 격리된다.
도 2f를 참조하면, 상기 소오스/드레인 확장층(30)을 포함한 기판(10)의 전면에 절연막, 예컨대 실리콘 질화막을 증착하고 이를 에치백하여 상기 게이트 구조물(25)의 양 측면 상에 게이트 스페이서(32)를 형성한다. 바람직하게는, 상기 게이트 스페이서(32)는 상기 소오스/드레인 확장층(30)과 동일한 폭으로 형성한다. 따라서, 상기 게이트 스페이서(32)는 상기 소오스/드레인 확장층(30) 위에만 남아있도록 형성된다.
도 2g를 참조하면, 상기 제2 절연막(26) 상에 n+도프트 폴리실리콘층을 증착한 후, 상기 게이트 구조물(25) 위의 제1 절연막(22)이 노출될 때까지 상기 n+도프트 폴리실리콘층을 에치백함으로써 고농도 소오스/드레인 영역(34)을 형성한다. 상기 고농도 소오스/드레인 영역(34)은 소오스/드레인 확장층(30)을 통해 저농도 소오스/드레인 영역(28)과 연결됨으로써 LDD 구조를 구현한다.
이어서, 필요에 따라, 살리사이드 공정을 수행하여 노출된 실리콘 영역, 즉 고농도 소오스/드레인 영역(34)의 표면에 금속 실리사이드층(36)을 형성한다.
상술한 바와 같이 본 발명의 제1 실시예에 의하면, 채널 영역과 저농도의 소오스/드레인 영역(28)을 반도체 기판(10)의 표면 내에 형성하고 고농도의 소오스/드레인 영역(34)을 제2 절연막(26)으로 분리된 기판(10) 위에 형성한다. 즉, SOI 구조와 유사하게 고농도 소오스/드레인 영역(34)의 아래에 제2 절연막(28)이 위치하면서 실제적으로 벌크 트랜지스터와 동일한 동작을 수행한다. 따라서, 숏-채널 효과를 억제하고 소오스/드레인 접합 캐패시턴스를 감소시켜 소자의 동작 속도를 향상시킬 수 있다.
실시예 2
도 3은 본 발명의 제2 실시예에 의한 MOS 트랜지스터의 단면도이다.
도 3을 참조하면, 본 발명의 제2 실시예는 n+도프트 폴리실리콘으로 이루어진 고농도 소오스/드레인 영역(38)이 제2 절연막(26)과 게이트 구조물(25) 사이의 간극을 매립하면서 상기 제2 절연막(26) 상에 형성된 것을 제외하고는 상술한 제1 실시예와 동일한다.
구체적으로, 반도체 기판(10) 상에 게이트 산화막(12), 게이트 전극(18) 및 게이트 캡핑층(20)을 포함하는 게이트 구조물(25)을 형성한 후, 상기 게이트 구조물(25)의 상면 및 측면 상에 제1 절연막(22)을 형성한다. 상기 기판(10) 상에 제1 절연막(22)으로부터 이격되도록 제2 절연막(26)을 형성한 후, 이온주입 공정으로 제2 절연막(26)과 게이트 구조물(25) 사이의 기판 표면에 저농도 소오스/드레인 영역(28)을 형성한다.
이어서, 상기 저농도 소오스/드레인 영역(28)을 포함한 기판(10)의 전면에 n+도프트 폴리실리콘층을 증착하고 이를 게이트 구조물(25) 위의 제1 절연막(22)까지 에치백하여 상기 제2 절연막(26)과 게이트 구조물(25) 사이의 간극을 매립하는 고농도 소오스/드레인 영역(38)을 형성한다.
살리사이드 공정을 실시하여 상기 고농도 소오스/드레인 영역(38)의 표면에 금속 실리사이드층(36)을 형성한 후, 결과물의 전면에 실리콘 질화막을 증착하고 이를 에치백하여 상기 게이트 구조물(25)의 양 측면 상에 게이트 스페이서(32)를형성한다. 이때, 상기 게이트 스페이서(32)는 고농도 소오스/드레인 영역(38) 위에 형성된다.
실시예 3
도 4는 본 발명의 제3 실시예에 의한 MOS 트랜지스터의 단면도로서, 고농도 소오스/드레인 영역(40)을 도프트 에피택시얼층으로 형성한 것을 제외하고는 상술한 제2 실시예와 동일하다.
구체적으로, 상술한 제2 실시예와 동일하게 이온주입 공정으로 제2 절연막(26)과 게이트 구조물(25) 사이의 기판 표면에 저농도 소오스/드레인 영역(28)을 형성한 후, 선택적 에피택시얼 성장법을 이용하여 저농도 소오스/드레인 영역(28) 위에 n+도프트 에피택시얼층을 성장시킨다. 이때, n+도프트 에피택시얼층은 제2 절연막(26) 위로 신장되도록 성장시킨다. 따라서, 제2 절연막(26) 상에 제2 절연막(26)과 게이트 구조물(25) 사이의 간극을 매립하는 고농도 소오스/드레인 영역(40)이 형성된다.
실시예 4
도 5는 본 발명의 제4 실시예에 의한 메모리 셀 트랜지스터의 단면도이다.
도 5를 참조하면, 반도체 기판(50) 상에 게이트 절연막(52), 게이트 전극(58) 및 게이트 캡핑층(60)을 포함하는 두 개의 게이트 구조물(75)이 서로 이격되어 형성된다. 상기 게이트 전극(58)은 폴리실리콘층(54) 및 금속 실리사이드층(56)이 적층된 폴리사이드 구조로 형성된다. 상기 게이트 캡핑층(60)은 필요에 따라 형성하지 않아도 되며, 본 실시예에서는 실리콘 질화물로 게이트 캡핑층(60)을 형성하였다.
각각의 게이트 구조물(75)의 상면 및 측면 상에는 제1 절연막(62)이 형성된다. 바람직하게는, 상기 제1 절연막(62)은 게이트 패터닝을 위한 식각 공정으로 인해 야기된 실리콘 손상을 큐어링하기 위한 산화 공정으로 형성한다.
상기 제1 절연막(62)으로부터 소정 거리만큼 이격된 기판(50)의 표면 상에 제2 절연막(66)이 형성된다. 바람직하게는, 상기 제2 절연막(66)은 산화 공정으로 형성된다.
상기 제2 절연막(62)과 게이트 구조물(75) 사이의 기판 표면에는 이온주입 공정으로 저농도 소오스/드레인 영역(68)이 형성된다.
상기 저농도 소오스/드레인 영역(68) 상에는 상기 제2 절연막(62)과 게이트 구조물(75) 사이의 간극을 매립하고 상기 제2 절연막(62) 위로 신장되는 고농도 소오스/드레인 영역(70a, 70b)이 형성된다. 이때, 상기 고농도 소오스/드레인 영역(70a, 70b) 중의 어느 한 영역, 바람직하게는 드레인 영역(70b)은 상기 두 개의 게이트 구조물(75) 사이의 제2 절연막(66) 위에서 연결되도록 형성된다. 따라서, 두 개의 게이트 전극(58)이 하나의 드레인 영역(70b)을 공유하는 메모리 셀 구조를 구현할 수 있다.
바람직하게는, 상기 고농도 소오스/드레인 영역(70a, 70b)은 상술한 제3 실시예와 동일하게 선택적 에피택시얼 성장법에 의한 n+도프트 에피택시얼층으로 형성된다. 이때, n+도프트 에피택시얼층은 두 개의 게이트 구조물(75) 사이에서 서로 만나도록 성장시킨다.
상술한 바와 같이 본 발명에 의하면, 채널 영역과 저농도의 소오스/드레인 영역(즉, LDD 영역)을 반도체 기판의 표면 내에 형성하고 고농도의 소오스/드레인 영역을 절연막 위에 형성함으로써, SOI 트랜지스터와 유사한 구조를 가지면서 벌크 실리콘 기판 상에 형성되는 트랜지스터와 동일한 동작을 수행하는 MOS 트랜지스터를 구현한다. 따라서, 숏-채널 효과를 억제하고 소오스/드레인 접합 캐패시턴스를 감소시켜 소자의 동작 속도를 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (27)
- 반도체 기판;상기 기판 상에 순차적으로 형성된 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조물;상기 게이트 구조물의 상면 및 측면 상에 형성된 제1 절연막;상기 제1 절연막으로부터 이격되어 상기 기판 상에 형성된 제2 절연막;상기 제2 절연막과 상기 게이트 구조물 사이의 기판 표면에 형성된 저농도 소오스/드레인 영역;상기 저농도 소오스/드레인 영역 상에 형성된 소오스/드레인 확장층; 및상기 제2 절연막 상에 상기 소오스/드레인 확장층과 연결되도록 형성된 고농도 소오스/드레인 영역을 구비하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 소오스/드레인 확장층은 도프트 에피택시얼층으로 형성하고, 상기 고농도 소오스/드레인 영역은 도프트 폴리실리콘층으로 형성된 것을 특징을 하는 반도체 장치.
- 제1항에 있어서, 상기 고농도 소오스/드레인 영역과 상기 게이트 구조물 사이에 형성된 절연 물질로 이루어진 게이트 스페이서를 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제3항에 있어서, 상기 게이트 스페이서는 실리콘 질화물로 이루어진 것을 특징으로 하는 반도체 장치.
- 제3항에 있어서, 상기 게이트 스페이서는 상기 소오스/드레인 확장층과 동일한 폭으로 형성된 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 고농도 소오스/드레인 영역의 표면에 형성된 금속 실리사이드층을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제1 및 제2 절연막은 실리콘 산화물로 이루어진 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 게이트 구조물은 상기 게이트 전극 상에 형성된 게이트 캡핑층을 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제8항에 있어서, 상기 게이트 캡핑층은 실리콘 질화물로 이루어진 것을 특징으로 하는 반도체 장치.
- 반도체 기판;상기 기판 상에 순차적으로 형성된 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조물;상기 게이트 구조물의 상면 및 측면 상에 형성된 제1 절연막;상기 제1 절연막으로부터 이격되어 상기 기판 상에 형성된 제2 절연막;상기 제2 절연막과 상기 게이트 구조물 사이의 기판 표면에 형성된 저농도 소오스/드레인 영역; 및상기 제2 절연막과 상기 게이트 구조물 사이의 간극을 매립하면서 상기 제2 절연막 상에 형성된 고농도 소오스/드레인 영역을 구비하는 것을 특징으로 하는 반도체 장치.
- 제10항에 있어서, 상기 고농도 소오스/드레인 영역은 도프트 에피택시얼층 또는 도프트 폴리실리콘층으로 형성된 것을 특징으로 하는 반도체 장치.
- 반도체 기판;상기 기판 상에 순차적으로 형성된 게이트 절연막 및 게이트 전극을 포함하는 두 개의 게이트 구조물;각각의 게이트 구조물의 상면 및 측면 상에 형성된 제1 절연막;상기 제1 절연막으로부터 이격되어 상기 기판 상에 형성된 제2 절연막;상기 제2 절연막과 상기 게이트 구조물 사이의 기판 표면에 형성된 저농도 소오스/드레인 영역; 및상기 저농도 소오스/드레인 영역 상에 상기 제2 절연막과 게이트 구조물 사이의 간극을 매립하고 상기 제2 절연막 위로 신장되도록 형성된 고농도 소오스/드레인 영역을 구비하며,상기 고농도 소오스/드레인 영역 중의 어느 한 영역이 상기 두 개의 게이트 구조물 사이의 제2 절연막 위에서 연결되도록 형성된 것을 특징으로 하는 반도체 장치.
- 제12항에 있어서, 상기 고농도 소오스/드레인 영역은 도프트 에피택시얼층으로 형성된 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에 게이트 절연막 및 게이트 전극이 순차적으로 적층된 게이트 구조물을 형성하는 단계;상기 게이트 구조물의 상면 및 측면 상에 제1 절연막을 형성하는 단계;상기 기판 상에 상기 제1 절연막으로부터 이격되도록 제2 절연막을 형성하는 단계;상기 제2 절연막과 상기 게이트 구조물 사이의 기판 표면에 불순물을 이온주입하여 저농도 소오스/드레인 영역을 형성하는 단계;상기 저농도 소오스/드레인 영역 상에 소오스/드레인 확장층을 형성하는 단계; 및상기 제2 절연막 상에 상기 소오스/드레인 확장층과 연결되도록 고농도 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제14항에 있어서, 상기 소오스/드레인 확장층은 선택적 에피택시얼 성장법에 의한 도프트 에피택시얼층으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제14항에 있어서, 상기 고농도 소오스/드레인 영역은 도프트 폴리실리콘층을 증착하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제14항에 있어서, 상기 제2 절연막을 형성하는 단계는,상기 제1 절연막의 양 측면 상에 희생 스페이서를 형성하는 단계;산화 공정을 실시하여 상기 희생 스페이서에 의해 노출된 기판 상에 제2 절연막을 형성하는 단계; 및상기 희생 스페이서를 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제17항에 있어서, 상기 희생 스페이서는 실리콘 질화물로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제16항에 있어서, 상기 고농도 소오스/드레인 영역을 형성하는 단계 전에, 상기 게이트 구조물의 양 측벽에 절연 물질로 이루어진 게이트 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제19항에 있어서, 상기 게이트 스페이서는 실리콘 질화물로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제19항에 있어서, 상기 게이트 스페이서는 상기 소오스/드레인 확장층과 동일한 폭으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제16항에 있어서, 상기 제1 및 제2 절연막은 실리콘 산화물로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제14항에 있어서, 상기 게이트 구조물은 상기 게이트 전극 상에 형성된 게이트 캡핑층을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제23항에 있어서, 상기 게이트 캡핑층은 실리콘 질화물로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제14항에 있어서, 상기 고농도 소오스/드레인 영역을 형성하는 단계 후, 상기 고농도 소오스/드레인 영역의 표면에 금속 실리사이드층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 반도체 기판 상에 게이트 절연막 및 게이트 전극이 순차적으로 적층된 게이트 구조물을 형성하는 단계;상기 게이트 구조물의 상면 및 측면 상에 제1 절연막을 형성하는 단계;상기 기판 상에 상기 제1 절연막으로부터 이격되도록 제2 절연막을 형성하는 단계;상기 제2 절연막과 상기 게이트 구조물 사이의 기판 표면에 불순물을 이온주입하여 저농도 소오스/드레인 영역을 형성하는 단계; 및상기 제2 절연막 상에 상기 제2 절연막과 상기 게이트 구조물 사이의 간극을 매립하도록 고농도 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제26항에 있어서, 상기 고농도 소오스/드레인 영역은 도프트 에피택시얼층 또는 도프트 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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| US11/381,517 US20060211197A1 (en) | 2002-10-26 | 2006-05-03 | Mos transistor and method of manufacturing the same |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100823109B1 (ko) * | 2005-07-13 | 2008-04-18 | 세이코 엡슨 가부시키가이샤 | 반도체 장치의 제조 방법 및 반도체 장치 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332993A (ja) * | 2004-05-20 | 2005-12-02 | Sanyo Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
| KR100613349B1 (ko) * | 2004-12-22 | 2006-08-21 | 동부일렉트로닉스 주식회사 | 두 개 이상의 구동 전압을 갖는 게이트를 포함하는 반도체소자 및 그 제조 방법 |
| US7414277B1 (en) * | 2005-04-22 | 2008-08-19 | Spansion, Llc | Memory cell having combination raised source and drain and method of fabricating same |
| KR100701405B1 (ko) * | 2005-11-21 | 2007-03-28 | 동부일렉트로닉스 주식회사 | 모스트랜지스터 및 그 제조방법 |
| US7977185B2 (en) * | 2005-11-22 | 2011-07-12 | International Business Machines Corporation | Method and apparatus for post silicide spacer removal |
| US11049939B2 (en) * | 2015-08-03 | 2021-06-29 | Semiwise Limited | Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation |
| US11373696B1 (en) | 2021-02-19 | 2022-06-28 | Nif/T, Llc | FFT-dram |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49112574A (ko) | 1973-02-24 | 1974-10-26 | ||
| JPS5816337B2 (ja) | 1975-06-13 | 1983-03-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPS61198780A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| JP2760576B2 (ja) * | 1989-06-15 | 1998-06-04 | 株式会社東芝 | 半導体装置 |
| JPH0374848A (ja) * | 1989-08-16 | 1991-03-29 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH0671073B2 (ja) | 1989-08-29 | 1994-09-07 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5093275A (en) | 1989-09-22 | 1992-03-03 | The Board Of Regents, The University Of Texas System | Method for forming hot-carrier suppressed sub-micron MISFET device |
| US5156994A (en) * | 1990-12-21 | 1992-10-20 | Texas Instruments Incorporated | Local interconnect method and structure |
| US5182619A (en) * | 1991-09-03 | 1993-01-26 | Motorola, Inc. | Semiconductor device having an MOS transistor with overlapped and elevated source and drain |
| US5216282A (en) | 1991-10-29 | 1993-06-01 | International Business Machines Corporation | Self-aligned contact studs for semiconductor structures |
| JPH0621449A (ja) * | 1992-07-06 | 1994-01-28 | Sony Corp | 短チャネルｍｏｓ型トランジスタおよびその製造方法 |
| JPH06302821A (ja) * | 1993-03-22 | 1994-10-28 | Sharp Corp | 隆起型ストラップ構造ｍｏｓトランジスタ及びその製造方法 |
| EP0709880A3 (en) * | 1994-10-31 | 1996-10-23 | Sgs Thomson Microelectronics | Method for forming projecting source / drain regions in an integrated circuit |
| EP0785573B1 (en) | 1994-10-31 | 2005-12-14 | STMicroelectronics, Inc. | Method of forming raised source/drain regions in an integrated circuit |
| US5545581A (en) | 1994-12-06 | 1996-08-13 | International Business Machines Corporation | Plug strap process utilizing selective nitride and oxide etches |
| US5516994A (en) * | 1994-12-27 | 1996-05-14 | Lay; Brian | Alarm continuity switch |
| US5682055A (en) * | 1995-06-07 | 1997-10-28 | Sgs-Thomson Microelectronics, Inc. | Method of forming planarized structures in an integrated circuit |
| US5597746A (en) * | 1995-08-09 | 1997-01-28 | Micron Technology, Inc. | Method of forming field effect transistors relative to a semiconductor substrate and field effect transistors produced according to the method |
| US5830798A (en) * | 1996-01-05 | 1998-11-03 | Micron Technology, Inc. | Method for forming a field effect transistor |
| JPH10200106A (ja) * | 1997-01-13 | 1998-07-31 | Sony Corp | 半導体装置及びその製造方法 |
| US5827768A (en) | 1997-07-07 | 1998-10-27 | National Science Council | Method for manufacturing an MOS transistor having a self-aligned and planarized raised source/drain structure |
| US6271577B1 (en) | 1997-12-17 | 2001-08-07 | Texas Instruments Incorporated | Transistor and method |
| US6355955B1 (en) * | 1998-05-14 | 2002-03-12 | Advanced Micro Devices, Inc. | Transistor and a method for forming the transistor with elevated and/or relatively shallow source/drain regions to achieve enhanced gate electrode formation |
| US6232641B1 (en) * | 1998-05-29 | 2001-05-15 | Kabushiki Kaisha Toshiba | Semiconductor apparatus having elevated source and drain structure and manufacturing method therefor |
| JP2000114262A (ja) * | 1998-10-05 | 2000-04-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6218271B1 (en) | 1999-10-08 | 2001-04-17 | United Microelectronics Corp. | Method of forming a landing pad on the drain and source of a MOS transistor |
| JP2001223355A (ja) * | 2000-02-09 | 2001-08-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6284610B1 (en) | 2000-09-21 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Method to reduce compressive stress in the silicon substrate during silicidation |
| KR100705211B1 (ko) * | 2000-12-27 | 2007-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| US6541327B1 (en) | 2001-01-16 | 2003-04-01 | Chartered Semiconductor Manufacturing Ltd. | Method to form self-aligned source/drain CMOS device on insulated staircase oxide |
| KR100499159B1 (ko) * | 2003-02-28 | 2005-07-01 | 삼성전자주식회사 | 리세스 채널을 갖는 반도체장치 및 그 제조방법 |
-
2002
- 2002-10-26 KR KR10-2002-0065649A patent/KR100485690B1/ko active IP Right Grant
-
2003
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- 2003-09-08 DE DE10341359A patent/DE10341359B4/de not_active Expired - Lifetime
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-
2006
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100823109B1 (ko) * | 2005-07-13 | 2008-04-18 | 세이코 엡슨 가부시키가이샤 | 반도체 장치의 제조 방법 및 반도체 장치 |
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