CN1492515A - Mos晶体管及其制造方法 - Google Patents
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Abstract
在MOS晶体管及其制造方法中，在衬底上形成了包括栅绝缘层和栅电极的栅结构。第一绝缘层被形成以便盖住栅结构。第二绝缘层形成在与第一绝缘层分离的衬底上。轻掺杂的源/漏区形成在栅结构和第二绝缘层之间的衬底的表面部分中。源/漏延展层形成在轻掺杂的源/漏区上。重掺杂的源/漏区形成在第二绝缘层上并且与源/漏延展层接触。短沟道效应被抑制并且源/漏结电容被降低。
Description
相关申请的交叉引用
该申请根据USC§119要求韩国专利申请2002-65649的优先权，并在此对其整个内容进行交叉引用。
技术领域
本发明设计半导体器件及其制造方法。特别涉及能够抑制短沟道效应并且降低源/漏结电容的半导体器件，及其制造方法。
背景技术
随着半导体器件高度集成化的发展，有源区的尺寸变得更小。因此，在有源区上形成的MOS晶体管的栅极长度变短了。随着栅极长度的减小，源/漏对于电场的影响或者MOS晶体管的沟道区中的电势因此减小了。这就是所知的“短沟道效应”并且阈值电压的降低是通常的结果。这是因为沟道区受到了耗尽电荷、电场和源/漏区的电势分布以及栅极电压的影响。
除了降低阈值电压之外，在源/漏之间的“穿通效应”是伴随短沟道效应的严重问题。
具体地，漏耗尽层与漏电压的增加成正比例地扩宽，以便漏耗尽层与源区靠近。因此，当栅电极的长度减小的时候，漏耗尽层和源耗尽层完全地彼此连接。漏区的电场可以最终穿透源区并且因此降低了源结的势能壁垒。当这些发生的时候，在源区中的多数载流子具有足够的能量来克服势垒层，并且，增加的电流从源区流向漏区。这就是所知的“穿通”现象。当穿通发生的时候，漏电流没有饱和，而是在饱和区中显著地增加。
当源/漏结深度增加并且沟道掺杂浓度降低的时候，短沟道效应更严重。已经开发了各种方法来形成浅源/漏结深度，因此可以一定程度地抑制短沟道效应。
通常，浅源/漏结是用减小在硅衬底上的实际结深度的低能离子注入工艺获得的，会导致晶体管电流的减小。
此外，在源/漏区表面上通过自对齐的硅化物(即，硅化物)工艺形成金属硅化物层以便降低在源/漏区中的寄生电阻，例如薄膜电阻、接触电阻，并且具有减小的栅极长度的方法已经被使用了。但是，当源/漏结深度变浅的时候，就更难应用硅化物工艺。
因此，为了获得高性能的晶体管，在源/漏区中的寄生电阻应该被最小化，以便增加晶体管电流，同时也抑制短沟道效应。一种通常的方法是在硅绝缘体(SOI)衬底上形成MOS晶体管。在SOI晶体管中，埋入的氧化物层位于源/漏结之下以便除区源/漏结的耗尽电容。但是，SOI晶体管具有浮体，因为在SOI衬底上没有形成体接触。因此，在SOI层的背面的表面中形成了聚集孔(accumulated hole)层，因此产生了浮体效应，例如寄生寄生双极击穿、闭锁等。
发明内容
本发明解决了上述的问题，并且因此，本发明的第一个目的是提供一种MOS晶体管，能够抑制短沟道效应并且降低源/漏结电容。
本发明的另一个目的是提供一种制造能够抑制短沟道效应并且降低源/漏结电容的MOS晶体管的方法。
为了实现上述的第一个本发明的目的，本发明的实施例包括半导体衬底和包括栅绝缘层的栅结构，并且栅电极连续地形成在衬底上。第一绝缘层形成在栅结构的顶部和侧部。第二绝缘层形成在衬底上并且与第一绝缘层分离。轻掺杂区形成在衬底的表面部分中，在栅结构和第二绝缘层之间。源/漏延展层形成在轻掺杂的源/漏区上。重掺杂的源/漏区形成在第二绝缘层上以便与源/漏延展层接触。
优选地，源/漏延展层包括掺杂的外延层，并且重掺杂的源/漏区包括掺杂的多晶硅层。
此外，根据本发明的另一个实施例，栅结构形成在半导体衬底上，该栅结构包括栅绝缘层和堆叠在栅绝缘层上的栅电极。第一绝缘层形成在栅结构的顶部和侧部。第二绝缘层形成在衬底上并且与第一绝缘层分离。轻掺杂的源/漏区形成在衬底的表面部分中，在栅结构和第二绝缘层之间。重掺杂的源/漏区形成在第二绝缘层上以便填充在栅结构和第二绝缘层之间的间隙。
优选地，重掺杂源/漏区包括掺杂的外延层或者掺杂的多晶硅层。
根据实现本发明的另一个实施例，栅结构形成在半导体衬底上，包括栅绝缘层和堆叠在栅绝缘层上的栅电极。第一绝缘层形成在栅结构的顶部和侧部。第二绝缘层形成在衬底上，与第一绝缘层分离。在栅结构和第二绝缘层之间的衬底表面进行杂质离子注入，因此形成了轻掺杂的源/漏区。源/漏延展层形成在轻掺杂的源/漏区。重掺杂的源/漏区形成在第二绝缘层上，以便与源/漏延展层接触。
此外，根据本发明的另一个实施例，其中栅绝缘层和栅电极连续堆叠的栅结构形成在半导体衬底上，并且随后，第一绝缘层形成在栅结构的顶部和侧部。第二绝缘层形成在衬底上，与第一绝缘层分离。在栅结构和第二绝缘层之间的衬底表面进行杂质离子注入，因此形成了轻掺杂的源/漏区。然后，重掺杂的源/漏区形成在第二绝缘层上以便填充在栅结构和第二绝缘层之间的间隙。
根据本发明的实施例，沟道区和轻掺杂的源/漏区(即，LDD区)形成在半导体衬底的表面中，同时，重掺杂的源/漏区形成在绝缘层上，从而获得了具有与SOI晶体管类似的结构的MOS晶体管，并且执行与形成在大体积硅衬底上的晶体管相同的操作。所以，抑制了短沟道效应，并且降低了源/漏结电容，使得器件的操作速度提高。
附图说明
本发明上述的和其他的目的和优点将参照下面结合附图的详细说明而变得更加明了，其中：
图1示出了根据本发明的实施例的MOS晶体管的截面图；
图2A-2G示出了制造图1示出的根据本发明的实施例的MOS晶体管的方法的截面图；
图3示出了根据本发明的另一个实施例的MOS晶体管的截面图；
图4示出了根据本发明的再一个实施例的MOS晶体管的截面图；
图5示出了根据本发明的另一个实施例的存储器单元的截面图。
具体实施方式
下面，将参照附图详细说明本发明，其中相同的编号用于相同的部分。
图1示出了根据本发明的实施例的MOS晶体管的截面图；
如图1所示，栅结构25包括栅绝缘层12和栅电极18，形成在半导体衬底10上。作为选择，栅结构25还包括栅封盖层20，形成在栅电极18上。该栅封盖层20包括绝缘层，例如硅氮化物或者硅氧化物。在该实施例中，栅封盖层20包括硅氮化物。
栅电极18形成为多氯化物结构，其中多晶硅层14和金属硅化物层16是连续堆叠的。
第一绝缘层22形成在栅结构25的顶部和侧部(即，第一绝缘层22被形成为使得盖住栅结构)。优选地，执行氧化工艺以便修护由于栅结构图形的蚀刻工艺造成的硅损坏，因此形成了硅氧化物组成的第一绝缘层22。
根据本发明的实施例的MOS晶体管，硅氧化物组成的第二绝缘层26形成在衬底10上，同时与第一绝缘层22分离。
轻掺杂的源/漏区28，即，LDD区形成在栅结构25和第二绝缘层之间的衬底的表面中。
源/漏延展层30形成在轻掺杂的源/漏区28上。优选地，源/漏外延层30是掺杂的外延层。
重掺杂的源/漏区34形成在第二绝缘层26上，以便与源/漏延展层30接触。优选地，重掺杂的源/漏区34是掺杂的多晶硅层。
包括注入硅氮化物的绝缘材料栅间隔(gate spacer)32形成在重掺杂的源/漏区34和栅结构25之间。优选地，栅间隔32形成为与在源/漏延展层30中的宽度相同。
作为选择，用于减小寄生电阻的金属硅化物层36形成在重掺杂源/漏区34的表面上。
图2A-2G示出了制造图1示出的根据本发明的实施例的MOS晶体管的方法的截面图。
如图2A所示，实施绝缘工艺来将半导体衬底10分成为有源区和场区。接下来，在衬底上进行热氧化工艺来因此形成硅氧化物形成的栅氧化物层12。这里，栅氧化物层12可以作为选择地由硅氮化物形成。
多晶硅层14淀积在栅氧化物层12上并且使用通常的掺杂工艺掺杂有n+杂质，例如，POCl3扩散、离子注入或者替位掺杂(in-situdoping)。然后，诸如硅化钨(WSix)、硅化钛(TiSix)、硅化坦(TiSix)的金属硅化物层16淀积在多晶硅层14上。
当在金属硅化物层16上淀积了硅氮化物来形成栅封盖层20之后，这些层通过光刻工艺形成图案，来形成包括栅氧化物层12、栅电极18、以及栅封盖层20的栅结构25。
接下来，进行氧化工艺以便修复由形成图案的蚀刻工艺引起的硅损坏，从而在栅结构25的顶部和侧部形成了硅氧化物组成的第一绝缘层22，以便盖住栅结构。
硅氮化物层是淀积在第一绝缘层22和衬底10上的，它随后被蚀刻以在第一绝缘层22的两侧上形成牺牲间隔(sacrificing spacer)24。
参照图2B，氧化工艺被实施来氧化通过牺牲间隔24暴露的衬底10的表面。因此，第二绝缘层26形成在衬底上并且因此与第一绝缘层22分离。
参照图2C，牺牲间隔24被有选择地通过相对于硅氧化物具有选择性的湿蚀刻工艺除掉。这里，蚀刻工艺不会引起对于栅结构25的损坏，因为第一绝缘层22是硅氧化物形成的并且包围栅极结构25。
参照图2D，诸如磷(P)的n型杂质是在倾斜角度离子掺杂的，以形成在衬底10中的作为LDD区的轻掺杂的源/漏区28，在第二绝缘层26和栅结构25之间。
参照图2E，采用选择性的外延生长工艺、n型掺杂的外延层在轻掺杂的源/漏区28上生长，以形成源/漏延展层30。优选地，源/漏延展层30的生长使得从第二绝缘层26的顶部突出。该源/漏延展层30通过第一绝缘层22与栅结构28分离。
参照图2F，绝缘层，例如硅氮化物层，淀积在包括源/漏延展层30的整个衬底的表面上。接下来，硅氮化物层被深蚀刻来形成在栅结构25的两侧上的栅间隔32。优选地，栅间隔32被形成为与在源/漏延展层30中的相同的宽度。所以，栅间隔32被形成以只保留在源/漏延展层30上。
参照图2G，n+掺杂的多晶硅层淀积在第二绝缘层26上，并且随后，深蚀刻直到位于栅结构25之上的第一绝缘层22被暴露，从而形成重掺杂源/漏区34。该重掺杂的源/漏区34通过源/漏延展层30连接到轻掺杂的源/漏区28，从而完成LDD结构。
接下来，如果需要，硅化物工艺被实施来形成在暴露的硅区，例如，重掺杂的源/漏区34上的金属硅化物层36。
根据图1中的本发明的实施例，在半导体衬底10的表面部分中形成沟道区和轻掺杂的源/漏区28，同时该重掺杂的源/漏区28形成在具有插入其间的第二绝缘层26的半导体衬底10上。与SOI结构类似，第二绝缘层28位于重掺杂的源/漏区34之下，以基本上执行与在大晶体管中相同的操作。因此，短沟道效应百抑制了并且降低了源/漏结电容，从而提高了器件的操作速度。
图3示出了根据本发明的另一个实施例的MOS晶体管的截面图。
参照图3，该实施例类似于图1中的实施例，除了重掺杂的源/漏区38形成在第二绝缘层26上以便填充在栅结构25和第二绝缘层26之间的间隙之外。
具体的，当在衬底上形成包括栅氧化物层12、栅电极18和栅封盖层20的栅结构25之后，第一绝缘层22形成在栅结构25的顶部和侧部。
与第一绝缘层22分离的第二绝缘层26形成在衬底10上。然后，轻掺杂的源/漏28区形成在栅结构和第二绝缘层26之间的半导体衬底10的表面部分中。
接下来，n+掺杂的多晶硅层淀积在包括轻掺杂的源/漏区28的衬底10的整个表面上。该掺杂的多晶硅层被随后深蚀刻直到位于栅结构25之上的第一绝缘层22暴露，从而形成填充在栅结构25和第二绝缘层26之间的间隙的重掺杂的源/漏区38。
硅化物工艺百执行用来在重掺杂的源/漏区38上形成金属硅化物层36。接下来，在最终结构的整个表面上淀积硅氮化物层，并且随后深蚀刻来在栅结构25的两侧上形成栅间隔32。这里，该栅间隔32形成在重掺杂的源/漏区38之上。
图4示出了根据本发明的再一个实施例的MOS晶体管的截面图。该实施例与实施例2类似，除了重掺杂的源/漏区40是掺杂的外延层。
具体地，与图3中的实施例一样，轻掺杂的源/漏区28通过使用离子注入工艺形成在位于第二绝缘层26和栅结构25之间的半导体衬底10的表面部分中。然后，n+掺杂的外延层通过使用选择性外延生长工艺在轻掺杂的源/漏区28上生长。这里，n+掺杂的外延层生长为突出于第二绝缘层26的顶部。所以，在第二绝缘层26上形成了重掺杂的源/漏区40，以便填充在第二绝缘层26和栅结构25之间的间隙。
图5示出了根据本发明的另一个实施例的存储器单元的截面图。
参照图5，在衬底10上形成了两个栅结构75，以便彼此分开。每个栅结构包括栅绝缘层52、栅电极58、和栅封盖层60。栅电极58形成在多氯化物结构中，其中多晶硅层54和金属硅化物层56是连续堆叠的。如果需要，栅封盖层60可以省略。在本实施例中，栅封盖层60是由硅氮化物制成的。
第一绝缘层62形成在每个栅结构75的顶部和侧部。优选地，第一绝缘层62是通过氧化工艺形成的以修复由于在栅结构75上构图的蚀刻工艺引起的硅损伤。
第二绝缘层66形成在与第一绝缘层62分开的衬底的表面上。优选地，第二绝缘层68是通过氧化工艺形成的。
轻掺杂的源/漏区68，即，LDD区，形成在位于栅结构75和第二绝缘层62之间的半导体衬底的表面部分中。
重掺杂的源/漏区70a和70b形成在轻掺杂的源/漏区68上，以便填充在栅结构75和第二绝缘层62之间的间隙，并且突出于第二绝缘层62的顶部。这里，重掺杂的源/漏区70a和70b的任一个区，优选地，漏区70b被形成为在位于两个栅结构75之间的第二绝缘层66上彼此连接。所以获得了存储单元结构，其中两个栅电极58通常具有一个漏区70b。
优选地，重掺杂的源/漏区70a和70b包括n+掺杂的通过以与图4中的实施例相同的方式选择性外延生长形成的外延层。这里，n+掺杂的外延层被生长以便在两个栅结构75之间彼此接触。
根据上述的本发明的实施例，沟道区和轻掺杂的源/漏区，(既，LDD区)形成在半导体衬底的表面中，同时重掺杂的源/漏区形成在绝缘层中，从而获得了具有与SOI晶体管相类似的结构的MOS晶体管，并且执行与形成在大的硅衬底上的晶体管中的相同的操作。所以，抑制了短沟道效应，并且降低了源/漏结电容，使得器件的操作速度得到了提高。
尽管说明了本发明的优选实施例，可以理解，本发明并不局限于这些优选实施例，而是可以由本领域中的不同技术人员在所附的权利要求书所限制的本发明的精神和范围内对其进行各种改变和修改。
Claims (29)
1.一种半导体器件，包括：
半导体衬底；
栅结构，包括栅绝缘层和连续地形成在半导体衬底上的栅电极；
第一绝缘层，形成在栅结构的顶部和第一和第二侧上；
第二绝缘层，形成在衬底上并且与第一绝缘层分离；
轻掺杂的源/漏区，形成在栅结构和第二绝缘层之间的衬底的表面部分中；
源/漏延展层，形成在轻掺杂的源/漏区上；以及
重掺杂的源/漏区，形成在第二绝缘层上并且与源/漏延展层接触。
2.根据权利要求1所述的器件，其中源/漏延展层包括掺杂的外延层，并且重掺杂的源/漏区包括掺杂的多晶硅层。
3.根据权利要求1所述的器件，还包括形成在重掺杂源/漏区和栅结构之间的绝缘材料的栅间隔
4.根据权利要求3所述的器件，其中栅间隔包括硅氮化物。
5.根据权利要求3所述的器件，其中栅间隔被形成为具有与源/漏延展层相同的宽度。
6.根据权利要求1所述的器件，还包括形成在重掺杂的源/漏区的表面的上的金属硅化物层。
7.根据权利要求1所述的器件，其中第一和第二绝缘层包括硅氧化物。
8.根据权利要求1所述的器件，其中栅结构还包括形成在栅电极上的栅封盖层。
9.根据权利要求8所述的器件，其中栅封盖层包括硅氮化物。
10.一种半导体器件，包括：
半导体衬底；
栅结构，包括栅绝缘层和连续地形成在衬底上的栅电极；
第一绝缘层，形成在栅结构的顶部和第一和第二侧；
第二绝缘层，形成在衬底上并且与第一绝缘层分离；
轻掺杂的源/漏区，形成在栅结构和第二绝缘层之间的衬底的表面部分中；以及
重掺杂的源/漏区，形成在第二绝缘层上并且填充在栅结构和第二绝缘层之间的间隙。
11.根据权利要求10所述的器件，其中重掺杂的源/漏区包括掺杂的外延层。
12.根据权利要求10所述的器件，其中重掺杂的源/漏区包括掺杂的多晶硅层。
13.一种半导体器件，包括：
半导体衬底；
两个栅结构，形成在半导体衬底上，两个栅结构中的每一个包括栅绝缘层和连续形成的栅电极；
第一绝缘层，形成在两个栅结构的每一个的顶部和第一和第二侧上；
第二绝缘层，形成在衬底上并且与第一绝缘层分离；
轻掺杂的源/漏区，形成在两个栅结构和第二绝缘层之间的衬底的表面部分中；以及
重掺杂的源/漏区，形成在第二绝缘层上并且填充在两个栅结构和第二绝缘层之间的间隙，并且从第二绝缘层的顶部突出，该重掺杂的源/漏区形成在两个栅电极之间并且与在第二绝缘层之上的另一个重掺杂的源/漏区接触。
14.根据权利要求13所述的器件，其中重掺杂的源/漏区包括掺杂的外延层。
15.一种制造半导体器件的方法，包括：
形成栅结构，其中栅绝缘层和栅电极连续堆叠在半导体衬底上；
在栅结构的顶部和第一和第二侧上形成第一绝缘层；
在衬底上形成第二绝缘层，并且与第一绝缘层分离；
在栅结构和第二绝缘层之间的衬底表面部分进行杂质离子注入，形成轻掺杂的源/漏区；
在轻掺杂的源/漏区上形成源/漏延展层；以及
在第二绝缘层上形成重掺杂的源/漏区并且与源/漏延展层接触。
16.根据权利要求15所述的方法，其中源/漏延展层包括通过选择性外延生长工艺形成的掺杂的外延层。
17.根据权利要求16所述的方法，其中形成重掺杂的源/漏区包括淀积掺杂的多晶硅层。
18.根据权利要求15所述的方法，其中形成第二绝缘层包括：
在第一绝缘层的第一和第二侧上形成牺牲间隔；
执行氧化工艺以在通过牺牲间隔暴露的衬底上形成第二绝缘层；以及
除掉牺牲间隔。
19.根据权利要求18所述的方法，其中牺牲间隔包括硅氮化物。
20.根据权利要求15所述的方法，还包括在形成重掺杂的源/漏区之前，在栅结构的两个侧壁上形成绝缘材料的栅间隔。
21.根据权利要求20所述的方法，其中栅间隔包括硅氮化物。
22.根据权利要求20所述的方法，其中栅间隔形成为与源/漏延展层具有相同的宽度。
23.根据权利要求15所述的方法，其中第一和第二绝缘层包括硅氧化物。
24.根据权利要求15所述的方法，其中栅结构还包括形成在栅电极上的栅封盖层。
25.根据权利要求24所述的方法，其中栅封盖层包括硅氮化物。
26.根据权利要求15所述的方法，还包括在形成重掺杂的源/漏区之后，在重掺杂的源/漏区的表面上形成金属硅化物层。
27.一种制造半导体器件的方法，包括
形成栅结构，其中栅绝缘层和栅电极连续堆叠在半导体衬底上；
在栅结构的顶部和第一和第二侧上形成第一绝缘层；
在衬底上形成第二绝缘层，并且与第一绝缘层分离；
在栅结构和第二绝缘层之间的衬底表面部分进行杂质离子注入，形成轻掺杂的源/漏区；以及
在第二绝缘层上形成填充栅结构和第二绝缘层之间的间隙的重掺杂的源/漏区。
28.根据权利要求27所述的方法，其中重掺杂的源/漏区包括掺杂的外延层。
29.根据权利要求27所述的方法，其中重掺杂的源/漏区包括淀积掺杂的多晶硅层。
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