CN1956221A - 具有介质应力产生区的晶体管及其制造方法 - Google Patents

具有介质应力产生区的晶体管及其制造方法 Download PDF

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Abstract

本发明提供了一种芯片，包括：有源半导体区和场效应晶体管(“FET”)，所述场效应晶体管具有全部置于所述有源半导体区内的沟道区、源极区和漏极区。所述FET具有在所述沟道区的长度方向上的纵向和在所述沟道区的宽度方向上的横向。介质应力产生区，具有水平延伸的上表面，在部分所述有源半导体区下面延伸。所述介质应力产生区与所述有源半导体区共享一个边缘，所述边缘在远离所述上表面的方向上延伸。在具体结构中，在所述FET的纵向和/或横向上相互相反的位置中提供两个或更多介质应力产生区。

Description

具有介质应力产生区的晶体管及其制造方法
技术领域
本发明涉及半导体器件和工艺。更具体地说，本发明涉及具有介质应力产生区的半导体器件及其制造方法。
背景技术
可以给某些类型的晶体管施加压缩应力或拉伸应力，以提升它们的性能。具体地，当给p型场效应晶体管(“PFET”)的沟道区施加纵向(在电流的方向上)压缩应力时，可以提升其性能。另一方面，当给n型场效应晶体管(“NFET”)的沟道区施加纵向(在电流的方向上)拉伸应力时，可以提升其性能。
已经提出了多种用于给此晶体管施加压缩应力或拉伸应力的结构。在一些情况下，提出了在NFET或PFET附近提供一个或多个应力产生区，用于给晶体管施加有用应力。例如，共同转让的美国专利公开No.2004/0113174描述了一种在其中包括NFET或PFET的有源半导体区的外边缘处的隔离区中掩埋介质应力产生区的方法。在此情况下，合并了介质应力产生区和隔离区。尽管此方法能够起效，但是这些隔离-应力产生区需要一个设计点，此点可以同时满足对应力施加功能、隔离功能和制造它们所需工艺的潜在矛盾需求。
由此，根据公知的技术，用于给NFET或PFET施加应力的介质应力产生区限制于隔离区所处的位置。为了突破此限制，很清楚需要进一步改进的结构和工艺。
发明内容
在此根据本发明的实施例提供的结构和方法允许在PFET或NFET中使用的介质应力产生区的位置，例如，介质应力产生区的布置、尺寸、边缘等与用于隔离所述PFET和NFET的隔离区的位置不同。这通过“掩埋”介质应力产生区的方式来完成。作为掩埋介质应力产生区，与隔离区的情况一样，它不会限制于有源半导体区的外边缘之外的位置。实际上，掩埋介质应力产生区在部分有源半导体区下面水平延伸，所述介质应力产生区具有位于有源半导体下面的上表面。掩埋介质应力产生区与有源半导体区共享的边缘在远离所述上表面的方向上延伸。根据本发明的优选实施例，可以将此边缘形成的比沟槽隔离区的边缘所处位置更接近PFET或NFET的沟道区。
因此，根据本发明的以方面，提供了一种芯片，包括：有源半导体区和场效应晶体管(“FET”)，所述FET具有全部置于所述有源半导体区内的沟道区、源极区和漏极区。所述FET具有在所述沟道区的长度方向上的纵向，和在所述沟道区的宽度方向上的横向。介质应力产生区，具有在部分所述有源半导体区下面的水平延伸的上表面。所述介质应力产生区与所述有源半导体区共享一个边缘，所述边缘在远离所述上表面的方向上延伸。
根据本发明的一个或多个优选方面，所述介质应力产生区为第一介质应力产生区。在所述FET的纵向或横向上，在与所述第一介质应力产生区相反的位置提供第二介质应力产生区。
根据本发明的一个或多个优选方面，所述第一介质应力产生区位于包括部分所述源极区的有源半导体区的第一部分下面，而所述边缘为所述有源半导体区的第一边缘。所述FET还包括第二介质应力产生区，所述第二介质应力产生区具有在所述有源半导体区的部分所述漏极区下面的水平延伸的上表面，所述第二介质应力产生区与所述有源半导体区共享第二边缘，所述第二边缘在与所述第二介质区的所述上表面至少通常垂直的方向上延伸。
根据本发明的一个或多个优选方面，所述FET还包括在所述沟道区上面具有导电部分的栅极导体，所述导电部分具有第一垂直取向的栅极边缘和与所述第一栅极边缘相反的第二垂直取向的栅极边缘，其中所述第一介质应力产生区的所述边缘与所述第一栅极边缘对准，而所述第二介质应力产生区的所述边缘与所述第二栅极边缘对准。
根据本发明的一个或多个优选方面，所述FET为n型FET(“NFET”)，而所述第一介质应力产生区和第二介质应力产生区当存在时给所述NFET的所述沟道区施加拉伸应力。
根据本发明的一个或多个优选方面，所述有源半导体区在所述纵向和横向上以沟槽隔离区的边缘为界，其中所述介质应力产生区接触所述沟槽隔离区的所有所述边缘的整个长度。
根据本发明的一个或多个优选方面，所述FET为p型FET(“PFET”)，而所述第一介质应力产生区给所述PFET的所述沟道区施加压缩应力。
根据本发明的一个或多个优选方面，所述FET为p型FET(“PFET”)，所述第一和第二边缘在所述纵向上隔开，以及通过所述第一和第二介质应力产生区施加的所述应力为压缩应力。
根据本发明的一个或多个优选方面，所述有源半导体区还包括第三垂直取向的边缘和与所述第三边缘相反的第四垂直取向的边缘，所述第三和第四边缘在所述横向上隔开，所述芯片还包括位于与所述第三边缘相邻的部分所述沟道区下面的第三介质应力产生区和位于与所述第四边缘相邻的部分所述沟道区下面的第四介质应力产生区，所述第三和第四应力产生区在所述PFET的横向上施加拉伸应力。
根据本发明的一个或多个优选方面，所述第一介质应力产生区和第二介质应力产生区当存在时包括掩埋区，所述掩埋区包括半导体的氧化物，所述半导体与所述有源半导体区中包括的半导体具有相同的成分。
根据本发明的一个或多个优选方面，所述第一介质应力产生区和第二介质应力产生区当存在时包括半导体的拉伸应力氧化物的掩埋区，所述半导体与所述有源半导体区中包括的半导体具有相同的成分，而所述芯片还包括位于所述拉伸应力氧化物的掩埋区上面的沟槽隔离区。
根据本发明的一个或多个优选方面，所述第一介质应力产生区和第二介质应力产生区当存在时包括在所述有源半导体区中包括的半导体的压缩应力氧化物的掩埋区，所述芯片还包括位于所述压缩应力氧化物的掩埋区上面的沟槽隔离区。
根据本发明的一个或多个优选方面，所述第一介质应力产生区和第二介质应力产生区当存在时其边缘由光刻限定。
根据本发明的一个或多个优选方面，所述有源半导体区为第一有源半导体区，所述芯片还包括从与所述第一有源半导体区相反的所述沟槽隔离的边缘延伸的第二有源半导体区，而所述介质应力产生区位于部分所述第二有源半导体区下面。
根据本发明的另一方面，提供了一种用于制造场效应晶体管(“FET”)器件的方法。在此方法中，形成在衬底的部分有源半导体下面在水平方向上延伸的多孔半导体区。氧化所述多孔半导体区，以形成质应力产生区。形成具有全部置于所述有源半导体区内的沟道区、源极区和漏极区的场效应晶体管(“FET”)，以使所述介质应力产生区给所述FET的所述沟道区施加应力。在此方法中，所述多孔半导体区形成为具有选择孔隙度，所述选择孔隙度确定所述应力是拉伸还是压缩。
根据本发明的一个或多个优选方面，所述形成所述多孔半导体区的步骤包括通过掩模中的开口在所述衬底的硅区内注入p型掺杂剂，在存在氟化氢时给所述衬底提供阳极化电流以形成所述多孔硅区，并在存在氢时烘焙所述衬底。
根据本发明的一个或多个优选方面，在所述区域暴露于所述衬底的所述主表面时实施所述注入所述掺杂剂的步骤，而且所述方法还包括生长所述半导体的外延层，以在存在氟化氢时给所述衬底提供阳极化电流以形成所述多孔硅区的步骤之前覆盖所述注入区，所述有源半导体区置于所述外延层中。
根据本发明的一个或多个优选方面，当实施所述注入所述区域的步骤时，所述半导体衬底的所述区域位于所述有源半导体区下面。
根据本发明的一个或多个优选方面，所述介质应力产生区的边界根据所述掩模中的所述开口由光刻确定。
附图说明
图1A为根据本发明的一个实施例的NFET的正面平面图。
图1B为根据图1A中所示的本发明的实施例的变化的NFET的正面平面图。
图2为通过图1A的线2-2的图1A中所示NFET的截面图。
图3为通过图1A的线3-3的图1A中所示NFET的截面图。
图4到7示出了根据本发明的一个实施例制造FET(NFET或PFET)的方法步骤。
图8为参考上面图1A到图3所述的实施例的变化的NFET的正面平面图。
图9到11为截面图，示出了根据本发明的实施例的NFET和邻近NFET的部分。
图12为根据本发明的实施例的PFET的正面视图。
图13为通过图12的线13-13的图12中所示PFET的截面图。
图14为通过图12的线14-14的图12中所示PFET的截面图。
具体实施方式
根据提供简单工艺的本发明的实施例，提供了给PFET或NFET晶体管的沟道区施加压缩应力和/或拉伸应力的新方法，而且它们可以集成到制造集成电路或“芯片”的PFET和NFET晶体管的现有方法中。根据在此描述的本发明的实施例，提供了一个或多个位于半导体器件的部分有源半导体区下面的掩埋介质应力产生区。
图1A为正面平面图，示出了NFET100和用于给NFET的沟道区(未在图1A中示出)施加拉伸应力的掩埋介质应力产生区102。如图1A中所示，NFET100包括由示意性示为沟槽隔离区，例如，浅沟槽隔离(“STI”)区106的隔离区限定的有源半导体区104。STI区106由此限定了有源半导体区104的边界或“边缘”，包括第一边缘108和在NFET的纵向112上与第一边缘相反的第二边缘110。STI区106还限定了有源半导体区第三边缘114和在NFET的横向118上与第三边缘相反的第四边缘116。如图1A中所示，包括栅极导体121和介质侧壁或隔离物123的栅极120位于有源半导体区中提供的源极区122和漏极区124之间的有源半导体区上面。
图2为通过图1A的线2-2的NFET100的截面图。如图2中所示，在体半导体衬底130中提供了NFET。还如此图中所示，栅极120位于有源半导体区104的面128之上，此面限定了有源半导体区的主表面。具体地说，包括栅极导体121和隔离物123的栅极120位于有源半导体区中的NFET的沟道区132之上，并通过栅极介质125与其隔离。沟道区132的边缘由栅极导体的第一边缘134和与其相反的第二栅极边缘136的纵向位置确定。包括可选延伸和/或晕圈区126的源极区122从第一栅极边缘134附近延伸到STI区106中的有源半导体区的第一边缘108。包括可选延伸和/或晕圈区127的源极区124从沟道区的第二边缘136附近延伸到STI区106中的有源半导体区的第二边缘110。
如图2中所示，第一掩埋介质应力产生区150位于包括一部分源极区122的一部分有源半导体区下面。第一掩埋介质应力产生区150具有通常水平的上表面140(即，在FET的纵向112和横向上延伸的表面)。因为第一介质应力产生区没有位于整个有源半导体区下面，所以第一介质应力产生区与有源半导体区共享边缘142。此边缘在远离通常水平的上表面140的向下的方向上延伸，此方向具有垂直分量。第二掩埋介质应力产生区152位于包括一部分漏极区124的一部分有源半导体区下面。第二掩埋介质应力产生区152也具有通常水平的上表面144。与第一介质应力产生区类似，第二介质应力产生区与有源半导体区共享边缘146，边缘146在远离通常水平的上表面144的向下的方向上延伸。
图3为通过图1A的线3-3的NFET的另一截面图，线3-3沿横向118行进，穿过栅极导体121和沟道区132。如图3中所示，第三掩埋介质应力产生区154和第四掩埋介质应力产生区156分别位于有源半导体区104的第三边缘114和第四边缘116的下面。在此，第三和第四应力产生区的每个施加拉伸应力，这些拉伸应力会给沟道区132提供横向118上的张力。
再次参考图1A，在优选实施例中，第一和第二应力产生区150、152为沿有源半导体区104的整个第一(108)、第二(110)、第三(114)和第四(116)边缘位于FET外围下面的单掩埋介质应力产生区102的部分。在此情况下，单应力产生区102沿晶体管的纵向和横向同时给NFET的沟道区132施加拉伸应力。
然而，在这里公开的本发明的这个和其它实施例中，第一和第二介质应力产生区可以隔离如图1B中150’和152’处的正面平面图中所示的未连接的结构。在此情况下，第一和第二介质应力产生区150、152给有源半导体区104施加拉伸应力，此力将沟道区132置于纵向112的张力中。
现在参考图4到图7，将描述制造FET100(图1A)的方法。此方法利用与Choe等人的共同转让的美国专利公开No.2005/0067294中所述的工艺类似的工艺。在Choe等人的工艺中，注入和处理硅衬底区，以形成绝缘体上硅(“SOI”)衬底的掩埋氧化物层。通过p型掺杂剂(例如，Ga、Al、B和BF2)的离子注入和后面的阳极化形成多孔硅区。然后氧化多孔硅区，以形成掩埋氧化物层。
在本方法中，使用与Choe等人所述的方法类似的工艺形成掩埋介质应力产生区，此区只位于有源半导体区中的部分(并非全部)晶体管下面。如图4中所示，构图例如光致抗蚀剂的掩模层200，并用p型掺杂剂注入位于衬底130的主表面207下面的掩埋区202、204。掺杂剂浓度可以在约1×1019cm-3到约5×1020cm-3或更高的范围内。然而，在任何情况下，获得的硼浓度必须明显高于，即，以一个或更高数量级地高于单晶硅中的正常(p-)p型掺杂剂浓度。掺杂剂优选主要由硼(B)或氟化硼(BF2)构成，但是镓(Ga)和铝(Al)可以代替使用。离子注入半导体衬底的深度确定介质应力产生区的厚度以及主表面207下面的它的深度。反过来，根据实施注入的能量选择注入的深度。当通过光刻构图掩模层实施此注入时，注入区域202、204的工艺限定了注入区的边缘203，此边缘203在远离注入区的水平上表面201的方向上延伸。
此后，剥离例如光致抗蚀剂层的掩模层200，而且半导体衬底要经过阳极化工艺以将隐埋(pocket)p掺杂区转化为掩埋多孔半导体区。隐埋区变为多孔半导体区是阳极化工艺的结果。
随后进行阳极化工艺。优选主要由硅构成并且具有掩埋p型注入隐埋区的半导体衬底130置于或优选浸没于包括氟化氢(HF)溶液以及铂电极的容器中。将半导体衬底130连接到电流源的正极端，而将铂电极连接到与连接到正极端的电流源电导通的电流源的负极端。电流源给半导体衬底和控制阳极化工艺的HF溶液提供了阳极化电流。由于阳极化电流的存在，HF溶液很容易通过单晶硅半导体(硅)扩散进更高浓度的p型掺杂隐埋区。
在更高浓度的隐埋区中，HF溶液与高掺杂的p型硅反应，以形成如图5中所示的多孔硅隐埋区205。将如下面所述，在形成附加掩模层208之前实施此步骤。阳极化电流的范围从1mA/cm2到100mA/cm2，这取决于此工艺产生的多孔硅区205的孔隙度或密度。硅中硼或其它p型掺杂剂的浓度和阳极化电流的量都可用于控制孔隙度。也就是说，这些参数控制掩埋隐埋区的密度，例如通过硅的质量测量由其体积分离的各掩埋隐埋区中的剩余量。例如，低孔隙度区，即，具有相对高密度的区域，为具有大于初始硅衬底密度的约44％的密度的区域。另一方面，高孔隙度区，即，具有相对低密度的区域，为具有小于初始硅衬底密度的约44％的密度的区域。
阳极化之后，接着氢烘焙衬底，由此除去大多数留在硅中的注入的硼。有必要在此阶段从硅衬底中除去高浓度的硼，以避免此高浓度影响用于后面确定晶体管的不同掺杂区，即，沟道区、源极和漏极区、晕圈和/或延伸区的工艺。在范围从约800到约1000摄氏度(“℃”)的温度下进行氢烘焙范围从约30秒到30分钟的时间段。
阳极化和后烘焙工艺之后，多孔硅区保持在至少通常与隐埋区一起延伸的位置上。多孔硅区是包括多个孔隙的区域。如用电子显微镜看到的，多孔硅区具有与海绵或泡沫材料类似的形貌，具有大量的通过剩下的硅材料的连接结构支撑在一起的孔隙。多孔硅区中的孔隙度至少部分由掩埋隐埋区中硼的初始浓度确定。如上所述，通过适当选择注入隐埋区的硼的剂量并通过控制阳极化电流的量，可以从掩埋隐埋区除去少量或大量的硅材料。
接下来，如图5中所示，在衬底主表面207上淀积并构图例如光致抗蚀剂的另一掩模层208。如图6中所示，接着利用此掩模层构图衬底，以在掩埋多孔硅区上的上硅层206中形成沟槽210，以限定有源半导体区104的边缘108、110。在暴露多孔硅区的位置中蚀刻沟槽210。然后，在适当保护有源半导体区的边缘之后，例如通过在其上形成氮化硅隔离物212，使暴露的多孔硅区经过如上参考图2所述的形成介质应力产生区150、152的氧化工艺。
图7示出了上述实施例的一个变化，其中实施用于限定掩埋多孔硅区的p型掺杂注入进入衬底的暴露表面处的区域而不是直接进入上面对应于图4所述的掩埋子表面区。具体地说，如图7中所述，进行初始注入进入从衬底130的最初暴露的主表面207’向下延伸的区域202’、204’。此后，剥离光致抗蚀剂并退火衬底，以恢复单晶硅材料在注入工艺中所受的破坏。然后在包括注入区的半导体衬底的暴露表面上生长硅外延层，以形成与图1中所示结构基本类似的结构。外延层包括有源半导体区206，其中将要在后面形成场效应晶体管(“FET”)。作为生长外延半导体层以形成如图4中所示结构的结果，注入区会变为掩埋注入区，也称作“隐埋区”，这些隐埋区的每个具有在有源半导体区206下面在水平方向上延伸的上表面201。具体地说，隐埋区在与有源半导体区206的主表面207平行的水平方向上延伸。每个隐埋区和有源半导体区206分享边界203，边界203在远离上表面201延伸的水平方向的方向上延伸。此后，继续对注入区202、204进行阳极化工艺，以形成掩埋多孔硅区205，而后续工艺按与上面关于图5和6描述的方式进行。
取决于多孔区内的孔隙度，介质应力产生区给半导体衬底的邻近部分施加压缩应力或拉伸应力。对此结果可进行如下解释。二氧化硅的体积大于硅，其比率为2.25∶1。由此，当每个多孔硅区内保留的硅的比例大于1/2.25(即，剩余质量大于最初质量的约44％)时，所得二氧化硅膨胀，促使介质区在氧化多孔区时变得产生压缩应力。另一种方式描述就是，所得二氧化硅膨胀，以在孔隙度(即，除去的质量与最初质量的比率)小于56％时变得产生压缩应力。
相反，当孔隙度大于56％时，所得二氧化硅收缩，促使所得介质区变得产生拉伸应力。如上所述，孔隙度至少部分由用硼注入区域的条件和蚀刻工艺的条件确定。通常，孔隙度在注入的硼的浓度变高时变高，而在注入的硼的浓度变低时变低。同样，通常在蚀刻工艺的电流密度较高时可获得较高的孔隙度。相反，在电流密度较低时可获得较低的孔隙度。
在上述工艺中，注入区的边界由光刻限定。因此，其结果是多孔硅区的范围至少部分由此光刻工艺确定。因此，从氧化多孔硅区得到的介质应力产生区的边缘位置至少部分由用于在注入掺杂剂以形成注入区时掩蔽衬底的光刻工艺确定。
在以上述方式形成介质应力产生区之后，用例如硅的氧化物(例如，二氧化硅)的介质材料填充沟槽210，以形成一个或多个沟槽隔离(“IT”)区或浅沟槽隔离(“STI”)区106，如图1A中所示。通过高密度等离子体(“HDP”)技术和/或包括低压CVD(“LPCVD”)、等离子体增强CVD(“PECVD”)等的其它化学气相淀积(“CVD”)技术淀积介质填充物，它可以通过例如原硅酸四乙酯(“TEOS”)前体淀积。介质材料可以包括在淀积介质填充物之前在沟槽内壁加衬的例如氮化硅的氮化物。
形成掩埋介质应力产生区之后，如图2中所示，形成栅极导体121、介质隔离物123、包括延伸区和/或晕圈区126、127的源极和漏极区122、124，由此完成了具有图2的截面图中所示的介质应力产生区150、152并具有图3中所示的介质应力产生区154、156的FET100。
图8示出了上面参考图1A到图3所述的实施例的特殊变化。图8中，例如介质隔离物323的侧壁介质区沿第一栅极边缘334和第二栅极边缘336置于栅极导体320的侧壁上。在此实施例中，介质应力产生区350、352沿纵向延伸较远，以使第一介质应力产生区的边缘342与栅极导体320的第一栅极边缘334对准而第二介质应力产生区的边缘346与和第一栅极边缘334相反的栅极导体的第二栅极边缘336对准。这是介质应力产生区的边缘的优选位置。介质应力产生区的边缘在离开它们的位置上变化的范围由用于在特定步骤中限定应力产生区的边缘并在不同掩模步骤中限定第一和第二栅极边缘的通常分开的掩模步骤之间的覆盖容差确定。
图9为部分截面图，示出了其上提供多个NFET400、402和404的芯片，每个都具有与上述关于图1A到图3和图8中所示的FET100类似的结构。如图9中所示，介质应力产生区450、452的每个水平延伸，以使它位于多个NFET的部分有源半导体区下面。具体地说，介质应力产生区450位于部分NFET400和402下面，而介质应力产生区452位于部分NFET402和404下面。
图10示出了图9中所示实施例的一个变化，其中STI区406延伸到低于介质应力产生区550、552的底表面的深度，以使介质应力产生区具有通常垂直的边缘490，这些介质应力产生区与STI区406共享边缘。
图11为沿根据上面关于图9所述的实施例的另一个变化的FET的纵向的截面图。在此情况下，介质应力产生区650、652的边缘在FET的纵向上离STI区606的边缘以一定距离660隔开。然而，在横向上(未示出)，介质应力产生区650、652的端部接触STI区606的边缘，也就是STI的例如沿FET横向的边缘114、116(图1A)的边缘。在工艺期间，最初蚀刻的用于在边缘114、116(图1A)形成STI区的沟槽在纵向上延伸到达占据后来形成的介质应力产生区的空间的掩埋多孔硅区的端部。以此方式，多孔硅区的氧化出现在通过沟槽暴露的端部。
图12示出了p型场效应晶体管(“PFET”)700的一个实施例。PFET具有与上面关于NFET100(图1A)所述结构类似的结构，除了如下所述。与NFET类似，PFET700包括第一和第二介质应力产生区750、752。然而，这些介质应力产生区与上面关于图1A至图3和图8至图11所述的NFET的拉伸应力产生区不同。在此，介质应力产生区750、752给PFET700的沟道区施加沿纵向712的压缩应力。如图12中所示，沟道区位于栅极导体720的下面并因此看不到。再次参考上面关于图4到图7描述的制造工艺，优选通过将例如硼的p型掺杂剂注入硅衬底区并接着阳极化与含HF的溶液接触的注入区以形成多孔硅区，来形成介质应力产生区。当多孔硅区的孔隙度，即，为形成多孔硅区除去的质量百分比在氧化多孔硅区的步骤之前小于56％时，会产生压缩应力。例如，当从多孔硅区除去的质量百分比为初始质量的30％时，通过氧化多孔硅区产生的氧化物产生压缩应力。
如图12中所示，介质应力产生区750位于从有源半导体区的第一边缘708延伸的部分源极区722的下面。另一方面，介质应力产生区752位于从有源半导体区的第二边缘710延伸的部分漏极区724的下面。
除了应力产生区750、752，PFET700可选择并优选分别包括第三和第四介质应力产生区754、756。这些应力产生区给沟道区沿其横向718施加应力。然而，与其它应力产生区不一样，应力产生区754、756(在横向上)给沟道区施加拉伸应力。当在横向上施加拉伸应力时，提升了PFET的性能。
为了进一步示出PFET700的结构，图13示出了沿图12的线13-13的PFET700的截面。介质应力产生区750、752施加方向向外的应力。由此，应力产生区750、752在部分有源半导体区上在方向762、764上施加应力，由此在PFET700的沟道区732上施加压缩应力。另外，取决于STI区706的材料，应力产生区750、752也可以在向上的方向760上给有源半导体区的上表面770施加压缩应力。
图14示出了沿图12的线14-14的PFET700的截面。介质应力产生区754、756在PFET700的沟道区732上施加拉伸应力。由于此原因，图14中的PFET700的截面图与图3中NFET100的截面图类似。
在图12中所示PFET700的实施例的一个变化中，PFET可以只有介质应力产生区750、752而没有应力产生区754、756。作为选择，PFET可以只有介质应力产生区754、756而没有应力产生区750、752。另外，介质应力产生区的位置相对于STI区的位置可以改变，例如在图9到图11所示的NFET的变化的实施例中那样。
尽管根据本发明的某些优选实施例描述了本发明，但是本领域内的技术人员应该理解，可以在不脱离本发明的真实范围和精神的情况下对其进行许多修改和改进，这些修改和改进只受下面所附权利要求的限制。

Claims (18)

1.一种芯片，包括：
有源半导体区；
场效应晶体管(“FET”)，具有全部置于所述有源半导体区内的沟道区、源极区和漏极区，所述FET具有在所述沟道区的长度方向上的纵向，和在所述沟道区的宽度方向上的横向；以及
介质应力产生区，具有在部分所述有源半导体区下面的水平延伸的上表面，所述介质应力产生区与所述有源半导体区共享一个边缘，所述边缘在远离所述上表面的方向上延伸。
2.根据权利要求1的芯片，其中所述介质应力产生区为第一介质应力产生区，所述第一介质应力产生区位于包括部分所述源极区的有源半导体区的第一部分下面，而所述边缘为所述有源半导体区的第一边缘，在至少通常垂直方向上延伸，所述FET还包括第二介质应力产生区，具有在所述有源半导体区的部分所述漏极区下面的水平延伸的上表面，所述第二介质应力产生区与所述有源半导体区共享第二边缘，所述第二边缘在远离所述第二介质应力产生区的所述上表面的至少通常垂直方向上延伸。
3.根据权利要求1的芯片，其中所述FET还包括在所述沟道区上面具有导电部分的栅极导体，所述导电部分具有第一垂直取向的栅极边缘和与所述第一栅极边缘相反的第二垂直取向的栅极边缘，其中所述第一介质应力产生区的所述边缘与所述第一栅极边缘对准，而所述第二介质应力产生区的所述边缘与所述第二栅极边缘对准。
4.根据权利要求1的芯片，其中所述FET为n型FET(“NFET”)，以及所述介质应力产生区给所述NFET的所述沟道区施加拉伸应力。
5.根据权利要求4的芯片，其中所述有源半导体区在所述纵向和横向上以沟槽隔离区的边缘为界，其中所述介质应力产生区接触所述沟槽隔离区的所有所述边缘的整个长度。
6.根据权利要求1的芯片，其中所述FET为p型FET(“PFET”)，以及所述介质应力产生区给所述PFET的所述沟道区施加压缩应力。
7.根据权利要求2的芯片，其中所述FET为p型FET(“PFET”)，所述第一和第二边缘在所述纵向上隔开，以及由所述第一和第二介质应力产生区施加的所述应力为压缩应力。
8.根据权利要求7的芯片，其中所述有源半导体区还包括第三垂直延伸的边缘和与所述第三边缘相反的第四垂直延伸的边缘，所述第三和第四边缘在所述横向上隔开，所述芯片还包括位于与所述第三边缘相邻的部分所述沟道区下面的第三介质应力产生区和位于与所述第四边缘相邻的部分所述沟道区下面的第四介质应力产生区，所述第三和第四应力产生区在所述横向上施加拉伸应力。
9.根据权利要求1的芯片，其中所述介质应力产生区包括掩埋区，所述掩埋区包括半导体氧化物，所述半导体与在所述有源半导体区中包括的半导体具有相同的成分。
10.根据权利要求4的芯片，其中所述介质应力产生区包括半导体的拉伸应力氧化物的掩埋区，所述半导体与在所述有源半导体区中包括的半导体具有相同的成分，以及所述芯片还包括位于所述拉伸应力氧化物的掩埋区上面的沟槽隔离区。
11.根据权利要求6的芯片，其中所述介质应力产生区包括在所述有源半导体区中包括的半导体的压缩应力氧化物的掩埋区，以及所述芯片还包括位于所述压缩应力氧化物的掩埋区上面的沟槽隔离区。
12.根据权利要求1的芯片，其中所述介质应力产生区的所述边缘由光刻限定。
13.根据权利要求10的芯片，其中所述有源半导体区为第一有源半导体区，所述芯片还包括从与所述第一有源半导体区相反的所述沟槽隔离区的边缘延伸的第二有源半导体区，以及所述介质应力产生区位于部分所述第二有源半导体区下面。
14.一种制造场效应晶体管(“FET”)器件的方法，包括：
在衬底的部分有源半导体区下面形成在水平方向上延伸的多孔半导体区；
氧化所述多孔半导体区，以形成介质应力产生区；
形成场效应晶体管(“FET”)，具有全部置于所述有源半导体区内的沟道区、源极区和漏极区，
其中所述介质应力产生区给所述FET的所述沟道区施加应力，以及所述多孔半导体区形成为具有选择孔隙度，所述选择孔隙度确定所述应力是拉伸还是压缩。
15.根据权利要求14的制造FET的方法，其中所述形成所述多孔半导体区的步骤包括通过掩模中的开口在所述衬底的硅区内注入p型掺杂剂，在存在氟化氢时给所述衬底提供阳极化电流以形成所述多孔硅区，并在存在氢时烘焙所述衬底。
16.根据权利要求15的制造FET的方法，其中在所述区在所述衬底的主表面暴露时实施所述注入所述掺杂剂的步骤，而且所述方法还包括生长所述半导体的外延层，以在存在氟化氢时给所述衬底提供阳极化电流以形成所述多孔硅区的所述步骤之前覆盖所述注入区，所述有源半导体区置于所述外延层中。
17.根据权利要求15的制造FET的方法，其中在实施所述注入所述区域的步骤时，所述半导体衬底的所述区域位于所述有源半导体区下面。
18.根据权利要求15的制造FET的方法，其中所述介质应力产生区的边界根据所述掩模中的所述开口由光刻确定。
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