JP2004281964A - 半導体集積回路装置とその製造方法 - Google Patents
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Abstract
【課題】電流駆動能力が高く、且つ、高集積化に好適な構造を有する半導体集積回路装置およびその製造方法を提供する。
【解決手段】半導体基板１２のｎ型およびｐ型ＭＩＳ形成領域Ａ、Ｂの各領域が、トレンチ１５内に埋め込まれた絶縁分離膜１６により電気的に分離され、ｎ型およびｐ型ＭＩＳ形成領域Ａ、Ｂにｎ型およびｐ型ＭＩＳＦＥＴ１３、１４がそれぞれ形成されている。そして、ｎ型ＭＩＳ形成領域Ａを取り囲むトレンチ１５の上端部の側壁からｎ型ＭＩＳ形成領域Ａ内部にかけて第１の酸化物１７が形成され、一方ｐ型ＭＩＳ形成領域を取り囲むトレンチ１５の下端部の側壁からｐ型ＭＩＳ形成領域Ｂの内部にかけて第２の酸化物１８が形成されている。従って、ｎ型ＭＩＳ形成領域Ａには、この第１の酸化物１７により引っ張り応力が与えられ、かつｐ型ＭＩＳ形成領域Ｂには、第２の酸化物により圧縮応力が与えられている。
【選択図】 図１
【解決手段】半導体基板１２のｎ型およびｐ型ＭＩＳ形成領域Ａ、Ｂの各領域が、トレンチ１５内に埋め込まれた絶縁分離膜１６により電気的に分離され、ｎ型およびｐ型ＭＩＳ形成領域Ａ、Ｂにｎ型およびｐ型ＭＩＳＦＥＴ１３、１４がそれぞれ形成されている。そして、ｎ型ＭＩＳ形成領域Ａを取り囲むトレンチ１５の上端部の側壁からｎ型ＭＩＳ形成領域Ａ内部にかけて第１の酸化物１７が形成され、一方ｐ型ＭＩＳ形成領域を取り囲むトレンチ１５の下端部の側壁からｐ型ＭＩＳ形成領域Ｂの内部にかけて第２の酸化物１８が形成されている。従って、ｎ型ＭＩＳ形成領域Ａには、この第１の酸化物１７により引っ張り応力が与えられ、かつｐ型ＭＩＳ形成領域Ｂには、第２の酸化物により圧縮応力が与えられている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート構造を有する半導体集積回路装置に係わり、特にＭＩＳ型電界効果トランジスタ（以下、ＭＩＳＦＥＴという）の電流駆動能力を向上させ、かつ高集積化に好適な構造を有する半導体集積回路装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体素子（トランジスタ）の微細化により、半導体集積回路装置の高速化、低消費電力化、高集積化が図られ、その性能が著しく向上してきている。
【０００３】
半導体素子の微細化技術には、ゲート長の微細化、ゲート酸化膜の薄膜化があり、素子のチャンネル形成領域およびその近傍の不純物濃度プロフィルを精密に制御することで、素子の駆動能力の向上や寄生容量の低減が図られている。
【０００４】
一般に、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴで構成されるＣＭＯＳ回路からなる半導体集積回路装置の動作速度は、次段の論理ゲートの容量性負荷を前段の論理ゲートの出力段が駆動する充電速度によって決定される。したがって、容量性負荷の逆数および電流駆動能力（オン時の電流とオフ時の電流の比）に動作速度は比例することになる。
【０００５】
このＣＭＯＳ回路が形成される基板には、バルクシリコンからなるシリコン基板またはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板があり、ＭＩＳＦＥＴの素子分離方法には、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法、またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などがある。
【０００６】
ところで、ＬＯＣＯＳ法による素子分離のフィールド酸化膜を備えたＭＩＳＦＥＴでは、熱酸化膜の成長の際に体積膨張によりＭＩＳＦＥＴの素子形成領域に大きな圧縮応力が生じる。この圧縮応力により、ｐ型ＭＩＳＦＥＴではホールの移動度が向上し、逆にｎ型ＭＩＳＦＥＴでは電子の移動度が低下することが知られている。
【０００７】
これにより、ｐ型ＭＩＳＦＥＴの電流駆動力は向上し、逆にｎ型ＭＩＳＦＥＴの電流駆動力は低下するが、特に、ｎ型ＭＩＳＦＥＴの電流駆動力が低下することは、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴで構成されるＣＭＯＳ回路の電流駆動能力の向上は期待できない。
【０００８】
さらに、ＬＯＣＯＳ法では、厚いフィールド酸化膜が必要なため素子分離領域の面積が大きくなり、高集積化に適さない問題がある。
【０００９】
これに対して、ＳＴＩ法はＬＯＣＯＳ法に比べて素子分離領域の面積が小さく、集積度が高く出来る利点がある。しかし、ＳＴＩ法による素子分離でも、ＬＯＣＯＳ法に比べて応力は少ないとされているが、トレンチに絶縁膜を埋め込む際に、シリコンと絶縁膜との熱膨張率の違いにより圧縮応力が発生する。
【００１０】
例えば、図３６に示すように、シリコン基板１０１にパッド酸化膜１０２を堆積して、トレンチ１０３を形成した後、トレンチ１０３に絶縁膜１０４を埋め込んでなるＳＴＩ構造の場合、図３７に示す２次元応力シミュレーションよれば、圧縮応力が、トレンチ１０３の両側の素子形成領域に生じている。
【００１１】
上述したように、従来のＬＯＣＯＳ法あるいはＳＴＩ法により素子分離されたＣＭＯＳ回路では、素子形成領域に圧縮応力が発生し、特に電子の移動度が低下してｎ型ＭＩＳＦＥＴの電流駆動能力が低下するため、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴで構成されるＣＭＯＳ回路の電流駆動能力の向上は図れなかった。
【００１２】
この問題を解決するＣＭＯＳ回路の製造方法が知られている（例えば、特許文献１、または特許文献２参照。）。
【００１３】
これらの特許文献に開示された半導体集積回路装置について、図を用いて説明する。図３８は、その半導体集積回路装置の要部を示す断面図である。
【００１４】
図３８に示すように、ＳＯＩ基板１１４は、酸化膜を介して２枚のシリコン基板をボンディングして形成され、ベース基板１１１上に埋め込み酸化膜１１２を介して半導体層１１３が形成されている。このＳＯＩ基板１１４のｎ型ＭＩＳＦＥＴ１１５を形成する領域（以下、単にｎ型ＭＩＳ形成領域という）Ａには、ＳＴＩ法によりトレンチに絶縁膜を埋め込んでなる第１フィールド酸化膜１１６を形成し、ｐ型ＭＩＳＦＥＴ１１７を形成する領域（以下、単にｎ型ＭＩＳ形成領域という）Ｂには、ＬＯＣＯＳ法により第２フィールド酸化膜１１８を形成している。
【００１５】
そして、ｎ型ＭＩＳＦＥＴ１１５はｎ型ＭＩＳ形成領域Ａに形成し、ｐ型ＭＩＳＦＥＴ１１７はｐ型ＭＩＳ形成領域Ｂに形成している。ここでｎ型ＭＩＳＦＥＴ１１５およびｐ型ＭＩＳＦＥＴ１１７はゲート酸化膜１１９、ゲート電極１２０、ソース領域１２１、ドレイン領域１２２を有している。
【００１６】
このように、ｐ型ＭＩＳＦＥＴ１１７にはＬＯＣＯＳ法による第２フィールド酸化膜１１８により強い圧縮応力を生じさせ、ホールの移動度を向上させている。
【００１７】
一方、ｎ型ＭＩＳＦＥＴ１１５にはＳＴＩ法による第１フイールド酸化膜１１６により、ＬＯＣＯＳ法より圧縮応力を低減させることで電子の移動度の低下を少なくしている。
【００１８】
しかしながら、これらの特許文献に開示された方法では、ホールと電子の移動度を同時にバルクシリコンにおける移動度より向上させることはできず、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴで構成されるＣＭＯＳ回路の電流駆動能力の向上には限界がある。
【００１９】
さらに、ＬＯＣＯＳ法とＳＴＩ法の両方を用いるため、製造工程が複雑になり、また、素子の集積度も上がらないという問題がある。
【００２０】
【特許文献１】
特開２０００−３６６０５号公報（４頁、図８）
【００２１】
【特許文献２】
特開２００１−２４４４６８号公報（３頁、図１）
【００２２】
【発明が解決しようとする課題】
上述した、ＬＯＣＯＳ法あるいはＳＴＩ法により素子分離されたＣＭＯＳ回路では、高い電流駆動能力が得られない。一方、特許文献に開示されるようにｐ型ＭＩＳＦＥＴをＬＯＣＯＳ法による素子分離で形成し、ｎ型ＭＩＳＦＥＴをＳＴＩ法による素子分離で形成したＣＭＯＳ回路においては、電流駆動能力は向上しても高集積化に問題がある。
【００２３】
即ち、従来のＣＭＯＳ回路においては、電流駆動能力の向上と高集積化を同時に満足することは困難であった。
【００２４】
本発明は、上記問題点を解決するためになされたもので、電流駆動能力が高く、かつ高集積化に好適な構造を有する半導体集積回路装置およびその製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体集積回路装置では、ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域が互に離間形成された半導体基板と、この各ＭＩＳ形成領域を取り囲むトレンチおよびこのトレンチ内に埋め込まれた絶縁分離膜を有する絶縁分離領域と、前記ｎ型ＭＩＳ形成領域に形成されたｎ型ＭＩＳＦＥＴと、前記ｐ型ＭＩＳ形成領域に形成されたｐ型ＭＩＳＦＥＴと、前記ｎ型ＭＩＳ形成領域を取り囲むトレンチの上端部の側壁からこのｎ型ＭＩＳ形成領域内部にかけて形成された第１の酸化物と、前記ｐ型ＭＩＳ形成領域を取り囲むトレンチの下端部の側壁からこのｐ型ＭＩＳ形成領域内部にかけて形成された第２の酸化物とを具備し、前記ｎ型ＭＩＳ形成領域は、前記第１の酸化物により引っ張り応力が与えられ、かつ前記ｐ型ＭＩＳ形成領域は、前記第２の酸化物により圧縮応力が与えられていることを特徴としている。
【００２６】
また、上記目的を達成するために、本発明の別の半導体集積回路装置では、ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域が互に離間形成された半導体基板と、この各ＭＩＳ形成領域を取り囲むトレンチおよびこのトレンチ内に埋め込まれた絶縁分離膜を有する絶縁分離領域と、前記ｎ型ＭＩＳ形成領域に形成されたｎ型ＭＩＳＦＥＴと、前記ｐ型ＭＩＳ形成領域に形成されたｐ型ＭＩＳＦＥＴと、前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域の各領域を取り囲むトレンチの上端部の側壁から各ＭＩＳ形成領域内部にかけてそれぞれ形成された第１の酸化物とを具備し、前記ｎ型ＭＩＳ形成領域および前記ｐ型ＭＩＳ形成領域は、ともに前記第１の酸化物により引っ張り応力が与えられていることを特徴としている。
【００２７】
更に、上記目的を達成するために、本発明の別の半導体集積回路装置では、ベース基体上に絶縁膜を介して形成され、かつ互に離間形成されたｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域を有する半導体基板と、この各ＭＩＳ形成領域を取り囲むトレンチおよびこのトレンチ内に埋め込まれた絶縁分離膜を有する絶縁分離領域と、前記ｎ型ＭＩＳ形成領域に形成されたｎ型ＭＩＳＦＥＴと、前記ｐ型ＭＩＳ形成領域に形成されたｐ型ＭＩＳＦＥＴと、前記ｎ型ＭＩＳ形成領域および前記ｐ型ＭＩＳ形成領域を取り囲むトレンチの上端部の側壁から各ＭＩＳ形成領域内部にかけてそれぞれ形成された第１の酸化物とを具備し、前記ｎ型ＭＩＳ形成領域および前記ｐ型ＭＩＳ形成領域は、ともに前記第１の酸化物により引っ張り応力が与えられていることを特徴としている。
【００２８】
更に、また、上記目的を達成するために、本発明の別の半導体集積回路装置では、ベース基体上に絶縁膜を介して形成され、かつ互に離間形成された複数のｎ型ＭＩＳ形成領域および複数のｐ型ＭＩＳ形成領域を有する半導体基板と、この各ＭＩＳ形成領域を取り囲むトレンチおよびこのトレンチ内に埋め込まれた絶縁分離膜を有する絶縁分離領域と、前記複数のｎ型ＭＩＳ形成領域にそれぞれ形成された複数ｎ型ＭＩＳＦＥＴと、前記複数のｐ型ＭＩＳ形成領域にそれぞれ形成された複数のｐ型ＭＩＳＦＥＴと、前記複数のｐ型ＭＩＳ形成領域を取り囲む各トレンチの下端部の側壁からこのｐ型ＭＩＳ形成領域内部にかけてそれぞれ形成された複数の第３の酸化物とを具備し、前記複数のｐ型ＭＩＳ形成領域は、ともに各第３の酸化物により圧縮応力が与えられていることを特徴としている。
【００２９】
上記の目的を達成するために、本発明の半導体集積回路装置の製造方法では、半導体基板のｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域を電気的に分離するためのトレンチを形成する工程と、前記ｎ型ＭＩＳ形成領域に引っ張り応力を生じさせるように、このｎ型ＭＩＳ形成領域を取り囲むトレンチの上端部の側壁からこのｎ型ＭＩＳ形成領域内部にかけて第１の酸化物を選択的に形成する工程と、前記ｐ型ＭＩＳ形成領域に圧縮応力を生じさせるように、このｐ型ＭＩＳ形成領域を取り囲むトレンチの下端部の側壁からこのｐ型ＭＩＳ形成領域内部にかけて第２の酸化物を選択的に形成する工程と、前記トレンチ内部に絶縁分離膜を埋め込む工程と、前記ｎ型ＭＩＳ形成領域および前記ｐ型ＭＩＳ形成領域にｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴをそれぞれ形成する工程とを有することを特徴としている。
【００３０】
上記の目的を達成するために、本発明の半導体集積回路装置の製造方法では、半導体基板のｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域を電気的に分離するためのトレンチを形成する工程と、前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域に引っ張り応力を生じせしめるように、この各ＭＩＳ形成領域を取囲むトレンチの上端部の側壁から各ＭＩＳ形成領域内部にかけて第１の酸化物をそれぞれ選択的に形成する工程と、前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域にｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴをそれぞれ形成する工程とを有することを特徴としている。
【００３１】
上記の目的を達成するために、本発明の半導体集積回路装置の製造方法では、ベース基体上に絶縁膜を介してｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域が形成された半導体基板に、このｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域を電気的に分離するためのトレンチを形成する工程と、前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域に引っ張り応力を生じさせるように、この各ＭＩＳ形成領域を取囲むトレンチの上端部の側壁からこの各ＭＩＳ形成領域内部にかけて第１の酸化物をそれぞれ選択的に形成する工程と、前記トレンチ内部に絶縁分離膜を埋め込む工程と、前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域にｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴをそれぞれ形成する工程とを有することを特徴としている。
【００３２】
上記の目的を達成するために、本発明の半導体集積回路装置の製造方法では、ベース基体上に絶縁膜を介して複数のｎ型ＭＩＳ形成領域と複数のｐ型ＭＩＳ形成領域が形成された半導体基板に、この複数のＭＩＳ形成領域をそれぞれ電気的に分離するためのトレンチを形成する工程と、前記複数のｐ型ＭＩＳ形成領域に圧縮応力を生じさせるために、各ｐ型ＭＩＳ形成領域を取囲むトレンチの下端部の側壁からこの各ｐ型ＭＩＳ形成領域内部にかけて第３の酸化物をそれぞれ選択的に形成する工程と、前記トレンチ内部に絶縁分離膜を埋め込む工程と、前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域にｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴをそれぞれ形成する工程とを有することを特徴としている。
【００３３】
本発明によれば、ＣＭＯＳ回路の電流駆動能力が高く、且つ、集積度の高い半導体集積回路装置が得られる。
【００３４】
【発明の実施の形態】
以下本発明の半導体集積回路装置の実施の形態について、図面を参照しながら説明する。
【００３５】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係わる半導体集積回路装置の要部を示す断面図、図２は本発明の第１の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の位置関係を示す図、図３は２次元応力シミュレーションによるトレンチ側壁から素子形成領域にかけての応力分布を示す図である。
【００３６】
図１および図２に示すように、本実施の形態の半導体集積回路装置１１では、シリコン基板１２にｎ型ＭＩＳＦＥＴが形成されるｎ型ＭＩＳ形成領域Ａとｐ型ＭＩＳＦＥＴが形成されるｐ型ＭＩＳ領域Ｂが互に離間形成され、このｎ型ＭＩＳ形成領域Ａとｐ型ＭＩＳ形成領域Ｂは、トレンチ素子分離法によってシリコン基板１２に形成したトレンチ１５およびこのトレンチ内に埋め込まれた絶縁分離膜１６を有する絶縁分離領域によって取り囲まれて電気的に絶縁分離されている。
【００３７】
そして、トレンチ１５の開口部、すなわち上端部の側壁１５ａの近傍のｎ型ＭＩＳ形成領域Ａには第１の酸化物１７が形成され、トレンチ１５の底面部、すなわち下端部の側壁１５ｂの近傍のｐ型ＭＩＳ形成領域Ｂには第２の酸化物１８が形成されている。
【００３８】
この第１の酸化物１７は、シリコン基板１２のシリコンと酸素が結合して体積が膨張した酸化物からなる。そして、この第１の酸化物１７は、トレンチ１５の上端部の側壁１５ａからこのトレンチ１５側壁と直交方向におけるｎ型ＭＩＳ形成領域Ａの内部の所定部分Ｍ１にかけてトレンチ側壁１５の全周に形成されている。また、この第１の酸化物１７は、ｎ型ＭＩＳ形成領域Ａの表面に設けられたパッド酸化膜１９と接触形成されている。
【００３９】
同じく、第２の酸化物１８は、シリコン基板１２のシリコンと酸素が結合して体積が膨張した酸化物からなる。この第２の酸化物１８は、トレンチ１５の下端部の側壁１５ｂからこのトレンチ１５側壁と直交方向におけるｐ型ＭＩＳ形成領域Ｂの内部の所定部分Ｍ２にかけてトレンチ側壁１５の全周に形成されている。
【００４０】
そして、ｎ型ＭＩＳ形成領域Ａ及びｐ型ＭＩＳ形成領域Ｂ上にそれぞれゲート絶縁膜２０が形成され、このゲート絶縁膜２０上にゲート電極２１がそれぞれ形成され、このゲート電極２１に対して自己整合的にソース領域２２、ドレイン領域２３がそれぞれ形成されて、ｎ型ＭＩＳＦＥＴ１３及びｐ型ＭＩＳＦＥＴ１４がそれぞれ形成され、これによりＣＭＯＳ回路（図示せず）が構成されている。
【００４１】
上述した構成の半導体集積回路装置１１では、図３に示す２次元応力シミュレーションから明らかなように、図３７に示した従来のＳＴＩ構造における素子形成領域に生じる圧縮応力（−１００ＭＰａ〜−２００Ｍｐａ）に比べて、ｎ型ＭＩＳ形成領域１３では圧縮応力が低減して引っ張り応力（−１００ＭＰａ〜＋１００Ｍｐａ）が生じ、ｐ型ＭＩＳ形成領域１４ではより大きな圧縮応力（−２００ＭＰａ〜−４００Ｍｐａ）が生じている。
【００４２】
このように、第１の酸化物１７によりｎ型ＭＩＳ形成領域Ａに引っ張り応力が生じるのは、後述する半導体集積回路装置１１の製造工程において、シリコン基板１２に熱酸化のマクスとなる厚いパッド窒化膜が形成された状態で熱酸化することにより、ｎ型ＭＩＳ形成領域Ａの表面近傍で第１の酸化物１７の体積が膨張してパッド窒化膜が反り上がり、それに引かれてパッド窒化膜の下に位置するｎ型ＭＩＳ形成領域Ａの表面近傍に引っ張り応力が生じる。
【００４３】
その状態でトレンチ１５に絶縁分離膜１６が埋め込まれると、その後の製造工程でパッド窒化膜が剥離されても絶縁分離膜１６が支持体となり、引っ張り応力が残存するためと推察される。
【００４４】
一方、第２の酸化物１８によりｐ型ＭＩＳ形成領域Ｂに圧縮応力が生じるのは、ｐ型ＭＩＳ形成領域Ｂの下側で第２の酸化物１８の体積が膨張して内部圧力が高まり、それに押されて第２の酸化物１８の上方に位置するｐ型ＭＩＳ形成領域Ｂに圧縮応力が生じるためと推察される。
【００４５】
これにより、第１の酸化物１７の膨張した体積が大きいほど大きな引っ張り応力が得られ、第２の酸化物１８の膨張した体積が大きいほど大きな圧縮応力が得られることになる。
【００４６】
そして、ｎ型ＭＩＳＦＥＴ１３は、第１の酸化物１７の横方向距離Ｌ１が近いほど大きな引っ張り応力が得られ、ｐ型ＭＩＳＦＥＴ１４は、第２の酸化物１８の横方向距離Ｌ２が近いほど大きな圧縮応力が得られることになる。
【００４７】
また、ｐ型ＭＩＳ形成領域１４は、第２の酸化物の縦方向距離Ｄ２が大き過ぎると圧縮応力は小さくなり、小さ過ぎると引っ張り応力成分が生じるため、圧縮応力を最大にする適当な距離にする必要がある。
【００４８】
従って、第１または第２の酸化物１７，１８の体積や形成位置を変えることにより引っ張り応力または圧縮応力の大きさを変えることが可能である。
【００４９】
例えば、上記第１および第２の酸化物１７、１８は、必ずしも、トレンチ１５の全周にわたって形成する必要はなく、図４に示すように、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂの各領域を挟むように対向する紙面上の左右、または上下のトレンチ１５側壁にそれぞれ形成しても構わない。
【００５０】
以上説明したように、第１の実施の形態の半導体集積回路装置では、第１の酸化物１７を形成してｎ型ＭＩＳ形成領域Ａに引っ張り応力を生じさせ、第２の酸化物１８を形成してｐ型ＭＩＳ形成領域Ｂに圧縮応力を生じさせている。
【００５１】
これにより、ｎ型ＭＩＳＦＥＴ１３では電子の移動度がバルクシリコンにおける移動度より向上し、ｐ型ＭＩＳＦＥＴ１４ではホールの移動度がバルクシリコンにおける移動度より向上する。
【００５２】
従って、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの電流駆動能力が向上して、ＣＭＯＳ回路の電流駆動能力が向上する。実験によれば、上述の応力範囲ではＣＭＯＳ回路の電流駆動能力が１０％以上向上した。
【００５３】
（第２の実施の形態）
図５は本発明の第２の実施の形態に係わる半導体集積回路装置の要部を示す断面図、図６は本発明の第２の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の位置関係を示す図である。本実施の形態において、上記第１の実施の形態と同一の構成部分には、同一符号を付して、その説明を省略する。
【００５４】
図５および図６に示すように、本実施の形態が第１の実施の形態と異なる点は、ｐ型ＭＩＳ形成領域Ｂに、第１の酸化物２５を設けたことにある。
【００５５】
即ち、シリコン基板１２のシリコンが酸素と結合して体積が膨張した酸化物からなる第１の酸化物２５を、トレンチ１５の上端部の側壁１５ａからこのトレンチ１５側壁と直交方向におけるｐ型ＭＩＳ形成領域Ｂの内部の所定部分Ｍ３にかけてトレンチ１５側壁の全周に形成している。よって、第１の酸化物１７と同様に、ｐ型ＭＩＳ形成領域Ｂには、引っ張り応力が生じている。
【００５６】
なお、トレンチ１５の底面部の第４の酸化物２６は、後述する半導体集積回路装置１１の製造工程において、トレンチ１５の底面部を熱酸化のマクスとなる窒化膜で保護していないために形成されたものである。
【００５７】
この第４の酸化物２６はトレンチ１５の底面部の側壁まで達しておらず、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂを押し上げようとする力は働かない。そのため、この第４の酸化物２６はｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂに圧縮応力を与えない。
【００５８】
以上説明したように、第２の実施の形態の半導体集積回路装置では、ホールの移動度は引っ張り応力においても向上することを利用して、ｎ型ＭＩＳ形成領域Ａと同様に、第１の酸化物２５をｐ型ＭＩＳ形成領域Ｂを取り囲むトレンチ１５の上端部の側壁１５ａからｐ型ＭＩＳ形成領域Ｂ内部にかけて形成して、ｐ型ＭＩＳ形成領域Ｂに引っ張り応力を生じさせている。
【００５９】
これにより、ｎ型ＭＩＳＦＥＴ１３では電子の移動度がバルクシリコンにおける移動度より向上し、ｐ型ＭＩＳＦＥＴ１４ではホールの移動度がバルクシリコンにおける移動度より向上する。
【００６０】
従って、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの電流駆動能力が向上して、ＣＭＯＳ回路の電流駆動能力が向上する。
【００６１】
また、第１の酸化物１７、２５は同一製造工程で同時に製造されるので、第１の実施の形態に比べて製造工程が短縮でき、半導体集積回路装置の製造が容易になるという利点がある。
【００６２】
ここで、上述した第１の酸化物１７、２５は、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂを挟むように対向する左右、または上下のトレンチ１５の側壁にそれぞれ形成しても構わない。
【００６３】
（第３の実施の形態）
図７は本発明の第３の実施の形態に係わる半導体集積回路装置の要部を示す断面図、図８は本発明の第３の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の位置関係を示す図である。
【００６４】
図７および図８に示すように、本実施の形態の半導体集積回路装置３１では、半導体基板としてＳＯＩ基板３２を用いたもので、このＳＯＩ基板３２は、シリコン基板からなるベース基板３７上に埋め込み酸化膜３８を介してシリコン基板からなる半導体層３９の積層構造を有している。このＳＯＩ基板３２としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔａｔｉｏｎ ｏｆ ＯＸｙｇｅｎ）基板等が使用できる。
【００６５】
この半導体層３９には、ｎ型ＭＩＳＦＥＴが形成されるｎ型ＭＩＳ形成領域Ａとｐ型ＭＩＳＦＥＴが形成されるｐ型ＭＩＳ領域Ｂが互に離間形成されている。このｎ型ＭＩＳ形成領域Ａとｐ型ＭＩＳ領域Ｂは、トレンチ素子分離法によってＳＯＩ基板３２に形成したトレンチ３５およびこのトレンチ内に埋め込まれた絶縁分離膜３６を有する絶縁分離領域によって取り囲まれてそれぞれ電気的に絶縁分離されている。
【００６６】
このｎ型ＭＩＳ形成領域Ａを取り囲むトレンチ３５の開口部、すなわち上端部の側壁３５ａ近傍のｎ型ＭＩＳ形成領域Ａには、第１の酸化物４０ａが形成され、同じく、ｐ型ＭＩＳ領域Ｂを取り囲むトレンチ３５の上端部の側壁３５ｂ近傍のｐ型ＭＩＳ形成領域Ｂには、第１の酸化物４０ｂが形成されている。
【００６７】
この第１の酸化物４０ａ、４０ｂは、ＳＯＩ基板３２の半導体層３９のシリコンと酸素が結合して体積が膨張した酸化物からなる。そして、この第１の酸化物４０ａ、４０ｂは、トレンチ３５の上端部の側壁３５ａ、３５ｂからトレンチ側壁と直交方向におけるｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂの内部の所定部分Ｍ４、Ｍ５にかけて、トレンチ１５の全周にわたってそれぞれ形成されている。
【００６８】
そして、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂ上にゲート絶縁膜４１がそれぞれ形成され、このゲート絶縁膜４１上にゲート電極４２がそれぞれ形成され、このゲート電極４２に対して自己整合的にソース領域４３、ドレイン領域４４がそれぞれ形成されて、ｎ型ＭＩＳＦＥＴ３３およびｐ型ＭＩＳＦＥＴ３４がそれぞれ形成され、これによりＣＭＯＳ回路（図示せず）が構成されている。
【００６９】
このように構成された半導体集積回路装置では、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂは、ともに引っ張り応力を生じている。
【００７０】
以上説明したように、第３の実施の形態の半導体集積回路装置では、ホールの移動度は引っ張り応力においても向上することを利用して、第１の酸化物４０ａ、４０ｂを、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂを取り囲むトレンチ１５の上端部の側壁３５ａ、３５ｂから各ＭＩＳ形成領域３３、３４の内部の所定部分にかけて設け、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂに、ともに引っ張り応力を生じさせている。
【００７１】
これにより、ｎ型ＭＩＳＦＥＴ３３では電子の移動度がバルクシリコンにおける移動度より向上し、ｐ型ＭＩＳＦＥＴ３４ではホールの移動度がバルクシリコンにおける移動度より向上する。
【００７２】
従って、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの電流駆動能力が向上して、ＣＭＯＳ回路の電流駆動能力が向上する。
【００７３】
ここで、上述した第１の酸化物４０ａ、４０ｂは、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂを挟むように対向する左右、または上下のトレンチ側壁にそれぞれ形成しても構わない。
【００７４】
（第４の実施の形態）
図９は本発明の第４の実施の形態に係わる半導体集積回路装置の要部を示す断面図、図１０は本発明の第４の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の位置関係を示す図、図１１は２次元応力シミュレーションによるトレンチ側壁から素子形成領域にかけての応力分布を示す図である。本実施の形態において、上記第３の実施の形態と同一の構成部分には、同一符号を付してその説明を省略する。
【００７５】
図９および図１０に示すように、本実施の形態が第３の実施の形態と異なる点は、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ領域Ｂにそれぞれ複数のｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴが形成された半導体集積回路装置において、ｐ型ＭＩＳ形成領域Ｂａ、Ｂｂにのみ、第３の酸化物４８ａ、４８ｂを設けたことにある。
【００７６】
即ち、ＳＯＩ基板３２には、複数のｎ型ＭＩＳ形成領域Ａａ、Ａｂと複数のｐ型ＭＩＳ領域Ｂａ、Ｂｂが形成され、このｎ型ＭＩＳ形成領域Ａａ，Ａｂおよびｐ型ＭＩＳ形成領域Ｂａ，Ｂｂの各ＭＩＳ形成領域は、トレンチ素子分離法によってＳＯＩ基板３２に形成したトレンチ４７ａ、４７ｂおよびこのトレンチ４７ａ、４７ｂ内に埋め込まれた絶縁分離膜３６ａ、３６ｂを有する絶縁分離領域によってそれぞれ取り囲まれて電気的に絶縁分離されている。
【００７７】
このトレンチ４７ａで取り囲まれたｎ型ＭＩＳ形成領域Ａａ、Ａｂには、ｎ型ＭＩＳＦＥＴ３３ａ、３３ｂがそれぞれ形成され、トレンチ４７ｂで取り囲まれたｐ型ＭＩＳ領域Ｂａ、Ｂｂには、ｐ型ＭＩＳＦＥＴ３４ａ、３４ｂがそれぞれ形成され、さらにこれによりＣＭＯＳ回路（図示せず）が構成されている。
【００７８】
このトレンチ４７ｂの下端部の側壁近傍のｐ型ＭＩＳ形成領域Ｂａ、Ｂｂには、第３の酸化物４８ａ、４８ｂが形成されている。
【００７９】
この第３の酸化物４８ａ、４８ｂは、ＳＯＩ基板３２の半導体層３９のシリコンと酸素が結合して体積が膨張した酸化物からなる。この第３の酸化物４８ａ、４８ｂは、トレンチ４７ｂの下端部の側壁４７ｃ、４７ｄからこのトレンチ側壁と直交方向におけるｐ型ＭＩＳ形成領域Ｂａ、Ｂｂの内部の所定部分Ｍ６、Ｍ７にかけてトレンチ４７ｂの全周にわたって形成されている。
【００８０】
このように構成された半導体集積回路装置では、ｐ型ＭＩＳ形成領域Ｂａ、Ｂｂにのみ強い圧縮応力を生じさせている。
【００８１】
図１１に示した２次元応力シミュレーションによれば、図３７に示した従来のＳＴＩ構造の圧縮応力（−１００ＭＰａ〜−２００Ｍｐａ）に比べて、ｐ型ＭＩＳ形成領域Ｂａ、Ｂｂに非常に大きな圧縮応力（−６００ＭＰａ〜−１０００Ｍｐａ）が生じている。
【００８２】
以上説明したように、第４の実施の形態の半導体集積回路装置では、第３の酸化物４８ａ、４８ｂをトレンチ４７ｂの下端部の側壁４７ｃ、４７ｄからｐ型ＭＩＳ形成領域Ｂａ、Ｂｂの内部の所定部分にかけて形成し、ｐ型ＭＩＳ形成領域Ｂａ、Ｂｂに圧縮応力を生じさせている。
【００８３】
これにより、ホールの移動度がバルクシリコンに対する移動度より向上する。従って、ｐ型ＭＩＳＦＥＴの電流駆動能力が向上して、ＣＭＯＳ回路の電流駆動能力が向上する。
【００８４】
ここで、上述した第３の酸化物４８ａ、４８ｂは、ｐ型ＭＩＳ形成領域Ｂａ、Ｂｂを挟むように対向する左右、または上下のトレンチ側壁にそれぞれ形成しても構わない。
【００８５】
また、上述した第３の実施の形態のように、ｎ型ＭＩＳ形成領域Ａａ、Ｂｂにも、トレンチ４７ａの上端部の側壁からｎ型ＭＩＳ形成領域Ａａ、Ａｂの内部の所定部分にかけて酸化物を形成し、ｎ型ＭＩＳ形成領域Ａａ、Ａｂに引っ張り応力を生じさせるようにしても構わない。
【００８６】
次に、本発明の半導体集積回路装置の製造方法に係わる実施の形態について、図面を参照しながら説明する。
【００８７】
（第５の実施の形態）
図１２乃至図２０は、上述の第１の実施の形態に係わる半導体集積回路装置の製造方法を工程順に示す断面図である。各図は、図１のｎ型およびｐ型ＭＩＳ形成領域とその領域間の絶縁分離領域部分を示している。
【００８８】
図１２に示すように、シリコン基板５１の表面に、例えば、パッド酸化膜５２を厚さ６ｎｍ、パッド窒化膜５３を厚さ１００ｎｍおよびパッドＴＥＯＳ膜５４を厚さ５０ｎｍに順次堆積する。そして、レジスト等をマスクにして、フォトリソグラフィー技術により素子分離パターンを形成し、例えば、幅４５０ｎｍ、深さ３００ｎｍのトレンチ５５をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により形成する。
【００８９】
次に、図１３に示すように、例えば、プラズマＣＶＤ法により窒化膜を厚さ１００ｎｍに堆積させ、ＲＩＥ法でシリコン基板５１表面およびトレンチ５５の底面部に堆積した窒化膜を除去して、トレンチ５５の側壁に選択酸化のマスクとなる第１の窒化膜５６ａ、５６ｂを形成する。
【００９０】
次に、図１４に示すように、トレンチ５５の上端部の第１の窒化膜５６ａ、５６ｂ部分を、例えば、ＲＩＥ法でエッチングして除去し、シリコン基板５１の一部を露出させ、シリコン基板露出部５７を形成する。このシリコン基板露出部５７の露出量は、トレンチ５５の深さの１／１０から１／２程度が適当であり、１／６程度がより好ましい。
【００９１】
次に、図１５に示すように、ｎ型ＭＩＳ形成領域Ａ側のトレンチ側壁の第１の窒化膜５６ｂをレジストマクス５８で保護し、ｐ型ＭＩＳ形成領域Ｂ側のトレンチ側壁の第１の窒化膜５６ａを、例えば、熱リン酸でエッチングして除去する。
【００９２】
次に、図１６に示すように、レジストマスク５８をアッシャーなどで除去して、プラズマＣＶＤ法により第２の窒化膜５９を厚さ１０ｎｍに堆積する。そして、ｐ型ＭＩＳ形成領域Ｂ側のトレンチ側壁の第２の窒化膜５９をレジストマクス（図示せず）で保護し、ｎ型ＭＩＳ形成領域Ａ側のトレンチ側壁の第２の窒化膜（図示せず）を、例えば、熱リン酸で１０ｎｍエッチングし、シリコン基板露出部５７を再度露出させる。
【００９３】
次に、図１７に示すように、シリコン基板露出部５７とシリコン基板５１が露出したトレンチ５５の底面部を、第１の窒化膜５６ｂおよび第２の窒化膜５９をマスクとして、例えば、１０００℃で１００ｎｍ酸化される条件でドライ酸化する。
【００９４】
これにより、シリコン基板露出部５７からトレンチ５５側壁と直交方向におけるｎ型ＭＩＳ形成領域Ａの内部にかけて第１の酸化物６０ｂが形成され、またトレンチ５５の底面部からトレンチ５５側壁と直交方向におけるｐ型ＭＩＳ形成領域１４の内部にかけて第２の酸化物６０ａが形成される。
【００９５】
この第１の酸化物６０ｂおよび第２の酸化物６０ａは、シリコンと酸素が結合して体積が膨張した酸化物からなり、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂの凡そ６０ｎｍの領域にかけて形成される。
【００９６】
次に、図１８に示すように、第２の窒化膜５９とパッド窒化膜５３の一部を、例えば、熱リン酸で１０ｎｍエッチングして除去し、更に、ｐ型ＭＩＳ形成領域Ａ側のトレンチ側壁をレジスト等のマクス（図示せず）を形成して保護し、ｎ型ＭＩＳ形成領域Ａ側のトレンチ側壁の第１の窒化膜５６ｂを、例えば、熱リン酸で１００ｎｍエッチングして除去する。
【００９７】
その後、例えばプラズマＣＶＤ法により、絶縁分離膜６１、例えば高密度無添加ケイ酸塩ガラスＨＤＰＵＳＧ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ Ｕｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を厚さ５００ｎｍに堆積し、トレンチ５５を埋め込む。
【００９８】
次に、図１９に示すように、パッド窒化膜５３をストッパーとして化学的機械的研磨（ＣＭＰ）法により絶縁分離膜６１、パッドＴＥＯＳ膜５４を研磨した後、パッド窒化膜５３の一部を研磨してシリコン基板５１表面を平坦化してトレンチによる素子分離工程が完成する。
【００９９】
次に、図２０に示すように、パッド窒化膜５３を熱リン酸によりエッチングして除去し、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域１Ｂが完成する。
【０１００】
最後に、図１に示すように、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂに所望のゲート酸化膜２０、ゲート電極２１、ソース領域２２、ドレイン領域２３をそれぞれ形成して、ｎ型ＭＩＳＦＥＴ１３およびｐ型ＭＩＳＦＥＴ１４を有するＣＭＯＳ回路からなる半導体集積回路装置が完成する。
【０１０１】
以上説明したように、第５実施の形態に係わる半導体集積回路装置の製造方法によれば、ｎ型ＭＩＳ形成領域Ａを取り囲むトレンチ５５の上端部の側壁からｎ型ＭＩＳ形成領域Ａの内部の所定部分にかけて第１の酸化物６０ｂが形成され、ｐ型ＭＩＳ形成領域Ｂを取り囲むトレンチ５５の下端部の側壁からｐ型ＭＩＳ形成領域Ｂの内部の所定部分にかけて第２の酸化物６０ａが形成される。
【０１０２】
これによって、ｎ型ＭＩＳ形成領域Ａに引っ張り応力が生じ、またｐ型ＭＩＳ形成領域Ｂに圧縮応力が生じる。そして、ｎ型ＭＩＳＦＥＴ１３では電子の移動度がバルクシリコンにおける移動度より向上し、ｐ型ＭＩＳＦＥＴ１４ではホールの移動度がバルクシリコンにおける移動度より向上する。
【０１０３】
従って、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの相互コンダクタンス（ｇｍ）が向上して電流駆動能力が向上するので、ＣＭＯＳ回路の電流駆動能力が向上する。
【０１０４】
（第６の実施の形態）
図２１乃至図２６は、上述の第２の実施の形態に係わる半導体集積回路装置の製造方法を工程順に示す断面図である。各図は、図５のｎ型およびｐ型ＭＩＳ形成領域とその領域間の絶縁分離領域部分を示している。なお、本実施の形態において、上記第５の実施の形態と同一の構成部分には同一符号を付して、その説明を省略する。
【０１０５】
図２１および図２６に示すように、本実施の形態が第５の実施の形態と異なる点は、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂに、ともに第１の酸化物を同時に形成するようにしたことである。
【０１０６】
まず、図２１に示すように、第５の実施の形態に係わる図１２乃至図１４と同様の工程により、トレンチ５５の上端部の側壁にシリコン露出部５７を形成するように第１の窒化膜５６ａ、５６ｂを設ける。
【０１０７】
次に、図２２に示すように、シリコン露出部５７を、例えば、１０００℃でシリコンが１００ｎｍ酸化する条件でドライ酸化し、ｎ型ＭＩＳ形成領域Ａとｐ型ＭＩＳ形成領域Ｂに、第１の酸化物６０ｂ、６０ｃを形成する。
【０１０８】
この第１の酸化物６０ｂ、６０ｃは、シリコンと酸素が結合して体積が膨張した酸化物からなり、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂの凡そ６０ｎｍの領域にかけて形成される。
【０１０９】
このとき、トレンチ５５の底面部にも第４の酸化物６０ｄが形成される。この第４の酸化物６０ｄは本発明の効果には直接影響しないが、予めトレンチ５５の底面部にマクスとなる窒化膜を形成して、酸化されないようにしても構わない。
【０１１０】
即ち、この第４の酸化物６０ｄはトレンチ５５の底面部の側壁まで達しておらず、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂを押し上げようとする力は働かない。そのため、この第４の酸化物６０ｄはｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂに圧縮応力を与えない。
【０１１１】
次に、図２３に示すように、パッド窒化膜５３の一部と第１の窒化膜５６ａ、５６ｂを、例えば、熱リン酸でエッチングして除去する。
【０１１２】
次に、図２４に示すように、例えばプラズマＣＶＤ法により、絶縁分離膜６１、例えば高密度無添加ケイ酸塩ガラスＨＤＰＵＳＧ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ Ｕｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を厚さ５００ｎｍに堆積し、トレンチ５５を埋め込む。
【０１１３】
次に、図２５に示すように、パッド窒化膜５３をストッパーとして化学的機械的研磨（ＣＭＰ）法により、シリコン基板５１表面を平坦化して素子分離工程が完成する。
【０１１４】
次に、図２６に示すように、パッド窒化膜５３を熱リン酸によりエッチングして剥離し、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂが完成する。
【０１１５】
最後に、図５に示すように、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂに所望のゲート酸化膜２０、ゲート電極２１、ソース領域２２、ドレイン領域２３をそれぞれ形成して、ｎ型ＭＩＳＦＥＴ１３およびｐ型ＭＩＳＦＥＴ１４を有するＣＭＯＳ回路からなる半導体集積回路装置が完成する。
【０１１６】
以上説明したように、第６の実施の形態に係わる半導体集積回路装置の製造方法によれば、ｎ型ＭＩＳ形成領域Ａを取り囲むトレンチ５５の上端部の側壁部分からｎ型ＭＩＳ形成領域Ａの内部の所定部分にかけて第１の酸化物６０ｂが形成され、同様に、ｐ型ＭＩＳ形成領域Ｂを取り囲むトレンチ５５の上端部の側壁部分からｐ型ＭＩＳ形成領域Ｂの内部の所定部分にかけて第１の酸化物６０ｃが形成さる。
【０１１７】
これにより、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂがともに引っ張り応力が生じている。そして、ｎ型ＭＩＳＦＥＴ１３では電子の移動度がバルクシリコンにおける移動度より向上し、ｐ型ＭＩＳＦＥＴ１４ではホールの移動度がバルクシリコンにおける移動度より向上する。
【０１１８】
従って、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの相互コンダクタンス（ｇｍ）が向上して電流駆動能力が向上するので、ＣＭＯＳ回路の電流駆動能力が向上する。
【０１１９】
（第７の実施の形態）
図２７乃至図３０は、上述の第３の実施の形態に係わる半導体集積回路装置の製造方法を工程順に示す断面図である。各図は、図７のｎ型およびｐ型ＭＩＳ形成領域とその領域間の絶縁分離領域部分を示している。
【０１２０】
図２７に示すように、本実施の形態はＳＯＩ基板７１を用いて半導体集積回路装置を製造する方法の例である。
【０１２１】
このＳＯＩ基板７１としては、ベース基板７２、埋め込み酸化膜７３、半導体層７４からなり、酸化膜を介して２枚のシリコン基板をボンディングしてなる基板や、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔａｔｉｏｎ ｏｆ ＯＸｙｇｅｎ）基板等が使用できる。
【０１２２】
まず、シリコンからなる半導体層７４を所定の厚さ、例えば、熱酸化とフッ化アンモニウム（ＮＨ４Ｆ）によるステップエッチングにより１６０ｎｍの厚さに調整する。なお、この半導体層７４は、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂを有する。
【０１２３】
次に、半導体層７４の表面に、例えば、パッド酸化膜７５を厚さ６ｎｍ、パッド窒化膜７６を厚さ１００ｎｍおよびパッドＴＥＯＳ膜７７を厚さ５０ｎｍに形成する。
【０１２４】
そして、レジストをマスクにして、フォトリソグラフィー技術により素子分離パターンを形成し、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂの各領域を取り囲むように、例えば、幅２００ｎｍ、深さ１６０ｎｍのトレンチ７８をＲＩＥ法により形成する。
【０１２５】
次に、例えば、プラズマＣＶＤ法により窒化膜を厚さ１０ｎｍに堆積させる。続いて、ＲＩＥ法により、ＳＯＩ基板７１の表面に堆積した窒化膜を除去して、トレンチ７８の側壁および底面に選択酸化のマスクとなる第３の窒化膜７９を形成する。
【０１２６】
次に、第３窒化膜７９のトレンチ７８の上端部の側壁部分を、例えば、ＲＩＥ法でエッチングして除去し、半導体層７４の一部を露出させ、半導体層露出部８０を形成する。この半導体層露出部８０の露出量は、トレンチ７８の深さの１／１０から１／２程度が適当であり、１／６程度がより好ましい。
【０１２７】
次に、図２８に示すように、半導体層露出部８０を、例えば、１０００℃でシリコンが１００ｎｍ酸化する条件でドライ酸化し、ｎ型ＭＩＳ形成領域Ａとｐ型ＭＩＳ形成領域Ｂに、第１の酸化物８１ａ、８１ｂを形成する。
【０１２８】
この第１の酸化物８１ａ、８１ｂは、シリコンと酸素が結合して体積が膨張した酸化物からなり、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂの凡そ６０ｎｍの領域にかけて形成される。
【０１２９】
次に、図２９に示すように、パッド窒化膜７６の一部と第３の窒化膜７９の全部を、例えば、熱リン酸でエッチングして剥離し、例えばプラズマＣＶＤ法により、絶縁分離膜８２、例えば高密度無添加ケイ酸塩ガラスＨＤＰＵＳＧ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ Ｕｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を厚さ５００ｎｍ堆積し、トレンチ７８を埋め込む。
【０１３０】
次に、図３０に示すように、パッド窒化膜７６をストッパーとして化学的機械的研磨（ＣＭＰ）法によりＳＯＩ基板７１表面を平坦化して素子分離工程が完成する。
【０１３１】
続いて、パッド窒化膜７６を熱リン酸によりエッチングして除去し、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂが完成する。
【０１３２】
最後に、図７に示すようにｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂに所望のゲート酸化膜４１、ゲート電極４２、ソース領域４３、ドレイン領域４４をそれぞれ形成して、複数のｎ型ＭＩＳＦＥＴ３３および複数のｐ型ＭＩＳＦＥＴ３４を有するＣＭＯＳ回路からなる半導体集積回路装置が完成する。
【０１３３】
以上説明したように、第７の実施の形態に係わる半導体集積回路装置の製造方法によれば、ｎ型ＭＩＳ形成領域Ａを取り囲むトレンチ７８の上端部の側壁部分からｎ型ＭＩＳ形成領域Ａの内部の所定部分にかけて第１の酸化物８１ａが形成され、同様に、ｐ型ＭＩＳ形成領域Ｂを取り囲むトレンチ７８の上端部の側壁部分からｐ型ＭＩＳ形成領域Ｂの内部の所定部分にかけて第１の酸化物８１ｂが形成される。
【０１３４】
これにより、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂにともに引っ張り応力が生じる。そして、ｎ型ＭＩＳＦＥＴ３３では電子の移動度がバルクシリコンにおける移動度より向上し、ｐ型ＭＩＳＦＥＴ３４ではホールの移動度がバルクシリコンにおける移動度より向上する。
【０１３５】
従って、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの相互コンダクタンス（ｇｍ）が向上して電流駆動能力が向上するので、ＣＭＯＳ回路の電流駆動能力が向上する。
【０１３６】
（第８の実施の形態）
図３１乃至図３５は、上述の第４の実施の形態に係わる半導体集積回路装置の製造方法を工程順に示す断面図である。各図は、図９のｎ型およびｐ型ＭＩＳ形成領域とその領域完の絶縁分離領域部分を示している。
【０１３７】
本実施の形態において、上記第７の実施の形態と同一の構成部分には同一符号を付して、その説明を省略する。
【０１３８】
図３１および図３５に示すように、本実施の形態が第７の実施の形態と異なる点は、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ領域Ｂにそれぞれ複数のｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴが形成された半導体集積回路装置において、ｐ型ＭＩＳ形成領域Ｂａ、Ｂｂにのみ、第３の酸化物４８ａ、４８ｂを形成することにある。
【０１３９】
まず、図３１に示すように、まず、シリコンからなる半導体層７４を所定の厚さ、例えば、熱酸化とフッ化アンモニウム（ＮＨ４Ｆ）によるステップエッチングにより１６０ｎｍの厚さに調整する。
【０１４０】
次に、半導体層７４の表面に、例えば、パッド酸化膜７５を厚さ６ｎｍ、パッド窒化膜７６を厚さ１００ｎｍおよびパッドＴＥＯＳ膜７７を厚さ５０ｎｍに形成する。
【０１４１】
そして、レジストをマスクにして、フォトリソグラフィー技術により素子分離パターンを形成し、ｎ型ＭＩＳ形成領域Ａａ、Ａｂおよびｐ型ＭＩＳ形成領域Ｂａ、Ｂｂの各領域を取り囲むように、例えば、幅２００ｎｍ、深さ１６０ｎｍのトレンチ７８をＲＩＥ法により形成する。
【０１４２】
次に、図３２に示すように、例えば、プラズマＣＶＤ法により窒化膜を厚さ１０ｎｍに堆積させる。続いて、ＲＩＥ法により、ｐ型ＭＩＳ形成領域Ｂａ、Ｂｂに、ＳＯＩ基板表面およびトレンチ７８の底面部に堆積した窒化膜を除去して、トレンチ７８の側壁に選択酸化のマスクとなる第４の窒化膜８５ａ、８５ｂを形成する。
【０１４３】
一方、ｎ型ＭＩＳ形成領域形成領域Ａａ、Ａｂの窒化膜は、予めレジスト、酸化膜等のマスク（図示せず）で保護しておく。
【０１４４】
次に、図３３に示すように、例えば１０００℃でシリコンが１００ｎｍ酸化する条件でドライ酸化すると埋め込み酸化膜７３を介して酸素が半導体層７４に浸入し、半導体層７４のシリコンが酸化されてｐ型ＭＩＳ形成領域Ｂａ、Ｂｂのトレンチ７８下端部の側壁部分に第３の酸化物８６ａ、８６ｂが形成される。
【０１４５】
この第３の酸化物８６ａ、８６ｂは、シリコンと酸素が結合して体積が膨張した酸化物からなり、ｐ型ＭＩＳ形成領域３４ａ、３４ｂの凡そ６０ｎｍの領域にかけて形成される。
【０１４６】
次に、図３４に示すように、パッド窒化膜７６の一部と第４の窒化膜８５ａ、８５ｂの全部を、例えば、熱リン酸でエッチングして剥離し、例えばプラズマＣＶＤ法により、分離絶縁膜８７、例えば高密度無添加ケイ酸塩ガラスＨＤＰＵＳＧ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ Ｕｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を厚さ５００ｎｍ堆積し、トレンチ７８を埋め込む。
【０１４７】
次に、図３５示すように、パッド窒化膜７６をストッパーとして化学的機械的研磨（ＣＭＰ）法によりＳＯＩ基板７１表面を平坦化して素子分離工程が完成する。
【０１４８】
続いて、パッド窒化膜７６を熱リン酸によりエッチングして除去し、ｎ型ＭＩＳ形成領域Ａａ、Ａｂおよびｐ型ＭＩＳ形成領域Ｂａ、Ｂｂが完成する。
【０１４９】
最後に、図９に示すようにｎ型ＭＩＳ形成領域Ａａ、Ａｂおよびｐ型ＭＩＳ形成領域Ｂａ、Ｂｂに所望のゲート酸化膜４１、ゲート電極４２、ソース領域４３、ドレイン領域４４をそれぞれ形成して、ｎ型ＭＩＳＦＥＴ３３ａ、３３ｂおよびｐ型ＭＩＳＦＥＴ３４ａ、３４ｂを有するＣＭＯＳ回路からなる半導体集積回路装置が完成する。
【０１５０】
以上説明したように、第８の実施の形態に係わる半導体集積回路装置の製造方法によれば、ｐ型ＭＩＳ形成領域Ｂａ、Ｂｂを取り囲むトレンチ７８の下端部の側壁部分からｐ型ＭＩＳ形成領域Ｂａ、Ｂｂの内部の所定部分にかけて第４の酸化物８６ａ、８６ｂが形成される。
【０１５１】
これによって、複数のｐ型ＭＩＳＦＥＴ３４ａ、３４ｂにともに圧縮応力を生じ、ホールの移動度がバルクシリコンにおける移動度より向上する。
【０１５２】
従って、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの相互コンダクタンス（ｇｍ）が向上して電流駆動能力が向上するので、ＣＭＯＳ回路の電流駆動能力が向上する。
【０１５３】
上述の実施の形態において、基板としてシリコン基板を用いた場合について説明したが、本発明はこれに限定されるものではなく、シリコン基板にエピタキシャル成長されたＳｉＧｅ（Ｃ）基板でも構わない。
【０１５４】
また、ＳＯＩ基板に替えて、ＳＧＯＩ基板（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）やＳＯＳ基板（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）にも適用しても構わない。
【０１５５】
更に、素子分離法としてＳＴＩ法を用いる場合について説明したが、トレンチに絶縁膜を埋め込む前に素子形成領域に素子を形成するメサ型素子分離法に適用しても構わない。
【０１５６】
要するに、本発明の主旨を逸脱しない範囲で、その他種々変形して実施することができる。
【０１５７】
【発明の効果】
以上説明したように、本発明の半導体集積回路装置およびその製造方法によれば、電流駆動力能力が高く、且つ集積度の高い半導体集積回路装置が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる半導体集積回路装置の要部を示す断面図。
【図２】本発明の第１の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の位置関係を示す図。
【図３】本発明の第１の実施の形態に係わる半導体集積回路装置の２次元シミュレータによるトレンチ近傍の応力分布を示す図。
【図４】本発明の第１の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の別の位置関係を示す図。
【図５】本発明の第２の実施の形態に係わる半導体集積回路装置の要部を示す断面図。
【図６】本発明の第２の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の位置関係を示す図。
【図７】本発明の第３の実施の形態に係わる半導体集積回路装置の要部を示す断面図。
【図８】本発明の第３の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の位置関係を示す図。
【図９】本発明の第４の実施の形態に係わる半導体集積回路装置の要部を示す断面図。
【図１０】本発明の第４の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の位置関係を示す図。
【図１１】本発明の第４の実施の形態に係わる半導体集積回路装置の２次元シミュレータによるトレンチ近傍の応力分布を示す図。
【図１２】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図１３】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図１４】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図１５】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図１６】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図１７】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図１８】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図１９】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２０】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２１】本発明の第６の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２２】本発明の第６の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２３】本発明の第６の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２４】本発明の第６の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２５】本発明の第６の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２６】本発明の第６の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２７】本発明の第７の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２８】本発明の第７の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２９】本発明の第７の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図３０】本発明の第７の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図３１】本発明の第８の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図３２】本発明の第８の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図３３】本発明の第８の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図３４】本発明の第８の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図３５】本発明の第８の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図３６】トレンチによる素子分離を示す断面図。
【図３７】２次元シミュレータによるトレンチ近傍の応力分布を示す図。
【図３８】従来の半導体集積回路装置の要部を示す断面図。
【符号の説明】
１１、３１ 半導体集積回路装置
１２、５１ シリコン基板
１３、１３ａ、１３ｂ、３３、３３ａ、３３ｂ、１１５ ｎ型ＭＩＳＦＥＴ
１４、１４ａ、１４ｂ、３４、３４ａ、３４ｂ、１１７ ｐ型ＭＩＳＦＥＴ
１５、３５、３５ａ、３５ｂ、５５、７８ トレンチ
１５ａ、１５ｂ、３５ａ、３５ｂ、４７ｃ、４７ｄ トレンチ側壁
１６、３６、３６ａ、３６ｂ、６１、８２、８７ 絶縁分離膜
１７、２５、４０ａ、４０ｂ、６０ｂ、６０ｃ、８１ａ、８１ｂ 第１の酸化物
１８、６０ａ 第２の酸化物
１９、４５、５２、７５ パッド酸化膜
２０、４１、１１９ ゲート酸化膜
２１、４２、１２０ ゲート電極
２２、４３、１２１ ソース領域
２３、４４、１２２ ドレイン領域
２６、６０ｄ 第４の酸化物
３２、７１、１１４ ＳＯＩ基板
３７、７２、１１１ ベース基板
３８、７３、１１２ 埋め込み酸化膜
３９、７４、１１３ 半導体層
４５、５２、７５ パッド酸化膜
４８ａ、４８ｂ、８６ａ、８６ｂ 第３の酸化物
５３、７６ パッド窒化膜
５４、７７ パッドＴＥＯＳ膜
５６ａ、５６ｂ 第１の窒化膜
５７ シリコン基板露出部
５８ レジストマクス
５９ 第２の窒化膜
７９ 第３の窒化膜
８０ 半導体層露出部
８５ａ、８５ｂ 第４の窒化膜
１１６ 第１フィールド酸化膜
１１８ 第２フィールド酸化膜
Ａ、Ａａ、Ａｂ ｎ型ＭＩＳ形成領域
Ｂ、Ｂａ、Ｂｂ ｐ型ＭＩＳ形成領域
【発明の属する技術分野】
本発明は、絶縁ゲート構造を有する半導体集積回路装置に係わり、特にＭＩＳ型電界効果トランジスタ（以下、ＭＩＳＦＥＴという）の電流駆動能力を向上させ、かつ高集積化に好適な構造を有する半導体集積回路装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体素子（トランジスタ）の微細化により、半導体集積回路装置の高速化、低消費電力化、高集積化が図られ、その性能が著しく向上してきている。
【０００３】
半導体素子の微細化技術には、ゲート長の微細化、ゲート酸化膜の薄膜化があり、素子のチャンネル形成領域およびその近傍の不純物濃度プロフィルを精密に制御することで、素子の駆動能力の向上や寄生容量の低減が図られている。
【０００４】
一般に、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴで構成されるＣＭＯＳ回路からなる半導体集積回路装置の動作速度は、次段の論理ゲートの容量性負荷を前段の論理ゲートの出力段が駆動する充電速度によって決定される。したがって、容量性負荷の逆数および電流駆動能力（オン時の電流とオフ時の電流の比）に動作速度は比例することになる。
【０００５】
このＣＭＯＳ回路が形成される基板には、バルクシリコンからなるシリコン基板またはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板があり、ＭＩＳＦＥＴの素子分離方法には、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法、またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などがある。
【０００６】
ところで、ＬＯＣＯＳ法による素子分離のフィールド酸化膜を備えたＭＩＳＦＥＴでは、熱酸化膜の成長の際に体積膨張によりＭＩＳＦＥＴの素子形成領域に大きな圧縮応力が生じる。この圧縮応力により、ｐ型ＭＩＳＦＥＴではホールの移動度が向上し、逆にｎ型ＭＩＳＦＥＴでは電子の移動度が低下することが知られている。
【０００７】
これにより、ｐ型ＭＩＳＦＥＴの電流駆動力は向上し、逆にｎ型ＭＩＳＦＥＴの電流駆動力は低下するが、特に、ｎ型ＭＩＳＦＥＴの電流駆動力が低下することは、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴで構成されるＣＭＯＳ回路の電流駆動能力の向上は期待できない。
【０００８】
さらに、ＬＯＣＯＳ法では、厚いフィールド酸化膜が必要なため素子分離領域の面積が大きくなり、高集積化に適さない問題がある。
【０００９】
これに対して、ＳＴＩ法はＬＯＣＯＳ法に比べて素子分離領域の面積が小さく、集積度が高く出来る利点がある。しかし、ＳＴＩ法による素子分離でも、ＬＯＣＯＳ法に比べて応力は少ないとされているが、トレンチに絶縁膜を埋め込む際に、シリコンと絶縁膜との熱膨張率の違いにより圧縮応力が発生する。
【００１０】
例えば、図３６に示すように、シリコン基板１０１にパッド酸化膜１０２を堆積して、トレンチ１０３を形成した後、トレンチ１０３に絶縁膜１０４を埋め込んでなるＳＴＩ構造の場合、図３７に示す２次元応力シミュレーションよれば、圧縮応力が、トレンチ１０３の両側の素子形成領域に生じている。
【００１１】
上述したように、従来のＬＯＣＯＳ法あるいはＳＴＩ法により素子分離されたＣＭＯＳ回路では、素子形成領域に圧縮応力が発生し、特に電子の移動度が低下してｎ型ＭＩＳＦＥＴの電流駆動能力が低下するため、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴで構成されるＣＭＯＳ回路の電流駆動能力の向上は図れなかった。
【００１２】
この問題を解決するＣＭＯＳ回路の製造方法が知られている（例えば、特許文献１、または特許文献２参照。）。
【００１３】
これらの特許文献に開示された半導体集積回路装置について、図を用いて説明する。図３８は、その半導体集積回路装置の要部を示す断面図である。
【００１４】
図３８に示すように、ＳＯＩ基板１１４は、酸化膜を介して２枚のシリコン基板をボンディングして形成され、ベース基板１１１上に埋め込み酸化膜１１２を介して半導体層１１３が形成されている。このＳＯＩ基板１１４のｎ型ＭＩＳＦＥＴ１１５を形成する領域（以下、単にｎ型ＭＩＳ形成領域という）Ａには、ＳＴＩ法によりトレンチに絶縁膜を埋め込んでなる第１フィールド酸化膜１１６を形成し、ｐ型ＭＩＳＦＥＴ１１７を形成する領域（以下、単にｎ型ＭＩＳ形成領域という）Ｂには、ＬＯＣＯＳ法により第２フィールド酸化膜１１８を形成している。
【００１５】
そして、ｎ型ＭＩＳＦＥＴ１１５はｎ型ＭＩＳ形成領域Ａに形成し、ｐ型ＭＩＳＦＥＴ１１７はｐ型ＭＩＳ形成領域Ｂに形成している。ここでｎ型ＭＩＳＦＥＴ１１５およびｐ型ＭＩＳＦＥＴ１１７はゲート酸化膜１１９、ゲート電極１２０、ソース領域１２１、ドレイン領域１２２を有している。
【００１６】
このように、ｐ型ＭＩＳＦＥＴ１１７にはＬＯＣＯＳ法による第２フィールド酸化膜１１８により強い圧縮応力を生じさせ、ホールの移動度を向上させている。
【００１７】
一方、ｎ型ＭＩＳＦＥＴ１１５にはＳＴＩ法による第１フイールド酸化膜１１６により、ＬＯＣＯＳ法より圧縮応力を低減させることで電子の移動度の低下を少なくしている。
【００１８】
しかしながら、これらの特許文献に開示された方法では、ホールと電子の移動度を同時にバルクシリコンにおける移動度より向上させることはできず、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴで構成されるＣＭＯＳ回路の電流駆動能力の向上には限界がある。
【００１９】
さらに、ＬＯＣＯＳ法とＳＴＩ法の両方を用いるため、製造工程が複雑になり、また、素子の集積度も上がらないという問題がある。
【００２０】
【特許文献１】
特開２０００−３６６０５号公報（４頁、図８）
【００２１】
【特許文献２】
特開２００１−２４４４６８号公報（３頁、図１）
【００２２】
【発明が解決しようとする課題】
上述した、ＬＯＣＯＳ法あるいはＳＴＩ法により素子分離されたＣＭＯＳ回路では、高い電流駆動能力が得られない。一方、特許文献に開示されるようにｐ型ＭＩＳＦＥＴをＬＯＣＯＳ法による素子分離で形成し、ｎ型ＭＩＳＦＥＴをＳＴＩ法による素子分離で形成したＣＭＯＳ回路においては、電流駆動能力は向上しても高集積化に問題がある。
【００２３】
即ち、従来のＣＭＯＳ回路においては、電流駆動能力の向上と高集積化を同時に満足することは困難であった。
【００２４】
本発明は、上記問題点を解決するためになされたもので、電流駆動能力が高く、かつ高集積化に好適な構造を有する半導体集積回路装置およびその製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体集積回路装置では、ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域が互に離間形成された半導体基板と、この各ＭＩＳ形成領域を取り囲むトレンチおよびこのトレンチ内に埋め込まれた絶縁分離膜を有する絶縁分離領域と、前記ｎ型ＭＩＳ形成領域に形成されたｎ型ＭＩＳＦＥＴと、前記ｐ型ＭＩＳ形成領域に形成されたｐ型ＭＩＳＦＥＴと、前記ｎ型ＭＩＳ形成領域を取り囲むトレンチの上端部の側壁からこのｎ型ＭＩＳ形成領域内部にかけて形成された第１の酸化物と、前記ｐ型ＭＩＳ形成領域を取り囲むトレンチの下端部の側壁からこのｐ型ＭＩＳ形成領域内部にかけて形成された第２の酸化物とを具備し、前記ｎ型ＭＩＳ形成領域は、前記第１の酸化物により引っ張り応力が与えられ、かつ前記ｐ型ＭＩＳ形成領域は、前記第２の酸化物により圧縮応力が与えられていることを特徴としている。
【００２６】
また、上記目的を達成するために、本発明の別の半導体集積回路装置では、ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域が互に離間形成された半導体基板と、この各ＭＩＳ形成領域を取り囲むトレンチおよびこのトレンチ内に埋め込まれた絶縁分離膜を有する絶縁分離領域と、前記ｎ型ＭＩＳ形成領域に形成されたｎ型ＭＩＳＦＥＴと、前記ｐ型ＭＩＳ形成領域に形成されたｐ型ＭＩＳＦＥＴと、前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域の各領域を取り囲むトレンチの上端部の側壁から各ＭＩＳ形成領域内部にかけてそれぞれ形成された第１の酸化物とを具備し、前記ｎ型ＭＩＳ形成領域および前記ｐ型ＭＩＳ形成領域は、ともに前記第１の酸化物により引っ張り応力が与えられていることを特徴としている。
【００２７】
更に、上記目的を達成するために、本発明の別の半導体集積回路装置では、ベース基体上に絶縁膜を介して形成され、かつ互に離間形成されたｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域を有する半導体基板と、この各ＭＩＳ形成領域を取り囲むトレンチおよびこのトレンチ内に埋め込まれた絶縁分離膜を有する絶縁分離領域と、前記ｎ型ＭＩＳ形成領域に形成されたｎ型ＭＩＳＦＥＴと、前記ｐ型ＭＩＳ形成領域に形成されたｐ型ＭＩＳＦＥＴと、前記ｎ型ＭＩＳ形成領域および前記ｐ型ＭＩＳ形成領域を取り囲むトレンチの上端部の側壁から各ＭＩＳ形成領域内部にかけてそれぞれ形成された第１の酸化物とを具備し、前記ｎ型ＭＩＳ形成領域および前記ｐ型ＭＩＳ形成領域は、ともに前記第１の酸化物により引っ張り応力が与えられていることを特徴としている。
【００２８】
更に、また、上記目的を達成するために、本発明の別の半導体集積回路装置では、ベース基体上に絶縁膜を介して形成され、かつ互に離間形成された複数のｎ型ＭＩＳ形成領域および複数のｐ型ＭＩＳ形成領域を有する半導体基板と、この各ＭＩＳ形成領域を取り囲むトレンチおよびこのトレンチ内に埋め込まれた絶縁分離膜を有する絶縁分離領域と、前記複数のｎ型ＭＩＳ形成領域にそれぞれ形成された複数ｎ型ＭＩＳＦＥＴと、前記複数のｐ型ＭＩＳ形成領域にそれぞれ形成された複数のｐ型ＭＩＳＦＥＴと、前記複数のｐ型ＭＩＳ形成領域を取り囲む各トレンチの下端部の側壁からこのｐ型ＭＩＳ形成領域内部にかけてそれぞれ形成された複数の第３の酸化物とを具備し、前記複数のｐ型ＭＩＳ形成領域は、ともに各第３の酸化物により圧縮応力が与えられていることを特徴としている。
【００２９】
上記の目的を達成するために、本発明の半導体集積回路装置の製造方法では、半導体基板のｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域を電気的に分離するためのトレンチを形成する工程と、前記ｎ型ＭＩＳ形成領域に引っ張り応力を生じさせるように、このｎ型ＭＩＳ形成領域を取り囲むトレンチの上端部の側壁からこのｎ型ＭＩＳ形成領域内部にかけて第１の酸化物を選択的に形成する工程と、前記ｐ型ＭＩＳ形成領域に圧縮応力を生じさせるように、このｐ型ＭＩＳ形成領域を取り囲むトレンチの下端部の側壁からこのｐ型ＭＩＳ形成領域内部にかけて第２の酸化物を選択的に形成する工程と、前記トレンチ内部に絶縁分離膜を埋め込む工程と、前記ｎ型ＭＩＳ形成領域および前記ｐ型ＭＩＳ形成領域にｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴをそれぞれ形成する工程とを有することを特徴としている。
【００３０】
上記の目的を達成するために、本発明の半導体集積回路装置の製造方法では、半導体基板のｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域を電気的に分離するためのトレンチを形成する工程と、前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域に引っ張り応力を生じせしめるように、この各ＭＩＳ形成領域を取囲むトレンチの上端部の側壁から各ＭＩＳ形成領域内部にかけて第１の酸化物をそれぞれ選択的に形成する工程と、前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域にｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴをそれぞれ形成する工程とを有することを特徴としている。
【００３１】
上記の目的を達成するために、本発明の半導体集積回路装置の製造方法では、ベース基体上に絶縁膜を介してｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域が形成された半導体基板に、このｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域を電気的に分離するためのトレンチを形成する工程と、前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域に引っ張り応力を生じさせるように、この各ＭＩＳ形成領域を取囲むトレンチの上端部の側壁からこの各ＭＩＳ形成領域内部にかけて第１の酸化物をそれぞれ選択的に形成する工程と、前記トレンチ内部に絶縁分離膜を埋め込む工程と、前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域にｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴをそれぞれ形成する工程とを有することを特徴としている。
【００３２】
上記の目的を達成するために、本発明の半導体集積回路装置の製造方法では、ベース基体上に絶縁膜を介して複数のｎ型ＭＩＳ形成領域と複数のｐ型ＭＩＳ形成領域が形成された半導体基板に、この複数のＭＩＳ形成領域をそれぞれ電気的に分離するためのトレンチを形成する工程と、前記複数のｐ型ＭＩＳ形成領域に圧縮応力を生じさせるために、各ｐ型ＭＩＳ形成領域を取囲むトレンチの下端部の側壁からこの各ｐ型ＭＩＳ形成領域内部にかけて第３の酸化物をそれぞれ選択的に形成する工程と、前記トレンチ内部に絶縁分離膜を埋め込む工程と、前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域にｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴをそれぞれ形成する工程とを有することを特徴としている。
【００３３】
本発明によれば、ＣＭＯＳ回路の電流駆動能力が高く、且つ、集積度の高い半導体集積回路装置が得られる。
【００３４】
【発明の実施の形態】
以下本発明の半導体集積回路装置の実施の形態について、図面を参照しながら説明する。
【００３５】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係わる半導体集積回路装置の要部を示す断面図、図２は本発明の第１の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の位置関係を示す図、図３は２次元応力シミュレーションによるトレンチ側壁から素子形成領域にかけての応力分布を示す図である。
【００３６】
図１および図２に示すように、本実施の形態の半導体集積回路装置１１では、シリコン基板１２にｎ型ＭＩＳＦＥＴが形成されるｎ型ＭＩＳ形成領域Ａとｐ型ＭＩＳＦＥＴが形成されるｐ型ＭＩＳ領域Ｂが互に離間形成され、このｎ型ＭＩＳ形成領域Ａとｐ型ＭＩＳ形成領域Ｂは、トレンチ素子分離法によってシリコン基板１２に形成したトレンチ１５およびこのトレンチ内に埋め込まれた絶縁分離膜１６を有する絶縁分離領域によって取り囲まれて電気的に絶縁分離されている。
【００３７】
そして、トレンチ１５の開口部、すなわち上端部の側壁１５ａの近傍のｎ型ＭＩＳ形成領域Ａには第１の酸化物１７が形成され、トレンチ１５の底面部、すなわち下端部の側壁１５ｂの近傍のｐ型ＭＩＳ形成領域Ｂには第２の酸化物１８が形成されている。
【００３８】
この第１の酸化物１７は、シリコン基板１２のシリコンと酸素が結合して体積が膨張した酸化物からなる。そして、この第１の酸化物１７は、トレンチ１５の上端部の側壁１５ａからこのトレンチ１５側壁と直交方向におけるｎ型ＭＩＳ形成領域Ａの内部の所定部分Ｍ１にかけてトレンチ側壁１５の全周に形成されている。また、この第１の酸化物１７は、ｎ型ＭＩＳ形成領域Ａの表面に設けられたパッド酸化膜１９と接触形成されている。
【００３９】
同じく、第２の酸化物１８は、シリコン基板１２のシリコンと酸素が結合して体積が膨張した酸化物からなる。この第２の酸化物１８は、トレンチ１５の下端部の側壁１５ｂからこのトレンチ１５側壁と直交方向におけるｐ型ＭＩＳ形成領域Ｂの内部の所定部分Ｍ２にかけてトレンチ側壁１５の全周に形成されている。
【００４０】
そして、ｎ型ＭＩＳ形成領域Ａ及びｐ型ＭＩＳ形成領域Ｂ上にそれぞれゲート絶縁膜２０が形成され、このゲート絶縁膜２０上にゲート電極２１がそれぞれ形成され、このゲート電極２１に対して自己整合的にソース領域２２、ドレイン領域２３がそれぞれ形成されて、ｎ型ＭＩＳＦＥＴ１３及びｐ型ＭＩＳＦＥＴ１４がそれぞれ形成され、これによりＣＭＯＳ回路（図示せず）が構成されている。
【００４１】
上述した構成の半導体集積回路装置１１では、図３に示す２次元応力シミュレーションから明らかなように、図３７に示した従来のＳＴＩ構造における素子形成領域に生じる圧縮応力（−１００ＭＰａ〜−２００Ｍｐａ）に比べて、ｎ型ＭＩＳ形成領域１３では圧縮応力が低減して引っ張り応力（−１００ＭＰａ〜＋１００Ｍｐａ）が生じ、ｐ型ＭＩＳ形成領域１４ではより大きな圧縮応力（−２００ＭＰａ〜−４００Ｍｐａ）が生じている。
【００４２】
このように、第１の酸化物１７によりｎ型ＭＩＳ形成領域Ａに引っ張り応力が生じるのは、後述する半導体集積回路装置１１の製造工程において、シリコン基板１２に熱酸化のマクスとなる厚いパッド窒化膜が形成された状態で熱酸化することにより、ｎ型ＭＩＳ形成領域Ａの表面近傍で第１の酸化物１７の体積が膨張してパッド窒化膜が反り上がり、それに引かれてパッド窒化膜の下に位置するｎ型ＭＩＳ形成領域Ａの表面近傍に引っ張り応力が生じる。
【００４３】
その状態でトレンチ１５に絶縁分離膜１６が埋め込まれると、その後の製造工程でパッド窒化膜が剥離されても絶縁分離膜１６が支持体となり、引っ張り応力が残存するためと推察される。
【００４４】
一方、第２の酸化物１８によりｐ型ＭＩＳ形成領域Ｂに圧縮応力が生じるのは、ｐ型ＭＩＳ形成領域Ｂの下側で第２の酸化物１８の体積が膨張して内部圧力が高まり、それに押されて第２の酸化物１８の上方に位置するｐ型ＭＩＳ形成領域Ｂに圧縮応力が生じるためと推察される。
【００４５】
これにより、第１の酸化物１７の膨張した体積が大きいほど大きな引っ張り応力が得られ、第２の酸化物１８の膨張した体積が大きいほど大きな圧縮応力が得られることになる。
【００４６】
そして、ｎ型ＭＩＳＦＥＴ１３は、第１の酸化物１７の横方向距離Ｌ１が近いほど大きな引っ張り応力が得られ、ｐ型ＭＩＳＦＥＴ１４は、第２の酸化物１８の横方向距離Ｌ２が近いほど大きな圧縮応力が得られることになる。
【００４７】
また、ｐ型ＭＩＳ形成領域１４は、第２の酸化物の縦方向距離Ｄ２が大き過ぎると圧縮応力は小さくなり、小さ過ぎると引っ張り応力成分が生じるため、圧縮応力を最大にする適当な距離にする必要がある。
【００４８】
従って、第１または第２の酸化物１７，１８の体積や形成位置を変えることにより引っ張り応力または圧縮応力の大きさを変えることが可能である。
【００４９】
例えば、上記第１および第２の酸化物１７、１８は、必ずしも、トレンチ１５の全周にわたって形成する必要はなく、図４に示すように、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂの各領域を挟むように対向する紙面上の左右、または上下のトレンチ１５側壁にそれぞれ形成しても構わない。
【００５０】
以上説明したように、第１の実施の形態の半導体集積回路装置では、第１の酸化物１７を形成してｎ型ＭＩＳ形成領域Ａに引っ張り応力を生じさせ、第２の酸化物１８を形成してｐ型ＭＩＳ形成領域Ｂに圧縮応力を生じさせている。
【００５１】
これにより、ｎ型ＭＩＳＦＥＴ１３では電子の移動度がバルクシリコンにおける移動度より向上し、ｐ型ＭＩＳＦＥＴ１４ではホールの移動度がバルクシリコンにおける移動度より向上する。
【００５２】
従って、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの電流駆動能力が向上して、ＣＭＯＳ回路の電流駆動能力が向上する。実験によれば、上述の応力範囲ではＣＭＯＳ回路の電流駆動能力が１０％以上向上した。
【００５３】
（第２の実施の形態）
図５は本発明の第２の実施の形態に係わる半導体集積回路装置の要部を示す断面図、図６は本発明の第２の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の位置関係を示す図である。本実施の形態において、上記第１の実施の形態と同一の構成部分には、同一符号を付して、その説明を省略する。
【００５４】
図５および図６に示すように、本実施の形態が第１の実施の形態と異なる点は、ｐ型ＭＩＳ形成領域Ｂに、第１の酸化物２５を設けたことにある。
【００５５】
即ち、シリコン基板１２のシリコンが酸素と結合して体積が膨張した酸化物からなる第１の酸化物２５を、トレンチ１５の上端部の側壁１５ａからこのトレンチ１５側壁と直交方向におけるｐ型ＭＩＳ形成領域Ｂの内部の所定部分Ｍ３にかけてトレンチ１５側壁の全周に形成している。よって、第１の酸化物１７と同様に、ｐ型ＭＩＳ形成領域Ｂには、引っ張り応力が生じている。
【００５６】
なお、トレンチ１５の底面部の第４の酸化物２６は、後述する半導体集積回路装置１１の製造工程において、トレンチ１５の底面部を熱酸化のマクスとなる窒化膜で保護していないために形成されたものである。
【００５７】
この第４の酸化物２６はトレンチ１５の底面部の側壁まで達しておらず、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂを押し上げようとする力は働かない。そのため、この第４の酸化物２６はｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂに圧縮応力を与えない。
【００５８】
以上説明したように、第２の実施の形態の半導体集積回路装置では、ホールの移動度は引っ張り応力においても向上することを利用して、ｎ型ＭＩＳ形成領域Ａと同様に、第１の酸化物２５をｐ型ＭＩＳ形成領域Ｂを取り囲むトレンチ１５の上端部の側壁１５ａからｐ型ＭＩＳ形成領域Ｂ内部にかけて形成して、ｐ型ＭＩＳ形成領域Ｂに引っ張り応力を生じさせている。
【００５９】
これにより、ｎ型ＭＩＳＦＥＴ１３では電子の移動度がバルクシリコンにおける移動度より向上し、ｐ型ＭＩＳＦＥＴ１４ではホールの移動度がバルクシリコンにおける移動度より向上する。
【００６０】
従って、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの電流駆動能力が向上して、ＣＭＯＳ回路の電流駆動能力が向上する。
【００６１】
また、第１の酸化物１７、２５は同一製造工程で同時に製造されるので、第１の実施の形態に比べて製造工程が短縮でき、半導体集積回路装置の製造が容易になるという利点がある。
【００６２】
ここで、上述した第１の酸化物１７、２５は、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂを挟むように対向する左右、または上下のトレンチ１５の側壁にそれぞれ形成しても構わない。
【００６３】
（第３の実施の形態）
図７は本発明の第３の実施の形態に係わる半導体集積回路装置の要部を示す断面図、図８は本発明の第３の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の位置関係を示す図である。
【００６４】
図７および図８に示すように、本実施の形態の半導体集積回路装置３１では、半導体基板としてＳＯＩ基板３２を用いたもので、このＳＯＩ基板３２は、シリコン基板からなるベース基板３７上に埋め込み酸化膜３８を介してシリコン基板からなる半導体層３９の積層構造を有している。このＳＯＩ基板３２としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔａｔｉｏｎ ｏｆ ＯＸｙｇｅｎ）基板等が使用できる。
【００６５】
この半導体層３９には、ｎ型ＭＩＳＦＥＴが形成されるｎ型ＭＩＳ形成領域Ａとｐ型ＭＩＳＦＥＴが形成されるｐ型ＭＩＳ領域Ｂが互に離間形成されている。このｎ型ＭＩＳ形成領域Ａとｐ型ＭＩＳ領域Ｂは、トレンチ素子分離法によってＳＯＩ基板３２に形成したトレンチ３５およびこのトレンチ内に埋め込まれた絶縁分離膜３６を有する絶縁分離領域によって取り囲まれてそれぞれ電気的に絶縁分離されている。
【００６６】
このｎ型ＭＩＳ形成領域Ａを取り囲むトレンチ３５の開口部、すなわち上端部の側壁３５ａ近傍のｎ型ＭＩＳ形成領域Ａには、第１の酸化物４０ａが形成され、同じく、ｐ型ＭＩＳ領域Ｂを取り囲むトレンチ３５の上端部の側壁３５ｂ近傍のｐ型ＭＩＳ形成領域Ｂには、第１の酸化物４０ｂが形成されている。
【００６７】
この第１の酸化物４０ａ、４０ｂは、ＳＯＩ基板３２の半導体層３９のシリコンと酸素が結合して体積が膨張した酸化物からなる。そして、この第１の酸化物４０ａ、４０ｂは、トレンチ３５の上端部の側壁３５ａ、３５ｂからトレンチ側壁と直交方向におけるｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂの内部の所定部分Ｍ４、Ｍ５にかけて、トレンチ１５の全周にわたってそれぞれ形成されている。
【００６８】
そして、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂ上にゲート絶縁膜４１がそれぞれ形成され、このゲート絶縁膜４１上にゲート電極４２がそれぞれ形成され、このゲート電極４２に対して自己整合的にソース領域４３、ドレイン領域４４がそれぞれ形成されて、ｎ型ＭＩＳＦＥＴ３３およびｐ型ＭＩＳＦＥＴ３４がそれぞれ形成され、これによりＣＭＯＳ回路（図示せず）が構成されている。
【００６９】
このように構成された半導体集積回路装置では、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂは、ともに引っ張り応力を生じている。
【００７０】
以上説明したように、第３の実施の形態の半導体集積回路装置では、ホールの移動度は引っ張り応力においても向上することを利用して、第１の酸化物４０ａ、４０ｂを、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂを取り囲むトレンチ１５の上端部の側壁３５ａ、３５ｂから各ＭＩＳ形成領域３３、３４の内部の所定部分にかけて設け、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂに、ともに引っ張り応力を生じさせている。
【００７１】
これにより、ｎ型ＭＩＳＦＥＴ３３では電子の移動度がバルクシリコンにおける移動度より向上し、ｐ型ＭＩＳＦＥＴ３４ではホールの移動度がバルクシリコンにおける移動度より向上する。
【００７２】
従って、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの電流駆動能力が向上して、ＣＭＯＳ回路の電流駆動能力が向上する。
【００７３】
ここで、上述した第１の酸化物４０ａ、４０ｂは、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂを挟むように対向する左右、または上下のトレンチ側壁にそれぞれ形成しても構わない。
【００７４】
（第４の実施の形態）
図９は本発明の第４の実施の形態に係わる半導体集積回路装置の要部を示す断面図、図１０は本発明の第４の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の位置関係を示す図、図１１は２次元応力シミュレーションによるトレンチ側壁から素子形成領域にかけての応力分布を示す図である。本実施の形態において、上記第３の実施の形態と同一の構成部分には、同一符号を付してその説明を省略する。
【００７５】
図９および図１０に示すように、本実施の形態が第３の実施の形態と異なる点は、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ領域Ｂにそれぞれ複数のｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴが形成された半導体集積回路装置において、ｐ型ＭＩＳ形成領域Ｂａ、Ｂｂにのみ、第３の酸化物４８ａ、４８ｂを設けたことにある。
【００７６】
即ち、ＳＯＩ基板３２には、複数のｎ型ＭＩＳ形成領域Ａａ、Ａｂと複数のｐ型ＭＩＳ領域Ｂａ、Ｂｂが形成され、このｎ型ＭＩＳ形成領域Ａａ，Ａｂおよびｐ型ＭＩＳ形成領域Ｂａ，Ｂｂの各ＭＩＳ形成領域は、トレンチ素子分離法によってＳＯＩ基板３２に形成したトレンチ４７ａ、４７ｂおよびこのトレンチ４７ａ、４７ｂ内に埋め込まれた絶縁分離膜３６ａ、３６ｂを有する絶縁分離領域によってそれぞれ取り囲まれて電気的に絶縁分離されている。
【００７７】
このトレンチ４７ａで取り囲まれたｎ型ＭＩＳ形成領域Ａａ、Ａｂには、ｎ型ＭＩＳＦＥＴ３３ａ、３３ｂがそれぞれ形成され、トレンチ４７ｂで取り囲まれたｐ型ＭＩＳ領域Ｂａ、Ｂｂには、ｐ型ＭＩＳＦＥＴ３４ａ、３４ｂがそれぞれ形成され、さらにこれによりＣＭＯＳ回路（図示せず）が構成されている。
【００７８】
このトレンチ４７ｂの下端部の側壁近傍のｐ型ＭＩＳ形成領域Ｂａ、Ｂｂには、第３の酸化物４８ａ、４８ｂが形成されている。
【００７９】
この第３の酸化物４８ａ、４８ｂは、ＳＯＩ基板３２の半導体層３９のシリコンと酸素が結合して体積が膨張した酸化物からなる。この第３の酸化物４８ａ、４８ｂは、トレンチ４７ｂの下端部の側壁４７ｃ、４７ｄからこのトレンチ側壁と直交方向におけるｐ型ＭＩＳ形成領域Ｂａ、Ｂｂの内部の所定部分Ｍ６、Ｍ７にかけてトレンチ４７ｂの全周にわたって形成されている。
【００８０】
このように構成された半導体集積回路装置では、ｐ型ＭＩＳ形成領域Ｂａ、Ｂｂにのみ強い圧縮応力を生じさせている。
【００８１】
図１１に示した２次元応力シミュレーションによれば、図３７に示した従来のＳＴＩ構造の圧縮応力（−１００ＭＰａ〜−２００Ｍｐａ）に比べて、ｐ型ＭＩＳ形成領域Ｂａ、Ｂｂに非常に大きな圧縮応力（−６００ＭＰａ〜−１０００Ｍｐａ）が生じている。
【００８２】
以上説明したように、第４の実施の形態の半導体集積回路装置では、第３の酸化物４８ａ、４８ｂをトレンチ４７ｂの下端部の側壁４７ｃ、４７ｄからｐ型ＭＩＳ形成領域Ｂａ、Ｂｂの内部の所定部分にかけて形成し、ｐ型ＭＩＳ形成領域Ｂａ、Ｂｂに圧縮応力を生じさせている。
【００８３】
これにより、ホールの移動度がバルクシリコンに対する移動度より向上する。従って、ｐ型ＭＩＳＦＥＴの電流駆動能力が向上して、ＣＭＯＳ回路の電流駆動能力が向上する。
【００８４】
ここで、上述した第３の酸化物４８ａ、４８ｂは、ｐ型ＭＩＳ形成領域Ｂａ、Ｂｂを挟むように対向する左右、または上下のトレンチ側壁にそれぞれ形成しても構わない。
【００８５】
また、上述した第３の実施の形態のように、ｎ型ＭＩＳ形成領域Ａａ、Ｂｂにも、トレンチ４７ａの上端部の側壁からｎ型ＭＩＳ形成領域Ａａ、Ａｂの内部の所定部分にかけて酸化物を形成し、ｎ型ＭＩＳ形成領域Ａａ、Ａｂに引っ張り応力を生じさせるようにしても構わない。
【００８６】
次に、本発明の半導体集積回路装置の製造方法に係わる実施の形態について、図面を参照しながら説明する。
【００８７】
（第５の実施の形態）
図１２乃至図２０は、上述の第１の実施の形態に係わる半導体集積回路装置の製造方法を工程順に示す断面図である。各図は、図１のｎ型およびｐ型ＭＩＳ形成領域とその領域間の絶縁分離領域部分を示している。
【００８８】
図１２に示すように、シリコン基板５１の表面に、例えば、パッド酸化膜５２を厚さ６ｎｍ、パッド窒化膜５３を厚さ１００ｎｍおよびパッドＴＥＯＳ膜５４を厚さ５０ｎｍに順次堆積する。そして、レジスト等をマスクにして、フォトリソグラフィー技術により素子分離パターンを形成し、例えば、幅４５０ｎｍ、深さ３００ｎｍのトレンチ５５をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により形成する。
【００８９】
次に、図１３に示すように、例えば、プラズマＣＶＤ法により窒化膜を厚さ１００ｎｍに堆積させ、ＲＩＥ法でシリコン基板５１表面およびトレンチ５５の底面部に堆積した窒化膜を除去して、トレンチ５５の側壁に選択酸化のマスクとなる第１の窒化膜５６ａ、５６ｂを形成する。
【００９０】
次に、図１４に示すように、トレンチ５５の上端部の第１の窒化膜５６ａ、５６ｂ部分を、例えば、ＲＩＥ法でエッチングして除去し、シリコン基板５１の一部を露出させ、シリコン基板露出部５７を形成する。このシリコン基板露出部５７の露出量は、トレンチ５５の深さの１／１０から１／２程度が適当であり、１／６程度がより好ましい。
【００９１】
次に、図１５に示すように、ｎ型ＭＩＳ形成領域Ａ側のトレンチ側壁の第１の窒化膜５６ｂをレジストマクス５８で保護し、ｐ型ＭＩＳ形成領域Ｂ側のトレンチ側壁の第１の窒化膜５６ａを、例えば、熱リン酸でエッチングして除去する。
【００９２】
次に、図１６に示すように、レジストマスク５８をアッシャーなどで除去して、プラズマＣＶＤ法により第２の窒化膜５９を厚さ１０ｎｍに堆積する。そして、ｐ型ＭＩＳ形成領域Ｂ側のトレンチ側壁の第２の窒化膜５９をレジストマクス（図示せず）で保護し、ｎ型ＭＩＳ形成領域Ａ側のトレンチ側壁の第２の窒化膜（図示せず）を、例えば、熱リン酸で１０ｎｍエッチングし、シリコン基板露出部５７を再度露出させる。
【００９３】
次に、図１７に示すように、シリコン基板露出部５７とシリコン基板５１が露出したトレンチ５５の底面部を、第１の窒化膜５６ｂおよび第２の窒化膜５９をマスクとして、例えば、１０００℃で１００ｎｍ酸化される条件でドライ酸化する。
【００９４】
これにより、シリコン基板露出部５７からトレンチ５５側壁と直交方向におけるｎ型ＭＩＳ形成領域Ａの内部にかけて第１の酸化物６０ｂが形成され、またトレンチ５５の底面部からトレンチ５５側壁と直交方向におけるｐ型ＭＩＳ形成領域１４の内部にかけて第２の酸化物６０ａが形成される。
【００９５】
この第１の酸化物６０ｂおよび第２の酸化物６０ａは、シリコンと酸素が結合して体積が膨張した酸化物からなり、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂの凡そ６０ｎｍの領域にかけて形成される。
【００９６】
次に、図１８に示すように、第２の窒化膜５９とパッド窒化膜５３の一部を、例えば、熱リン酸で１０ｎｍエッチングして除去し、更に、ｐ型ＭＩＳ形成領域Ａ側のトレンチ側壁をレジスト等のマクス（図示せず）を形成して保護し、ｎ型ＭＩＳ形成領域Ａ側のトレンチ側壁の第１の窒化膜５６ｂを、例えば、熱リン酸で１００ｎｍエッチングして除去する。
【００９７】
その後、例えばプラズマＣＶＤ法により、絶縁分離膜６１、例えば高密度無添加ケイ酸塩ガラスＨＤＰＵＳＧ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ Ｕｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を厚さ５００ｎｍに堆積し、トレンチ５５を埋め込む。
【００９８】
次に、図１９に示すように、パッド窒化膜５３をストッパーとして化学的機械的研磨（ＣＭＰ）法により絶縁分離膜６１、パッドＴＥＯＳ膜５４を研磨した後、パッド窒化膜５３の一部を研磨してシリコン基板５１表面を平坦化してトレンチによる素子分離工程が完成する。
【００９９】
次に、図２０に示すように、パッド窒化膜５３を熱リン酸によりエッチングして除去し、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域１Ｂが完成する。
【０１００】
最後に、図１に示すように、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂに所望のゲート酸化膜２０、ゲート電極２１、ソース領域２２、ドレイン領域２３をそれぞれ形成して、ｎ型ＭＩＳＦＥＴ１３およびｐ型ＭＩＳＦＥＴ１４を有するＣＭＯＳ回路からなる半導体集積回路装置が完成する。
【０１０１】
以上説明したように、第５実施の形態に係わる半導体集積回路装置の製造方法によれば、ｎ型ＭＩＳ形成領域Ａを取り囲むトレンチ５５の上端部の側壁からｎ型ＭＩＳ形成領域Ａの内部の所定部分にかけて第１の酸化物６０ｂが形成され、ｐ型ＭＩＳ形成領域Ｂを取り囲むトレンチ５５の下端部の側壁からｐ型ＭＩＳ形成領域Ｂの内部の所定部分にかけて第２の酸化物６０ａが形成される。
【０１０２】
これによって、ｎ型ＭＩＳ形成領域Ａに引っ張り応力が生じ、またｐ型ＭＩＳ形成領域Ｂに圧縮応力が生じる。そして、ｎ型ＭＩＳＦＥＴ１３では電子の移動度がバルクシリコンにおける移動度より向上し、ｐ型ＭＩＳＦＥＴ１４ではホールの移動度がバルクシリコンにおける移動度より向上する。
【０１０３】
従って、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの相互コンダクタンス（ｇｍ）が向上して電流駆動能力が向上するので、ＣＭＯＳ回路の電流駆動能力が向上する。
【０１０４】
（第６の実施の形態）
図２１乃至図２６は、上述の第２の実施の形態に係わる半導体集積回路装置の製造方法を工程順に示す断面図である。各図は、図５のｎ型およびｐ型ＭＩＳ形成領域とその領域間の絶縁分離領域部分を示している。なお、本実施の形態において、上記第５の実施の形態と同一の構成部分には同一符号を付して、その説明を省略する。
【０１０５】
図２１および図２６に示すように、本実施の形態が第５の実施の形態と異なる点は、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂに、ともに第１の酸化物を同時に形成するようにしたことである。
【０１０６】
まず、図２１に示すように、第５の実施の形態に係わる図１２乃至図１４と同様の工程により、トレンチ５５の上端部の側壁にシリコン露出部５７を形成するように第１の窒化膜５６ａ、５６ｂを設ける。
【０１０７】
次に、図２２に示すように、シリコン露出部５７を、例えば、１０００℃でシリコンが１００ｎｍ酸化する条件でドライ酸化し、ｎ型ＭＩＳ形成領域Ａとｐ型ＭＩＳ形成領域Ｂに、第１の酸化物６０ｂ、６０ｃを形成する。
【０１０８】
この第１の酸化物６０ｂ、６０ｃは、シリコンと酸素が結合して体積が膨張した酸化物からなり、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂの凡そ６０ｎｍの領域にかけて形成される。
【０１０９】
このとき、トレンチ５５の底面部にも第４の酸化物６０ｄが形成される。この第４の酸化物６０ｄは本発明の効果には直接影響しないが、予めトレンチ５５の底面部にマクスとなる窒化膜を形成して、酸化されないようにしても構わない。
【０１１０】
即ち、この第４の酸化物６０ｄはトレンチ５５の底面部の側壁まで達しておらず、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂを押し上げようとする力は働かない。そのため、この第４の酸化物６０ｄはｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂに圧縮応力を与えない。
【０１１１】
次に、図２３に示すように、パッド窒化膜５３の一部と第１の窒化膜５６ａ、５６ｂを、例えば、熱リン酸でエッチングして除去する。
【０１１２】
次に、図２４に示すように、例えばプラズマＣＶＤ法により、絶縁分離膜６１、例えば高密度無添加ケイ酸塩ガラスＨＤＰＵＳＧ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ Ｕｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を厚さ５００ｎｍに堆積し、トレンチ５５を埋め込む。
【０１１３】
次に、図２５に示すように、パッド窒化膜５３をストッパーとして化学的機械的研磨（ＣＭＰ）法により、シリコン基板５１表面を平坦化して素子分離工程が完成する。
【０１１４】
次に、図２６に示すように、パッド窒化膜５３を熱リン酸によりエッチングして剥離し、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂが完成する。
【０１１５】
最後に、図５に示すように、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂに所望のゲート酸化膜２０、ゲート電極２１、ソース領域２２、ドレイン領域２３をそれぞれ形成して、ｎ型ＭＩＳＦＥＴ１３およびｐ型ＭＩＳＦＥＴ１４を有するＣＭＯＳ回路からなる半導体集積回路装置が完成する。
【０１１６】
以上説明したように、第６の実施の形態に係わる半導体集積回路装置の製造方法によれば、ｎ型ＭＩＳ形成領域Ａを取り囲むトレンチ５５の上端部の側壁部分からｎ型ＭＩＳ形成領域Ａの内部の所定部分にかけて第１の酸化物６０ｂが形成され、同様に、ｐ型ＭＩＳ形成領域Ｂを取り囲むトレンチ５５の上端部の側壁部分からｐ型ＭＩＳ形成領域Ｂの内部の所定部分にかけて第１の酸化物６０ｃが形成さる。
【０１１７】
これにより、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂがともに引っ張り応力が生じている。そして、ｎ型ＭＩＳＦＥＴ１３では電子の移動度がバルクシリコンにおける移動度より向上し、ｐ型ＭＩＳＦＥＴ１４ではホールの移動度がバルクシリコンにおける移動度より向上する。
【０１１８】
従って、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの相互コンダクタンス（ｇｍ）が向上して電流駆動能力が向上するので、ＣＭＯＳ回路の電流駆動能力が向上する。
【０１１９】
（第７の実施の形態）
図２７乃至図３０は、上述の第３の実施の形態に係わる半導体集積回路装置の製造方法を工程順に示す断面図である。各図は、図７のｎ型およびｐ型ＭＩＳ形成領域とその領域間の絶縁分離領域部分を示している。
【０１２０】
図２７に示すように、本実施の形態はＳＯＩ基板７１を用いて半導体集積回路装置を製造する方法の例である。
【０１２１】
このＳＯＩ基板７１としては、ベース基板７２、埋め込み酸化膜７３、半導体層７４からなり、酸化膜を介して２枚のシリコン基板をボンディングしてなる基板や、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔａｔｉｏｎ ｏｆ ＯＸｙｇｅｎ）基板等が使用できる。
【０１２２】
まず、シリコンからなる半導体層７４を所定の厚さ、例えば、熱酸化とフッ化アンモニウム（ＮＨ４Ｆ）によるステップエッチングにより１６０ｎｍの厚さに調整する。なお、この半導体層７４は、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂを有する。
【０１２３】
次に、半導体層７４の表面に、例えば、パッド酸化膜７５を厚さ６ｎｍ、パッド窒化膜７６を厚さ１００ｎｍおよびパッドＴＥＯＳ膜７７を厚さ５０ｎｍに形成する。
【０１２４】
そして、レジストをマスクにして、フォトリソグラフィー技術により素子分離パターンを形成し、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂの各領域を取り囲むように、例えば、幅２００ｎｍ、深さ１６０ｎｍのトレンチ７８をＲＩＥ法により形成する。
【０１２５】
次に、例えば、プラズマＣＶＤ法により窒化膜を厚さ１０ｎｍに堆積させる。続いて、ＲＩＥ法により、ＳＯＩ基板７１の表面に堆積した窒化膜を除去して、トレンチ７８の側壁および底面に選択酸化のマスクとなる第３の窒化膜７９を形成する。
【０１２６】
次に、第３窒化膜７９のトレンチ７８の上端部の側壁部分を、例えば、ＲＩＥ法でエッチングして除去し、半導体層７４の一部を露出させ、半導体層露出部８０を形成する。この半導体層露出部８０の露出量は、トレンチ７８の深さの１／１０から１／２程度が適当であり、１／６程度がより好ましい。
【０１２７】
次に、図２８に示すように、半導体層露出部８０を、例えば、１０００℃でシリコンが１００ｎｍ酸化する条件でドライ酸化し、ｎ型ＭＩＳ形成領域Ａとｐ型ＭＩＳ形成領域Ｂに、第１の酸化物８１ａ、８１ｂを形成する。
【０１２８】
この第１の酸化物８１ａ、８１ｂは、シリコンと酸素が結合して体積が膨張した酸化物からなり、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂの凡そ６０ｎｍの領域にかけて形成される。
【０１２９】
次に、図２９に示すように、パッド窒化膜７６の一部と第３の窒化膜７９の全部を、例えば、熱リン酸でエッチングして剥離し、例えばプラズマＣＶＤ法により、絶縁分離膜８２、例えば高密度無添加ケイ酸塩ガラスＨＤＰＵＳＧ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ Ｕｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を厚さ５００ｎｍ堆積し、トレンチ７８を埋め込む。
【０１３０】
次に、図３０に示すように、パッド窒化膜７６をストッパーとして化学的機械的研磨（ＣＭＰ）法によりＳＯＩ基板７１表面を平坦化して素子分離工程が完成する。
【０１３１】
続いて、パッド窒化膜７６を熱リン酸によりエッチングして除去し、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂが完成する。
【０１３２】
最後に、図７に示すようにｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂに所望のゲート酸化膜４１、ゲート電極４２、ソース領域４３、ドレイン領域４４をそれぞれ形成して、複数のｎ型ＭＩＳＦＥＴ３３および複数のｐ型ＭＩＳＦＥＴ３４を有するＣＭＯＳ回路からなる半導体集積回路装置が完成する。
【０１３３】
以上説明したように、第７の実施の形態に係わる半導体集積回路装置の製造方法によれば、ｎ型ＭＩＳ形成領域Ａを取り囲むトレンチ７８の上端部の側壁部分からｎ型ＭＩＳ形成領域Ａの内部の所定部分にかけて第１の酸化物８１ａが形成され、同様に、ｐ型ＭＩＳ形成領域Ｂを取り囲むトレンチ７８の上端部の側壁部分からｐ型ＭＩＳ形成領域Ｂの内部の所定部分にかけて第１の酸化物８１ｂが形成される。
【０１３４】
これにより、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ形成領域Ｂにともに引っ張り応力が生じる。そして、ｎ型ＭＩＳＦＥＴ３３では電子の移動度がバルクシリコンにおける移動度より向上し、ｐ型ＭＩＳＦＥＴ３４ではホールの移動度がバルクシリコンにおける移動度より向上する。
【０１３５】
従って、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの相互コンダクタンス（ｇｍ）が向上して電流駆動能力が向上するので、ＣＭＯＳ回路の電流駆動能力が向上する。
【０１３６】
（第８の実施の形態）
図３１乃至図３５は、上述の第４の実施の形態に係わる半導体集積回路装置の製造方法を工程順に示す断面図である。各図は、図９のｎ型およびｐ型ＭＩＳ形成領域とその領域完の絶縁分離領域部分を示している。
【０１３７】
本実施の形態において、上記第７の実施の形態と同一の構成部分には同一符号を付して、その説明を省略する。
【０１３８】
図３１および図３５に示すように、本実施の形態が第７の実施の形態と異なる点は、ｎ型ＭＩＳ形成領域Ａおよびｐ型ＭＩＳ領域Ｂにそれぞれ複数のｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴが形成された半導体集積回路装置において、ｐ型ＭＩＳ形成領域Ｂａ、Ｂｂにのみ、第３の酸化物４８ａ、４８ｂを形成することにある。
【０１３９】
まず、図３１に示すように、まず、シリコンからなる半導体層７４を所定の厚さ、例えば、熱酸化とフッ化アンモニウム（ＮＨ４Ｆ）によるステップエッチングにより１６０ｎｍの厚さに調整する。
【０１４０】
次に、半導体層７４の表面に、例えば、パッド酸化膜７５を厚さ６ｎｍ、パッド窒化膜７６を厚さ１００ｎｍおよびパッドＴＥＯＳ膜７７を厚さ５０ｎｍに形成する。
【０１４１】
そして、レジストをマスクにして、フォトリソグラフィー技術により素子分離パターンを形成し、ｎ型ＭＩＳ形成領域Ａａ、Ａｂおよびｐ型ＭＩＳ形成領域Ｂａ、Ｂｂの各領域を取り囲むように、例えば、幅２００ｎｍ、深さ１６０ｎｍのトレンチ７８をＲＩＥ法により形成する。
【０１４２】
次に、図３２に示すように、例えば、プラズマＣＶＤ法により窒化膜を厚さ１０ｎｍに堆積させる。続いて、ＲＩＥ法により、ｐ型ＭＩＳ形成領域Ｂａ、Ｂｂに、ＳＯＩ基板表面およびトレンチ７８の底面部に堆積した窒化膜を除去して、トレンチ７８の側壁に選択酸化のマスクとなる第４の窒化膜８５ａ、８５ｂを形成する。
【０１４３】
一方、ｎ型ＭＩＳ形成領域形成領域Ａａ、Ａｂの窒化膜は、予めレジスト、酸化膜等のマスク（図示せず）で保護しておく。
【０１４４】
次に、図３３に示すように、例えば１０００℃でシリコンが１００ｎｍ酸化する条件でドライ酸化すると埋め込み酸化膜７３を介して酸素が半導体層７４に浸入し、半導体層７４のシリコンが酸化されてｐ型ＭＩＳ形成領域Ｂａ、Ｂｂのトレンチ７８下端部の側壁部分に第３の酸化物８６ａ、８６ｂが形成される。
【０１４５】
この第３の酸化物８６ａ、８６ｂは、シリコンと酸素が結合して体積が膨張した酸化物からなり、ｐ型ＭＩＳ形成領域３４ａ、３４ｂの凡そ６０ｎｍの領域にかけて形成される。
【０１４６】
次に、図３４に示すように、パッド窒化膜７６の一部と第４の窒化膜８５ａ、８５ｂの全部を、例えば、熱リン酸でエッチングして剥離し、例えばプラズマＣＶＤ法により、分離絶縁膜８７、例えば高密度無添加ケイ酸塩ガラスＨＤＰＵＳＧ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ Ｕｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を厚さ５００ｎｍ堆積し、トレンチ７８を埋め込む。
【０１４７】
次に、図３５示すように、パッド窒化膜７６をストッパーとして化学的機械的研磨（ＣＭＰ）法によりＳＯＩ基板７１表面を平坦化して素子分離工程が完成する。
【０１４８】
続いて、パッド窒化膜７６を熱リン酸によりエッチングして除去し、ｎ型ＭＩＳ形成領域Ａａ、Ａｂおよびｐ型ＭＩＳ形成領域Ｂａ、Ｂｂが完成する。
【０１４９】
最後に、図９に示すようにｎ型ＭＩＳ形成領域Ａａ、Ａｂおよびｐ型ＭＩＳ形成領域Ｂａ、Ｂｂに所望のゲート酸化膜４１、ゲート電極４２、ソース領域４３、ドレイン領域４４をそれぞれ形成して、ｎ型ＭＩＳＦＥＴ３３ａ、３３ｂおよびｐ型ＭＩＳＦＥＴ３４ａ、３４ｂを有するＣＭＯＳ回路からなる半導体集積回路装置が完成する。
【０１５０】
以上説明したように、第８の実施の形態に係わる半導体集積回路装置の製造方法によれば、ｐ型ＭＩＳ形成領域Ｂａ、Ｂｂを取り囲むトレンチ７８の下端部の側壁部分からｐ型ＭＩＳ形成領域Ｂａ、Ｂｂの内部の所定部分にかけて第４の酸化物８６ａ、８６ｂが形成される。
【０１５１】
これによって、複数のｐ型ＭＩＳＦＥＴ３４ａ、３４ｂにともに圧縮応力を生じ、ホールの移動度がバルクシリコンにおける移動度より向上する。
【０１５２】
従って、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの相互コンダクタンス（ｇｍ）が向上して電流駆動能力が向上するので、ＣＭＯＳ回路の電流駆動能力が向上する。
【０１５３】
上述の実施の形態において、基板としてシリコン基板を用いた場合について説明したが、本発明はこれに限定されるものではなく、シリコン基板にエピタキシャル成長されたＳｉＧｅ（Ｃ）基板でも構わない。
【０１５４】
また、ＳＯＩ基板に替えて、ＳＧＯＩ基板（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）やＳＯＳ基板（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）にも適用しても構わない。
【０１５５】
更に、素子分離法としてＳＴＩ法を用いる場合について説明したが、トレンチに絶縁膜を埋め込む前に素子形成領域に素子を形成するメサ型素子分離法に適用しても構わない。
【０１５６】
要するに、本発明の主旨を逸脱しない範囲で、その他種々変形して実施することができる。
【０１５７】
【発明の効果】
以上説明したように、本発明の半導体集積回路装置およびその製造方法によれば、電流駆動力能力が高く、且つ集積度の高い半導体集積回路装置が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる半導体集積回路装置の要部を示す断面図。
【図２】本発明の第１の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の位置関係を示す図。
【図３】本発明の第１の実施の形態に係わる半導体集積回路装置の２次元シミュレータによるトレンチ近傍の応力分布を示す図。
【図４】本発明の第１の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の別の位置関係を示す図。
【図５】本発明の第２の実施の形態に係わる半導体集積回路装置の要部を示す断面図。
【図６】本発明の第２の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の位置関係を示す図。
【図７】本発明の第３の実施の形態に係わる半導体集積回路装置の要部を示す断面図。
【図８】本発明の第３の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の位置関係を示す図。
【図９】本発明の第４の実施の形態に係わる半導体集積回路装置の要部を示す断面図。
【図１０】本発明の第４の実施の形態に係わる半導体集積回路装置のトレンチと酸化物の位置関係を示す図。
【図１１】本発明の第４の実施の形態に係わる半導体集積回路装置の２次元シミュレータによるトレンチ近傍の応力分布を示す図。
【図１２】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図１３】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図１４】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図１５】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図１６】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図１７】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図１８】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図１９】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２０】本発明の第５の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２１】本発明の第６の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２２】本発明の第６の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２３】本発明の第６の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２４】本発明の第６の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２５】本発明の第６の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２６】本発明の第６の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２７】本発明の第７の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２８】本発明の第７の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図２９】本発明の第７の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図３０】本発明の第７の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図３１】本発明の第８の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図３２】本発明の第８の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図３３】本発明の第８の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図３４】本発明の第８の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図３５】本発明の第８の実施の形態に係わる半導体集積回路装置の製造工程を示す断面図。
【図３６】トレンチによる素子分離を示す断面図。
【図３７】２次元シミュレータによるトレンチ近傍の応力分布を示す図。
【図３８】従来の半導体集積回路装置の要部を示す断面図。
【符号の説明】
１１、３１ 半導体集積回路装置
１２、５１ シリコン基板
１３、１３ａ、１３ｂ、３３、３３ａ、３３ｂ、１１５ ｎ型ＭＩＳＦＥＴ
１４、１４ａ、１４ｂ、３４、３４ａ、３４ｂ、１１７ ｐ型ＭＩＳＦＥＴ
１５、３５、３５ａ、３５ｂ、５５、７８ トレンチ
１５ａ、１５ｂ、３５ａ、３５ｂ、４７ｃ、４７ｄ トレンチ側壁
１６、３６、３６ａ、３６ｂ、６１、８２、８７ 絶縁分離膜
１７、２５、４０ａ、４０ｂ、６０ｂ、６０ｃ、８１ａ、８１ｂ 第１の酸化物
１８、６０ａ 第２の酸化物
１９、４５、５２、７５ パッド酸化膜
２０、４１、１１９ ゲート酸化膜
２１、４２、１２０ ゲート電極
２２、４３、１２１ ソース領域
２３、４４、１２２ ドレイン領域
２６、６０ｄ 第４の酸化物
３２、７１、１１４ ＳＯＩ基板
３７、７２、１１１ ベース基板
３８、７３、１１２ 埋め込み酸化膜
３９、７４、１１３ 半導体層
４５、５２、７５ パッド酸化膜
４８ａ、４８ｂ、８６ａ、８６ｂ 第３の酸化物
５３、７６ パッド窒化膜
５４、７７ パッドＴＥＯＳ膜
５６ａ、５６ｂ 第１の窒化膜
５７ シリコン基板露出部
５８ レジストマクス
５９ 第２の窒化膜
７９ 第３の窒化膜
８０ 半導体層露出部
８５ａ、８５ｂ 第４の窒化膜
１１６ 第１フィールド酸化膜
１１８ 第２フィールド酸化膜
Ａ、Ａａ、Ａｂ ｎ型ＭＩＳ形成領域
Ｂ、Ｂａ、Ｂｂ ｐ型ＭＩＳ形成領域
Claims (18)
- ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域が互いに離間形成された半導体基板と、
この各ＭＩＳ形成領域を取り囲むトレンチおよびこのトレンチ内に埋め込まれた絶縁分離膜を有する素子分離領域と、
前記ｎ型ＭＩＳ形成領域に形成されたｎ型ＭＩＳＦＥＴと、
前記ｐ型ＭＩＳ形成領域に形成されたｐ型ＭＩＳＦＥＴと、
前記ｎ型ＭＩＳ形成領域を取り囲むトレンチ上端部の側壁からこのｎ型ＭＩＳ形成領域の内部にかけて形成された第１の酸化物と、
前記ｐ型ＭＩＳ形成領域を取り囲むトレンチ下端部の側壁からこのｐ型ＭＩＳ形成領域の内部にかけて形成された第２の酸化物と、
を具備し、
前記ｎ型ＭＩＳ形成領域は、前記第１の酸化物により引っ張り応力が与えられ、かつ前記ｐ型ＭＩＳ形成領域は、前記第２の酸化物により圧縮応力が与えられていることを特徴とする半導体集積回路装置。 - 前記第１の酸化物は、前記ｎ型ＭＩＳ形成領域に引っ張り応力を与えるように、このｎ型ＭＩＳ形成領域のトレンチの上端部の側壁からこのトレンチ側壁と直交方向におけるこのｎ型ＭＩＳ形成領域内部にかけて形成され、前記第２の酸化物は、前記ｐ型ＭＩＳ形成領域に圧縮応力を与えるように、このｐ型ＭＩＳ形成領域のトレンチの下端部の側壁からこのトレンチ側壁と直交方向におけるこのｐ型ＭＩＳ形成領域内部にかけて形成されていることを特徴とする請求項１記載の半導体集積回路装置。
- ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域が互いに離間形成された半導体基板と、
この各ＭＩＳ形成領域を取り囲むトレンチおよびこのトレンチ内に埋め込まれた絶縁分離膜を有する絶縁分離領域と、
前記ｎ型ＭＩＳ形成領域に形成されたｎ型ＭＩＳＦＥＴと、
前記ｐ型ＭＩＳ形成領域に形成されたｐ型ＭＩＳＦＥＴと、
前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域の各領域を取り囲むトレンチの上端部の側壁から各ＭＩＳ形成領域内部にかけてそれぞれ形成された第１の酸化物と、
を具備し、
前記ｎ型ＭＩＳ形成領域および前記ｐ型ＭＩＳ形成領域は、ともに前記第１の酸化物により引っ張り応力が与えられていることを特徴とする半導体集積回路装置。 - ベース基体上に絶縁膜を介して形成され、かつ互いに離間形成されたｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域を有する半導体基板と、
この各ＭＩＳ形成領域を取り囲むトレンチおよびこのトレンチ内に埋め込まれた絶縁分離膜を有する絶縁分離領域と、
前記ｎ型ＭＩＳ形成領域に形成されたｎ型ＭＩＳＦＥＴと、
前記ｐ型ＭＩＳ形成領域に形成されたｐ型ＭＩＳＦＥＴと、
前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域を取り囲むトレンチの上端部の側壁から各ＭＩＳ形成領域内部にかけてそれぞれ形成された第１の酸化物と、
を具備し、
前記ｎ型ＭＩＳ形成領域および前記ｐ型ＭＩＳ形成領域は、ともに前記第１の酸化物により引っ張り応力が与えられていることを特徴とする半導体集積回路装置。 - 前記第１の酸化物は、前記ｎ型ＭＩＳ形成領域および前記ｐ型ＭＩＳ形成領域に引っ張り応力を与えるように、このｎ型ＭＩＳ形成領域および前記ｐ型ＭＩＳ形成領域のトレンチの上端部の側壁からこのトレンチ側壁と直交方向における各ＭＩＳ形成領域内部にかけてそれぞれ形成されていることを特徴とする請求項３または請求項４記載の半導体集積回路装置。
- ベース基体上に絶縁膜を介して形成され、かつ互いに離間形成された複数のｎ型ＭＩＳ形成領域および複数のｐ型ＭＩＳ形成領域を有する半導体基板と、
この各ＭＩＳ形成領域を取り囲むトレンチおよびこのトレンチ内に埋め込まれた絶縁分離膜を有する絶縁分離領域と、
前記複数のｎ型ＭＩＳ形成領域にそれぞれ形成された複数のｎ型ＭＩＳＦＥＴと、
前記複数のｐ型ＭＩＳ形成領域にそれぞれ形成された複数のｐ型ＭＩＳＦＥＴと、
前記複数のｐ型ＭＩＳ形成領域を取囲む各トレンチの下端部の側壁からこのｐ型ＭＩＳ形成領域内部にかけてそれぞれ形成された複数の第３の酸化物と、
を具備し、
前記複数のｐ型ＭＩＳ形成領域は、ともに各第３の酸化物により圧縮応力が与えられていることを特徴とする半導体集積回路装置。 - 前記第３の化合物は、各ｐ型ＭＩＳ形成領域に圧縮応力を与えるように、このｐ型ＭＩＳ形成領域のトレンチの下端部の側壁からこのトレンチ側壁と直交方向における各ｐ型ＭＩＳ形成領域内部にかけて形成されていることを特徴とする請求項６記載の半導体集積回路装置。
- 前記第１乃至第３の酸化物は、前記ＭＩＳ形成領域のシリコンが酸素と結合して体積が膨張した酸化物であることを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体集積回路装置。
- 前記第１乃至第３の酸化物は、前記トレンチ全周にわたって形成されていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体集積回路装置。
- 前記第１乃至第３の酸化物は、前記トレンチ全周の内の一部領域に形成されていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体集積回路装置。
- 半導体基板のｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域を電気的に分離するためのトレンチを形成する工程と、
前記ｎ型ＭＩＳ形成領域に引っ張り応力を生じさせるように、このｎ型ＭＩＳ形成領域を取囲むトレンチの上端部の側壁からこのｎ型ＭＩＳ形成領域内部にかけて第１の酸化物を選択的に形成する工程と、
前記ｐ型ＭＩＳ形成領域に圧縮応力を生じさせるように、このｐ型ＭＩＳ形成領域を取囲むトレンチの下端部の側壁からこのｐ型ＭＩＳ形成領域内部にかけて第２の酸化物を選択的に形成する工程と、
前記トレンチ内部に絶縁分離膜を埋め込む工程と、
前記ｎ型ＭＩＳ形成領域および前記ｐ型ＭＩＳ形成領域に、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴをそれぞれ形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 半導体基板のｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域を電気的に分離するためのトレンチを形成する工程と、
前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域に引っ張り応力を生じせしめるように、この各ＭＩＳ形成領域を取囲むトレンチの上端部の側壁から各ＭＩＳ形成領域内部にかけて第１の酸化物をそれぞれ選択的に形成する工程と、
前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域にｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴをそれぞれ形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - ベース基体上に絶縁膜を介してｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域が形成された半導体基板に、このｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域を電気的に分離するためのトレンチを形成する工程と、
前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域に引っ張り応力を生じさせるように、この各ＭＩＳ形成領域を取囲むトレンチの上端部の側壁から各ＭＩＳ形成領域内部にかけて第１の酸化物をそれぞれ選択的に形成する工程と、
前記トレンチ内部に絶縁分離膜を埋め込む工程と、
前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域にｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴをそれぞれ形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - ベース基体上に絶縁膜を介して複数のｎ型ＭＩＳ形成領域と複数のｐ型ＭＩＳ形成領域が形成された半導体基板に、この複数のＭＩＳ形成領域をそれぞれ電気的に分離するためのトレンチを形成する工程と、
前記複数のｐ型ＭＩＳ形成領域に圧縮応力を生じさせるために、各ｐ型ＭＩＳ形成領域を取囲むトレンチの下端部の側壁から各ｐ型ＭＩＳ形成領域内部にかけて第３の酸化物をそれぞれ選択的に形成する工程と、
前記トレンチ内部に絶縁分離膜を埋め込む工程と、
前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域にｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴをそれぞれ形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 前記第１の酸化物を形成する工程は、前記ｎ型ＭＩＳ形成領域またはｐ型ＭＩＳ形成領域を取囲むトレンチ側壁に第１の保護膜を形成し、このトレンチ側壁の上端部の第１の保護膜をエッチングにより除去して、このトレンチの上端部の側壁を露出させる工程と、
前記第１の保護膜をマスクとして、前記トレンチの上端部の側壁からこのトレンチ側壁と直交方向における前記ｎ型ＭＩＳ形成領域またはｐ型ＭＩＳ形成領域内部にかけてこのＭＩＳ形成領域の半導体を熱酸化する工程と、
を有することを特徴とする請求項１１乃至１３のいずれか１項に記載の半導体集積回路装置の製造方法。 - 前記第１の保護膜は、前記ｎ型ＭＩＳ形成領域およびｐ型ＭＩＳ形成領域を取囲むトレンチの側壁および底面に形成した後、このトレンチ側壁の上端部の保護膜をエッチングにより除去して、このトレンチの上端部の側壁のを露出させるように形成することを特徴とする請求項１５記載の半導体集積回路装置の製造方法。
- 前記第２の酸化物を形成する工程は、前記ｐ型ＭＩＳ形成領域を取囲むトレンチ内壁に第２の保護膜を形成し、このトレンチ底部の第２の保護膜をエッチングにより除去して、このトレンチ底部を露出させる工程と、
この第２の保護膜をマスクとして、前記ｐ型ＭＩＳ形成領域のトレンチの下端部の側壁からこのトレンチ側壁と直交方向におけるこのｐ型ＭＩＳ形成領域内部にかけてこのＭＩＳ形成領域の半導体を熱酸化する工程と、
を有することを特徴とする請求項１１記載の半導体集積回路装置の製造方法。 - 前記第３の酸化物を形成する工程は、各ｐ型ＭＩＳ形成領域を取囲むトレンチ内壁に第２の保護膜を形成し、このトレンチ底部の第２の保護膜をエッチングにより除去して、このトレンチ底部を露出させる工程と、
この第２の保護膜をマスクとして、各ｐ型ＭＩＳ形成領域のトレンチの下端部の側壁からこのトレンチ側壁と直交方向におけるこのｐ型ＭＩＳ形成領域内部にかけてこのＭＩＳ形成領域の半導体を熱酸化する工程と、
を有することを特徴とする請求項１４記載の半導体集積回路装置の製造方法。
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