JP4745620B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP4745620B2 JP4745620B2 JP2004124867A JP2004124867A JP4745620B2 JP 4745620 B2 JP4745620 B2 JP 4745620B2 JP 2004124867 A JP2004124867 A JP 2004124867A JP 2004124867 A JP2004124867 A JP 2004124867A JP 4745620 B2 JP4745620 B2 JP 4745620B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- type mos
- groove
- semiconductor device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
2、101;シリコン基板
3、103;BOX層
4、104;SOI層
4a、34a、141a;pウエル
4b、34b、141b;nウエル
5、35;p型拡散層
6、36;n型拡散層
7、37、116;ゲート絶縁膜
8、38、51、114、131、133、144;ゲート電極
9、39、115、145;サイドウォール
10、40;pチャネルMOSFET
11、41;nチャネルMOSFET
12、13、22、23、42、43、107、107a、107b;溝
14、24、44、113;バーズビーク(酸化物層)
15、19a、29a、105;シリコン酸化膜
16、106、146;シリコン窒化膜
18、28;フォトレジスト
18a、28a;開口部
19、29、49、50、112、143;STI領域
43b;第3の溝
52a、52b、130a、130b、132a、132b、142;拡散層
Claims (11)
- 半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された半導体層と、前記半導体層に形成されたp型MOSトランジスタと、前記p型MOSトランジスタに隣接して前記半導体層に形成されたn型MOSトランジスタと、前記p型MOSトランジスタと前記n型MOSトランジスタとの間に形成され、前記p型MOSトランジスタと前記n型MOSトランジスタとを相互に電気的に分離する第1の素子分離膜と、を有する半導体装置において、前記第1の素子分離膜には、前記n型MOSトランジスタ寄りで前記p型MOSトランジスタから離れた位置に前記絶縁膜に到達しない深さの第1の溝が形成され、前記p型MOSトランジスタ寄りで前記n型MOSトランジスタから離れた位置に前記絶縁膜に到達する深さの第2の溝が形成され、前記第1の溝及び第2の溝に絶縁物が埋設され、前記第2の溝近傍の前記p型MOSトランジスタが形成された前記半導体層と前記絶縁膜との間の一部には前記p型MOSトランジスタの中心にむけて延びる酸化物層が形成されていることを特徴とする半導体装置。
- 前記第2の溝は、前記第1の溝と比べて、幅が狭く形成されたことを特徴とする請求項1に記載の半導体装置。
- 前記酸化物層は、前記第2の溝近傍の前記p型MOSトランジスタが形成された前記半導体層の側面から前記p型MOSトランジスタの中心にむけて延びるに従い厚さが薄くなり、先端が尖った形状であることを特徴とする請求項1又は2に記載の半導体装置。
- 前記第1の溝及び前記第2の溝は、前記第1の素子分離膜における前記p型MOSトランジスタまたは前記n型MOSトランジスタのソースドレインが対向するチャネル方向と直交する方向に形成されていることを特徴とする請求項1乃至3の何れか1項に記載の半導体装置。
- 前記p型MOSトランジスタまたは前記n型MOSトランジスタが形成された半導体層と、前記p型MOSトランジスタ及び前記n型MOSトランジスタの何れも形成されていない半導体層との間に、隣り合う素子同士を電気的に分離する第2の素子分離膜を有し、前記第2の素子分離膜には、前記絶縁膜に到達する深さの第3の溝が形成されていることを特徴とする請求項1乃至4の何れか1項に記載の半導体装置。
- 前記半導体基板がシリコンにより形成されていることを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
- 前記半導体層がシリコンにより形成されていることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
- 半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に半導体層を形成する工程と、前記半導体層におけるp型MOSトランジスタが形成される部分とn型MOSトランジスタが形成される部分との間に前記p型MOSトランジスタと前記n型MOSトランジスタとを相互に電気的に分離する第1の素子分離膜を形成する工程と、を有し、前記第1の素子分離膜を形成する工程は、前記絶縁膜に到達しない深さの第1の溝を形成する工程と、前記第1の溝を形成した後、前記p型MOSトランジスタ寄りで前記n型MOSトランジスタから離れた位置に前記絶縁膜に到達する深さの第2の溝を形成する工程と、前記第2の溝近傍の前記p型MOSトランジスタが形成される前記半導体層と前記絶縁膜との間の一部に前記p型MOSトランジスタの中心にむけて延びる酸化物層を形成する工程と、前記酸化物層を形成した後、前記第1及び第2の溝に絶縁物を埋設する工程と、を有することを特徴とする半導体装置の製造方法。
- 前記第2の溝を形成する工程は、前記第1の溝と比べて、前記第2の溝の幅を狭く形成することを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記第1の溝を形成する工程で形成される前記第1の溝、及び前記第2の溝を形成する工程で形成される前記第2の溝は、前記p型MOSトランジスタまたは前記n型MOSトランジスタのソースドレインが対向するチャネル方向に直交する方向に形成されることを特徴とする請求項8または9に記載の半導体装置の製造方法。
- 前記p型MOSトランジスタまたは前記n型MOSトランジスタが形成される半導体層と、前記p型MOSトランジスタ及び前記n型MOSトランジスタの何れも形成されない半導体層との間に、隣り合う素子同士を電気的に分離する第2の素子分離膜を形成する工程を有し、前記第2の素子分離膜を形成する工程は、前記絶縁膜に到達する深さの第3の溝を形成する工程と、前記第3の溝に絶縁物を埋設する工程と、を有することを特徴とする請求項8乃至10のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004124867A JP4745620B2 (ja) | 2004-04-20 | 2004-04-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004124867A JP4745620B2 (ja) | 2004-04-20 | 2004-04-20 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005311000A JP2005311000A (ja) | 2005-11-04 |
JP4745620B2 true JP4745620B2 (ja) | 2011-08-10 |
Family
ID=35439423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004124867A Expired - Fee Related JP4745620B2 (ja) | 2004-04-20 | 2004-04-20 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4745620B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4894245B2 (ja) * | 2005-11-29 | 2012-03-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP5114892B2 (ja) * | 2006-08-25 | 2013-01-09 | ソニー株式会社 | 半導体装置 |
US7829407B2 (en) | 2006-11-20 | 2010-11-09 | International Business Machines Corporation | Method of fabricating a stressed MOSFET by bending SOI region |
JP5712984B2 (ja) * | 2012-08-27 | 2015-05-07 | ソニー株式会社 | 半導体装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000243973A (ja) * | 1998-12-24 | 2000-09-08 | Mitsubishi Electric Corp | 半導体装置及びその製造方法並びに半導体装置の設計方法 |
JP2001085514A (ja) * | 1999-09-09 | 2001-03-30 | Sony Corp | 半導体装置およびその製造方法 |
JP2001230315A (ja) * | 2000-02-17 | 2001-08-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2003179157A (ja) * | 2001-12-10 | 2003-06-27 | Nec Corp | Mos型半導体装置 |
JP2004281964A (ja) * | 2003-03-19 | 2004-10-07 | Toshiba Corp | 半導体集積回路装置とその製造方法 |
-
2004
- 2004-04-20 JP JP2004124867A patent/JP4745620B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000243973A (ja) * | 1998-12-24 | 2000-09-08 | Mitsubishi Electric Corp | 半導体装置及びその製造方法並びに半導体装置の設計方法 |
JP2001085514A (ja) * | 1999-09-09 | 2001-03-30 | Sony Corp | 半導体装置およびその製造方法 |
JP2001230315A (ja) * | 2000-02-17 | 2001-08-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2003179157A (ja) * | 2001-12-10 | 2003-06-27 | Nec Corp | Mos型半導体装置 |
JP2004281964A (ja) * | 2003-03-19 | 2004-10-07 | Toshiba Corp | 半導体集積回路装置とその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2005311000A (ja) | 2005-11-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8502316B2 (en) | Self-aligned two-step STI formation through dummy poly removal | |
US8338909B2 (en) | Two-Step STI formation process | |
US8030710B2 (en) | Strained semiconductor device | |
US7705417B2 (en) | Semiconductor device and method of fabricating isolation region | |
US7927968B2 (en) | Dual stress STI | |
JPWO2006006438A1 (ja) | 半導体装置及びその製造方法 | |
US20070262384A1 (en) | Semiconductor device and method of manufacturing the same | |
JP2008159863A (ja) | 半導体装置及びその製造方法 | |
US20180175143A1 (en) | Semiconductor device and method of manufacturing the same | |
JPH10199968A (ja) | 半導体装置及び半導体装置の素子間分離溝の形成方法 | |
JP4745620B2 (ja) | 半導体装置及びその製造方法 | |
JP2009099815A (ja) | 半導体装置の製造方法 | |
US8987110B2 (en) | Semiconductor device fabrication method for improved isolation regions and defect-free active semiconductor material | |
JP2006024953A (ja) | 半導体装置およびその製造方法 | |
JP4590979B2 (ja) | 半導体装置及びその製造方法 | |
JP2008544563A (ja) | 半導体デバイスおよびその製造方法 | |
JP2007194465A (ja) | 半導体装置及びその製造方法 | |
WO2006080056A1 (ja) | 半導体装置及びその製造方法 | |
JP2007142104A (ja) | 半導体装置およびその製造方法 | |
JP2006319241A (ja) | 半導体装置およびその製造方法 | |
JP5285287B2 (ja) | 半導体装置の製造方法 | |
JP2006253174A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2010135433A (ja) | 半導体装置およびその製造方法 | |
JP2011124335A (ja) | 半導体装置 | |
JP2008192821A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070111 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070112 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080620 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090715 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100928 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110118 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110317 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110510 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110512 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140520 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |