JP2001085514A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ＳＯＩ型素子分離構造を有する半導体装置につ
いて、素子面積はそのままで、動作信頼性を損なうこと
なく、若干のプロセス変更のみで全体の高速性能を高め
る。 【解決手段】基板２上に埋込絶縁層３を介して形成され
た半導体層４内に、それぞれ素子分離絶縁層により周囲
を囲まれ形成され、かつ、半導体層４の一部に空乏化さ
れない中性領域４ｃを備える複数の絶縁ゲート電界効果
トランジスタを有する。素子分離絶縁層は、半導体層４
の表面から埋込絶縁層３に達した第１領域（高速回路ブ
ロックの素子分離絶縁層５）と、埋込絶縁層３に達して
いない第２領域（低速回路ブロックの素子分離絶縁層
６）とに区分されている。素子分離絶縁層６に周囲を囲
まれてコンタクト６ａが形成され、コンタクト６ａを介
して近隣の中性領域４ｃと電気的に接続する電極１４が
設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＤ ＳＯＩ Ｍ
ＯＳＦＥＴ (Partially Depleted Silicon On Insulato
r Metal Oxide Semiconductor Field Effect Transisto
r)など、基板と埋込絶縁層を介して絶縁分離された半導
体層に形成され、半導体層の一部に空乏化されない中性
領域を有する半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】従来、半導体デバイスの高速化、低消費
電力化は、主にデバイスの微細化と、微細化にともなう
高集積化および低電圧化とより達成されてきた。しか
し、最小線幅がサブクォータミクロン領域に達した現在
では、単にデバイスを微細化し電源電圧を低くしても、
思うように高速化、低消費電力化が進まない現状に直面
している。これは、信号伝搬のためにトランジスタ素子
が充放電している負荷容量のうち特にソース・ドレイン
拡散層の容量や配線容量が微細化しても余り減らず、ま
た配線抵抗が微細化および多層化によりむしろ増大する
傾向にあるからである。

【０００３】ＳＯＩ型トランジスタは、バルク型に比べ
負荷容量が格段に小さく、また低電圧化に必要な閾値の
低減がしやすいため、高速化と低消費電力化という二つ
の課題を一挙に解決できる優れた性能のデバイスとして
注目を集めている。ＳＯＩ型トランジスタは、このよう
に近年の技術要求を満たし期待されているが、動作原理
から部分空乏（ＰＤ：Partially Depleted）型と完全空
乏（ＦＤ：Fully Depleted）型があり、両者は実現のし
やすさ或いは特性においてトレードオフの関係にある。

【０００４】ＰＤ型は、必要とされる埋込絶縁層上の半
導体層（ＳＯＩ層）の厚さはたとえば１００〜２００ｎ
ｍ程度と現実的であり実現しやすいが、キンク現象と称
される、電流−電圧特性の乱れが生じやすい。すなわ
ち、インパクトイオン化で発生したホールが電位固定さ
れていない中性領域（ボディ領域の一部）に蓄積されて
ボディ電位を上昇させる。この結果、トランジスタチャ
ネルがバイアスされて閾値が低下し、駆動電流が異常に
増大する。

【０００５】一方、ＦＤ型は、サブシュレシュホールド
領域におけるゲートスイングの急峻性（Ｓ値）が理想値
に近く、閾値の温度依存性も小さい。また、ボディ領域
が完全空乏化されてソース端でのホールに対する電位障
壁がＰＤ型より低められているため、キンク現象がない
という利点がある。しかし、ゲート長が短くなるにつれ
てＳＯＩ層の厚さを、たとえば５０ｎｍ以下で均一に形
成する必要があり、実現が非常に難しい。また、ドレイ
ン近傍で発生したエレクトロンがベース電流となって、
ソース、ボディ、ドレインをそれぞれエミッタ、ベー
ス、コレクタとする寄生バイポーラトランジスタをオン
させ、これがＭＯＳトランジスタのソース・ドレイン間
耐圧を低下させるという短所がある。

【０００６】これらＰＤ型、ＦＤ型におけるキンク現象
や寄生バイポーラトランジスタをオンさせる現象は、Ｆ
ＢＥ(Floating Body Effect)と総称され、ＳＯＩトラン
ジスタ構造に特有な現象である。しかも、ボディ領域に
発生するホールの電荷量が、その発生および消滅の時定
数に依存するためダイナミック動作時には複雑に変化
し、その制御が難しいことから、ＦＢＥはＳＯＩトラン
ジスタにとって動作上、厄介な問題とされてきた。

【０００７】ＦＢＥを抑止するには、ボディ領域からホ
ールを排除することが有効であり、たとえば“SOI FLOA
TING-BODY,DEVICE AND CIRCUIT ISSUES, IEDM 97-407”
に総括されているように、種々の方法が提案されてい
る。ボディ領域のホール量を減らすには、この文献にも
多く列挙されているように、ソースのホールに対する障
壁を低める、ソース付近にホールの再結合中心を導入す
る、シールド電極を設けるなどの方法もあるが、ボディ
領域からホールを抜き出すためのボディコンタクトを設
ける方法が最も一般的で、有効である。

【０００８】図１２（Ａ）〜（Ｃ）は、周囲を素子分離
絶縁層で囲まれた半導体層部分（ボディ領域）の一部
に、電位固定用のボディコンタクトを形成した場合のパ
ターン例を示す平面図である。図１２（Ａ）〜（Ｃ）の
何れのパターンにおいても、素子分離絶縁層のパターン
により規定されるボディ領域形状が一方に拡大され、そ
の拡大部分１００ｂにボディコンタクトＢＣが形成され
ている。ゲート電極１０１は、そのゲートフィンガー部
１０１ａの一方端にゲートコンタクトＧＣ用のパッド部
１０１ｂを備える。また、ゲートフィンガー部１０１ａ
の他方端に、ボディ領域１００のトランジスタ形成部分
１００ａと拡大部分１００ｂの境界付近を遮る矩形状の
遮蔽部１０１ｃを備える。ボディ領域１００は、ゲート
電極１０１および素子分離絶縁層を自己整合マスクとし
て表面に不純物が導入されている。すなわち、ボディ領
域１００のトランジスタ形成部分１００ａにおいては、
ゲートフィンガー部１０１ａを挟んだ両側にソース・ド
レイン不純物領域形成のためにｎ型不純物が導入され、
ボディコンタクト領域（拡大部分）１００ｂの遮蔽部１
０１ｃより外側の部分には、コンタクト不純物領域形成
のためにｐ型不純物が導入されている。

【０００９】ところが、このボディコンタクト方法で
は、ボディ領域１００が外側に拡大されていることから
トランジスタサイズが大きくなり、高集積化に不利であ
る。ボディ領域１００の面積を出来るだけ小さくするに
は、ゲート電極の遮蔽部１０１ｃの幅を必要最小限にす
ることが要求される。その場合、狭いゲート電極部分
（遮蔽部１０１ｃ）を境にｐ型とｎ型の異なる不純物を
打ち分けることが難しく、製造工程が煩雑化する。ま
た、ゲート電極面積が大きくなるため負荷容量のゲート
容量成分が増大し、高速性が低下する。さらに、ボディ
コンタクトＢＣを設ける位置がゲートフィンガー１０１
ａの長さ方向（ゲート幅方向）に限定されるため、ゲー
ト幅が大きいとパッド１０１ｂ側のトランジスタ端部か
らボディコンタクトＢＣまでが遠く、その結果としてボ
ディ領域１００の電位固定が部分的にできなくなる。

【００１０】そこで、このような不利益を解消できるボ
ディコンタクト構造が、“Body-Contacted SOI MOSFET
Structure with Fully Bulk CMOS Compatible Layout a
nd Process, IEEE ELECTRON DEVICE LETTERS. VOL.18,
NO.3, MARCH 1997, PP102-104 ”に提案されている。図
１３は、このボディコンタクト構造を示す断面図であ
る。

【００１１】このボディコンタクト構造において、基板
１１０上に埋込絶縁層１１１を介して形成された半導体
層１１２を平面方向に分離する素子分離絶縁層１１３
が、埋込絶縁層１１１にまで到達していない。したがっ
て、素子分離絶縁層１１３と埋込絶縁層１１１との間
に、半導体層１１２がフィルム状に残されている。この
フィルム状の半導体層部分１１２ａは、半導体層１１２
の他の部分よりｐ型不純物濃度を高くして、素子間分離
特性が高められている。素子分離絶縁層１１３の一方側
にＬＤＤ構造のＳＯＩトランジスタ１１４が形成され、
その反対側の半導体層１１２表面に、ボディコンタクト
用のｐ⁺ 不純物領域１１５が形成されている。

【００１２】ＳＯＩトランジスタ１１４は、そのチャネ
ルが形成される半導体層部分（ボディ領域）が、ｐ⁺ 不
純物領域１１５、ボディコンタクト側の半導体層１１
２、シリコンフィルム１１２ａ、およびソース・ドレイ
ン不純物領域から埋込不純物領域１１１に達する空乏層
を介して電位固定される。この結果、ボディ領域で発生
したホールが除去され、上記したＦＢＥを抑制すること
ができる。

【００１３】ところで、このような方法により従来では
ＦＢＥを出来るだけ抑制することが望ましいとされてき
たが、最近では、ＦＢＥがトランジスタ閾値を低下させ
駆動電流を増大させることに着目して、この駆動電流の
増大を動作速度を高めるために積極的に利用しようとす
る試みがなされるようになってきた。

【００１４】

【発明が解決しようとする課題】しかし、このＦＢＥを
敢えて抑止しない用い方では、そのことを前提に半導体
回路設計を行う際、プロセスばらつきも考慮に入れた各
機能ブロックごとの最大および最小の遅延時間を調べ、
信号の印加パターンに応じたトランジスタの特性変化が
信号遅延にどのように影響するかを予め分析しておく。
そのうえで、回路上で誤動作の原因となるクリティカル
パスで信号変化のタイミング検証を十分に行う必要があ
る。また、製造プロセスにおいても、トランジスタの閾
値やゲート長といった従来からのプロセスデータに加え
て、シリコンの結晶性に依存したｐｎ接合の逆方向リー
ク電流、キャリアライフタイムなどの大小および動的変
化データ（たとえばヒステリシス性）など、従来より格
段に木目の細かい項目の管理が必要になる。さらに、こ
れらのデータを回路およびデバイス設計に十分、かつ有
効に反映させることも、従来より重要になってくる。

【００１５】このような数々の分析、検証、管理を行っ
ても、たとえばＣＰＵなどの大規模なＬＳＩ全体を信頼
性よく動作させるのは極めて難しい。

【００１６】ところが、実際のＬＳＩでは要求される動
作速度について回路機能ブロックごとに軽重があるのが
一般的である。とくに近年、盛んに開発が推進されてい
るシステムＬＳＩのように、要求される高速動作性が回
路機能ブロック間で全く異なるため従来では専用ＬＳＩ
化していたものを、１つのＩＣ内に集積化して機能性を
高めたものも多くなってきた。そのような情況下で、部
分的に回路ブロックの動作速度を上げてやると、ＩＣ全
体の高速性能が高まることも多い。にもかかわらず、プ
ロセス、素子パターンおよび素子面積を従来とほぼ同じ
にしたままでＩＣ全体の高速性能を高めるための提案は
殆どなされていないのが実情である。

【００１７】本発明の目的は、素子のパターンおよび面
積は従来のままで若干のプロセス変更を加えることによ
り、動作信頼性を損なうことなく全体の高速性能を高め
ることができるＳＯＩ型素子分離構造を有する半導体装
置と、その製造方法を新たに提供することにある。

【００１８】

【課題を解決するための手段】本発明に係る半導体装置
は、基板上に埋込絶縁層を介して形成された半導体層
と、当該半導体層内に、それぞれ素子分離絶縁層により
周囲を囲まれて形成され、かつ、半導体層の一部に空乏
化されない中性領域を備える複数の絶縁ゲート電界効果
トランジスタとを有し、上記素子分離絶縁層は、近接す
る上記半導体層の中性領域を電位固定するか否かに応じ
て、上記半導体層の表面から上記埋込絶縁層に達した第
１領域と、上記半導体層の表面から上記埋込絶縁層に達
していない第２領域とに区分されている。また、上記第
２領域における素子分離絶縁層に周囲を囲まれて形成さ
れたコンタクトと、当該コンタクトを介して、近隣の絶
縁ゲート電界効果トランジスタの上記中性領域と電気的
に接続する電極とを有する。

【００１９】好適に、上記コンタクトの半導体層部分
に、上記近隣の絶縁ゲート電界効果トランジスタの中性
領域と同じ導電型で、より高い濃度のコンタクト不純物
領域が形成されている。好適に、上記素子分離絶縁層
は、上記半導体層に形成した溝内に絶縁物を埋め込んで
なる。

【００２０】好適に、動作速度が比較的速い高速回路ブ
ロックと、動作速度が比較的遅い低速回路ブロックとを
有し、上記高速回路ブロック内の絶縁ゲート電界効果ト
ランジスタに隣接して上記素子分離絶縁層の第１領域が
設けられ、上記低速回路ブロック内の絶縁ゲート電界効
果トランジスタに隣接して上記素子分離絶縁層の第２領
域が設けられている。

【００２１】このような構成の半導体装置では、その高
速回路ブロックにおいて、当該ブロックを構成する絶縁
ゲート電界効果トランジスタの半導体層が埋込絶縁層お
よび素子分離絶縁層により周囲を完全に囲まれている。
このため、ダイナミック動作時に半導体層に発生したホ
ールが中性領域に溜まり或いは消滅してトランジスタ閾
値を変化させる。しかし、回路規模が比較的に小さい場
合は、この特性変化がブロック内の信号遅延に如何なる
影響を及ぼすかを予め分析でき、この影響を考慮して回
路設計を行うことは可能である。加えて、ホールの発生
および消滅を制御するためのプロセスパラメータの制御
を十分に行うことで、誤動作なく回路を動作させること
ができる。このように閾値をダイナミックに変えて回路
動作させる場合、その変化の方向が閾値を低くする方向
であることから動作電流が大きくとれ、信号の伝搬遅延
速度が高められる。

【００２２】一方、低速回路ブロックでは、素子分離絶
縁層と埋込絶縁層との間に残された薄い半導体層部分を
介して、トランジスタ直下の半導体層部分（ボディ領
域）が、素子分離絶縁層の外側または途中に設けられた
電位固定用の電極と電気的に接続される。このため、ホ
ールが発生しても直ぐに電位固定用の電極から外部に抜
き取られるため、ボディ領域の電位は殆ど変動しない。
したがって、ダイナミック動作時でもトランジスタの閾
値は殆ど変動しない。このように、低速回路ブロックで
は、閾値低下による動作速度の向上はないが、特別に遅
延時間の検証などを行わなくてもラフな設計でも確実に
動作するように動作信頼性を優先させている。

【００２３】本発明に係る半導体装置の製造方法は、基
板上に、埋込絶縁層、および、一部が空乏化されない中
性領域となる厚さの半導体層を形成する工程と、表面か
ら上記埋込絶縁層に達した第１領域と、表面から上記埋
込絶縁層に達していない第２領域とに区分して、上記半
導体層に素子分離絶縁層を形成する工程と、上記素子分
離絶縁層により周囲を囲まれた複数の半導体層部分それ
ぞれに絶縁ゲート電界効果トランジスタを形成する工程
と、上記絶縁ゲート電界効果トランジスタのソースまた
はドレインに接続するソース・ドレイン電極を形成する
工程とを有する。好適に、上記素子分離絶縁層の形成工
程において、上記第２領域における素子分離絶縁層に周
囲を囲まれてコンタクトが形成され、上記ソース・ドレ
イン電極の形成工程において、上記コンタクトを介し
て、近隣の絶縁ゲート電界効果トランジスタの上記中性
領域に対し電気的に接続する電極が形成される。

【００２４】好適に、上記素子分離絶縁層を形成する工
程では、上記半導体層に上記埋込絶縁層に達しない深さ
の溝をエッチングにより形成し、上記第２領域の溝をマ
スク層で覆って、上記第１領域の溝を上記埋込絶縁層が
露出するまで追加エッチングにより深くし、上記マスク
層を除去後に、上記第１および第２領域の溝を絶縁物で
埋め込む。好適に、上記コンタクトの形成後、上記電極
の形成前に、コンタクトの半導体層部分に、上記近隣の
絶縁ゲート電界効果トランジスタの中性領域と同じ導電
型で、より高い濃度のコンタクト不純物領域を形成する
工程をさらに有する。

【００２５】好適に、上記素子分離絶縁層を形成する工
程では、動作速度が比較的速い高速回路ブロック内が上
記第１領域、動作速度が比較的遅い低速回路ブロック内
が上記第２領域となるように素子分離絶縁層を形成す
る。

【００２６】このような半導体装置の製造方法を用いれ
ば、従来の製造方法に対しマスク層の形成と追加エッチ
ングを付加するだけで、動作信頼性を損なうことなく高
速性を高めた半導体装置を製造できる。マスク層の形成
と追加エッチングを付加すること以外は、他の工程にお
ける処理および素子パターンに変更がなく、素子面積は
バルク型あるいは従来のＳＯＩ型の半導体装置と同じで
ある。

【００２７】

【発明の実施の形態】図１は、本発明の実施形態に係る
半導体装置の要部構成を示す平面図と断面図である。図
１においては、左半分に低速回路ブロックにおけるＳＯ
Ｉ ＭＯＳＦＥＴを、右半部に高速回路ブロックにおけ
るＳＯＩ ＭＯＳＦＥＴを示す。

【００２８】この半導体装置１では、基板２の上に、た
とえば、酸化シリコンからなる埋込絶縁層３を介して単
結晶シリコンからなる半導体層４が形成され、これによ
りＳＯＩ基板が構成されている。半導体層４に、所定の
パターンで表面から厚さ全域をほぼ貫いて素子分離絶縁
層５，６が設けられ、これにより、素子分離絶縁層５，
６が設けられたフィールド領域と、それ以外のボディ領
域とに区分されている。高速回路ブロックにおける素子
分離絶縁層５は、半導体層４の表面から埋込絶縁層３に
到達することにより隣り合うボディ領域４ａ同士を完全
に絶縁分離している。これに対し、低速回路ブロックに
おける素子分離絶縁層６は半導体層４の表面から埋込絶
縁層３に到達しておらず、素子分離絶縁層６と埋込絶縁
層３との間に半導体層４が薄いフィルム状に残されてい
る。以下、この薄いフィルム状の半導体層部分４ｂをリ
ンク領域という。

【００２９】ボディ領域４ａ上に、たとえば、酸化シリ
コンからなるゲート絶縁膜７、およびポリシリコンから
なるゲート電極８が積層されている。ゲート電極８の幅
方向両側にサイドウォール絶縁層９が形成されている。
ゲート電極８より外側のボディ領域４ａ内表面に、ボデ
ィ領域４ａと逆導電型の不純物が導入されてＬＤＤ構造
を有するソース・ドレイン不純物領域１０が形成されて
いる。なお、動作時に、このソース・ドレイン不純物領
域１０と半導体層４との間のｐｎ接合から、そのビルト
インポテンシャルに応じて空乏層が延びる。本実施形態
では、その空乏層がｐｎ接合直下で埋込絶縁層３に到達
しているが、ゲート電極８の下方ではソース側とドレイ
ン側から延びた空乏層により半導体層４が完全に空乏化
されていない。これは、本実施形態に係るＰＤ型半導体
装置１では、その半導体層４が、図示のように空乏され
ない中性領域４ｃが残るような厚さ、たとえば１００〜
２００ｎｍ程度の厚さに設定されているからである。

【００３０】このような構造のＰＤ−ＭＯＳトランジス
タ上は、第１層間絶縁膜１１で覆われ、この第１層間絶
縁膜１１が、それぞれソース・ドレイン不純物領域１０
上で開口されている。第１層間絶縁膜１１の開口部を介
してソース・ドレイン不純物領域１０に接続するよう
に、ソース・ドレイン電極１２が形成され、その上に第
２層間絶縁膜１３が堆積されている。

【００３１】この半導体装置１を平面パターンでみる
と、図１（Ａ）に示すように、低速回路ブロックのみ、
ＰＤ−ＭＯＳトランジスタの周囲のフィールド領域に、
電位固定電極が設けられている。つまり、低速回路ブロ
ックのフィールド領域に、適宜、素子分離絶縁層６に周
囲を囲まれてボディコンタクト６ａが形成され、そのボ
ディコンタクト６ａを介して、前記リンク領域４ｂに接
続する電極１４が設けられている。なお、とくに図示し
ないが、リンク領域４ｂと電極１４との接続部分に、リ
ンク領域表面を高濃度化してできたコンタクト不純物領
域を形成してもよい。このような構成では、電極１４か
ら固定電位、たとえば接地電位が中性領域４ｃに直接伝
達される。インパクトイオン化でホールが発生しても、
これが直ぐに電極１４から排除されるため、ボディ領域
４ａは電位上昇しない。結果として、低速回路ブロック
においては、トランジスタ閾値の変動、および駆動電流
の増大、寄生バイポーラトランジスタの導通によるソー
ス・ドレイン間耐圧の低下など、ＦＢＥによるトランジ
スタ特性変動が有効に防止される。また、リンク領域４
ｂおよび電極１４は、ボディ領域４ａの放熱を促進する
働きも併せもつ。

【００３２】その一方、ボディ領域４ａが完全に絶縁分
離された高速回路ブロックでは、中性領域４ｃにホール
が溜まりトランジスタ閾値が低下する。しかも、その蓄
積量が信号印加のパターンに応じて時々刻々と変化す
る。しかし、本実施形態では、そのような完全絶縁分離
型ＦＥＴの使用を一部の回路ブロック（高速回路ブロッ
ク）に限定している。このような限定が小規模回路に対
してなされている場合、トランジスタ特性変化が信号遅
延に如何に影響するかを予め分析し、その分析結果を回
路のタイミング設計に反映させることは比較的容易であ
る。したがって、トランジスタ特性変化の再現性をプロ
セスデータ管理で高めることを前提に、高速回路ブロッ
クの動作信頼性を高いレベルで十分維持できる。このよ
うな高速化手法を上手に用いた場合、必要な動作信頼性
を確保したうえで一部の回路の高速性を高めることによ
り、全体の動作速度を向上させることが可能となる。

【００３３】つぎに、図１に示す半導体装置の製造方法
例を、図２〜図１１を参照しながら説明する。まず、図
２に示すＳＯＩ基板を用意する。ＳＯＩ基板は、基板１
上に埋込絶縁層３を介して１５０ｎｍ程度の半導体層４
が積層された構造を有し、ＳＩＭＯＸ(Separation by I
mplanted Oxygen)法または基板張り合わせ法により形成
される。

【００３４】図３に示すように、半導体層４上に、たと
えば、半導体素子の能動領域を保護するパターンにて、
１０ｎｍ程度の酸化シリコンからなる薄いパッド層２０
と１５０ｎｍ程度の窒化シリコンからなるマスク層２１
の積層パターンを形成する。

【００３５】図４に示すように、積層パターンをマスク
としたドライエッチングにより、半導体層４にトレンチ
４ｄを形成する。この最初のドライエッチングでは、半
導体層４を埋込絶縁層３が露出するまでエッチングを行
わずに、トレンチ底部に、半導体層４を１０〜５０ｎｍ
程度残しておく。トレンチ４ｄ間の半導体層部分が後で
形成されるトランジスタのボディ領域４ａとなり、トレ
ンチ底部でボディ領域４ａ同士をつなぐ薄い半導体層部
分がリンク領域４ｂとなる。なお、上述した積層パター
ン、および、これをマスクとしたトレンチ４ｄの形成で
は、とくに図示しないが、電位固定用の表面引き出し領
域として、後で低速回路ブロックとなる側のトレンチ４
ｄ内に適宜、半導体層４を島状に残しておく。

【００３６】図５に示すように、高速回路ブロックを開
口させ低速回路ブロックを保護するようにレジスト２２
を形成する。この状態で、２回目のドライエッチングを
行う。これにより、高速回路ブロックのみ半導体層４の
トレンチ４ｄが埋込絶縁層３に達する。

【００３７】レジスト２２を除去後、２回のドライエッ
チングにより形成したトレンチ４ｄの内壁および底面を
酸化し、図６に示すように、１０ｎｍ程度の薄い酸化膜
２３を形成する。

【００３８】トレンチ４ｄを完全に埋め込むように、た
とえば酸化シリコン系の絶縁膜を厚く堆積し、たとえば
ＣＭＰ(Chemical Mechanical Polishing) により絶縁膜
の表面から研磨を行う。これにより、図７に示すよう
に、マスク層２１の上部が削られ５０ｎｍ程度の厚さに
なるとともに、絶縁膜がそれぞれトレンチ４ｄ内を埋め
込むようにして分離され、素子分離絶縁層５，６が形成
される。

【００３９】マスク層２１およびパッド層２０を除去す
ると、図８に示すように、低速回路ブロックではリンク
領域４ｂを介してつながり、高速回路ブロックでは素子
分離絶縁層５により完全に絶縁分離されたボディ領域４
ａが形成される。なお、ボディ領域４ａにもっと早い段
階でｐ型不純物を導入してもよいが、ここでは図８の状
態でｐ型不純物を導入する。また、素子分離絶縁層５，
６の形成前または形成後に、必要に応じてリンク領域４
ｂにチャネルストッパ用の不純物を導入して、このリン
ク領域４ｂの不純物濃度をボディ領域４ａより高濃度化
する。

【００４０】ボディ領域４ａの表面を熱酸化し、たとえ
ば４ｎｍ程度のゲート絶縁膜を形成し、続いて多結晶シ
リコン膜を堆積し、この積層膜をパターンニングする。
この多結晶シリコン膜の堆積時、または堆積後のイオン
注入により、多結晶シリコン膜を導電化する。これによ
り、図９に示すように、ゲート電極８がボディ領域４ａ
上にゲート絶縁膜７を介して形成される。なお、この図
９のゲート電極８の形成前に、ボディ領域４ａのゲート
電極８より下方の部分に、所望のトランジスタ閾値を得
るために、或いは短チャネル効果を抑制するために不純
物をイオン注入することがある。

【００４１】形成したゲート電極８および素子分離絶縁
層５，６を自己整合マスクとして、ボディ領域４ａの表
面に逆導電型の不純物をイオン注入し、ＬＤＤ不純物領
域を形成する。絶縁膜の堆積と全面異方性エッチング
（エッチバック）とを行い、ゲート電極８の側壁に、サ
イドウォール絶縁層９を形成する。サイドウォール絶縁
層９、ゲート電極８および素子分離絶縁層５，６を自己
整合マスクとして、ボディ領域４ａの表面に逆導電型の
不純物をイオン注入する。これにより、図１０に示すよ
うに、ＬＤＤ構造のソース・ドレイン不純物領域１０が
形成される。なお、とくに図示しないが、低速回路ブロ
ック側の素子分離絶縁層６に島状に残された電位固定用
の領域（表面引き出し領域）に、必要に応じて、ボディ
領域４ａと同じ導電型でより高い濃度で不純物を導入し
て、コンタクト不純物領域を形成する。

【００４２】図１１に示すように、第１層間絶縁膜１１
を堆積し、第１層間絶縁膜１１にソース・ドレイン不純
物領域１０に達する開口部を形成する。このとき、図示
しない電位固定用の表面引き出し領域上またはコンタク
ト不純物領域上にも開口部を形成する。形成した全ての
開口部を埋め込むように、金属膜をたとえばスパッタリ
ングにより成膜し、パターンニングする。これにより、
トランジスタのソース・ドレイン電極１２が形成される
ともに、電位固定用の電極１４（図１（Ａ））が形成さ
れる。全面に第２層間絶縁膜１３を堆積すると、図１に
示す半導体装置１が完成する。

【００４３】本実施形態に係る半導体装置１の製造方法
では、従来のＳＯＩ型トランジスタの製造プロセスに、
リンク領域４ｂとなる半導体層４の残し部分を一部除去
してボディ領域４ａを完全絶縁分離型とするために、図
５の工程において、マスク層（レジスト２２）の形成と
追加エッチングが必要であるが、それ以外、何ら付加的
な工程増がない。したがって、比較的簡単に、チップ内
の一部の領域（高速回路ブロック）でＦＢＥを用いたト
ランジスタの速度向上が達成される。なお、本実施形態
では、電位固定用の表面引き出し領域を設けるようにし
たが、この表面引き出し領域は、トレンチ形成時のパタ
ーン設計で低速回路ブロック側の一部のトレンチ内に島
状の残しパターンを予め形成しておくと、トレンチ形成
時に一括して形成できる。また、表面引き出し領域に形
成するコンタクト不純物領域はコンタクト抵抗を下げる
意味で設けるのが望ましいが、必須ではない。

【００４４】

【発明の効果】以上説明してきたように、本発明に係る
半導体装置によれば、浮遊ボディ効果（ＦＢＥ）による
トランジスタ閾値の低下を積極的に利用して動作速度を
高めることを一部の回路ブロック（高速回路ブロック）
に限定している。一部の小規模な回路ブロックがＬＳＩ
全体の高速性を律束する場合も多い。また、ＦＢＥは動
作の不安定さをもたらすが、ＦＢＥの利用を小規模な高
速回路ブロックに限った場合、その回路ブロックにおけ
る遅延時間等の分析、信号のタイミング検証、およびプ
ロセスデータを含めた木目細かなデータ管理を十分行う
ことで、必要な動作信頼性を確保できる。したがって、
たとえば高速回路ブロックが比較的に小規模な場合など
においては、本発明の適用によって動作信頼性を損なう
ことなく全体の動作速度を高めることが可能である。

【００４５】また、本発明に係る半導体装置の製造方法
では、レジストなどのマスク層の形成と僅かな追加エッ
チングを付加するだけでよく、大幅なコスト増となるよ
うな工程追加はない。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体装置の要部構成
を、左半分に低速回路ブロックにおけるＳＯＩ ＭＯＳ
ＦＥＴを、右半部に高速回路ブロックにおけるＳＯＩＭ
ＯＳＦＥＴを対比させて示す平面図と断面図である。

【図２】本発明の実施形態に係る半導体装置の製造に用
いるＳＯＩ基板の断面図である。

【図３】図２に続く、トレンチのエッチングマスク層の
形成後の断面図である。

【図４】図３に続く、トレンチ形成のための第１回目の
エッチング後の断面図である。

【図５】図４に続く、トレンチ形成のための第２回目の
エッチング後の断面図である。

【図６】図５に続く、トレンチ内に薄い酸化膜を形成し
た後の断面図である。

【図７】図６に続く、トレンチ内に埋め込んだ絶縁膜の
平坦化後の断面図である。

【図８】図７に続く、トレンチのエッチングマスク層除
去後の断面図である。

【図９】図８に続く、ゲート電極形成後の断面図であ
る。

【図１０】図９に続く、ソース・ドレイン不純物領域形
成後の断面図である。

【図１１】図１０に続く、ソース・ドレイン電極形成後
の断面図である。

【図１２】電位固定用のボディコンタクトを有する従来
の半導体装置のパターンを３例示す平面図である。

【図１３】従来の他のボディコンタクト構造を示す断面
図である。

【符号の説明】

１…半導体装置、２…基板、３…埋込絶縁層、４…半導
体層、４ａ…ボディ領域、４ｂ…リンク領域、４ｃ…中
性領域、４ｄ…コンタクト領域、５，６…素子分離絶縁
層、６ａ…ボディコンタクト、７…ゲート絶縁膜、８…
ゲート電極、９…サイドウォール絶縁層、１０…ソース
・ドレイン不純物領域、１１…第１層間絶縁膜、１２…
ソース・ドレイン電極、１３…第２層間絶縁膜、１４…
ボディコンタクト用電極、２０…パッド層、２１…マス
ク層、２２…レジスト、２３…酸化膜。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA06 AA07 AA44 AA45 AA67 AC01 BA03 CA17 DA23 DA30 DA33 DA43 DA60 DA71 5F048 AA00 AA04 AA07 AC01 BA09 BA16 BB05 BB14 BC06 BF17 BG07 BG14 BH07 5F110 AA01 AA15 CC02 DD05 DD22 DD24 EE09 EE32 FF02 FF23 GG02 GG12 HM15 QQ04 QQ11 QQ17

Claims (10)

【特許請求の範囲】
1. 【請求項１】基板上に埋込絶縁層を介して形成された半
   導体層と、 当該半導体層内に、それぞれ素子分離絶縁層により周囲
   を囲まれて形成され、かつ、半導体層の一部に空乏化さ
   れない中性領域を備える複数の絶縁ゲート電界効果トラ
   ンジスタとを有し、 上記素子分離絶縁層は、近接する上記半導体層の中性領
   域を電位固定するか否かに応じて、上記半導体層の表面
   から上記埋込絶縁層に達した第１領域と、上記半導体層
   の表面から上記埋込絶縁層に達していない第２領域とに
   区分されている半導体装置。
2. 【請求項２】上記第２領域における素子分離絶縁層に周
   囲を囲まれて形成されたコンタクトと、 当該コンタクトを介して、近隣の絶縁ゲート電界効果ト
   ランジスタの上記中性領域と電気的に接続する電極とを
   有する請求項１に記載の半導体装置。
3. 【請求項３】上記コンタクトの半導体層部分に、上記近
   隣の絶縁ゲート電界効果トランジスタの中性領域と同じ
   導電型で、より高い濃度のコンタクト不純物領域が形成
   されている請求項２に記載の半導体装置。
4. 【請求項４】上記素子分離絶縁層は、上記半導体層に形
   成した溝内に絶縁物を埋め込んでなる請求項１に記載の
   半導体装置。
5. 【請求項５】動作速度が比較的速い高速回路ブロック
   と、動作速度が比較的遅い低速回路ブロックとを有し、 上記高速回路ブロック内の絶縁ゲート電界効果トランジ
   スタに隣接して上記素子分離絶縁層の第１領域が設けら
   れ、 上記低速回路ブロック内の絶縁ゲート電界効果トランジ
   スタに隣接して上記素子分離絶縁層の第２領域が設けら
   れている請求項１に記載の半導体装置。
6. 【請求項６】基板上に、埋込絶縁層、および、一部が空
   乏化されない中性領域となる厚さの半導体層を形成する
   工程と、 表面から上記埋込絶縁層に達した第１領域と、表面から
   上記埋込絶縁層に達していない第２領域とに区分して、
   上記半導体層に素子分離絶縁層を形成する工程と、 上記素子分離絶縁層により周囲を囲まれた複数の半導体
   層部分それぞれに絶縁ゲート電界効果トランジスタを形
   成する工程と、 上記絶縁ゲート電界効果トランジスタのソースまたはド
   レインに接続するソース・ドレイン電極を形成する工程
   とを有する半導体装置の製造方法。
7. 【請求項７】上記素子分離絶縁層の形成工程において、
   上記第２領域における素子分離絶縁層に周囲を囲まれて
   コンタクトが形成され、 上記ソース・ドレイン電極の形成工程において、上記コ
   ンタクトを介して、近隣の絶縁ゲート電界効果トランジ
   スタの上記中性領域に対し電気的に接続する電極が形成
   される請求項６に記載の半導体装置の製造方法。
8. 【請求項８】上記素子分離絶縁層を形成する工程では、
   上記半導体層に上記埋込絶縁層に達しない深さの溝をエ
   ッチングにより形成し、 上記第２領域の溝をマスク層で覆って、上記第１領域の
   溝を上記埋込絶縁層が露出するまで追加エッチングによ
   り深くし、 上記マスク層を除去後に、上記第１および第２領域の溝
   を絶縁物で埋め込む請求項６に記載の半導体装置の製造
   方法。
9. 【請求項９】上記コンタクトの形成後、上記電極の形成
   前に、コンタクトの半導体層部分に、上記近隣の絶縁ゲ
   ート電界効果トランジスタの中性領域と同じ導電型で、
   より高い濃度のコンタクト不純物領域を形成する工程を
   さらに有する請求項７に記載の半導体装置の製造方法。
10. 【請求項１０】上記素子分離絶縁層を形成する工程で
    は、動作速度が比較的速い高速回路ブロック内が上記第
    １領域、動作速度が比較的遅い低速回路ブロック内が上
    記第２領域となるように素子分離絶縁層を形成する請求
    項６に記載の半導体装置の製造方法。