JP4608710B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、PD SOI MOSFET (Partially Depleted Silicon On Insulator Metal Oxide Semiconductor Field Effect Transistor)など、基板と埋込絶縁層を介して絶縁分離された半導体層に形成され、半導体層の一部に空乏化されない中性領域を有する半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
従来、半導体デバイスの高速化、低消費電力化は、主にデバイスの微細化と、微細化にともなう高集積化および低電圧化とより達成されてきた。
しかし、最小線幅がサブクォータミクロン領域に達した現在では、単にデバイスを微細化し電源電圧を低くしても、思うように高速化、低消費電力化が進まない現状に直面している。これは、信号伝搬のためにトランジスタ素子が充放電している負荷容量のうち特にソース・ドレイン拡散層の容量や配線容量が微細化しても余り減らず、また配線抵抗が微細化および多層化によりむしろ増大する傾向にあるからである。
【0003】
SOI型トランジスタは、バルク型に比べ負荷容量が格段に小さく、また低電圧化に必要な閾値の低減がしやすいため、高速化と低消費電力化という二つの課題を一挙に解決できる優れた性能のデバイスとして注目を集めている。
SOI型トランジスタは、このように近年の技術要求を満たし期待されているが、動作原理から部分空乏(PD:Partially Depleted)型と完全空乏(FD:Fully Depleted)型があり、両者は実現のしやすさ或いは特性においてトレードオフの関係にある。
【0004】
PD型は、必要とされる埋込絶縁層上の半導体層(SOI層)の厚さはたとえば100〜200nm程度と現実的であり実現しやすいが、キンク現象と称される、電流−電圧特性の乱れが生じやすい。すなわち、インパクトイオン化で発生したホールが電位固定されていない中性領域(ボディ領域の一部)に蓄積されてボディ電位を上昇させる。この結果、トランジスタチャネルがバイアスされて閾値が低下し、駆動電流が異常に増大する。
【0005】
一方、FD型は、サブシュレシュホールド領域におけるゲートスイングの急峻性(S値)が理想値に近く、閾値の温度依存性も小さい。また、ボディ領域が完全空乏化されてソース端でのホールに対する電位障壁がPD型より低められているため、キンク現象がないという利点がある。
しかし、ゲート長が短くなるにつれてSOI層の厚さを、たとえば50nm以下で均一に形成する必要があり、実現が非常に難しい。また、ドレイン近傍で発生したエレクトロンがベース電流となって、ソース、ボディ、ドレインをそれぞれエミッタ、ベース、コレクタとする寄生バイポーラトランジスタをオンさせ、これがMOSトランジスタのソース・ドレイン間耐圧を低下させるという短所がある。
【0006】
これらPD型、FD型におけるキンク現象や寄生バイポーラトランジスタをオンさせる現象は、FBE(Floating Body Effect)と総称され、SOIトランジスタ構造に特有な現象である。しかも、ボディ領域に発生するホールの電荷量が、その発生および消滅の時定数に依存するためダイナミック動作時には複雑に変化し、その制御が難しいことから、FBEはSOIトランジスタにとって動作上、厄介な問題とされてきた。
【0007】
FBEを抑止するには、ボディ領域からホールを排除することが有効であり、たとえば“SOI FLOATING-BODY,DEVICE AND CIRCUIT ISSUES, IEDM 97-407”に総括されているように、種々の方法が提案されている。ボディ領域のホール量を減らすには、この文献にも多く列挙されているように、ソースのホールに対する障壁を低める、ソース付近にホールの再結合中心を導入する、シールド電極を設けるなどの方法もあるが、ボディ領域からホールを抜き出すためのボディコンタクトを設ける方法が最も一般的で、有効である。
【0008】
図12(A)〜(C)は、周囲を素子分離絶縁層で囲まれた半導体層部分(ボディ領域)の一部に、電位固定用のボディコンタクトを形成した場合のパターン例を示す平面図である。
図12(A)〜(C)の何れのパターンにおいても、素子分離絶縁層のパターンにより規定されるボディ領域形状が一方に拡大され、その拡大部分100bにボディコンタクトBCが形成されている。ゲート電極101は、そのゲートフィンガー部101aの一方端にゲートコンタクトGC用のパッド部101bを備える。また、ゲートフィンガー部101aの他方端に、ボディ領域100のトランジスタ形成部分100aと拡大部分100bの境界付近を遮る矩形状の遮蔽部101cを備える。ボディ領域100は、ゲート電極101および素子分離絶縁層を自己整合マスクとして表面に不純物が導入されている。すなわち、ボディ領域100のトランジスタ形成部分100aにおいては、ゲートフィンガー部101aを挟んだ両側にソース・ドレイン不純物領域形成のためにn型不純物が導入され、ボディコンタクト領域(拡大部分)100bの遮蔽部101cより外側の部分には、コンタクト不純物領域形成のためにp型不純物が導入されている。
【0009】
ところが、このボディコンタクト方法では、ボディ領域100が外側に拡大されていることからトランジスタサイズが大きくなり、高集積化に不利である。ボディ領域100の面積を出来るだけ小さくするには、ゲート電極の遮蔽部101cの幅を必要最小限にすることが要求される。その場合、狭いゲート電極部分(遮蔽部101c)を境にp型とn型の異なる不純物を打ち分けることが難しく、製造工程が煩雑化する。また、ゲート電極面積が大きくなるため負荷容量のゲート容量成分が増大し、高速性が低下する。さらに、ボディコンタクトBCを設ける位置がゲートフィンガー101aの長さ方向(ゲート幅方向)に限定されるため、ゲート幅が大きいとパッド101b側のトランジスタ端部からボディコンタクトBCまでが遠く、その結果としてボディ領域100の電位固定が部分的にできなくなる。
【0010】
そこで、このような不利益を解消できるボディコンタクト構造が、“Body-Contacted SOI MOSFET Structure with Fully Bulk CMOS Compatible Layout and Process, IEEE ELECTRON DEVICE LETTERS. VOL.18, NO.3, MARCH 1997, PP102-104 ”に提案されている。
図13は、このボディコンタクト構造を示す断面図である。
【0011】
このボディコンタクト構造において、基板110上に埋込絶縁層111を介して形成された半導体層112を平面方向に分離する素子分離絶縁層113が、埋込絶縁層111にまで到達していない。したがって、素子分離絶縁層113と埋込絶縁層111との間に、半導体層112がフィルム状に残されている。このフィルム状の半導体層部分112aは、半導体層112の他の部分よりp型不純物濃度を高くして、素子間分離特性が高められている。素子分離絶縁層113の一方側にLDD構造のSOIトランジスタ114が形成され、その反対側の半導体層112表面に、ボディコンタクト用のp+ 不純物領域115が形成されている。
【0012】
SOIトランジスタ114は、そのチャネルが形成される半導体層部分(ボディ領域)が、p+ 不純物領域115、ボディコンタクト側の半導体層112、シリコンフィルム112a、およびソース・ドレイン不純物領域から埋込不純物領域111に達する空乏層を介して電位固定される。この結果、ボディ領域で発生したホールが除去され、上記したFBEを抑制することができる。
【0013】
ところで、このような方法により従来ではFBEを出来るだけ抑制することが望ましいとされてきたが、最近では、FBEがトランジスタ閾値を低下させ駆動電流を増大させることに着目して、この駆動電流の増大を動作速度を高めるために積極的に利用しようとする試みがなされるようになってきた。
【0014】
【発明が解決しようとする課題】
しかし、このFBEを敢えて抑止しない用い方では、そのことを前提に半導体回路設計を行う際、プロセスばらつきも考慮に入れた各機能ブロックごとの最大および最小の遅延時間を調べ、信号の印加パターンに応じたトランジスタの特性変化が信号遅延にどのように影響するかを予め分析しておく。そのうえで、回路上で誤動作の原因となるクリティカルパスで信号変化のタイミング検証を十分に行う必要がある。
また、製造プロセスにおいても、トランジスタの閾値やゲート長といった従来からのプロセスデータに加えて、シリコンの結晶性に依存したpn接合の逆方向リーク電流、キャリアライフタイムなどの大小および動的変化データ(たとえばヒステリシス性)など、従来より格段に木目の細かい項目の管理が必要になる。
さらに、これらのデータを回路およびデバイス設計に十分、かつ有効に反映させることも、従来より重要になってくる。
【0015】
このような数々の分析、検証、管理を行っても、たとえばCPUなどの大規模なLSI全体を信頼性よく動作させるのは極めて難しい。
【0016】
ところが、実際のLSIでは要求される動作速度について回路機能ブロックごとに軽重があるのが一般的である。とくに近年、盛んに開発が推進されているシステムLSIのように、要求される高速動作性が回路機能ブロック間で全く異なるため従来では専用LSI化していたものを、1つのIC内に集積化して機能性を高めたものも多くなってきた。
そのような情況下で、部分的に回路ブロックの動作速度を上げてやると、IC全体の高速性能が高まることも多い。
にもかかわらず、プロセス、素子パターンおよび素子面積を従来とほぼ同じにしたままでIC全体の高速性能を高めるための提案は殆どなされていないのが実情である。
【0017】
本発明の目的は、素子のパターンおよび面積は従来のままで若干のプロセス変更を加えることにより、動作信頼性を損なうことなく全体の高速性能を高めることができるSOI型素子分離構造を有する半導体装置と、その製造方法を新たに提供することにある。
【0018】
【課題を解決するための手段】
本発明に係る半導体装置は、基板上に埋込絶縁層を介して形成されている半導体層と、上記半導体層に形成された回路の一部である高速回路ブロックに含まれる部分空乏型の第1の絶縁ゲート電界効果トランジスタと、上記回路の他の一部であり、上記高速回路ブロックより動作速度が低い低速回路ブロックに含まれる部分空乏型の第2の絶縁ゲート電界効果トランジスタと、上記第1の絶縁ゲート電界効果トランジスタが形成される上記半導体層の部分である第1ボディ領域の周囲を上記半導体層の層厚全域で囲み、上記埋込絶縁層に達する厚さを有する第1の素子分離絶縁層と、
上記第2の絶縁ゲート電界効果トランジスタが形成される上記半導体層の部分である第2ボディ領域の周囲を囲み、上記第1の素子分離絶縁層より薄く上記埋込絶縁層に達していない第2の素子分離絶縁層と、上記第2の素子分離絶縁層と上記埋込絶縁層との間の上記半導体層の部分であるリンク領域を介して、前記第2ボディ領域の内部で空乏化されない中性領域を電位固定するための電位固定電極と、を有し、上記第2の素子分離絶縁層に島状の開口部が形成され、上記開口部を介して、上記電位固定電極が、上記第2の絶縁ゲート電界効果トランジスタの上記中性領域と電気的に接続されている。
【0019】
本発明では好適に、上記開口部に対応して島状に残された上記半導体層の部分に、上記第2の絶縁ゲート電界効果トランジスタの上記中性領域と同じ導電型を有し、上記中性領域より高い濃度のコンタクト不純物領域が、上記電位固定電極の接触箇所から上記リンク領域の内部にかけて形成されている。
【0021】
このような構成の半導体装置では、その高速回路ブロックにおいて、当該ブロックを構成する絶縁ゲート電界効果トランジスタの半導体層が埋込絶縁層および素子分離絶縁層により周囲を完全に囲まれている。このため、ダイナミック動作時に半導体層に発生したホールが中性領域に溜まり或いは消滅してトランジスタ閾値を変化させる。しかし、回路規模が比較的に小さい場合は、この特性変化がブロック内の信号遅延に如何なる影響を及ぼすかを予め分析でき、この影響を考慮して回路設計を行うことは可能である。加えて、ホールの発生および消滅を制御するためのプロセスパラメータの制御を十分に行うことで、誤動作なく回路を動作させることができる。
このように閾値をダイナミックに変えて回路動作させる場合、その変化の方向が閾値を低くする方向であることから動作電流が大きくとれ、信号の伝搬遅延速度が高められる。
【0022】
一方、低速回路ブロックでは、素子分離絶縁層と埋込絶縁層との間に残された薄い半導体層部分を介して、トランジスタ直下の半導体層部分(ボディ領域)が、素子分離絶縁層の外側または途中に設けられた電位固定用の電極と電気的に接続される。このため、ホールが発生しても直ぐに電位固定用の電極から外部に抜き取られるため、ボディ領域の電位は殆ど変動しない。したがって、ダイナミック動作時でもトランジスタの閾値は殆ど変動しない。
このように、低速回路ブロックでは、閾値低下による動作速度の向上はないが、特別に遅延時間の検証などを行わなくてもラフな設計でも確実に動作するように動作信頼性を優先させている。
【0026】
このような半導体装置の製造方法を用いれば、従来の製造方法に対しマスク層の形成と追加エッチングを付加するだけで、動作信頼性を損なうことなく高速性を高めた半導体装置を製造できる。マスク層の形成と追加エッチングを付加すること以外は、他の工程における処理および素子パターンに変更がなく、素子面積はバルク型あるいは従来のSOI型の半導体装置と同じである。
【0027】
【発明の実施の形態】
図1は、本発明の実施形態に係る半導体装置の要部構成を示す平面図と断面図である。図1においては、左半分に低速回路ブロックにおけるSOI MOSFETを、右半部に高速回路ブロックにおけるSOI MOSFETを示す。
【0028】
この半導体装置1では、基板2の上に、たとえば、酸化シリコンからなる埋込絶縁層3を介して単結晶シリコンからなる半導体層4が形成され、これによりSOI基板が構成されている。
半導体層4に、所定のパターンで表面から厚さ全域をほぼ貫いて素子分離絶縁層5,6が設けられ、これにより、素子分離絶縁層5,6が設けられたフィールド領域と、それ以外のボディ領域とに区分されている。高速回路ブロックにおける素子分離絶縁層5は、半導体層4の表面から埋込絶縁層3に到達することにより隣り合うボディ領域4a同士を完全に絶縁分離している。これに対し、低速回路ブロックにおける素子分離絶縁層6は半導体層4の表面から埋込絶縁層3に到達しておらず、素子分離絶縁層6と埋込絶縁層3との間に半導体層4が薄いフィルム状に残されている。以下、この薄いフィルム状の半導体層部分4bをリンク領域という。
【0029】
ボディ領域4a上に、たとえば、酸化シリコンからなるゲート絶縁膜7、およびポリシリコンからなるゲート電極8が積層されている。ゲート電極8の幅方向両側にサイドウォール絶縁層9が形成されている。ゲート電極8より外側のボディ領域4a内表面に、ボディ領域4aと逆導電型の不純物が導入されてLDD構造を有するソース・ドレイン不純物領域10が形成されている。
なお、動作時に、このソース・ドレイン不純物領域10と半導体層4との間のpn接合から、そのビルトインポテンシャルに応じて空乏層が延びる。本実施形態では、その空乏層がpn接合直下で埋込絶縁層3に到達しているが、ゲート電極8の下方ではソース側とドレイン側から延びた空乏層により半導体層4が完全に空乏化されていない。これは、本実施形態に係るPD型半導体装置1では、その半導体層4が、図示のように空乏されない中性領域4cが残るような厚さ、たとえば100〜200nm程度の厚さに設定されているからである。
【0030】
このような構造のPD−MOSトランジスタ上は、第1層間絶縁膜11で覆われ、この第1層間絶縁膜11が、それぞれソース・ドレイン不純物領域10上で開口されている。第1層間絶縁膜11の開口部を介してソース・ドレイン不純物領域10に接続するように、ソース・ドレイン電極12が形成され、その上に第2層間絶縁膜13が堆積されている。
【0031】
この半導体装置1を平面パターンでみると、図1(A)に示すように、低速回路ブロックのみ、PD−MOSトランジスタの周囲のフィールド領域に、電位固定電極が設けられている。つまり、低速回路ブロックのフィールド領域に、適宜、素子分離絶縁層6に周囲を囲まれてボディコンタクト6aが形成され、そのボディコンタクト6aを介して、前記リンク領域4bに接続する電極14が設けられている。なお、とくに図示しないが、リンク領域4bと電極14との接続部分に、リンク領域表面を高濃度化してできたコンタクト不純物領域を形成してもよい。
このような構成では、電極14から固定電位、たとえば接地電位が中性領域4cに直接伝達される。インパクトイオン化でホールが発生しても、これが直ぐに電極14から排除されるため、ボディ領域4aは電位上昇しない。結果として、低速回路ブロックにおいては、トランジスタ閾値の変動、および駆動電流の増大、寄生バイポーラトランジスタの導通によるソース・ドレイン間耐圧の低下など、FBEによるトランジスタ特性変動が有効に防止される。
また、リンク領域4bおよび電極14は、ボディ領域4aの放熱を促進する働きも併せもつ。
【0032】
その一方、ボディ領域4aが完全に絶縁分離された高速回路ブロックでは、中性領域4cにホールが溜まりトランジスタ閾値が低下する。しかも、その蓄積量が信号印加のパターンに応じて時々刻々と変化する。
しかし、本実施形態では、そのような完全絶縁分離型FETの使用を一部の回路ブロック(高速回路ブロック)に限定している。このような限定が小規模回路に対してなされている場合、トランジスタ特性変化が信号遅延に如何に影響するかを予め分析し、その分析結果を回路のタイミング設計に反映させることは比較的容易である。したがって、トランジスタ特性変化の再現性をプロセスデータ管理で高めることを前提に、高速回路ブロックの動作信頼性を高いレベルで十分維持できる。
このような高速化手法を上手に用いた場合、必要な動作信頼性を確保したうえで一部の回路の高速性を高めることにより、全体の動作速度を向上させることが可能となる。
【0033】
つぎに、図1に示す半導体装置の製造方法例を、図2〜図11を参照しながら説明する。
まず、図2に示すSOI基板を用意する。SOI基板は、基板1上に埋込絶縁層3を介して150nm程度の半導体層4が積層された構造を有し、SIMOX(Separation by Implanted Oxygen)法または基板張り合わせ法により形成される。
【0034】
図3に示すように、半導体層4上に、たとえば、半導体素子の能動領域を保護するパターンにて、10nm程度の酸化シリコンからなる薄いパッド層20と150nm程度の窒化シリコンからなるマスク層21の積層パターンを形成する。
【0035】
図4に示すように、積層パターンをマスクとしたドライエッチングにより、半導体層4にトレンチ4dを形成する。この最初のドライエッチングでは、半導体層4を埋込絶縁層3が露出するまでエッチングを行わずに、トレンチ底部に、半導体層4を10〜50nm程度残しておく。トレンチ4d間の半導体層部分が後で形成されるトランジスタのボディ領域4aとなり、トレンチ底部でボディ領域4a同士をつなぐ薄い半導体層部分がリンク領域4bとなる。
なお、上述した積層パターン、および、これをマスクとしたトレンチ4dの形成では、とくに図示しないが、電位固定用の表面引き出し領域として、後で低速回路ブロックとなる側のトレンチ4d内に適宜、半導体層4を島状に残しておく。
【0036】
図5に示すように、高速回路ブロックを開口させ低速回路ブロックを保護するようにレジスト22を形成する。
この状態で、2回目のドライエッチングを行う。これにより、高速回路ブロックのみ半導体層4のトレンチ4dが埋込絶縁層3に達する。
【0037】
レジスト22を除去後、2回のドライエッチングにより形成したトレンチ4dの内壁および底面を酸化し、図6に示すように、10nm程度の薄い酸化膜23を形成する。
【0038】
トレンチ4dを完全に埋め込むように、たとえば酸化シリコン系の絶縁膜を厚く堆積し、たとえばCMP(Chemical Mechanical Polishing) により絶縁膜の表面から研磨を行う。これにより、図7に示すように、マスク層21の上部が削られ50nm程度の厚さになるとともに、絶縁膜がそれぞれトレンチ4d内を埋め込むようにして分離され、素子分離絶縁層5,6が形成される。
【0039】
マスク層21およびパッド層20を除去すると、図8に示すように、低速回路ブロックではリンク領域4bを介してつながり、高速回路ブロックでは素子分離絶縁層5により完全に絶縁分離されたボディ領域4aが形成される。
なお、ボディ領域4aにもっと早い段階でp型不純物を導入してもよいが、ここでは図8の状態でp型不純物を導入する。また、素子分離絶縁層5,6の形成前または形成後に、必要に応じてリンク領域4bにチャネルストッパ用の不純物を導入して、このリンク領域4bの不純物濃度をボディ領域4aより高濃度化する。
【0040】
ボディ領域4aの表面を熱酸化し、たとえば4nm程度のゲート絶縁膜を形成し、続いて多結晶シリコン膜を堆積し、この積層膜をパターンニングする。この多結晶シリコン膜の堆積時、または堆積後のイオン注入により、多結晶シリコン膜を導電化する。これにより、図9に示すように、ゲート電極8がボディ領域4a上にゲート絶縁膜7を介して形成される。
なお、この図9のゲート電極8の形成前に、ボディ領域4aのゲート電極8より下方の部分に、所望のトランジスタ閾値を得るために、或いは短チャネル効果を抑制するために不純物をイオン注入することがある。
【0041】
形成したゲート電極8および素子分離絶縁層5,6を自己整合マスクとして、ボディ領域4aの表面に逆導電型の不純物をイオン注入し、LDD不純物領域を形成する。絶縁膜の堆積と全面異方性エッチング(エッチバック)とを行い、ゲート電極8の側壁に、サイドウォール絶縁層9を形成する。サイドウォール絶縁層9、ゲート電極8および素子分離絶縁層5,6を自己整合マスクとして、ボディ領域4aの表面に逆導電型の不純物をイオン注入する。これにより、図10に示すように、LDD構造のソース・ドレイン不純物領域10が形成される。
なお、とくに図示しないが、低速回路ブロック側の素子分離絶縁層6に島状に残された電位固定用の領域(表面引き出し領域)に、必要に応じて、ボディ領域4aと同じ導電型でより高い濃度で不純物を導入して、コンタクト不純物領域を形成する。
【0042】
図11に示すように、第1層間絶縁膜11を堆積し、第1層間絶縁膜11にソース・ドレイン不純物領域10に達する開口部を形成する。このとき、図示しない電位固定用の表面引き出し領域上またはコンタクト不純物領域上にも開口部を形成する。
形成した全ての開口部を埋め込むように、金属膜をたとえばスパッタリングにより成膜し、パターンニングする。これにより、トランジスタのソース・ドレイン電極12が形成されるともに、電位固定用の電極14(図1(A))が形成される。
全面に第2層間絶縁膜13を堆積すると、図1に示す半導体装置1が完成する。
【0043】
本実施形態に係る半導体装置1の製造方法では、従来のSOI型トランジスタの製造プロセスに、リンク領域4bとなる半導体層4の残し部分を一部除去してボディ領域4aを完全絶縁分離型とするために、図5の工程において、マスク層(レジスト22)の形成と追加エッチングが必要であるが、それ以外、何ら付加的な工程増がない。したがって、比較的簡単に、チップ内の一部の領域(高速回路ブロック)でFBEを用いたトランジスタの速度向上が達成される。
なお、本実施形態では、電位固定用の表面引き出し領域を設けるようにしたが、この表面引き出し領域は、トレンチ形成時のパターン設計で低速回路ブロック側の一部のトレンチ内に島状の残しパターンを予め形成しておくと、トレンチ形成時に一括して形成できる。また、表面引き出し領域に形成するコンタクト不純物領域はコンタクト抵抗を下げる意味で設けるのが望ましいが、必須ではない。
【0044】
【発明の効果】
以上説明してきたように、本発明に係る半導体装置によれば、浮遊ボディ効果(FBE)によるトランジスタ閾値の低下を積極的に利用して動作速度を高めることを一部の回路ブロック(高速回路ブロック)に限定している。一部の小規模な回路ブロックがLSI全体の高速性を律束する場合も多い。また、FBEは動作の不安定さをもたらすが、FBEの利用を小規模な高速回路ブロックに限った場合、その回路ブロックにおける遅延時間等の分析、信号のタイミング検証、およびプロセスデータを含めた木目細かなデータ管理を十分行うことで、必要な動作信頼性を確保できる。
したがって、たとえば高速回路ブロックが比較的に小規模な場合などにおいては、本発明の適用によって動作信頼性を損なうことなく全体の動作速度を高めることが可能である。
【0045】
また、本発明に係る半導体装置の製造方法では、レジストなどのマスク層の形成と僅かな追加エッチングを付加するだけでよく、大幅なコスト増となるような工程追加はない。
【図面の簡単な説明】
【図1】本発明の実施形態に係る半導体装置の要部構成を、左半分に低速回路ブロックにおけるSOI MOSFETを、右半部に高速回路ブロックにおけるSOI MOSFETを対比させて示す平面図と断面図である。
【図2】本発明の実施形態に係る半導体装置の製造に用いるSOI基板の断面図である。
【図3】図2に続く、トレンチのエッチングマスク層の形成後の断面図である。
【図4】図3に続く、トレンチ形成のための第1回目のエッチング後の断面図である。
【図5】図4に続く、トレンチ形成のための第2回目のエッチング後の断面図である。
【図6】図5に続く、トレンチ内に薄い酸化膜を形成した後の断面図である。
【図7】図6に続く、トレンチ内に埋め込んだ絶縁膜の平坦化後の断面図である。
【図8】図7に続く、トレンチのエッチングマスク層除去後の断面図である。
【図9】図8に続く、ゲート電極形成後の断面図である。
【図10】図9に続く、ソース・ドレイン不純物領域形成後の断面図である。
【図11】図10に続く、ソース・ドレイン電極形成後の断面図である。
【図12】電位固定用のボディコンタクトを有する従来の半導体装置のパターンを3例示す平面図である。
【図13】従来の他のボディコンタクト構造を示す断面図である。
【符号の説明】
1…半導体装置、2…基板、3…埋込絶縁層、4…半導体層、4a…ボディ領域、4b…リンク領域、4c…中性領域、4d…コンタクト領域、5,6…素子分離絶縁層、6a…ボディコンタクト、7…ゲート絶縁膜、8…ゲート電極、9…サイドウォール絶縁層、10…ソース・ドレイン不純物領域、11…第1層間絶縁膜、12…ソース・ドレイン電極、13…第2層間絶縁膜、14…ボディコンタクト用電極、20…パッド層、21…マスク層、22…レジスト、23…酸化膜。
Claims (2)
- 基板上に埋込絶縁層を介して形成されている半導体層と、
上記半導体層に形成された回路の一部である高速回路ブロックに含まれる部分空乏型の第1の絶縁ゲート電界効果トランジスタと、
上記回路の他の一部であり、上記高速回路ブロックより動作速度が低い低速回路ブロックに含まれる部分空乏型の第2の絶縁ゲート電界効果トランジスタと、
上記第1の絶縁ゲート電界効果トランジスタが形成される上記半導体層の部分である第1ボディ領域の周囲を上記半導体層の層厚全域で囲み、上記埋込絶縁層に達する厚さを有する第1の素子分離絶縁層と、
上記第2の絶縁ゲート電界効果トランジスタが形成される上記半導体層の部分である第2ボディ領域の周囲を囲み、上記第1の素子分離絶縁層より薄く上記埋込絶縁層に達していない第2の素子分離絶縁層と、
上記第2の素子分離絶縁層と上記埋込絶縁層との間の上記半導体層の部分であるリンク領域を介して、前記第2ボディ領域の内部で空乏化されない中性領域を電位固定するための電位固定電極と、
を有し、
上記第2の素子分離絶縁層に島状の開口部が形成され、
上記開口部を介して、上記電位固定電極が、上記第2の絶縁ゲート電界効果トランジスタの上記中性領域と電気的に接続されている
半導体装置。 - 上記開口部に対応して島状に残された上記半導体層の部分に、上記第2の絶縁ゲート電界効果トランジスタの上記中性領域と同じ導電型を有し、上記中性領域より高い濃度のコンタクト不純物領域が、上記電位固定電極の接触箇所から上記リンク領域の内部にかけて形成されている
請求項1に記載の半導体装置。
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