JP2004235438A - Ｓｏｉ構造ｍｏｓ型半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】バルクＭＯＳＦＥＴで用いられているレイアウト設計情報を有効に活用でき、かつ安定した十分な電流駆動能力の向上を達成するＳＯＩ構造ＭＯＳ型半導体装置及びその製造方法を提供する。
【解決手段】埋め込み絶縁膜（ＳｉＯ２膜）６１上にボディー６２、チャネル部６３及びゲート絶縁膜６４を介してゲート電極６５が構成されている。ソース領域６８、ドレイン領域６９は、その接合深さがボディー６２の厚みより小さく、下部にはボディー６２が延在する。また、ボディー６２及びこれに隣接するソース・ドレイン領域６８，６９の周辺にトレンチ形態の完全分離絶縁膜７０が設けられている。完全分離絶縁膜７０は埋め込み絶縁膜６１に到達する厚さを有するが、基準電位または接地電位に繋ぐための電源経路領域７１を除いて設けられている。この電源経路領域７１を介してソース・ドレイン領域６８，６９から外側に所定領域にＰ＋型のボディーコンタクト部７２が設けられている。
【選択図】 図６
【解決手段】埋め込み絶縁膜（ＳｉＯ２膜）６１上にボディー６２、チャネル部６３及びゲート絶縁膜６４を介してゲート電極６５が構成されている。ソース領域６８、ドレイン領域６９は、その接合深さがボディー６２の厚みより小さく、下部にはボディー６２が延在する。また、ボディー６２及びこれに隣接するソース・ドレイン領域６８，６９の周辺にトレンチ形態の完全分離絶縁膜７０が設けられている。完全分離絶縁膜７０は埋め込み絶縁膜６１に到達する厚さを有するが、基準電位または接地電位に繋ぐための電源経路領域７１を除いて設けられている。この電源経路領域７１を介してソース・ドレイン領域６８，６９から外側に所定領域にＰ＋型のボディーコンタクト部７２が設けられている。
【選択図】 図６
Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）膜に形成されるトランジスタ素子に係り、特にボディーが部分的にのみ空乏化する部分空乏型素子の電流駆動能力及びその安定性を向上させるＳＯＩ構造ＭＯＳ型半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩ ＭＯＳＦＥＴは、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板と呼ばれる絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するものであり、ソース・ドレインの接合容量が小さく抑えられる利点を有する。このため、通常のバルクシリコン基板上に作製したＭＯＳＦＥＴ（バルクＭＯＳＦＥＴ）より高速で動作する。また、低電圧電源でも高速に動作するため、低消費電力ＬＳＩへの応用が検討されている。
【０００３】
ＳＯＩ ＭＯＳＦＥＴはバルクＭＯＳＦＥＴと異なり、いわゆる基板浮遊効果によって、キャリア生成電流に起因する寄生バイポーラ動作が顕著に生じる。これにより、回路動作待機時のオフ電流が増加し、バルクＭＯＳＦＥＴに比べてボディー（チャネル部）の不純物濃度を高くしなければならず、これに伴って電界効果移動度は減少し、ひいては電流駆動能力が低下してしまう。このような基板浮遊効果による寄生バイポーラ動作を防止するため、ＳＯＩ ＭＯＳＦＥＴは、チャネル電位固定用領域が設けられる構成が検討されている。
【０００４】
例えば、従来例として、バルクＳｉ ＣＭＯＳのレイアウト設計情報に完全な互換性を持ったウェル構造を有する部分空乏型ＳＯＩ ＣＭＯＳの構成が発表されている。これは、ＳＯＩ層膜以下の素子分離絶縁膜を用いた部分分離構造を採用している。これにより、素子分離絶縁膜下のＳＯＩ層を介してボディー電位の固定が可能となる（例えば、非特許文献１参照）。
【０００５】
しかしながら、この従来例では、ボディー電位が固定しきれないことを懸念し、ボディーコンタクトの抵抗値を十分に高く設定しているわけではない。このため、十分な電流駆動能力の向上が期待できないものとなる。あるいは、この従来例ではＲＣ時定数のチャネル幅依存性が非常に強く、理論的には２乗に比例することとなる。そのため、チャネル幅の減少と共にＲＣ時定数もまた減少して、電流駆動能力の向上が目減りするといった事態が生じる危険性もある。要するに、この従来例には、電流駆動能力の向上を目的とした技術的構成が不十分である。電流駆動能力の向上はＬＳＩ情報処理のさらなる高速化に不可欠であり、工夫を要する。
【０００６】
【非特許文献１】
平野有一 他，「パーシャルトレンチ分離構造を用いたバルクレイアウト互換 ０．１８μｍ ＳＯＩ ＣＭＯＳ技術」，三菱電機（株），半導体・集積回路技術第５７回シンポジウム講演論文集 ｐｐ．１９−２４
【０００７】
【発明が解決しようとする課題】
このように従来では、バルクＭＯＳＦＥＴで利用されるレイアウト設計情報との互換性を重視した構造で、ボディー電位の固定可能なＳＯＩ ＣＭＯＳ技術が提供されてきたが、電流駆動能力向上の観点からは期待に副えない構成とならざるを得ない。
【０００８】
本発明は上記のような事情を考慮してなされたもので、バルクＭＯＳＦＥＴで用いられているレイアウト設計情報を有効に活用でき、かつ安定した十分な電流駆動能力の向上を達成するＳＯＩ構造ＭＯＳ型半導体装置及びその製造方法を提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明に係るＳＯＩ構造ＭＯＳ型半導体装置は、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、前記シリコン単結晶中の第１導電型のボディー及びこれに隣接する第２導電型のソース・ドレイン領域の周辺に設けられ前記絶縁膜との間に前記ボディーの領域を延在させた部分分離絶縁膜と、前記部分分離絶縁膜下部の前記ボディーあるいは前記ソース・ドレイン領域から外側に設けられた前記ボディーの部分において、所定領域に設けられた再結合中心領域ないし高濃度第１導電型領域と、前記再結合中心領域ないし高濃度第１導電型領域に設けられる第２導電型のボディーコンタクト部と、を具備したことを特徴とする。
【００１０】
上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置によれば、再結合中心領域ないし高濃度第１導電型領域を設けたことにより、第１導電型のボディー及び第２導電型のボディーコンタクト部からなるダイオードを整流的な電流−電圧特性を有するものからむしろ抵抗性の電流−電圧特性を示すものに変化させる。これにより、ボディー端子制御型の容量性結合を伴うことになり、十分な電流駆動能力の向上が図れる。また、素子面積の増加を伴わない。
【００１１】
本発明に係るＳＯＩ構造ＭＯＳ型半導体装置は、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、前記シリコン単結晶中の第１導電型のボディーにゲート電極部を隔てて設けられ接合深さが前記ボディーの厚みより小さい第２導電型のソース・ドレイン領域と、前記ボディー及びこれに隣接する前記ソース・ドレインの周辺において電源経路領域を除いて設けられる前記絶縁膜と接触した完全分離絶縁膜と、前記電源経路領域を介して前記ソース・ドレイン領域から外側に設けられた第１導電型のボディーコンタクト部と、を具備したことを特徴とする。
【００１２】
上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置によれば、ソース・ドレイン領域をボディーの厚みより小さくし、ボディーとボディーコンタクト部との経路間においてソース領域直下のボディーの空乏化現象を利用した抵抗部が機能する。すなわち、ボディーとの間の抵抗、回路動作周波数が共に十分高ければ、回路動作中での実効的なボディー電位はボディーコンタクト部に固定されずにむしろ容量性結合を伴って変動する。これにより、十分な電流駆動能力の向上が図れる。また、素子面積並びにゲート容量の増加を伴わない。
【００１３】
なお、上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置は、前記ボディーコンタクト部を第２導電型とし、前記ボディーコンタクト部に接触する再結合中心領域ないし高濃度第１導電型領域を具備したことを特徴とする。同様のスイッチング動作高速化、電流駆動能力の向上が図れる。
【００１４】
本発明に係るＳＯＩ構造ＭＯＳ型半導体装置は、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、前記シリコン単結晶中の第１導電型のボディーにゲート電極部を隔てて設けられ接合深さが前記ボディーの厚みより小さい低濃度エクステンション領域を有する第２導電型のソース・ドレイン領域と、前記ボディー及びこれに隣接する前記ソース・ドレイン領域の周辺に設けられる前記絶縁膜と接触した完全分離絶縁膜と、前記ソース・ドレイン領域のソース側で前記ボディーとの接合部に設けられた再結合中心領域ないし高濃度第１導電型領域と、を具備したことを特徴とする。
【００１５】
なお、上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置において、前記再結合中心領域ないし高濃度第１導電型領域は、前記ソース側と前記ボディーとの接合部に高抵抗オーミック接触に類似した電流−電圧特性が与えられるよう設けられ、回路動作中において過渡的なボディー容量結合を伴うことを特徴とする。
【００１６】
上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置によれば、ソースとボディーの接合部近傍に再結合中心領域ないし高濃度第１導電型領域が設けられる。これにより、同接合部に対して、高抵抗なオーミック接触に似た電流−電圧特性を期待することができる。従って、ボディーコンタクトの抵抗値が高いボディー・タイド・トゥ・ソース操作、ひいてはボディー端子制御型の容量性結合を具現化することが可能となり、これによる十分な電流駆動能力の向上が期待できる。また、素子面積並びにゲート容量の増加を伴わない。
【００１７】
なお、上述したそれぞれの本発明に係るＳＯＩ構造ＭＯＳ型半導体装置いずれかに関し、前記ＳＯＩ ＭＯＳＦＥＴは、ゲート電極上部または前記ゲート電極及び前記ソース・ドレイン領域両者の上部は金属シリサイド化されていることを特徴とする。低抵抗化、動作高速化に寄与する。
【００１８】
本発明に係るＳＯＩ構造ＭＯＳ型半導体装置の製造方法は、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、前記シリコン単結晶のボディーとなる第１導電型領域における素子予定領域周辺に前記絶縁膜と非接触の部分分離絶縁膜を形成する工程と、前記ボディーのチャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、少なくともソース・ドレインやボディーコンタクトとなる第２導電型領域を形成するイオン注入工程と、前記ボディーコンタクトとなる第２導電型領域に隣接する再結合中心領域ないし高濃度第１導電型領域を形成する工程と、を具備したことを特徴とする。
【００１９】
上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置の製造方法によれば、第１導電型のボディーは非接触の分離絶縁膜下を介して再結合中心領域ないし高濃度第１導電型領域へ亘り第２導電型のボディーコンタクト部に繋がるようにする。この再結合中心領域ないし高濃度第１導電型領域が、第１導電型のボディーと第２導電型のボディーコンタクト部からなるダイオードを、整流的な電流−電圧特性を有するものからむしろ抵抗性の電流−電圧特性を示すものに変化させ、ボディー端子制御型の容量性結合を伴わせるようにする。
【００２０】
本発明に係るＳＯＩ構造ＭＯＳ型半導体装置の製造方法は、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、ウェルと同様の領域に設けられる前記シリコン単結晶のボディーとなる第１導電型領域における素子予定領域周辺で電源経路領域を除き、前記絶縁膜に接触する完全分離絶縁膜を形成する工程と、前記ボディーのチャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、少なくとも接合深さが前記ボディーの厚みより小さいソース・ドレインとなる第２導電型領域を形成するイオン注入工程と、前記電源経路領域を介して前記ソース・ドレイン領域から外側に設けられる第１導電型のボディーコンタクト部を形成する工程と、を具備したことを特徴とする。
【００２１】
上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置の製造方法によれば、ソース・ドレイン領域をボディーの厚みより小さくし、ボディーとボディーコンタクト部との間においてソース領域直下のボディーの空乏化現象を利用した抵抗部が機能するような形態を構成する。また、従来のバルクＭＯＳＦＥＴからなるＬＳＩで用いられているレイアウト設計情報を有効に活用できる。
【００２２】
なお、上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置の製造方法において、前記完全分離絶縁膜の外側に前記ボディーが所定領域存在するようにダミーゲート等所定のイオン注入マスクを形成する工程と、前記ボディーコンタクト部を第２導電型とし、前記ボディーコンタクト部周辺に再結合中心領域ないし高濃度第１導電型領域を形成する工程の少なくともいずれかをさらに具備したことを特徴とする。同様のスイッチング動作高速化、電流駆動能力の向上のために形成する。
【００２３】
なお、上述したそれぞれ本発明に係るＳＯＩ構造ＭＯＳ型半導体装置の製造方法いずれかにおいて、前記ソース・ドレインとなる第２導電型領域の形成は前記ソース・ドレインよりも接合深さの浅い低濃度エクステンション領域の形成も含まれることを特徴とする。
【００２４】
本発明に係るＳＯＩ構造ＭＯＳ型半導体装置の製造方法は、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、前記シリコン単結晶のボディーとなる第１導電型領域における素子予定領域周辺に前記絶縁膜に接触する完全分離絶縁膜を形成する工程と、前記ボディーのチャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、少なくとも前記完全分離絶縁膜及び前記ゲート電極のマスクを伴って接合深さが前記ボディーの厚みより小さい第２導電型の低濃度エクステンション領域及び接合深さが前記ボディーの厚みに達する第２導電型のソース・ドレイン領域を形成するイオン注入工程と、前記ソース・ドレイン領域のソース側で前記低濃度エクステンション領域とソース領域の少なくともいずれかと前記ボディーの接合部に再結合中心領域ないし高濃度第１導電型領域を形成する工程と、を具備し、回路動作中に過渡的なボディーの容量性結合を伴うことを特徴とする。
【００２５】
上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置の製造方法によれば、ソース側の低濃度エクステンション領域またはソース領域とボディーの接合部に再結合中心領域ないし高濃度第１導電型領域を形成する。これにより、同接合部に対して、高抵抗なオーミック接触に似た電流−電圧特性を期待することができる。従って、ボディーコンタクトの抵抗値が高いボディー・タイド・トゥ・ソース操作、ひいてはボディー端子制御型の容量性結合を具現化することが可能となり、これによる十分な電流駆動能力の向上が期待できる。また、従来のバルクＭＯＳＦＥＴからなるＬＳＩで用いられているレイアウト設計情報を有効に活用できる。
【００２６】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部構成を示しており、部分空乏型ＳＯＩ ＭＯＳＦＥＴである。各図（ａ）は平面図、（ｂ）は（ａ）中のＢ−Ｂ断面図、（ｃ）は（ａ）中のＣ−Ｃ断面図である。ＳＯＩ ＭＯＳＦＥＴ１０は、埋め込み絶縁膜（ＳｉＯ２膜）１１上に形成されたシリコン単結晶を基体として構成されている。例えば、Ｐ−型（低濃度Ｐ型）のボディー１２、チャネル部１３及びゲート絶縁膜１４を介してゲート電極１５が構成されている。ゲート電極１５の両側にはＮー型（低濃度Ｎ型）のエクステンション領域１６形成後に設けられるサイドウォール（スペーサー）１７が形成されている。エクステンション領域１６の両外側にＮ＋型（高濃度Ｎ型）のソース領域１８、ドレイン領域１９が形成されている。
【００２７】
上記ボディー１２及びこれに隣接するソース・ドレイン領域１８，１９の周辺にトレンチ形態の部分分離絶縁膜２０が設けられている。部分分離絶縁膜２０はボディー１２の厚さより小さく、埋め込み絶縁膜１１との間にボディー１２の領域を延在させた形態となっている。この部分分離絶縁膜２０下部を含めたソース・ドレイン領域１８，１９から外側の部分において所定領域に再結合中心領域２１が設けられている。再結合中心領域２１は、例えばアルゴンまたはシリコン原子等のイオン注入に伴う残留欠陥で構成されている。この再結合中心領域２１にＮ＋型のボディーコンタクト部２２が形成されている。少なくとも、ソース領域１８とボディーコンタクト部２２は図示しない上層の配線によって接続される。
【００２８】
上記実施形態によれば、ＳＯＩ ＭＯＳＦＥＴのボディーコンタクト部２２をＮ＋型領域で形成してダイオード接続とし、Ｐ−Ｎ接合部周辺に再結合中心領域２１を付加した。これにより、Ｐ−型のボディー１２及びＮ＋型のボディーコンタクト部２２によるダイオードを、整流性を有する典型的な電流−電圧特性を示すものからむしろ非理想的な抵抗性の電流−電圧特性を示すものに変化させる（図５参照）。この結果、ボディー端子制御型の容量性結合を伴うことになり十分な電流駆動能力の向上が図れる。このような電流駆動能力の向上を図ったＭＯＳＦＥＴで回路を構成することによって、ＬＳＩ情報処理の高速化が期待できる。また、素子面積の増加を伴わない。
【００２９】
図２〜図４は、それぞれ第２実施形態に係る半導体装置の製造方法を示しており、前記図１におけるＳＯＩ ＭＯＳＦＥＴの製造方法の要部を工程順に表している。各図（ａ）は平面図、（ｂ）は（ａ）中のＢ−Ｂ断面図、（ｃ）は（ａ）中のＣ−Ｃ断面図である。上記第１実施形態と同様の箇所には図１中と同一の符号を付して説明する。
【００３０】
図２（ａ），（ｂ），（ｃ）に示すように、ＳＯＩ基板において、埋め込み絶縁膜１１上にＰ−型のボディー１２を分離する部分分離絶縁膜２０をトレンチ素子分離法により形成する。トレンチは時間制御で埋め込み絶縁膜１１に到達させず、下部にボディー１２が残存する。次に、チャネル部１３のためのイオン注入、ゲート絶縁膜１４の形成、ゲート電極１５のパターニングを経る。次に、ソース・ドレインのエクステンション領域１６を形成する。
【００３１】
次に、図３（ａ），（ｂ），（ｃ）に示すように、側壁用絶縁膜の堆積から異方性エッチングを経てスペーサ１７を形成する。その後、部分分離絶縁膜２０の外側にボディー１２が所定領域存在するようにイオン注入マスク３１を形成する。次に、スペーサ１７を含むゲート電極１５のマスク領域を伴ってソース・ドレイン領域１８，１９やボディーコンタクト部２２となるＮ＋型の領域を形成する。
【００３２】
次に、図４（ａ），（ｂ），（ｃ）に示すように、再結合中心領域２１がボディーコンタクト部２２に隣接するようにイオン注入マスク４１を形成する。再結合中心領域２１を形成する。再結合中心領域２１は、例えばアルゴンまたはシリコン原子等のイオン注入に伴う残留欠陥によって形成する。
なお、イオン注入マスク３１を形成する工程を省いても、部分分離絶縁膜２０下部にボディー１２が残存するため構造上全く問題はなく、それが図１に示す構成、すなわち第１実施形態の要部に相当する。ただし、この場合は、イオン注入角度を検討して再結合中心領域を形成することが重要である。
【００３３】
上記実施形態及び方法によれば、再結合中心領域２１を付加したダイオード接続のボディーコンタクト部２２を構成した。これにより、従来のバルクＭＯＳＦＥＴに比べて素子面積の増加を伴わずに、かつボディー端子制御型の容量性結合による電流駆動能力の高い部分空乏型ＳＯＩ ＭＯＳＦＥＴが実現される。
【００３４】
なお、上記実施形態及び方法に限らず、イオン注入マスク３１の代りに、ゲート電極１５を引き回したもの、並びにその周辺に形成されるスペーサ１７をマスクとしてもよい。また、ボディーコンタクト部２２の領域の取り方は様々考えられる。また、再結合中心領域２１の形成方法も他の物質を利用したり、他の方法で実現することも考えられる。例えば、再結合中心領域の代りに高濃度Ｐ型領域を形成してもよい。いずれの場合においても、Ｐ−型のボディー１２及びＮ＋型のボディーコンタクト部２２によるダイオードの特性に関して、図５に示すような変化が期待できる。また、各図はＮチャネル型のＳＯＩ ＭＯＳＦＥＴを示したが、Ｐチャネル型のＳＯＩ ＭＯＳＦＥＴも導電型を逆に考えて同様に構成できる。さらに、ゲート電極１５上部またはゲート電極１５及びソース・ドレイン領域１８，１９両者の上部が金属シリサイド化されている構成をとってもよい。その際、ボディーコンタクト部２２の領域上部も金属シリサイド化される。
【００３５】
図６は、本発明の第３実施形態に係る半導体装置の要部構成を示しており、部分空乏型ＳＯＩ ＭＯＳＦＥＴである。各図（ａ）は平面図、（ｂ）は（ａ）中のＢ−Ｂ断面図、（ｃ）は（ａ）中のＣ−Ｃ断面図である。ＳＯＩ ＭＯＳＦＥＴ６０は、ここでは複数直列接続された形態をとっている。そのうちの一つ当りのＳＯＩ ＭＯＳＦＥＴ６０は、埋め込み絶縁膜（ＳｉＯ２膜）６１上に例えば、Ｐ−型（低濃度Ｐ型）のボディー６２、チャネル部６３及びゲート絶縁膜６４を介してゲート電極６５が構成されている。ゲート電極６５の両側にはＮー型（低濃度Ｎ型）のエクステンション領域６６形成後に設けられるサイドウォール（スペーサー）６７が形成されている。エクステンション領域６６の両外側にＮ＋型（高濃度Ｎ型）のソース領域６８、ドレイン領域６９が形成されている。
【００３６】
上記ソース領域６８、ドレイン領域６９は、その接合深さがボディー６２の厚みより小さい。従ってソース・ドレイン領域６８，６９の下部にはボディー６２が延在する。また、ボディー６２及びこれに隣接するソース・ドレイン領域６８，６９の周辺にトレンチ形態の完全分離絶縁膜７０が設けられている。完全分離絶縁膜７０は埋め込み絶縁膜６１に到達する厚さを有するが、基準電位または接地電位に繋ぐための電源経路領域７１を除いて設けられている。この電源経路領域７１を介してソース・ドレイン領域６８，６９から外側に所定領域にＰ＋型のボディーコンタクト部７２が設けられている。少なくとも、ソース領域６８とボディーコンタクト部７２は図示しない上層の配線によって接続される。
【００３７】
上記実施形態によれば、ＳＯＩ ＭＯＳＦＥＴ６０のソース・ドレイン領域６８，６９の接合深さをボディー６２の厚みより小さくする。これにより、ボディー６２とボディーコンタクト部７２との経路間においてソース領域直下のボディーの空乏化現象を利用した抵抗因子部７３が機能する。すなわち、ボディーとの間の抵抗、回路動作周波数が共に十分高ければ、回路動作中での実効的なボディー電位はボディーコンタクト部に固定されずにむしろ容量性結合を伴って変動する。この結果、ボディー端子制御型の容量性結合を伴うことになり十分な電流駆動能力の向上が図れる。このような電流駆動能力の向上を図ったＭＯＳＦＥＴで回路を構成することによって、ＬＳＩ情報処理の高速化が期待できる。また、素子面積並びにゲート容量の増加を伴わない。
【００３８】
図７、図８は、それぞれ第４実施形態に係る半導体装置の製造方法を示しており、前記図６におけるＳＯＩ ＭＯＳＦＥＴの製造方法の要部を工程順に表している。各図（ａ）は平面図、（ｂ）は（ａ）中のＢ−Ｂ断面図、（ｃ）は（ａ）中のＣ−Ｃ断面図である。上記第３実施形態と同様の箇所には図６中と同一の符号を付して説明する。
【００３９】
図７（ａ），（ｂ），（ｃ）に示すように、ＳＯＩ基板において、埋め込み絶縁膜６１上にウェルと同様の領域に設けられるＰ−型のボディー６２を分離する完全分離絶縁膜７０をトレンチ素子分離法により形成する。トレンチは埋め込み絶縁膜１１に確実に到達させる完全素子分離である。ただし、基準電位または接地電位に繋ぐための電源経路領域７１には形成されない。（ａ）図のようにコの字型として完全分離する。次に、チャネル部６３のためのイオン注入、ゲート絶縁膜６４の形成、ゲート電極６５並びにダミーゲート８１のパターニングを経る。次に、ソース・ドレインのエクステンション領域６６を形成する。
【００４０】
次に、図８（ａ），（ｂ），（ｃ）に示すように、側壁用絶縁膜の堆積から異方性エッチングを経てスペーサ６７を形成する。その後、スペーサ６７を含むゲート電極６５並びにダミーゲート８１のマスク領域を伴ってソース・ドレイン領域６８，６９となるＮ＋型の領域を形成する。このとき、ソース・ドレイン領域６８，６９は、その接合深さをボディー６２の厚みより小さくする。このような形態を実現するために、ボディー６２の厚みの考慮やソース・ドレイン領域形成時の不純物の種類、加速電圧、ドーズ量等に配慮する。次に、ソース・ドレイン領域６８，６９の外側に電源経路領域７１を介してＰ＋型領域を形成し、ボディーコンタクト部７２とする。なお、ダミーゲート８１を形成する工程を省いても構成上まったく問題はなく、それが図６に示す構成、すなわち第３実施形態の要部に相当する。
【００４１】
上記実施形態及び方法によれば、ソース・ドレイン領域６８，６９の接合深さをボディー６２の厚みより小さくし、ボディー６２とボディーコンタクト部７２との経路間においてソース領域直下のボディーの空乏化現象を利用した抵抗因子部７３を形成する。これにより、ある程度抵抗の高いボディーコンタクトを設け、回路動作中での実効的なボディー電位をボディーコンタクト部に固定させず、容量性結合を伴って変動させる。この結果、ボディー端子制御型の容量性結合を伴うことになり十分な電流駆動能力の向上が図れる。また、従来のバルクＭＯＳＦＥＴからなるＬＳＩで用いられているレイアウト設計情報におよそ完全な互換性を持つことになる。当然、素子面積並びにゲート容量の増加を伴うことはない。
【００４２】
なお、上記実施形態及び方法に限らず、ボディーコンタクト部７２の領域の取り方は様々考えられる。また、ボディーコンタクト部７２をＮ＋型に変更すると共に再結合中心領域ないしＰ＋型領域の形成を付加してもよい。また、Ｎチャネル型のＳＯＩ ＭＯＳＦＥＴを示したが、Ｐチャネル型のＳＯＩ ＭＯＳＦＥＴも導電型を逆に考えて同様に構成できる。さらに、ゲート電極６５上部またはゲート電極６５及びソース・ドレイン領域６８，６９両者の上部が金属シリサイド化されている構成をとってもよい。その際、ボディーコンタクト部７２の領域上部も金属シリサイド化される。
【００４３】
図９は、本発明の第５実施形態に係る半導体装置の要部構成を示しており、部分空乏型ＳＯＩ ＭＯＳＦＥＴである。各図（ａ）は平面図、（ｂ）は（ａ）中のＢ−Ｂ断面図、（ｃ）は（ａ）中のＣ−Ｃ断面図である。ＳＯＩ ＭＯＳＦＥＴ９０は、埋め込み絶縁膜（ＳｉＯ２膜）９１上に例えば、Ｐ−型（低濃度Ｐ型）のボディー９２、チャネル部９３及びゲート絶縁膜９４を介してゲート電極９５が構成されている。ゲート電極９５の両側にはＮー型（低濃度Ｎ型）のエクステンション領域９６１，９６２形成後に設けられるサイドウォール（スペーサー）９７が形成されている。エクステンション領域９６の両外側にＮ＋型（高濃度Ｎ型）のソース領域９８、ドレイン領域９９が形成されている。ソース・ドレイン領域９８，９９は、その接合深さがボディー９２の厚みに到達している。
【００４４】
また、ボディー９２及びこれに隣接するソース・ドレイン領域９８，９９の周辺にトレンチ形態の完全分離絶縁膜１００が設けられている。完全分離絶縁膜１００は埋め込み絶縁膜９１に到達する厚さを有する完全素子分離である。ソース・ドレイン領域９８，９９よりも浅い接合のエクステンション領域９６１，９６２のうち、ソース側において、エクステンション領域９６１とソース領域９８の少なくともいずれかとボディー９２の接合部に再結合中心領域１０１が設けられている。
【００４５】
上記実施形態によれば、ＳＯＩ ＭＯＳＦＥＴ９０のソース側の低濃度エクステンション領域９６１とソース領域９８の少なくともいずれかとボディー９２の接合部に再結合中心領域１０１が設けられる。これにより、上記接合部を高抵抗なオーミック接触に似た電流−電圧特性を有する非理想的なダイオードとすることが期待できる（図５参照）。従って、前記第１、第２実施形態と同様の要領でボディーコンタクトの抵抗値が高いボディー・タイド・トゥ・ソース操作、ひいてはボディー端子制御型の容量性結合を具現化することが可能となり、これによる十分な電流駆動能力の向上が図れる。このような電流駆動能力の向上を図ったＭＯＳＦＥＴで回路を構成することによって、ＬＳＩ情報処理の高速化が期待できる。また、素子面積並びにゲート容量の増加を伴わない。なお、再結合中心領域１０１を高濃度Ｐ型（Ｐ＋型）領域に変更しても、構成上何ら問題はない。
【００４６】
図１０は、第６実施形態に係る半導体装置の製造方法を示しており、前記図９におけるＳＯＩ ＭＯＳＦＥＴの製造方法の要部を表している。（ａ）は平面図、（ｂ）は（ａ）中のＢ−Ｂ断面図、（ｃ）は（ａ）中のＣ−Ｃ断面図である。上記第５実施形態と同様の箇所には図９中と同一の符号を付して説明する。
【００４７】
図１０（ａ），（ｂ），（ｃ）に示すように、ＳＯＩ基板において、埋め込み絶縁膜９１上にＰ−型のボディー９２を分離する完全分離絶縁膜１００をトレンチ素子分離法により形成する。トレンチは埋め込み絶縁膜９１に確実に到達させる完全素子分離である。次に、チャネル部９３のためのイオン注入、ゲート絶縁膜９４の形成、ゲート電極９５のパターニングを経る。次に、ソース・ドレインのエクステンション領域９６１，９６２を形成する。次に、側壁用絶縁膜の堆積から異方性エッチングを経てスペーサ９７を形成する。その後、スペーサ９７を含むゲート電極９５のマスク領域を伴ってソース・ドレイン領域９８，９９となるＮ＋型の領域を形成する。このとき、ソース・ドレイン領域９８，９９は、その接合深さをボディー９２の厚みに到達させる。次に、イオン注入マスク１０５を形成し、再結合中心領域１０１を形成する。このような工程を経ることにより、従来のバルクＭＯＳＦＥＴからなるＬＳＩで用いられているレイアウト設計情報を有効に活用した上、素子面積並びにゲート容量の増加を伴わずに、図９に示すＳＯＩ ＭＯＳＦＥＴ９０が構成される。
【００４８】
なお、再結合中心領域１０１を形成することによって構成される非理想的なダイオードに関し、「整流性を有する（順方向電流が逆方向電流よりも十分大きい）よりも、むしろ抵抗性の電流−電圧特性を示す（順方向電流と逆方向電流がおよそ等しい）ものである。」との条件（図５参照）以外にも、次の３つの条件が重要であり、これらすべての条件を満足するように設計する必要がある。
（１）回路動作中でボディーの容量性結合が生じるほどに電流量が小さいこと。
（２）キャリア生成過程に由来する回路動作待機時のオフ電流の増加を抑制できるほどに順方向の電流量が大きいこと。
（３）ボディーの電荷量を変化させる他の電流成分よりも電流量が十分大きいこと。
【００４９】
上記（１）、（２）、並びに（３）の条件は、それぞれボディー端子制御型の容量性結合の条件に対応している。従って、上記（１）、（２）、並びに（３）の条件を満足するとき、ボディー端子制御型の容量性結合によって電流駆動能力が向上する。また、上記すべての条件は、前記第１、第２実施形態においても満たされる必要がある。
【００５０】
なお、上記すべての条件を満足する限り、再結合中心領域１０１をＰ＋型領域に変更しても、構成上なんら問題はない。また、上記実施形態はＮチャネル型のＳＯＩ ＭＯＳＦＥＴを示したが、Ｐチャネル型のＳＯＩ ＭＯＳＦＥＴも導電型を逆に考えて同様に構成できる。さらに、ゲート電極９５上部またはゲート電極９５及びソース・ドレイン領域９８，９９両者の上部が金属シリサイド化されている構成をとってもよい。
【００５１】
以上説明したように本発明によれば、部分分離絶縁膜を配し、ボディーの所定領域に再結合中心領域を設ける。これにより、第１導電型のボディー及び第２導電型のボディーコンタクト部によるダイオードを整流的な電流−電圧特性を有するものからむしろ抵抗性の電流−電圧特性を示すものに変化させる。これにより、ボディー端子制御型の容量性結合を伴うことになり、十分な電流駆動能力の向上が図れる。しかも、素子面積は増加しない。あるいは、電源経路領域を除いて設けられる完全分離絶縁膜を配し、ボディーとボディーコンタクト部との経路間においてソース領域直下のボディーの空乏化現象を利用した抵抗部を機能させる。再結合中心を利用してもよい。すなわち、ボディーとの間の抵抗、回路動作周波数が共に十分高ければ、回路動作中での実効的なボディー電位はボディーコンタクト部に固定されずにむしろ容量性結合を伴って変動する。これにより、十分な電流駆動能力の向上が図れる。しかも、素子面積、ゲート容量は増加しない。または、完全分離絶縁膜を有し、ソース側でボディーとの接合部に再結合中心領域を設ける。これにより、ボディーとの接合部に高抵抗オーミック接触に類似した電流−電圧特性を得るようにし、回路動作中において過渡的なボディー容量結合を伴わせる。これにより、十分な電流駆動能力の向上が期待できる。しかも、素子面積、ゲート容量は増加しない。この結果、バルクＭＯＳＦＥＴで用いられているレイアウト設計情報を有効に活用でき、かつ安定した十分な電流駆動能力の向上を達成するＳＯＩ構造ＭＯＳ型半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の要部構成を示す各図。
【図２】第２実施形態に係る半導体装置の製造方法を示す第１の各図。
【図３】図２に続く第２の各図。
【図４】図３に続く第３の各図。
【図５】本発明に関係する特性図。
【図６】第３実施形態に係る半導体装置の要部構成を示す各図。
【図７】第４実施形態に係る半導体装置の製造方法を示す第１の各図。
【図８】図７に続く第２の各図。
【図９】第５実施形態に係る半導体装置の要部構成を示す各図。
【図１０】第６実施形態に係る半導体装置の製造方法を示す各図。
【符号の説明】
１０，６０，９０…ＳＯＩ ＭＯＳＦＥＴ、１１，６１，９１…埋め込み絶縁膜、１２，６２，９２…ボディー、１３，６３，９３…チャネル部、１４，６４，９４…ゲート絶縁膜、１５，６５，９５…ゲート電極、１６，６６，９６１，９６２…エクステンション領域、１７，６７，９７…サイドウォール（スペーサー）、１８，６８，９８…ソース領域、１９，６９，９９…ドレイン領域、２０…部分分離絶縁膜、７０，１００…完全分離絶縁膜、２１，１０１…再結合中心領域、２２，７２…ボディーコンタクト部、３１，４１，１０５…イオン注入マスク、７１…電源経路領域、７３…抵抗因子部、８１…ダミーゲート（イオン注入マスク）。
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）膜に形成されるトランジスタ素子に係り、特にボディーが部分的にのみ空乏化する部分空乏型素子の電流駆動能力及びその安定性を向上させるＳＯＩ構造ＭＯＳ型半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩ ＭＯＳＦＥＴは、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板と呼ばれる絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するものであり、ソース・ドレインの接合容量が小さく抑えられる利点を有する。このため、通常のバルクシリコン基板上に作製したＭＯＳＦＥＴ（バルクＭＯＳＦＥＴ）より高速で動作する。また、低電圧電源でも高速に動作するため、低消費電力ＬＳＩへの応用が検討されている。
【０００３】
ＳＯＩ ＭＯＳＦＥＴはバルクＭＯＳＦＥＴと異なり、いわゆる基板浮遊効果によって、キャリア生成電流に起因する寄生バイポーラ動作が顕著に生じる。これにより、回路動作待機時のオフ電流が増加し、バルクＭＯＳＦＥＴに比べてボディー（チャネル部）の不純物濃度を高くしなければならず、これに伴って電界効果移動度は減少し、ひいては電流駆動能力が低下してしまう。このような基板浮遊効果による寄生バイポーラ動作を防止するため、ＳＯＩ ＭＯＳＦＥＴは、チャネル電位固定用領域が設けられる構成が検討されている。
【０００４】
例えば、従来例として、バルクＳｉ ＣＭＯＳのレイアウト設計情報に完全な互換性を持ったウェル構造を有する部分空乏型ＳＯＩ ＣＭＯＳの構成が発表されている。これは、ＳＯＩ層膜以下の素子分離絶縁膜を用いた部分分離構造を採用している。これにより、素子分離絶縁膜下のＳＯＩ層を介してボディー電位の固定が可能となる（例えば、非特許文献１参照）。
【０００５】
しかしながら、この従来例では、ボディー電位が固定しきれないことを懸念し、ボディーコンタクトの抵抗値を十分に高く設定しているわけではない。このため、十分な電流駆動能力の向上が期待できないものとなる。あるいは、この従来例ではＲＣ時定数のチャネル幅依存性が非常に強く、理論的には２乗に比例することとなる。そのため、チャネル幅の減少と共にＲＣ時定数もまた減少して、電流駆動能力の向上が目減りするといった事態が生じる危険性もある。要するに、この従来例には、電流駆動能力の向上を目的とした技術的構成が不十分である。電流駆動能力の向上はＬＳＩ情報処理のさらなる高速化に不可欠であり、工夫を要する。
【０００６】
【非特許文献１】
平野有一 他，「パーシャルトレンチ分離構造を用いたバルクレイアウト互換 ０．１８μｍ ＳＯＩ ＣＭＯＳ技術」，三菱電機（株），半導体・集積回路技術第５７回シンポジウム講演論文集 ｐｐ．１９−２４
【０００７】
【発明が解決しようとする課題】
このように従来では、バルクＭＯＳＦＥＴで利用されるレイアウト設計情報との互換性を重視した構造で、ボディー電位の固定可能なＳＯＩ ＣＭＯＳ技術が提供されてきたが、電流駆動能力向上の観点からは期待に副えない構成とならざるを得ない。
【０００８】
本発明は上記のような事情を考慮してなされたもので、バルクＭＯＳＦＥＴで用いられているレイアウト設計情報を有効に活用でき、かつ安定した十分な電流駆動能力の向上を達成するＳＯＩ構造ＭＯＳ型半導体装置及びその製造方法を提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明に係るＳＯＩ構造ＭＯＳ型半導体装置は、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、前記シリコン単結晶中の第１導電型のボディー及びこれに隣接する第２導電型のソース・ドレイン領域の周辺に設けられ前記絶縁膜との間に前記ボディーの領域を延在させた部分分離絶縁膜と、前記部分分離絶縁膜下部の前記ボディーあるいは前記ソース・ドレイン領域から外側に設けられた前記ボディーの部分において、所定領域に設けられた再結合中心領域ないし高濃度第１導電型領域と、前記再結合中心領域ないし高濃度第１導電型領域に設けられる第２導電型のボディーコンタクト部と、を具備したことを特徴とする。
【００１０】
上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置によれば、再結合中心領域ないし高濃度第１導電型領域を設けたことにより、第１導電型のボディー及び第２導電型のボディーコンタクト部からなるダイオードを整流的な電流−電圧特性を有するものからむしろ抵抗性の電流−電圧特性を示すものに変化させる。これにより、ボディー端子制御型の容量性結合を伴うことになり、十分な電流駆動能力の向上が図れる。また、素子面積の増加を伴わない。
【００１１】
本発明に係るＳＯＩ構造ＭＯＳ型半導体装置は、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、前記シリコン単結晶中の第１導電型のボディーにゲート電極部を隔てて設けられ接合深さが前記ボディーの厚みより小さい第２導電型のソース・ドレイン領域と、前記ボディー及びこれに隣接する前記ソース・ドレインの周辺において電源経路領域を除いて設けられる前記絶縁膜と接触した完全分離絶縁膜と、前記電源経路領域を介して前記ソース・ドレイン領域から外側に設けられた第１導電型のボディーコンタクト部と、を具備したことを特徴とする。
【００１２】
上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置によれば、ソース・ドレイン領域をボディーの厚みより小さくし、ボディーとボディーコンタクト部との経路間においてソース領域直下のボディーの空乏化現象を利用した抵抗部が機能する。すなわち、ボディーとの間の抵抗、回路動作周波数が共に十分高ければ、回路動作中での実効的なボディー電位はボディーコンタクト部に固定されずにむしろ容量性結合を伴って変動する。これにより、十分な電流駆動能力の向上が図れる。また、素子面積並びにゲート容量の増加を伴わない。
【００１３】
なお、上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置は、前記ボディーコンタクト部を第２導電型とし、前記ボディーコンタクト部に接触する再結合中心領域ないし高濃度第１導電型領域を具備したことを特徴とする。同様のスイッチング動作高速化、電流駆動能力の向上が図れる。
【００１４】
本発明に係るＳＯＩ構造ＭＯＳ型半導体装置は、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、前記シリコン単結晶中の第１導電型のボディーにゲート電極部を隔てて設けられ接合深さが前記ボディーの厚みより小さい低濃度エクステンション領域を有する第２導電型のソース・ドレイン領域と、前記ボディー及びこれに隣接する前記ソース・ドレイン領域の周辺に設けられる前記絶縁膜と接触した完全分離絶縁膜と、前記ソース・ドレイン領域のソース側で前記ボディーとの接合部に設けられた再結合中心領域ないし高濃度第１導電型領域と、を具備したことを特徴とする。
【００１５】
なお、上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置において、前記再結合中心領域ないし高濃度第１導電型領域は、前記ソース側と前記ボディーとの接合部に高抵抗オーミック接触に類似した電流−電圧特性が与えられるよう設けられ、回路動作中において過渡的なボディー容量結合を伴うことを特徴とする。
【００１６】
上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置によれば、ソースとボディーの接合部近傍に再結合中心領域ないし高濃度第１導電型領域が設けられる。これにより、同接合部に対して、高抵抗なオーミック接触に似た電流−電圧特性を期待することができる。従って、ボディーコンタクトの抵抗値が高いボディー・タイド・トゥ・ソース操作、ひいてはボディー端子制御型の容量性結合を具現化することが可能となり、これによる十分な電流駆動能力の向上が期待できる。また、素子面積並びにゲート容量の増加を伴わない。
【００１７】
なお、上述したそれぞれの本発明に係るＳＯＩ構造ＭＯＳ型半導体装置いずれかに関し、前記ＳＯＩ ＭＯＳＦＥＴは、ゲート電極上部または前記ゲート電極及び前記ソース・ドレイン領域両者の上部は金属シリサイド化されていることを特徴とする。低抵抗化、動作高速化に寄与する。
【００１８】
本発明に係るＳＯＩ構造ＭＯＳ型半導体装置の製造方法は、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、前記シリコン単結晶のボディーとなる第１導電型領域における素子予定領域周辺に前記絶縁膜と非接触の部分分離絶縁膜を形成する工程と、前記ボディーのチャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、少なくともソース・ドレインやボディーコンタクトとなる第２導電型領域を形成するイオン注入工程と、前記ボディーコンタクトとなる第２導電型領域に隣接する再結合中心領域ないし高濃度第１導電型領域を形成する工程と、を具備したことを特徴とする。
【００１９】
上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置の製造方法によれば、第１導電型のボディーは非接触の分離絶縁膜下を介して再結合中心領域ないし高濃度第１導電型領域へ亘り第２導電型のボディーコンタクト部に繋がるようにする。この再結合中心領域ないし高濃度第１導電型領域が、第１導電型のボディーと第２導電型のボディーコンタクト部からなるダイオードを、整流的な電流−電圧特性を有するものからむしろ抵抗性の電流−電圧特性を示すものに変化させ、ボディー端子制御型の容量性結合を伴わせるようにする。
【００２０】
本発明に係るＳＯＩ構造ＭＯＳ型半導体装置の製造方法は、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、ウェルと同様の領域に設けられる前記シリコン単結晶のボディーとなる第１導電型領域における素子予定領域周辺で電源経路領域を除き、前記絶縁膜に接触する完全分離絶縁膜を形成する工程と、前記ボディーのチャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、少なくとも接合深さが前記ボディーの厚みより小さいソース・ドレインとなる第２導電型領域を形成するイオン注入工程と、前記電源経路領域を介して前記ソース・ドレイン領域から外側に設けられる第１導電型のボディーコンタクト部を形成する工程と、を具備したことを特徴とする。
【００２１】
上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置の製造方法によれば、ソース・ドレイン領域をボディーの厚みより小さくし、ボディーとボディーコンタクト部との間においてソース領域直下のボディーの空乏化現象を利用した抵抗部が機能するような形態を構成する。また、従来のバルクＭＯＳＦＥＴからなるＬＳＩで用いられているレイアウト設計情報を有効に活用できる。
【００２２】
なお、上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置の製造方法において、前記完全分離絶縁膜の外側に前記ボディーが所定領域存在するようにダミーゲート等所定のイオン注入マスクを形成する工程と、前記ボディーコンタクト部を第２導電型とし、前記ボディーコンタクト部周辺に再結合中心領域ないし高濃度第１導電型領域を形成する工程の少なくともいずれかをさらに具備したことを特徴とする。同様のスイッチング動作高速化、電流駆動能力の向上のために形成する。
【００２３】
なお、上述したそれぞれ本発明に係るＳＯＩ構造ＭＯＳ型半導体装置の製造方法いずれかにおいて、前記ソース・ドレインとなる第２導電型領域の形成は前記ソース・ドレインよりも接合深さの浅い低濃度エクステンション領域の形成も含まれることを特徴とする。
【００２４】
本発明に係るＳＯＩ構造ＭＯＳ型半導体装置の製造方法は、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、前記シリコン単結晶のボディーとなる第１導電型領域における素子予定領域周辺に前記絶縁膜に接触する完全分離絶縁膜を形成する工程と、前記ボディーのチャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、少なくとも前記完全分離絶縁膜及び前記ゲート電極のマスクを伴って接合深さが前記ボディーの厚みより小さい第２導電型の低濃度エクステンション領域及び接合深さが前記ボディーの厚みに達する第２導電型のソース・ドレイン領域を形成するイオン注入工程と、前記ソース・ドレイン領域のソース側で前記低濃度エクステンション領域とソース領域の少なくともいずれかと前記ボディーの接合部に再結合中心領域ないし高濃度第１導電型領域を形成する工程と、を具備し、回路動作中に過渡的なボディーの容量性結合を伴うことを特徴とする。
【００２５】
上記本発明に係るＳＯＩ構造ＭＯＳ型半導体装置の製造方法によれば、ソース側の低濃度エクステンション領域またはソース領域とボディーの接合部に再結合中心領域ないし高濃度第１導電型領域を形成する。これにより、同接合部に対して、高抵抗なオーミック接触に似た電流−電圧特性を期待することができる。従って、ボディーコンタクトの抵抗値が高いボディー・タイド・トゥ・ソース操作、ひいてはボディー端子制御型の容量性結合を具現化することが可能となり、これによる十分な電流駆動能力の向上が期待できる。また、従来のバルクＭＯＳＦＥＴからなるＬＳＩで用いられているレイアウト設計情報を有効に活用できる。
【００２６】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部構成を示しており、部分空乏型ＳＯＩ ＭＯＳＦＥＴである。各図（ａ）は平面図、（ｂ）は（ａ）中のＢ−Ｂ断面図、（ｃ）は（ａ）中のＣ−Ｃ断面図である。ＳＯＩ ＭＯＳＦＥＴ１０は、埋め込み絶縁膜（ＳｉＯ２膜）１１上に形成されたシリコン単結晶を基体として構成されている。例えば、Ｐ−型（低濃度Ｐ型）のボディー１２、チャネル部１３及びゲート絶縁膜１４を介してゲート電極１５が構成されている。ゲート電極１５の両側にはＮー型（低濃度Ｎ型）のエクステンション領域１６形成後に設けられるサイドウォール（スペーサー）１７が形成されている。エクステンション領域１６の両外側にＮ＋型（高濃度Ｎ型）のソース領域１８、ドレイン領域１９が形成されている。
【００２７】
上記ボディー１２及びこれに隣接するソース・ドレイン領域１８，１９の周辺にトレンチ形態の部分分離絶縁膜２０が設けられている。部分分離絶縁膜２０はボディー１２の厚さより小さく、埋め込み絶縁膜１１との間にボディー１２の領域を延在させた形態となっている。この部分分離絶縁膜２０下部を含めたソース・ドレイン領域１８，１９から外側の部分において所定領域に再結合中心領域２１が設けられている。再結合中心領域２１は、例えばアルゴンまたはシリコン原子等のイオン注入に伴う残留欠陥で構成されている。この再結合中心領域２１にＮ＋型のボディーコンタクト部２２が形成されている。少なくとも、ソース領域１８とボディーコンタクト部２２は図示しない上層の配線によって接続される。
【００２８】
上記実施形態によれば、ＳＯＩ ＭＯＳＦＥＴのボディーコンタクト部２２をＮ＋型領域で形成してダイオード接続とし、Ｐ−Ｎ接合部周辺に再結合中心領域２１を付加した。これにより、Ｐ−型のボディー１２及びＮ＋型のボディーコンタクト部２２によるダイオードを、整流性を有する典型的な電流−電圧特性を示すものからむしろ非理想的な抵抗性の電流−電圧特性を示すものに変化させる（図５参照）。この結果、ボディー端子制御型の容量性結合を伴うことになり十分な電流駆動能力の向上が図れる。このような電流駆動能力の向上を図ったＭＯＳＦＥＴで回路を構成することによって、ＬＳＩ情報処理の高速化が期待できる。また、素子面積の増加を伴わない。
【００２９】
図２〜図４は、それぞれ第２実施形態に係る半導体装置の製造方法を示しており、前記図１におけるＳＯＩ ＭＯＳＦＥＴの製造方法の要部を工程順に表している。各図（ａ）は平面図、（ｂ）は（ａ）中のＢ−Ｂ断面図、（ｃ）は（ａ）中のＣ−Ｃ断面図である。上記第１実施形態と同様の箇所には図１中と同一の符号を付して説明する。
【００３０】
図２（ａ），（ｂ），（ｃ）に示すように、ＳＯＩ基板において、埋め込み絶縁膜１１上にＰ−型のボディー１２を分離する部分分離絶縁膜２０をトレンチ素子分離法により形成する。トレンチは時間制御で埋め込み絶縁膜１１に到達させず、下部にボディー１２が残存する。次に、チャネル部１３のためのイオン注入、ゲート絶縁膜１４の形成、ゲート電極１５のパターニングを経る。次に、ソース・ドレインのエクステンション領域１６を形成する。
【００３１】
次に、図３（ａ），（ｂ），（ｃ）に示すように、側壁用絶縁膜の堆積から異方性エッチングを経てスペーサ１７を形成する。その後、部分分離絶縁膜２０の外側にボディー１２が所定領域存在するようにイオン注入マスク３１を形成する。次に、スペーサ１７を含むゲート電極１５のマスク領域を伴ってソース・ドレイン領域１８，１９やボディーコンタクト部２２となるＮ＋型の領域を形成する。
【００３２】
次に、図４（ａ），（ｂ），（ｃ）に示すように、再結合中心領域２１がボディーコンタクト部２２に隣接するようにイオン注入マスク４１を形成する。再結合中心領域２１を形成する。再結合中心領域２１は、例えばアルゴンまたはシリコン原子等のイオン注入に伴う残留欠陥によって形成する。
なお、イオン注入マスク３１を形成する工程を省いても、部分分離絶縁膜２０下部にボディー１２が残存するため構造上全く問題はなく、それが図１に示す構成、すなわち第１実施形態の要部に相当する。ただし、この場合は、イオン注入角度を検討して再結合中心領域を形成することが重要である。
【００３３】
上記実施形態及び方法によれば、再結合中心領域２１を付加したダイオード接続のボディーコンタクト部２２を構成した。これにより、従来のバルクＭＯＳＦＥＴに比べて素子面積の増加を伴わずに、かつボディー端子制御型の容量性結合による電流駆動能力の高い部分空乏型ＳＯＩ ＭＯＳＦＥＴが実現される。
【００３４】
なお、上記実施形態及び方法に限らず、イオン注入マスク３１の代りに、ゲート電極１５を引き回したもの、並びにその周辺に形成されるスペーサ１７をマスクとしてもよい。また、ボディーコンタクト部２２の領域の取り方は様々考えられる。また、再結合中心領域２１の形成方法も他の物質を利用したり、他の方法で実現することも考えられる。例えば、再結合中心領域の代りに高濃度Ｐ型領域を形成してもよい。いずれの場合においても、Ｐ−型のボディー１２及びＮ＋型のボディーコンタクト部２２によるダイオードの特性に関して、図５に示すような変化が期待できる。また、各図はＮチャネル型のＳＯＩ ＭＯＳＦＥＴを示したが、Ｐチャネル型のＳＯＩ ＭＯＳＦＥＴも導電型を逆に考えて同様に構成できる。さらに、ゲート電極１５上部またはゲート電極１５及びソース・ドレイン領域１８，１９両者の上部が金属シリサイド化されている構成をとってもよい。その際、ボディーコンタクト部２２の領域上部も金属シリサイド化される。
【００３５】
図６は、本発明の第３実施形態に係る半導体装置の要部構成を示しており、部分空乏型ＳＯＩ ＭＯＳＦＥＴである。各図（ａ）は平面図、（ｂ）は（ａ）中のＢ−Ｂ断面図、（ｃ）は（ａ）中のＣ−Ｃ断面図である。ＳＯＩ ＭＯＳＦＥＴ６０は、ここでは複数直列接続された形態をとっている。そのうちの一つ当りのＳＯＩ ＭＯＳＦＥＴ６０は、埋め込み絶縁膜（ＳｉＯ２膜）６１上に例えば、Ｐ−型（低濃度Ｐ型）のボディー６２、チャネル部６３及びゲート絶縁膜６４を介してゲート電極６５が構成されている。ゲート電極６５の両側にはＮー型（低濃度Ｎ型）のエクステンション領域６６形成後に設けられるサイドウォール（スペーサー）６７が形成されている。エクステンション領域６６の両外側にＮ＋型（高濃度Ｎ型）のソース領域６８、ドレイン領域６９が形成されている。
【００３６】
上記ソース領域６８、ドレイン領域６９は、その接合深さがボディー６２の厚みより小さい。従ってソース・ドレイン領域６８，６９の下部にはボディー６２が延在する。また、ボディー６２及びこれに隣接するソース・ドレイン領域６８，６９の周辺にトレンチ形態の完全分離絶縁膜７０が設けられている。完全分離絶縁膜７０は埋め込み絶縁膜６１に到達する厚さを有するが、基準電位または接地電位に繋ぐための電源経路領域７１を除いて設けられている。この電源経路領域７１を介してソース・ドレイン領域６８，６９から外側に所定領域にＰ＋型のボディーコンタクト部７２が設けられている。少なくとも、ソース領域６８とボディーコンタクト部７２は図示しない上層の配線によって接続される。
【００３７】
上記実施形態によれば、ＳＯＩ ＭＯＳＦＥＴ６０のソース・ドレイン領域６８，６９の接合深さをボディー６２の厚みより小さくする。これにより、ボディー６２とボディーコンタクト部７２との経路間においてソース領域直下のボディーの空乏化現象を利用した抵抗因子部７３が機能する。すなわち、ボディーとの間の抵抗、回路動作周波数が共に十分高ければ、回路動作中での実効的なボディー電位はボディーコンタクト部に固定されずにむしろ容量性結合を伴って変動する。この結果、ボディー端子制御型の容量性結合を伴うことになり十分な電流駆動能力の向上が図れる。このような電流駆動能力の向上を図ったＭＯＳＦＥＴで回路を構成することによって、ＬＳＩ情報処理の高速化が期待できる。また、素子面積並びにゲート容量の増加を伴わない。
【００３８】
図７、図８は、それぞれ第４実施形態に係る半導体装置の製造方法を示しており、前記図６におけるＳＯＩ ＭＯＳＦＥＴの製造方法の要部を工程順に表している。各図（ａ）は平面図、（ｂ）は（ａ）中のＢ−Ｂ断面図、（ｃ）は（ａ）中のＣ−Ｃ断面図である。上記第３実施形態と同様の箇所には図６中と同一の符号を付して説明する。
【００３９】
図７（ａ），（ｂ），（ｃ）に示すように、ＳＯＩ基板において、埋め込み絶縁膜６１上にウェルと同様の領域に設けられるＰ−型のボディー６２を分離する完全分離絶縁膜７０をトレンチ素子分離法により形成する。トレンチは埋め込み絶縁膜１１に確実に到達させる完全素子分離である。ただし、基準電位または接地電位に繋ぐための電源経路領域７１には形成されない。（ａ）図のようにコの字型として完全分離する。次に、チャネル部６３のためのイオン注入、ゲート絶縁膜６４の形成、ゲート電極６５並びにダミーゲート８１のパターニングを経る。次に、ソース・ドレインのエクステンション領域６６を形成する。
【００４０】
次に、図８（ａ），（ｂ），（ｃ）に示すように、側壁用絶縁膜の堆積から異方性エッチングを経てスペーサ６７を形成する。その後、スペーサ６７を含むゲート電極６５並びにダミーゲート８１のマスク領域を伴ってソース・ドレイン領域６８，６９となるＮ＋型の領域を形成する。このとき、ソース・ドレイン領域６８，６９は、その接合深さをボディー６２の厚みより小さくする。このような形態を実現するために、ボディー６２の厚みの考慮やソース・ドレイン領域形成時の不純物の種類、加速電圧、ドーズ量等に配慮する。次に、ソース・ドレイン領域６８，６９の外側に電源経路領域７１を介してＰ＋型領域を形成し、ボディーコンタクト部７２とする。なお、ダミーゲート８１を形成する工程を省いても構成上まったく問題はなく、それが図６に示す構成、すなわち第３実施形態の要部に相当する。
【００４１】
上記実施形態及び方法によれば、ソース・ドレイン領域６８，６９の接合深さをボディー６２の厚みより小さくし、ボディー６２とボディーコンタクト部７２との経路間においてソース領域直下のボディーの空乏化現象を利用した抵抗因子部７３を形成する。これにより、ある程度抵抗の高いボディーコンタクトを設け、回路動作中での実効的なボディー電位をボディーコンタクト部に固定させず、容量性結合を伴って変動させる。この結果、ボディー端子制御型の容量性結合を伴うことになり十分な電流駆動能力の向上が図れる。また、従来のバルクＭＯＳＦＥＴからなるＬＳＩで用いられているレイアウト設計情報におよそ完全な互換性を持つことになる。当然、素子面積並びにゲート容量の増加を伴うことはない。
【００４２】
なお、上記実施形態及び方法に限らず、ボディーコンタクト部７２の領域の取り方は様々考えられる。また、ボディーコンタクト部７２をＮ＋型に変更すると共に再結合中心領域ないしＰ＋型領域の形成を付加してもよい。また、Ｎチャネル型のＳＯＩ ＭＯＳＦＥＴを示したが、Ｐチャネル型のＳＯＩ ＭＯＳＦＥＴも導電型を逆に考えて同様に構成できる。さらに、ゲート電極６５上部またはゲート電極６５及びソース・ドレイン領域６８，６９両者の上部が金属シリサイド化されている構成をとってもよい。その際、ボディーコンタクト部７２の領域上部も金属シリサイド化される。
【００４３】
図９は、本発明の第５実施形態に係る半導体装置の要部構成を示しており、部分空乏型ＳＯＩ ＭＯＳＦＥＴである。各図（ａ）は平面図、（ｂ）は（ａ）中のＢ−Ｂ断面図、（ｃ）は（ａ）中のＣ−Ｃ断面図である。ＳＯＩ ＭＯＳＦＥＴ９０は、埋め込み絶縁膜（ＳｉＯ２膜）９１上に例えば、Ｐ−型（低濃度Ｐ型）のボディー９２、チャネル部９３及びゲート絶縁膜９４を介してゲート電極９５が構成されている。ゲート電極９５の両側にはＮー型（低濃度Ｎ型）のエクステンション領域９６１，９６２形成後に設けられるサイドウォール（スペーサー）９７が形成されている。エクステンション領域９６の両外側にＮ＋型（高濃度Ｎ型）のソース領域９８、ドレイン領域９９が形成されている。ソース・ドレイン領域９８，９９は、その接合深さがボディー９２の厚みに到達している。
【００４４】
また、ボディー９２及びこれに隣接するソース・ドレイン領域９８，９９の周辺にトレンチ形態の完全分離絶縁膜１００が設けられている。完全分離絶縁膜１００は埋め込み絶縁膜９１に到達する厚さを有する完全素子分離である。ソース・ドレイン領域９８，９９よりも浅い接合のエクステンション領域９６１，９６２のうち、ソース側において、エクステンション領域９６１とソース領域９８の少なくともいずれかとボディー９２の接合部に再結合中心領域１０１が設けられている。
【００４５】
上記実施形態によれば、ＳＯＩ ＭＯＳＦＥＴ９０のソース側の低濃度エクステンション領域９６１とソース領域９８の少なくともいずれかとボディー９２の接合部に再結合中心領域１０１が設けられる。これにより、上記接合部を高抵抗なオーミック接触に似た電流−電圧特性を有する非理想的なダイオードとすることが期待できる（図５参照）。従って、前記第１、第２実施形態と同様の要領でボディーコンタクトの抵抗値が高いボディー・タイド・トゥ・ソース操作、ひいてはボディー端子制御型の容量性結合を具現化することが可能となり、これによる十分な電流駆動能力の向上が図れる。このような電流駆動能力の向上を図ったＭＯＳＦＥＴで回路を構成することによって、ＬＳＩ情報処理の高速化が期待できる。また、素子面積並びにゲート容量の増加を伴わない。なお、再結合中心領域１０１を高濃度Ｐ型（Ｐ＋型）領域に変更しても、構成上何ら問題はない。
【００４６】
図１０は、第６実施形態に係る半導体装置の製造方法を示しており、前記図９におけるＳＯＩ ＭＯＳＦＥＴの製造方法の要部を表している。（ａ）は平面図、（ｂ）は（ａ）中のＢ−Ｂ断面図、（ｃ）は（ａ）中のＣ−Ｃ断面図である。上記第５実施形態と同様の箇所には図９中と同一の符号を付して説明する。
【００４７】
図１０（ａ），（ｂ），（ｃ）に示すように、ＳＯＩ基板において、埋め込み絶縁膜９１上にＰ−型のボディー９２を分離する完全分離絶縁膜１００をトレンチ素子分離法により形成する。トレンチは埋め込み絶縁膜９１に確実に到達させる完全素子分離である。次に、チャネル部９３のためのイオン注入、ゲート絶縁膜９４の形成、ゲート電極９５のパターニングを経る。次に、ソース・ドレインのエクステンション領域９６１，９６２を形成する。次に、側壁用絶縁膜の堆積から異方性エッチングを経てスペーサ９７を形成する。その後、スペーサ９７を含むゲート電極９５のマスク領域を伴ってソース・ドレイン領域９８，９９となるＮ＋型の領域を形成する。このとき、ソース・ドレイン領域９８，９９は、その接合深さをボディー９２の厚みに到達させる。次に、イオン注入マスク１０５を形成し、再結合中心領域１０１を形成する。このような工程を経ることにより、従来のバルクＭＯＳＦＥＴからなるＬＳＩで用いられているレイアウト設計情報を有効に活用した上、素子面積並びにゲート容量の増加を伴わずに、図９に示すＳＯＩ ＭＯＳＦＥＴ９０が構成される。
【００４８】
なお、再結合中心領域１０１を形成することによって構成される非理想的なダイオードに関し、「整流性を有する（順方向電流が逆方向電流よりも十分大きい）よりも、むしろ抵抗性の電流−電圧特性を示す（順方向電流と逆方向電流がおよそ等しい）ものである。」との条件（図５参照）以外にも、次の３つの条件が重要であり、これらすべての条件を満足するように設計する必要がある。
（１）回路動作中でボディーの容量性結合が生じるほどに電流量が小さいこと。
（２）キャリア生成過程に由来する回路動作待機時のオフ電流の増加を抑制できるほどに順方向の電流量が大きいこと。
（３）ボディーの電荷量を変化させる他の電流成分よりも電流量が十分大きいこと。
【００４９】
上記（１）、（２）、並びに（３）の条件は、それぞれボディー端子制御型の容量性結合の条件に対応している。従って、上記（１）、（２）、並びに（３）の条件を満足するとき、ボディー端子制御型の容量性結合によって電流駆動能力が向上する。また、上記すべての条件は、前記第１、第２実施形態においても満たされる必要がある。
【００５０】
なお、上記すべての条件を満足する限り、再結合中心領域１０１をＰ＋型領域に変更しても、構成上なんら問題はない。また、上記実施形態はＮチャネル型のＳＯＩ ＭＯＳＦＥＴを示したが、Ｐチャネル型のＳＯＩ ＭＯＳＦＥＴも導電型を逆に考えて同様に構成できる。さらに、ゲート電極９５上部またはゲート電極９５及びソース・ドレイン領域９８，９９両者の上部が金属シリサイド化されている構成をとってもよい。
【００５１】
以上説明したように本発明によれば、部分分離絶縁膜を配し、ボディーの所定領域に再結合中心領域を設ける。これにより、第１導電型のボディー及び第２導電型のボディーコンタクト部によるダイオードを整流的な電流−電圧特性を有するものからむしろ抵抗性の電流−電圧特性を示すものに変化させる。これにより、ボディー端子制御型の容量性結合を伴うことになり、十分な電流駆動能力の向上が図れる。しかも、素子面積は増加しない。あるいは、電源経路領域を除いて設けられる完全分離絶縁膜を配し、ボディーとボディーコンタクト部との経路間においてソース領域直下のボディーの空乏化現象を利用した抵抗部を機能させる。再結合中心を利用してもよい。すなわち、ボディーとの間の抵抗、回路動作周波数が共に十分高ければ、回路動作中での実効的なボディー電位はボディーコンタクト部に固定されずにむしろ容量性結合を伴って変動する。これにより、十分な電流駆動能力の向上が図れる。しかも、素子面積、ゲート容量は増加しない。または、完全分離絶縁膜を有し、ソース側でボディーとの接合部に再結合中心領域を設ける。これにより、ボディーとの接合部に高抵抗オーミック接触に類似した電流−電圧特性を得るようにし、回路動作中において過渡的なボディー容量結合を伴わせる。これにより、十分な電流駆動能力の向上が期待できる。しかも、素子面積、ゲート容量は増加しない。この結果、バルクＭＯＳＦＥＴで用いられているレイアウト設計情報を有効に活用でき、かつ安定した十分な電流駆動能力の向上を達成するＳＯＩ構造ＭＯＳ型半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の要部構成を示す各図。
【図２】第２実施形態に係る半導体装置の製造方法を示す第１の各図。
【図３】図２に続く第２の各図。
【図４】図３に続く第３の各図。
【図５】本発明に関係する特性図。
【図６】第３実施形態に係る半導体装置の要部構成を示す各図。
【図７】第４実施形態に係る半導体装置の製造方法を示す第１の各図。
【図８】図７に続く第２の各図。
【図９】第５実施形態に係る半導体装置の要部構成を示す各図。
【図１０】第６実施形態に係る半導体装置の製造方法を示す各図。
【符号の説明】
１０，６０，９０…ＳＯＩ ＭＯＳＦＥＴ、１１，６１，９１…埋め込み絶縁膜、１２，６２，９２…ボディー、１３，６３，９３…チャネル部、１４，６４，９４…ゲート絶縁膜、１５，６５，９５…ゲート電極、１６，６６，９６１，９６２…エクステンション領域、１７，６７，９７…サイドウォール（スペーサー）、１８，６８，９８…ソース領域、１９，６９，９９…ドレイン領域、２０…部分分離絶縁膜、７０，１００…完全分離絶縁膜、２１，１０１…再結合中心領域、２２，７２…ボディーコンタクト部、３１，４１，１０５…イオン注入マスク、７１…電源経路領域、７３…抵抗因子部、８１…ダミーゲート（イオン注入マスク）。
Claims (11)
- 絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、
前記シリコン単結晶中の第１導電型のボディー及びこれに隣接する第２導電型のソース・ドレイン領域の周辺に設けられ前記絶縁膜との間に前記ボディーの領域を延在させた部分分離絶縁膜と、
前記部分分離絶縁膜下部の前記ボディーあるいは前記ソース・ドレイン領域から外側に設けられた前記ボディーの部分において、所定領域に設けられた再結合中心領域ないし高濃度第１導電型領域と、
前記再結合中心領域ないし高濃度第１導電型領域に設けられる第２導電型のボディーコンタクト部と、
を具備したことを特徴とするＳＯＩ構造ＭＯＳ型半導体装置。 - 絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、
前記シリコン単結晶中の第１導電型のボディーにゲート電極部を隔てて設けられ接合深さが前記ボディーの厚みより小さい第２導電型のソース・ドレイン領域と、
前記ボディー及びこれに隣接する前記ソース・ドレインの周辺において電源経路領域を除いて設けられる前記絶縁膜と接触した完全分離絶縁膜と、
前記電源経路領域を介して前記ソース・ドレイン領域から外側に設けられた第１導電型のボディーコンタクト部と、
を具備したことを特徴とするＳＯＩ構造ＭＯＳ型半導体装置。 - 前記ボディーコンタクト部を第２導電型とし、前記ボディーコンタクト部に接触する再結合中心領域ないし高濃度第１導電型領域を具備したことを特徴とする請求項２記載のＳＯＩ構造ＭＯＳ型半導体装置。
- 絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、
前記シリコン単結晶中の第１導電型のボディーにゲート電極部を隔てて設けられ接合深さが前記ボディーの厚みより小さい低濃度エクステンション領域を有する第２導電型のソース・ドレイン領域と、
前記ボディー及びこれに隣接する前記ソース・ドレイン領域の周辺に設けられる前記絶縁膜と接触した完全分離絶縁膜と、
前記ソース・ドレイン領域のソース側で前記ボディーとの接合部に設けられた再結合中心領域ないし高濃度第１導電型領域と、
を具備したことを特徴とするＳＯＩ構造ＭＯＳ型半導体装置。 - 前記再結合中心領域ないし高濃度第１導電型領域は、前記ソース側と前記ボディーとの接合部に高抵抗オーミック接触に類似した電流−電圧特性が与えられるよう設けられ、回路動作中において過渡的なボディー容量結合を伴うことを特徴とする請求項４記載のＳＯＩ構造ＭＯＳ型半導体装置。
- 前記ＳＯＩ ＭＯＳＦＥＴは、ゲート電極上部または前記ゲート電極及び前記ソース・ドレイン領域両者の上部は金属シリサイド化されていることを特徴とする請求項１〜５いずれか一つに記載の半導体装置。
- 絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、
前記シリコン単結晶のボディーとなる第１導電型領域における素子予定領域周辺に前記絶縁膜と非接触の部分分離絶縁膜を形成する工程と、
前記ボディーのチャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
少なくともソース・ドレインやボディーコンタクトとなる第２導電型領域を形成するイオン注入工程と、
前記ボディーコンタクトとなる第２導電型領域に隣接する再結合中心領域ないし高濃度第１導電型領域を形成する工程と、
を具備したことを特徴とするＳＯＩ構造ＭＯＳ型半導体装置の製造方法。 - 絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、
ウェルと同様の領域に設けられる前記シリコン単結晶のボディーとなる第１導電型領域における素子予定領域周辺で電源経路領域を除き、前記絶縁膜に接触する完全分離絶縁膜を形成する工程と、
前記ボディーのチャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
少なくとも接合深さが前記ボディーの厚みより小さいソース・ドレインとなる第２導電型領域を形成するイオン注入工程と、
前記電源経路領域を介して前記ソース・ドレイン領域から外側に設けられる第１導電型のボディーコンタクト部を形成する工程と、
を具備したことを特徴とするＳＯＩ構造ＭＯＳ型半導体装置の製造方法。 - 前記完全分離絶縁膜の外側に前記ボディーが所定領域存在するように所定のイオン注入マスクを形成する工程と、前記ボディーコンタクト部を第２導電型とし、前記ボディーコンタクト部周辺に再結合中心領域ないし高濃度第１導電型領域を形成する工程の少なくともいずれかをさらに具備したことを特徴とする請求項８記載のＳＯＩ構造ＭＯＳ型半導体装置の製造方法。
- 前記ソース・ドレインとなる第２導電型領域の形成は前記ソース・ドレインよりも接合深さの浅い低濃度エクステンション領域の形成も含まれることを特徴とする請求項６〜９いずれか一つに記載のＳＯＩ構造ＭＯＳ型半導体装置の製造方法。
- 絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するＳＯＩ ＭＯＳＦＥＴに関し、
前記シリコン単結晶のボディーとなる第１導電型領域における素子予定領域周辺に前記絶縁膜に接触する完全分離絶縁膜を形成する工程と、
前記ボディーのチャネル領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
少なくとも前記完全分離絶縁膜及び前記ゲート電極のマスクを伴って接合深さが前記ボディーの厚みより小さい第２導電型の低濃度エクステンション領域及び接合深さが前記ボディーの厚みに達する第２導電型のソース・ドレイン領域を形成するイオン注入工程と、
前記ソース・ドレイン領域のソース側で前記低濃度エクステンション領域とソース領域の少なくともいずれかと前記ボディーの接合部に再結合中心領域ないし高濃度第１導電型領域を形成する工程と、
を具備し、
回路動作中に過渡的なボディーの容量性結合を伴うことを特徴とするＳＯＩ構造ＭＯＳ型半導体装置の製造方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7465986B2 (en) | 2004-08-27 | 2008-12-16 | International Rectifier Corporation | Power semiconductor device including insulated source electrodes inside trenches |
| JP2012212918A (ja) * | 2012-06-21 | 2012-11-01 | Renesas Electronics Corp | 半導体装置 |
-
2003
- 2003-01-30 JP JP2003022135A patent/JP2004235438A/ja active Pending
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