JP2001168337A - Soi半導体集積回路及びその製造方法 - Google Patents
Soi半導体集積回路及びその製造方法Info
- Publication number
- JP2001168337A JP2001168337A JP2000323881A JP2000323881A JP2001168337A JP 2001168337 A JP2001168337 A JP 2001168337A JP 2000323881 A JP2000323881 A JP 2000323881A JP 2000323881 A JP2000323881 A JP 2000323881A JP 2001168337 A JP2001168337 A JP 2001168337A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- soi
- integrated circuit
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 100
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000000034 method Methods 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000010410 layer Substances 0.000 claims description 197
- 238000002955 isolation Methods 0.000 claims description 22
- 229910021332 silicide Inorganic materials 0.000 claims description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 9
- 239000011229 interlayer Substances 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims 3
- 238000009413 insulation Methods 0.000 claims 1
- 210000000746 body region Anatomy 0.000 abstract description 27
- 230000000694 effects Effects 0.000 abstract description 23
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
MOSトランジスタにおけるフローティングボディ効果
を除去するための技術を提供すること。 【解決手段】 トランジスタ活性領域1a、その一側に
配置されたボディライン1b、両者間に位置するボディ
延長部1eをSOI基板上に形成し、トランジスタ活性
領域1a(SOI MOSトランジスタ)のボディ領域
を前記ボディ延長部1eを介して、接地線又は電源線9
と接続されたボディライン1bに電気的に接続する。
Description
on on insulator)技術に関するもので
あり、特にSOI MOSトランジスタのフローティン
グボディ効果を除去するためのSOI半導体集積回路及
びその製造方法に関するものである。
路の動作速度を向上させるために寄生容量及び寄生抵抗
を減少させるための多くの努力が払われている。
容量及び優れた素子分離特性のような固有の長所のた
め、低電力/高速半導体集積回路素子への応用において
バルクMOSトランジスタに比べて優れている。
タは高いパッキング密度と共にソフトエラーに対した耐
性、素子の動作時の消費電力及びラッチアップに対した
耐性が優れる長所を有している。
わらず、SOI半導体集積回路は工程技術及び素子設計
においての技術的な問題によって商業的に広く利用され
ていない。
OSトランジスタの構造を示す。SOI MOSトラン
ジスタは絶縁膜15上にゲート電極20、ゲート絶縁膜
21、ソース領域23及びドレイン領域24を具備す
る。絶縁膜15の裏面は支持基板10と接触する。
30が絶縁膜15によって電気的に孤立した状態にある
ので、ボディ領域30の電圧はソース領域23、ドレイ
ン領域24又はゲート電極20に印加される電圧によっ
て変わる。
ローティングボディ効果と呼ばれる現象に起因するボデ
ィ領域30の電圧変動はSOI素子の適切な動作を阻害
する要因になる。これら阻害要因のうち最も一般的なこ
ととしてキンク(kink)効果及びバイポーラ効果を
挙げることができる。
イン領域24に高い電圧が印加されると、SOI MO
Sトランジスタに形成される電界はドレイン領域24の
近傍での衝突イオン化(impact ionizat
ion)を誘発させる。
MOSトランジスタである場合に衝突イオン化によって
生成されたホールはボディ領域30に注入され、それに
よってボディ領域30は正のポテンシャルを有するよう
に帯電される。ボディ領域30に蓄積されたこれら正の
電荷はボディ領域30のポテンシャルを増加させてSO
I MOSトランジスタのスレッショルド電圧を減少さ
せる結果を招来する。
を増加させるのでスレッショルド電圧の変化はSOI
MOSトランジスタの出力特性上で“キンク(kin
k)”現象を発生させる。
はMOSトランジスタが横型バイポーラトランジスタ構
造、即ちソース領域23、ボディ領域30及びドレイン
領域24で構成されたnpn構造を含むので横型バイポ
ーラ構造のターンオンである。
の電圧にバイアスされることによって、横型npn構造
のエミッタ及びベース接合に該当するソース領域23及
びボディ領域30の間の接合に順バイアスが印加されて
電子がソース領域23からボディ領域30に注入され
る。
ン空乏領域に到達してドレイン電流に加わる。結果的
に、ドレイン電流はゲート電極20の制御下に流れるチ
ャンネル電流よりはむしろ寄生バイポーラトランジスタ
によって支配的に制御される。このような効果を寄生バ
イポーラ効果という。SOI MOSトランジスタの寄
生バイポーラ動作は特にスイッチング回路でダイナミッ
ク漏洩電流を惹起させる。
で、ノードA及びBに全て論理“1”に該当する高電圧
が印加されると、出力ノードCは論理“1”に該当する
高電圧を示す。次に、ノードAの電圧が論理“0”に該
当する低電圧にスイッチングされると、出力ノードCは
高電圧を維持すべきである。
電圧を有しノードCが論理“1”に該当する電圧を有す
る状態で、ノードBの電圧がどのような理由であっても
論理“0”に該当する低電圧にスイッチングされると、
出力ノードCの電圧は寄生バイポーラ効果に起因するダ
イナミック漏洩電流によって瞬間的に論理“0”に近い
電圧に下降する。
のノードCでの出力電圧の瞬間的な下降現象を示す波形
図である。ここで、横軸は時間(t)を示し縦軸はノー
ドCの電圧を示す。
フローティングボディ効果に起因して発生するこのよう
な阻害要因を治癒するために幾つかの技術が提案されて
いる。
1994年IEEE Electron Device
Letter、Vol.15,No.12に“A d
ynamic threshold voltage
MOSFET(DTMOS)for very low
voltage operation”というタイト
ルでフローティングボディ効果を減少させるための技術
を提案した。
MOSトランジスタのゲートにフローティングされたボ
ディを接続させることでフローティングボディ効果を除
去しようとする試みをした。しかし、ゲート電圧が高く
てソース及びドレイン電圧が低い場合にはソース及びド
レインの間のダイナミック漏洩電流を避けることができ
ないので、これらの技術は低電圧動作に対してのみ適用
が可能である。
を解決するための異なる試みとして、J.W.Slei
ght等は1999年IEEE Transactio
non Electron Devices、Vol.
46,No.7に“DCand transient
characterization of acomp
act Schottky body contact
technology for SOI trans
istor”というタイトルで新しいSchottky
ボディコンタクト技術を提案した。
ランジスタのボディを接触させるための自己整合のSc
hottkyダイオード方法を提供する。ここで、Sc
hottkyダイオードはソース/ドレインターミナル
に位置してフローティングされたボディをソース/ドレ
イン領域に接触させる。
に従ってボディコンタクトをソース/ドレイン及びゲー
トに接続させるための概略的なレイアウト図である。図
3(a)を参照すると、n+ソース領域23がp+領域3
1を通じてボディ領域30と接続される。
間のコンタクトを図示する図3(b)を参照すると、ボ
ディ領域30はコンタクト33を通じてゲート電極20
と電気的に接続される。
示されたボディコンタクト技術、即ちボディをソース又
はゲートのうちいずれか一つに接続させる技術は商業的
なSOI半導体集積回路に適用するには基本的な制約が
伴う。
流に関連した部分のみが従来技術によるボディコンタク
ト技術によって受動的に治癒されるが、SOI半導体集
積回路の固有のフローティングボディ問題は解決しにく
い。
れる64ビットマイクロプロセッサを構成する約150
万個のトランジスタのうち通常5万個乃至10万個のト
ランジスタのみがボディコンタクト技術によってフロー
ティングボディ効果が治癒され、他は治癒されない。
ローティングボディ効果を除去するための新規な方法及
び構造が要求されている。
フローティングボディ効果を除去するための技術を提供
することを目的とする。
キンク効果を解決する技術を提供することを他の目的と
する。
寄生バイポーラ効果を除去して結果的にダイナミック漏
洩電流を除去する技術を提供することを更に他の目的と
する。
でフローティングボディ効果を除去して結果的にダイナ
ミック漏洩電流を除去する技術を提供することを更に他
の目的とする。
しながらフローティングボディ効果を除去するための解
決策を提供することを更に他の目的とする。
Sトランジスタのボディ領域を接地線又は電源線と接続
されたボディラインに電気的に連結させるボディ延長部
を有するSOI半導体集積回路及びその製造方法を提供
する。
体によって取り囲まれた少なくとも一つの孤立したSO
I MOSトランジスタ、SOI MOSトランジスタ
の一側に配置されたボディライン及びSOI MOSト
ランジスタのボディ領域の一側壁とボディラインを電気
的に連結させるボディ延長部を含む。これによって、ボ
ディラインの一側に複数個のSOIトランジスタを配置
させることができる。これに加えて、複数個のSOIト
ランジスタはボディラインの両側に配置させることもで
きる。
基板上に積層された埋込絶縁層及びこの埋込絶縁層上に
積層された半導体層よりなるSOI基板の所定領域に形
成される。より具体的には、SOIトランジスタは半導
体層の所定領域より形成され素子分離膜によって取り囲
まれたトランジスタ活性領域及びこのトランジスタ活性
領域の上面を横切る絶縁されたゲートパターンを含む。
ボディラインはやはり素子分離膜によって取り囲まれ
る。結果的に、トランジスタ活性領域及びボディライン
の側壁は素子分離膜によって取り囲まれる。素子分離膜
は埋込絶縁層と接触する。
側壁から延長されボディラインと接続される。ボディ延
長部はトランジスタ活性領域より薄い厚さを有する。さ
らに、ボディ延長部の表面はボディ絶縁層によって覆わ
れる。
タ活性領域の間にはゲート絶縁層が介在され、絶縁され
たゲートパターンの一端はボディ絶縁層と重畳される。
ボディ絶縁層はゲート絶縁層より厚い。従って、絶縁さ
れたゲートパターンに印加される電圧によってボディ延
長部にチャンネルが形成されることを防止することがで
きる。
方法は、SOI基板に少なくとも一つのSOI MOS
トランジスタを形成し、このSOI MOSトランジス
タの一側に配置されたボディラインを形成し、前記SO
I MOSトランジスタのボディ領域をボディラインに
電気的に連結させるボディ延長部を形成することを含
む。ここで、SOI基板は支持基板、この支持基板上に
形成された埋込絶縁層及びこの埋込絶縁層上に形成され
た半導体層を含む。従って、ボディラインの一側に又は
両側に複数個のSOI MOSトランジスタを形成する
ことができる。
ン及びボディ延長部を形成する方法は、半導体層の所定
領域を選択的にエッチングして少なくとも一つの孤立し
たトランジスタ活性領域及びこのトランジスタ活性領域
の一側にボディライン活性領域を限定するトレンチ領域
を形成することを含む。このトレンチ領域は半導体層の
厚さより薄い深さに形成する。これによって、トレンチ
領域の底に半導体層より薄い半導体残留物層が残存す
る。続いて、埋込絶縁層が露出される時まで半導体残留
物層の所定領域を選択的にエッチングして、埋込絶縁層
を露出させる素子分離領域を形成すると同時に、トラン
ジスタ活性領域の一側壁をボディライン活性領域の一側
壁に接続させるボディ延長部を残存させる。したがっ
て、素子分離領域はボディ延長部を露出させるトレンチ
領域より深い。
チ領域及び埋込絶縁層を露出させる素子分離領域内に各
々ボディ絶縁層及び素子分離膜を形成する。さらに、ト
ランジスタ活性領域の上面を横切る絶縁されたゲートパ
ターンを形成する。このゲートパターンはその一端がボ
ディ絶縁層と重畳されるように形成される。ここで、ゲ
ートパターンとトランジスタ活性領域の間にはゲート絶
縁層が介在される。ボディ絶縁層はこのゲート絶縁層よ
り厚い。従って、ゲートパターンに所定の電圧が印加さ
れでもボディ絶縁層下のボディ延長部に反転チャンネル
が形成されることを防止することができる。その後、ボ
ディライン活性領域にSOI MOSトランジスタのチ
ャンネル領域、即ち半導体層と同一の導電型不純物を注
入して比抵抗が低いボディラインを形成する。
OSトランジスタのボディ領域がその一側に配置された
ボディライン(接地又は電源)にボディ延長部を介して
接続されるため、フローティングボディ効果を除去して
キンク効果及び寄生バイポーラ効果(ダイナミック漏洩
電流)を除去することができるとともに、商業的なSO
I製品に適用可能であり、レイアウトも従来と互換性を
有する。
の好適な実施の形態を説明する。図4(a)及び図5は
本発明の好ましい実施形態に従うSOI半導体集積回路
の一部分を概略的に示す平面図及び斜視図である。
MOSトランジスタを含むSOI半導体集積回路の構造
を説明する。しかし、本発明はSOI PMOSトラン
ジスタを含むSOI半導体集積回路にも適用することが
可能である。さらに、本発明はSOI NMOSトラン
ジスタ及びSOI PMOSトランジスタを全て含むS
OI半導体集積回路に適合するように変形させることも
可能である。
基板の所定領域に少なくとも一つの孤立したトランジス
タ活性領域1aが位置する。このトランジスタ活性領域
1aの一側にはボディライン1bが配置される。具体的
に、トランジスタ活性領域1aはボディライン1bの一
側に配置される。ボディライン1bはトランジスタ活性
領域1aの一側壁から延長されたボディ延長部1eと電
気的に接続される。ボディライン1bは一直線形態であ
ることが好ましい。ここで、SOI基板は支持基板5
3、この支持基板53上に積層された埋込絶縁層51及
びこの埋込絶縁層51上に積層された半導体層からな
る。半導体層は第1導電型を有する。第1導電型はP型
又はN型でありうる。半導体層の導電型がP型である場
合に半導体層にはSOINチャンネルMOSトランジス
タが形成される。これとは違って、半導体層の導電型が
N型である場合に半導体層にはSOIPチャンネルMO
Sトランジスタが形成される。半導体層はシリコン層、
ゲルマニウム層又は化合物半導体層でありうる。
1b及びボディ延長部1eは半導体層の所定領域からな
る。さらに、これら三領域は全て同一の導電型を有す
る。ボディ延長部1eはトランジスタ活性領域1a及び
ボディライン1bより薄い厚さを有し、ボディ延長部1
eの底面は埋込絶縁層51と接触する。従って、ボディ
延長部1eの上面はトランジスタ活性領域1a及びボデ
ィライン1bの上面より低い。ボディ延長部1eの上面
はボディ絶縁層3aによって覆われる。さらに、トラン
ジスタ活性領域1a、ボディ延長部1e及びボディライ
ン1b周辺の埋込絶縁層51は素子分離膜(図示せず)
によって覆われる。
電極5を含む絶縁されたゲートパターンが積層される。
ゲート電極5はトランジスタ活性領域1aの上面を横切
って、その一端はボディ絶縁層3aと重畳される。ゲー
ト電極5及びトランジスタ活性領域1aの間にはゲート
絶縁層(図示せず)が介在される。ボディ絶縁層3aは
ゲート絶縁層より厚い厚さを有する。従ってゲート電極
5にSOI半導体集積回路の動作電圧が印加されでもボ
ディ延長部1eの表面に反転チャンネルが形成されるこ
とを防止することができる。
タ活性領域1aには第2導電型のソース領域1sが形成
され、ゲート電極5の他の一側に位置するトランジスタ
活性領域1aには第2導電型のドレイン領域1dが形成
される。これによって、ゲート電極5の下部のトランジ
スタ活性領域1aはチャンネル領域を含むボディ領域1
cに該当する。ゲート電極5、ソース/ドレイン領域1
s,1d及びボディ領域1cはSOI PMOSトラン
ジスタを構成する。これに加えて、ゲート電極5又はゲ
ート電極5を含むゲートパターンの側壁には絶縁スペー
サ(図示せず)を形成することができる。ソース/ドレ
イン領域1s,1d及びボディライン1b上に金属シリ
サイド層(図示せず)を積層することもできる。この金
属シリサイド層は絶縁スペーサによりゲート電極5と電
気的に隔離される。さらに、ゲート電極5上に金属シリ
サイド層が積層されることもある。
サイド層を含むSOI基板は層間絶縁膜(図示せず)に
よって覆われる。さらに、層間絶縁膜上には電源線又は
接地線のような配線9が形成される。この配線9は層間
絶縁膜の所定領域を貫通するコンタクトホール7を通じ
てボディライン1bと電気的に接続される。ここで、S
OI MOSトランジスタがPチャンネルトランジスタ
である場合には配線9は電源線に該当し、SOI MO
SトランジスタがNチャンネルトランジスタである場合
には配線9は接地線に該当する。
くは複数個のSOI MOSトランジスタは図4(b)
に図示されたようにボディライン1bの両側に配置する
こともできる。ここで、各SOI MOSトランジスタ
の構造は図4(a)及び図5で説明したSOI MOS
トランジスタの構造と同一である。
体集積回路を製造する方法を説明するための断面図であ
る。ここで、図6乃至図11の各図において、(a)は
図4(a)のI−I′線に従う断面図であり、(b)は
図4(a)のII−II′線に従う断面図であり、
(c)は図4(a)のIII−III′線に従う断面図
である。
ンチマスク層60を形成する。SOI基板2は支持基板
53、この支持基板53上に形成された埋込絶縁層51
及びこの埋込絶縁層51上に形成された半導体層1から
構成される。ここで、半導体層1は第1導電型、例えば
P型である。しかし、第1導電型はN型でもありうる。
従って、トレンチマスク層60は第1導電型の半導体層
1上に形成される。トレンチマスク層60は順次に積層
されたパッド酸化層55及びパッド窒化層57を含む。
これに加えて、トレンチマスク層60はパッド窒化層5
7上に形成されたハードマスク層59を更に含むことが
できる。ハードマスク層59はシリコン層のような半導
体層1に対して高いエッチング選択比を有するCVD酸
化層で形成することが好ましい。トレンチマスク層60
上に第1フォトレジストパターン61を形成する。この
第1フォトレジストパターン61のうち少なくとも一つ
は孤立したトランジスタ活性領域を限定する。他の一つ
の第1フォトレジストパターン61はトランジスタ活性
領域の一側にボディライン活性領域を限定する。
ターン61をエッチングマスクに使用して半導体層1が
露出される時までトレンチマスク層60をエッチングす
る。その結果、少なくとも一つの第1トレンチマスクパ
ターン60a及び第2トレンチマスクパターン60bが
形成される。第1トレンチマスクパターン60aは順次
に積層された第1パッド酸化層パターン55a、第1パ
ッド窒化層パターン57a及び第1ハードマスクパター
ン59aを含み、第2トレンチマスクパターン60bは
順次に積層された第2パッド酸化層パターン55b、第
2パッド窒化層パターン57b及び第2ハードマスクパ
ターン59bを含む。続いて、第1フォトレジストパタ
ーン61を除去する。
ーン60a、60bをエッチングマスクに使用して露出
された半導体層1をエッチングしてトレンチ領域T1を
形成する。この時、露出された半導体層1を半導体層1
の初期厚さより薄い厚さとなるようにエッチングする。
その結果、トレンチ領域T1の底に半導体残留物層が残
存する。トレンチ領域T1は少なくとも一つのトランジ
スタ活性領域1a及びボディライン活性領域1bを限定
する。これによって、トランジスタ活性領域1a及びボ
ディライン活性領域1b周辺の埋込絶縁層51は半導体
残留物層によって依然覆われる。
領域上に第2フォトレジストパターン63を形成する。
この第2フォトレジストパターン63は図8(a)及び
図8(c)に示されたようにトランジスタ活性領域1a
及びボディライン活性領域1bの間の半導体残留物層の
所定領域を覆う。その後、埋込絶縁層51が露出される
時まで第2フォトレジストパターン63及び第1及び第
2トレンチマスクパターン60a、60bをエッチング
マスクに使用して半導体残留物層をエッチングする。そ
の結果、埋込絶縁層51を露出させる素子分離領域T2
が形成されると同時に第2フォトレジストパターン63
下に図8(a)及び図8(c)に図示されたように半導
体残留物層の一部分よりなるボディ延長部1eが形成さ
れる。従って、ボディライン活性領域1bはボディ延長
部1eを通じてトランジスタ活性領域1aと電気的に接
続される。
ターン63を除去する。続いて、トレンチ領域T1及び
素子分離領域T2が形成された結果物全面にCVD酸化
膜のような絶縁層を形成する。この時、絶縁層はトレン
チ領域T1及び素子分離領域T2を完全に満たすように
形成することが好ましい。
ン60a、60bが露出される時まで絶縁層を平坦化さ
せて埋込絶縁層51及びボディ延長部1e上に各々素子
分離膜3b及びボディ絶縁層3aを形成する。この時、
第1及び第2パッド窒化層パターン57a,57bはエ
ッチング阻止膜としての役割をする。従って、トレンチ
マスク層60がCVD酸化層59を含む場合には、エッ
チバック工程又は化学機械的研磨(CMP;chemi
cal mechanical polishing)
工程のような平坦化工程を実施する間に第1及び第2ハ
ードマスクパターン59a、59bが除去される。結果
的に、ボディ絶縁層3a及び素子分離膜3bを形成した
後は第1及び第2変形トレンチマスクパターン60
a′、60b′が残存する。
て第1及び第2変形トレンチマスクパターン60a′、
60b′を除去してトランジスタ活性領域1a及びボデ
ィライン活性領域1bを露出させる。続いて、露出され
たトランジスタ活性領域1a及びボディライン活性領域
1b上にゲート絶縁層65を形成する。さらに、ゲート
絶縁層65を含む基板全面にゲート物質層を形成する。
このゲート物質層は導電層及びキャッピング絶縁層を順
次に積層させて形成する。より詳細には、導電層はドー
ピングされたポリシリコン層で形成し、キャッピング絶
縁層はCVD酸化層又はシリコン窒化層で形成する。他
の方法では、ゲート物質層は導電層のみで形成すること
ができる。
トランジスタ活性領域1aの上面を横切る絶縁されたゲ
ートパターン67を形成する。この絶縁されたゲートパ
ターン67の一端は図10(a)及び図10(c)に図
示されたようにボディ絶縁層3aと重畳される。ここ
で、導電層及びキャッピング絶縁層を順次に積層させて
ゲート物質層を形成する場合にはゲートパターン67は
導電層よりなるゲート電極5及びキャッピング絶縁層よ
りなるキャッピング絶縁層パターン6を含む。しかし、
キャッピング絶縁層の形成を省略する場合にはゲートパ
ターン67はゲート電極5のみからなる。
マスクに使用してトランジスタ活性領域1aに選択的に
第2導電型の不純物を注入して、ゲートパターン67の
両側に各々低濃度不純物領域1s′、1d′を形成す
る。ここで、第2導電型は第1導電型と反対の導電型で
ある。例えば、第1導電型がP型である場合は第2導電
型はN型である。低濃度不純物領域1s′、1d′の間
のトランジスタ活性領域1aはボディ領域1cに該当す
る。このボディ領域1cはゲートパターン67の下部の
チャンネル領域を含む。
てゲートパターン67の側壁に絶縁スペーサ69を形成
する。この絶縁スペーサ69はシリコン酸化層又はシリ
コン窒化層で形成する。続いて、ゲートパターン67及
び絶縁スペーサ69をイオン注入マスクに使用してトラ
ンジスタ活性領域1aに選択的に第2導電型の不純物を
注入して、ゲートパターン67の両側に各々高濃度不純
物領域1s″、1d″を形成する。その結果、スペーサ
69の下部には低濃度不純物領域1s′、1d′が残存
する。これによって、ゲートパターン67の両側に各々
LDD構造のソース/ドレイン領域1s,1dが形成さ
れる。結果的に、ボディ領域1cは、図11に図示され
たようにボディ延長部1eを通じてボディライン活性領
域1bと電気的に接続される。ここで、ゲート電極5、
ソース/ドレイン領域1s,1d及びボディ領域1cは
SOI MOSトランジスタを構成する。
ライン1bを形成するためにボディライン活性領域1b
に選択的に第1導電型の不純物を注入する。その後、結
果物の表面を洗浄してソース/ドレイン領域1s,1d
及びボディライン1bの表面を露出させる。さらに、露
出されたソース/ドレイン領域1s,1d及び露出され
たボディライン1b上に通常のサリサイド(SALIC
IDE;self−aligned silicid
e)工程を使用して選択的に金属シリサイド層71を形
成する。この金属シリサイド層71はチタンシリサイド
層、タンタルシリサイド層又はコバルトシリサイド層の
ような高融点金属シリサイド層に形成する。ゲートパタ
ーン67がゲート電極5のみで形成される場合にはゲー
ト電極5上にも金属シリサイド層71が形成される。
層間絶縁層(図示せず)を形成する。この層間絶縁層を
パターニングしてボディライン1bの所定領域を露出さ
せるコンタクトホール(図4の7)を形成する。その
後、層間絶縁層上にコンタクトホール7を満たす導電層
を形成し、これをパターニングしてコンタクトホール7
を通じてボディライン1bと電気的に連結された配線9
を形成する。この配線9は接地線又は電源線でありう
る。例えば、SOI MOSトランジスタがNチャンネ
ルMOSトランジスタである場合に配線9は接地線に該
当し、SOI MOSトランジスタがPチャンネルMO
Sトランジスタである場合に配線9は電源線に該当す
る。
説明した。しかし、上記実施形態は一例にすぎず、本発
明は当業者に周知のように本発明の思想内で変形するこ
とが可能である。従って、本発明は上述した実施形態に
限定されて解析されてはならず、本発明の思想内で種々
の形態に具体化することができる。
Sトランジスタのボディ領域が電気的にフローティング
されることを防止することができる。これによって、信
頼性を有して集積度が高いSOI半導体集積回路を具現
することが可能である。しかも、本発明によれば、商業
的なSOI製品に適用可能で、レイアウトも従来と互換
性を有する。
ジスタを示す概略的な断面図である。
ボディ効果に起因して発生するダイナミック漏洩電流を
説明するための多重送信回路図及びその出力波形図であ
る。
OI MOSトランジスタの概略的なレイアウト図であ
る。
集積回路の概略的な平面図である。
集積回路の概略的な斜視図である。
集積回路の製造方法を説明するための断面図である。
集積回路の製造方法を説明するための断面図である。
集積回路の製造方法を説明するための断面図である。
集積回路の製造方法を説明するための断面図である。
体集積回路の製造方法を説明するための断面図である。
体集積回路の製造方法を説明するための断面図である。
Claims (28)
- 【請求項1】 支持基板、この支持基板上の埋込絶縁層
及びこの埋込絶縁層上の第1導電型の半導体層よりなる
SOI基板に形成されたSOI半導体集積回路におい
て、 前記半導体層の所定領域よりなる少なくとも一つの孤立
したトランジスタ活性領域と、 このトランジスタ活性領域の一側に配置され前記半導体
層の一部分よりなる第1導電型のボディラインと、 前記トランジスタ活性領域及び前記ボディラインの側壁
を取り囲んで、前記埋込絶縁層と接触する素子分離膜
と、 前記トランジスタ活性領域の一側壁から延長され前記ボ
ディラインと電気的に接続され、前記トランジスタ活性
領域より薄い厚さを有する第1導電型のボディ延長部
と、 このボディ延長部上に形成されたボディ絶縁層と、 前記トランジスタ活性領域の上面を横切って、前記ボデ
ィ絶縁層と重畳された絶縁されたゲートパターンとを含
むことを特徴とするSOI半導体集積回路。 - 【請求項2】 前記第1導電型はp型又はn型であるこ
とを特徴とする請求項1に記載のSOI半導体集積回
路。 - 【請求項3】 前記ボディライン上に形成された金属シ
リサイド層を更に含むことを特徴とする請求項1に記載
のSOI半導体集積回路。 - 【請求項4】 前記絶縁されたゲートパターン及び前記
トランジスタ活性領域の間に介在されたゲート絶縁層を
更に含むことを特徴とする請求項1に記載のSOI半導
体集積回路。 - 【請求項5】 前記絶縁されたゲートパターンの側壁に
形成された絶縁層スペーサを更に含むことを特徴とする
請求項1に記載のSOI半導体集積回路。 - 【請求項6】 前記ゲートパターンは導電性ゲート電極
を含むことを特徴とする請求項1に記載のSOI半導体
集積回路。 - 【請求項7】 前記ゲート電極上に形成された金属シリ
サイド層を更に含むことを特徴とする請求項6に記載の
SOI半導体集積回路。 - 【請求項8】 前記ゲートパターンは導電性ゲート電極
及びこの導電性ゲート電極上に形成されたキャッピング
絶縁層を含むことを特徴とする請求項1に記載のSOI
半導体集積回路。 - 【請求項9】 前記ゲートパターンの両側の前記トラン
ジスタ活性領域に各々ソース領域及びドレイン領域を更
に含み、これらソース/ドレイン領域は前記第1導電型
と反対の第2導電型であることを特徴とする請求項1に
記載のSOI半導体集積回路。 - 【請求項10】 前記ソース領域及びドレイン領域上に
形成された金属シリサイド層を更に含むことを特徴とす
る請求項9に記載のSOI半導体集積回路。 - 【請求項11】 前記ボディラインの上面を通過して、
このボディラインと電気的に接続された接地線又は電源
線を更に含むことを特徴とする請求項1に記載のSOI
半導体集積回路。 - 【請求項12】 前記ボディラインは一直線形態である
ことを特徴とする請求項1に記載のSOI半導体集積回
路。 - 【請求項13】 前記少なくとも一つのトランジスタ活
性領域は複数個のトランジスタ活性領域であることを特
徴とする請求項1に記載のSOI半導体集積回路。 - 【請求項14】 前記複数個のトランジスタ活性領域は
前記ボディラインの一側に又は両側に配置されたことを
特徴とする請求項13に記載のSOI半導体集積回路。 - 【請求項15】 支持基板、この支持基板上の埋込絶縁
層及びこの埋込絶縁層上の第1導電型の半導体層よりな
るSOI基板にSOI半導体集積回路を製造する方法に
おいて、 前記半導体層の所定領域を選択的にエッチングして少な
くとも一つの孤立したトランジスタ活性領域及びこのト
ランジスタ活性領域の一側にボディライン活性領域を限
定するトレンチ領域を形成すると同時に前記トレンチ領
域の底に前記半導体層より薄い半導体残留物層を残存さ
せる段階と、 前記埋込絶縁層が露出する時まで前記半導体残留物層を
選択的にエッチングして前記トレンチ領域より深い素子
分離領域を形成すると同時に前記トランジスタ活性領域
の一側壁を前記ボディライン活性領域の一側壁に接続さ
せる第1導電型のボディ延長部を残存させる段階と、 前記ボディ延長部を露出させる前記トレンチ領域及び前
記埋込絶縁層を露出させる前記素子分離領域内に各々ボ
ディ絶縁層及び素子分離膜を形成する段階と、 前記トランジスタ活性領域の上面を横切って前記ボディ
絶縁層と重畳される絶縁されたゲートパターンを形成す
る段階と、 前記ボディライン活性領域に第1導電型の不純物をドー
ピングさせてボディラインを形成する段階とを含むこと
を特徴とするSOI半導体集積回路の製造方法。 - 【請求項16】 前記トレンチ領域及び前記半導体残留
物層を形成する段階は、 前記半導体層上に少なくとも一つの第1トレンチマスク
パターン及び第2トレンチマスクパターンを形成する段
階と、 前記第1及び第2トレンチマスクパターンをエッチング
マスクに使用して前記半導体層を前記半導体層の厚さよ
り薄い厚さだけエッチングする段階とを含むことを特徴
とする請求項15に記載のSOI半導体集積回路の製造
方法。 - 【請求項17】 前記第1及び第2トレンチマスクパタ
ーンを形成する段階は、 前記半導体層上にトレンチマスク層を形成する段階と、 前記トレンチマスク層をパターニングする段階とを含む
ことを特徴とする請求項16に記載のSOI半導体集積
回路の製造方法。 - 【請求項18】 前記トレンチマスク層は、前記半導体
層上にパッド酸化層及びパッド窒化層を順次に積層させ
て形成することを特徴とする請求項17に記載のSOI
半導体集積回路の製造方法。 - 【請求項19】 前記トレンチマスク層は、前記半導体
層上にパッド酸化層、パッド窒化層及びハードマスク層
を順次に積層させて形成することを特徴とする請求項1
7に記載のSOI半導体集積回路の製造方法。 - 【請求項20】 前記ボディ絶縁層及び前記素子分離膜
を形成する段階は、 前記素子分離領域が形成された結果物全面に前記トレン
チ領域及び前記素子分離領域を満たす絶縁層を形成する
段階と、 前記第1及び第2トレンチマスクパターンが露出される
時まで前記絶縁層を平坦化させる段階と、 前記第1及び第2トレンチマスクパターンを除去して前
記トランジスタ活性領域及び前記ボディライン活性領域
を露出させる段階とを含むことを特徴とする請求項16
に記載のSOI半導体集積回路の製造方法。 - 【請求項21】 前記絶縁されたゲートパターンを形成
する段階は、 前記トランジスタ活性領域及び前記ボディライン活性領
域表面上にゲート絶縁層を形成する段階と、 前記ゲート絶縁層が形成された結果物全面にゲート物質
層を形成する段階と、 前記ゲート物質層をパターニングする段階とを含むこと
を特徴とする請求項15に記載のSOI半導体集積回路
の製造方法。 - 【請求項22】 前記ゲート物質層は導電層で形成する
ことを特徴とする請求項21に記載のSOI半導体集積
回路の製造方法。 - 【請求項23】 前記ゲート物質層は、導電層及びキャ
ッピング絶縁層を順次に積層させて形成することを特徴
とする請求項21に記載のSOI半導体集積回路の製造
方法。 - 【請求項24】 前記ゲートパターンの側壁に絶縁層ス
ペーサを形成する段階を更に含むことを特徴とする請求
項15に記載のSOI半導体集積回路の製造方法。 - 【請求項25】 前記ゲートパターンの両側の前記トラ
ンジスタ活性領域に各々ソース領域及びドレイン領域を
形成する段階を更に含み、前記ソース/ドレイン領域は
前記第1導電型と反対の第2導電型の不純物がドーピン
グされたことを特徴とする請求項15に記載のSOI半
導体集積回路の製造方法。 - 【請求項26】 少なくとも前記ボディライン及び前記
ゲートパターン両側の前記トランジスタ活性領域上に選
択的に金属シリサイド層を形成する段階を更に含むこと
を特徴とする請求項24に記載のSOI半導体集積回路
の製造方法。 - 【請求項27】 前記金属シリサイド層はサリサイド
(salicide;self−aligned si
licide)工程を使用して形成することを特徴とす
る請求項26に記載のSOI半導体集積回路の製造方
法。 - 【請求項28】 前記ゲートパターン及び前記ボディラ
インが形成された結果物全面に層間絶縁層を形成する段
階は、 前記層間絶縁層をパターニングして前記ボディラインの
所定領域を露出させるコンタクトホールを形成する段階
と、 前記層間絶縁層上に前記コンタクトホールを通じて前記
ボディラインと電気的に接続された電源線又は接地線を
形成する段階とを更に含むことを特徴とする請求項15
に記載のSOI半導体集積回路の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16147999P | 1999-10-25 | 1999-10-25 | |
US60/161479 | 1999-10-25 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001168337A true JP2001168337A (ja) | 2001-06-22 |
Family
ID=22581341
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000323881A Pending JP2001168337A (ja) | 1999-10-25 | 2000-10-24 | Soi半導体集積回路及びその製造方法 |
Country Status (7)
Country | Link |
---|---|
US (2) | US6498370B1 (ja) |
JP (1) | JP2001168337A (ja) |
KR (1) | KR100343288B1 (ja) |
CN (1) | CN1218397C (ja) |
FR (1) | FR2800908B1 (ja) |
GB (1) | GB2360874B (ja) |
TW (1) | TW463319B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7008834B2 (en) | 2003-11-14 | 2006-03-07 | Fujitsu Limited | Method for manufacturing a semiconductor device |
KR20060117206A (ko) * | 2005-05-13 | 2006-11-16 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 장치의 제조 방법 |
Families Citing this family (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100374554B1 (ko) * | 2000-09-22 | 2003-03-04 | 주식회사 하이닉스반도체 | 에스오아이 소자의 반도체 몸체-기판 접촉 구조 및 그제조방법 |
KR100491141B1 (ko) * | 2001-03-02 | 2005-05-24 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 그의 제조방법과 이를 이용한 액티브매트릭스형 표시소자 및 그의 제조방법 |
US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
US6620656B2 (en) | 2001-12-19 | 2003-09-16 | Motorola, Inc. | Method of forming body-tied silicon on insulator semiconductor device |
KR100487521B1 (ko) | 2002-03-19 | 2005-05-03 | 삼성전자주식회사 | 부동체 효과를 제거하는 스태틱 랜덤 억세스 메모리 셀 및그 제조방법 |
US6777708B1 (en) * | 2003-01-15 | 2004-08-17 | Advanced Micro Devices, Inc. | Apparatus and methods for determining floating body effects in SOI devices |
US6774395B1 (en) * | 2003-01-15 | 2004-08-10 | Advanced Micro Devices, Inc. | Apparatus and methods for characterizing floating body effects in SOI devices |
KR100485910B1 (ko) * | 2003-06-20 | 2005-04-29 | 삼성전자주식회사 | 고내압 모스 트랜지스터 및 그 제조 방법 |
KR100501706B1 (ko) * | 2003-10-16 | 2005-07-18 | 삼성에스디아이 주식회사 | 게이트-바디콘택 박막 트랜지스터 |
US7045873B2 (en) * | 2003-12-08 | 2006-05-16 | International Business Machines Corporation | Dynamic threshold voltage MOSFET on SOI |
EP1774620B1 (en) | 2004-06-23 | 2014-10-01 | Peregrine Semiconductor Corporation | Integrated rf front end |
KR100612418B1 (ko) * | 2004-09-24 | 2006-08-16 | 삼성전자주식회사 | 자기정렬 바디를 갖는 반도체 소자 및 그 제조방법 |
US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
US8742502B2 (en) | 2005-07-11 | 2014-06-03 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
US7732287B2 (en) * | 2006-05-02 | 2010-06-08 | Honeywell International Inc. | Method of forming a body-tie |
US7625787B2 (en) * | 2007-08-31 | 2009-12-01 | Sharp Laboratories Of America, Inc. | Thin silicon-on-insulator high voltage transistor with body ground |
CN100561752C (zh) * | 2007-10-23 | 2009-11-18 | 北京大学 | 一种准双栅mos晶体管的制备方法 |
JP5417346B2 (ja) | 2008-02-28 | 2014-02-12 | ペレグリン セミコンダクター コーポレーション | 集積回路素子内でキャパシタをデジタル処理で同調するときに用いられる方法及び装置 |
US7964897B2 (en) | 2008-07-22 | 2011-06-21 | Honeywell International Inc. | Direct contact to area efficient body tie process flow |
US8723260B1 (en) | 2009-03-12 | 2014-05-13 | Rf Micro Devices, Inc. | Semiconductor radio frequency switch with body contact |
TWI619235B (zh) * | 2009-07-15 | 2018-03-21 | 高通公司 | 具背側散熱能力之絕緣體上半導體結構 |
US9466719B2 (en) | 2009-07-15 | 2016-10-11 | Qualcomm Incorporated | Semiconductor-on-insulator with back side strain topology |
US9496227B2 (en) | 2009-07-15 | 2016-11-15 | Qualcomm Incorporated | Semiconductor-on-insulator with back side support layer |
TWI515878B (zh) | 2009-07-15 | 2016-01-01 | 西拉娜半導體美國股份有限公司 | 絕緣體上半導體結構、自絕緣體上半導體主動元件之通道去除無用積聚多數型載子之方法、及製造積體電路之方法 |
US9034732B2 (en) * | 2009-07-15 | 2015-05-19 | Silanna Semiconductor U.S.A., Inc. | Semiconductor-on-insulator with back side support layer |
US9390974B2 (en) | 2012-12-21 | 2016-07-12 | Qualcomm Incorporated | Back-to-back stacked integrated circuit assembly and method of making |
US8912646B2 (en) | 2009-07-15 | 2014-12-16 | Silanna Semiconductor U.S.A., Inc. | Integrated circuit assembly and method of making |
US8445961B2 (en) * | 2010-09-20 | 2013-05-21 | International Business Machines Corporation | Measuring floating body voltage in silicon-on-insulator (SOI) metal-oxide-semiconductor-field-effect-transistor (MOSFET) |
US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
US20150236748A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Devices and Methods for Duplexer Loss Reduction |
US9406695B2 (en) | 2013-11-20 | 2016-08-02 | Peregrine Semiconductor Corporation | Circuit and method for improving ESD tolerance and switching speed |
US9515181B2 (en) | 2014-08-06 | 2016-12-06 | Qualcomm Incorporated | Semiconductor device with self-aligned back side features |
US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
CN114122141A (zh) * | 2016-03-23 | 2022-03-01 | 派赛公司 | 半导体结构和用于向共源共栅晶体管提供本体连结的方法 |
US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
EP3654385A4 (en) * | 2017-08-07 | 2020-11-18 | TowerJazz Panasonic Semiconductor Co., Ltd. | SEMICONDUCTOR COMPONENT |
US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH023256A (ja) * | 1988-06-20 | 1990-01-08 | Toshiba Corp | 半導体装置の製造方法 |
JPH0346346A (ja) * | 1989-07-14 | 1991-02-27 | Hitachi Ltd | 半導体集積回路装置 |
JPH03250665A (ja) * | 1990-02-27 | 1991-11-08 | Mitsubishi Electric Corp | 半導体装置 |
JPH10294464A (ja) * | 1997-04-17 | 1998-11-04 | Fujitsu Ltd | 絶縁ゲート型電界効果トランジスタ |
JPH1154758A (ja) * | 1997-08-01 | 1999-02-26 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JPH11195702A (ja) * | 1997-12-29 | 1999-07-21 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH11233785A (ja) * | 1998-02-17 | 1999-08-27 | Oki Electric Ind Co Ltd | Soimosfetおよびその製造方法 |
JPH11238886A (ja) * | 1998-02-19 | 1999-08-31 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5405795A (en) * | 1994-06-29 | 1995-04-11 | International Business Machines Corporation | Method of forming a SOI transistor having a self-aligned body contact |
DE4441901C2 (de) * | 1994-11-24 | 1998-07-02 | Siemens Ag | MOSFET auf SOI-Substrat und Verfahren zu dessen Herstellung |
JPH10150204A (ja) * | 1996-09-19 | 1998-06-02 | Toshiba Corp | 半導体装置およびその製造方法 |
JP3441330B2 (ja) * | 1997-02-28 | 2003-09-02 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP3337953B2 (ja) * | 1997-09-05 | 2002-10-28 | シャープ株式会社 | Soi・mosfet及びその製造方法 |
JP3447927B2 (ja) * | 1997-09-19 | 2003-09-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
US5811855A (en) * | 1997-12-29 | 1998-09-22 | United Technologies Corporation | SOI combination body tie |
US6387739B1 (en) * | 1998-08-07 | 2002-05-14 | International Business Machines Corporation | Method and improved SOI body contact structure for transistors |
TW469596B (en) * | 2000-04-19 | 2001-12-21 | Winbond Electronics Corp | Structure of SOI having substrate contact |
JP4614522B2 (ja) * | 2000-10-25 | 2011-01-19 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
US6414355B1 (en) * | 2001-01-26 | 2002-07-02 | Advanced Micro Devices, Inc. | Silicon-on-insulator (SOI) chip having an active layer of non-uniform thickness |
-
2000
- 2000-08-25 KR KR1020000049609A patent/KR100343288B1/ko active IP Right Grant
- 2000-09-11 GB GB0022211A patent/GB2360874B/en not_active Expired - Lifetime
- 2000-09-26 TW TW089119852A patent/TW463319B/zh not_active IP Right Cessation
- 2000-09-28 CN CN001288911A patent/CN1218397C/zh not_active Expired - Lifetime
- 2000-10-24 US US09/695,341 patent/US6498370B1/en not_active Expired - Lifetime
- 2000-10-24 FR FR0013604A patent/FR2800908B1/fr not_active Expired - Lifetime
- 2000-10-24 JP JP2000323881A patent/JP2001168337A/ja active Pending
-
2002
- 2002-11-01 US US10/285,790 patent/US6706569B2/en not_active Expired - Lifetime
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH023256A (ja) * | 1988-06-20 | 1990-01-08 | Toshiba Corp | 半導体装置の製造方法 |
JPH0346346A (ja) * | 1989-07-14 | 1991-02-27 | Hitachi Ltd | 半導体集積回路装置 |
JPH03250665A (ja) * | 1990-02-27 | 1991-11-08 | Mitsubishi Electric Corp | 半導体装置 |
JPH10294464A (ja) * | 1997-04-17 | 1998-11-04 | Fujitsu Ltd | 絶縁ゲート型電界効果トランジスタ |
JPH1154758A (ja) * | 1997-08-01 | 1999-02-26 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JPH11195702A (ja) * | 1997-12-29 | 1999-07-21 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH11233785A (ja) * | 1998-02-17 | 1999-08-27 | Oki Electric Ind Co Ltd | Soimosfetおよびその製造方法 |
JPH11238886A (ja) * | 1998-02-19 | 1999-08-31 | Toshiba Corp | 半導体装置およびその製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7008834B2 (en) | 2003-11-14 | 2006-03-07 | Fujitsu Limited | Method for manufacturing a semiconductor device |
KR20060117206A (ko) * | 2005-05-13 | 2006-11-16 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 장치의 제조 방법 |
JP2006319164A (ja) * | 2005-05-13 | 2006-11-24 | Renesas Technology Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20030057455A1 (en) | 2003-03-27 |
US6498370B1 (en) | 2002-12-24 |
TW463319B (en) | 2001-11-11 |
KR100343288B1 (ko) | 2002-07-15 |
US6706569B2 (en) | 2004-03-16 |
GB2360874A (en) | 2001-10-03 |
GB2360874B (en) | 2002-07-03 |
CN1218397C (zh) | 2005-09-07 |
FR2800908A1 (fr) | 2001-05-11 |
FR2800908B1 (fr) | 2003-09-26 |
KR20010039843A (ko) | 2001-05-15 |
GB0022211D0 (en) | 2000-10-25 |
CN1300102A (zh) | 2001-06-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2001168337A (ja) | Soi半導体集積回路及びその製造方法 | |
US6521959B2 (en) | SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same | |
US7453135B2 (en) | Semiconductor device and method of manufacturing the same | |
KR100562539B1 (ko) | 벌크 씨모스 구조와 양립 가능한 에스오아이 구조 | |
US7804132B2 (en) | Semiconductor device | |
US6537861B1 (en) | SOI transistor with body contact and method of forming same | |
JP3575908B2 (ja) | 半導体装置 | |
US6794716B2 (en) | SOI MOSFET having body contact for preventing floating body effect and method of fabricating the same | |
US7432560B2 (en) | Body-tied-to-source MOSFETs with asymmetrical source and drain regions and methods of fabricating the same | |
US7332776B2 (en) | Semiconductor device | |
JPH098289A (ja) | 半導体装置及びその製造方法 | |
WO2014131461A1 (en) | Dual sti integrated circuit including fdsoi transistors and method for manufacturing the same | |
JPH11243210A (ja) | 半導体デバイス及びその製造方法 | |
JP2002111009A (ja) | Soi素子の基板構造及びその製造方法 | |
US20050001319A1 (en) | Multi-configurable independently multi-gated MOSFET | |
EP0989613B1 (en) | SOI transistor with body contact and method of forming same | |
US20050205938A1 (en) | Semiconductor device and method of manufacture the same | |
JP2002217420A (ja) | Soiトランジスタのフローティングボデー効果を除去するためのsoi半導体集積回路及びその製造方法 | |
KR102544806B1 (ko) | 트랜지스터 구조 및 관련 인버터 | |
JP2006120900A (ja) | 半導体装置 | |
JP2004235438A (ja) | Soi構造mos型半導体装置及びその製造方法 | |
JPH0955511A (ja) | 半導体装置及びその製造方法 | |
JPH11317517A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050527 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061201 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061226 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070322 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070703 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071031 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20071127 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080321 |