JPH11317517A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11317517A JPH11317517A JP12359198A JP12359198A JPH11317517A JP H11317517 A JPH11317517 A JP H11317517A JP 12359198 A JP12359198 A JP 12359198A JP 12359198 A JP12359198 A JP 12359198A JP H11317517 A JPH11317517 A JP H11317517A
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- well
- semiconductor device
- source
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Abstract
(57)【要約】
【課題】従来ジャンクション容量が支配的なソース又は
ドレインとウェル（又は基板）間の寄生容量を実質的に
低減する。 【解決手段】半導体基板２に形成され第１導電型の不純
物がドーズされたウェル４と、当該ウェル４に所定電圧
を供給するウェルコンタクト１４ｃと、ウェル４内に形
成され第２導電型の不純物がドーズされたソースおよび
ドレイン不純物領域１４ａ，１４ｂとを有する。ｎチャ
ネル型トランジスタの場合、ドレイン不純物領域１４ｂ
とウェルコンタクト１４ｃ間のウェル部分に、ドレイン
不純物領域１４ｂに対し動作時に直列容量となる第２導
電型の不純物領域３０ｂが形成されている。この不純物
領域３０ｂは、好ましくは、ドレイン不純物領域１４ｂ
より深いウェル部分に形成され、更に好ましくは、その
ウェルコンタクト側端部が素子分離絶縁層８と接してい
る。
ドレインとウェル（又は基板）間の寄生容量を実質的に
低減する。 【解決手段】半導体基板２に形成され第１導電型の不純
物がドーズされたウェル４と、当該ウェル４に所定電圧
を供給するウェルコンタクト１４ｃと、ウェル４内に形
成され第２導電型の不純物がドーズされたソースおよび
ドレイン不純物領域１４ａ，１４ｂとを有する。ｎチャ
ネル型トランジスタの場合、ドレイン不純物領域１４ｂ
とウェルコンタクト１４ｃ間のウェル部分に、ドレイン
不純物領域１４ｂに対し動作時に直列容量となる第２導
電型の不純物領域３０ｂが形成されている。この不純物
領域３０ｂは、好ましくは、ドレイン不純物領域１４ｂ
より深いウェル部分に形成され、更に好ましくは、その
ウェルコンタクト側端部が素子分離絶縁層８と接してい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート電界効
果トランジスタ（ＭＩＳＦＥＴ）を有する半導体装置お
よびその製造方法に関する。特定的に、本発明は、絶縁
ゲート電界効果トランジスタのソース不純物領域及び／
又はドレイン不純物領域の半導体バルク側との間に発生
する寄生容量を低減する不純物領域を設けることによっ
て高速化した半導体装置およびその製造方法に関する。
果トランジスタ（ＭＩＳＦＥＴ）を有する半導体装置お
よびその製造方法に関する。特定的に、本発明は、絶縁
ゲート電界効果トランジスタのソース不純物領域及び／
又はドレイン不純物領域の半導体バルク側との間に発生
する寄生容量を低減する不純物領域を設けることによっ
て高速化した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】図７は、従来のＭＩＳＦＥＴを有する半
導体装置のうち、ＣＭＯＳ ＬＳＩにおいて、その特に
ｎＭＯＳトランジスタを中心とした部分の一般的な構造
を示す断面図である。図７において、符号１００はＣＭ
ＯＳ ＬＳＩ、２は半導体基板、４はｐウェル、６はｎ
ウェル、８は素子分離絶縁層、１０はゲート絶縁膜、１
２はゲート電極、１４ａはｎ+ ソース不純物領域、１４
ｂはｎ+ ドレイン不純物領域、１４ｃはｐ+ ウェルコン
タクト不純物領域、１６はサイドウォール絶縁層、１８
は層間絶縁層、２０ａ〜２０ｃは接続プラグ、２２ａは
ソース配線層、２２ｂはドレイン配線層、２２ｃはウェ
ル電位供給配線層を示す。また、Ｃｄｊはドレイン不純
物領域１４ｂとｐウェル４との境界に寄生的に生ずるド
レイン接合容量を示す。
導体装置のうち、ＣＭＯＳ ＬＳＩにおいて、その特に
ｎＭＯＳトランジスタを中心とした部分の一般的な構造
を示す断面図である。図７において、符号１００はＣＭ
ＯＳ ＬＳＩ、２は半導体基板、４はｐウェル、６はｎ
ウェル、８は素子分離絶縁層、１０はゲート絶縁膜、１
２はゲート電極、１４ａはｎ+ ソース不純物領域、１４
ｂはｎ+ ドレイン不純物領域、１４ｃはｐ+ ウェルコン
タクト不純物領域、１６はサイドウォール絶縁層、１８
は層間絶縁層、２０ａ〜２０ｃは接続プラグ、２２ａは
ソース配線層、２２ｂはドレイン配線層、２２ｃはウェ
ル電位供給配線層を示す。また、Ｃｄｊはドレイン不純
物領域１４ｂとｐウェル４との境界に寄生的に生ずるド
レイン接合容量を示す。
【０００３】
【発明が解決しようとする課題】このような構成のＣＭ
ＯＳ ＬＳＩに代表されるＭＩＳＦＥＴを有する半導体
装置を高速動作させるには、動作中のＣＲ時定数を小さ
くすることが必要で、このためには寄生容量を極力小さ
くしなければならない。この寄生容量には、素子自体の
寄生容量のほか、配線層と基板間、配線間あるいは素子
間の寄生容量など、さまざまなものが存在する。この素
子寄生容量のうち、なかでも比較的高い電圧が印加され
るｎＭＯＳトランジスタのドレイン不純物領域（ｐＭＯ
Ｓの場合、ソース不純物領域）とウェル間に寄生する接
合容量Ｃｊｄは、いくら回路設計のレイアウト技術を駆
使しても避けられない本質的なものである。
ＯＳ ＬＳＩに代表されるＭＩＳＦＥＴを有する半導体
装置を高速動作させるには、動作中のＣＲ時定数を小さ
くすることが必要で、このためには寄生容量を極力小さ
くしなければならない。この寄生容量には、素子自体の
寄生容量のほか、配線層と基板間、配線間あるいは素子
間の寄生容量など、さまざまなものが存在する。この素
子寄生容量のうち、なかでも比較的高い電圧が印加され
るｎＭＯＳトランジスタのドレイン不純物領域（ｐＭＯ
Ｓの場合、ソース不純物領域）とウェル間に寄生する接
合容量Ｃｊｄは、いくら回路設計のレイアウト技術を駆
使しても避けられない本質的なものである。
【０００４】一方、ＬＳＩの高集積化に際し、トランジ
スタ素子寸法を微細化すると、信頼性確保等の観点から
電源電圧も低電圧化しなければならず、それらは所定の
スケーリング則によって行われる。素子寸法の微細化で
は、ゲート長の短縮にともなって、ソースまたはドレイ
ンとなる不純物領域も高濃度，薄層化する必要がある。
また、電源電圧の低電圧化とともに、高電圧印加側のド
レイン不純物領域（又は、ソース不純物領域）とウェル
間のｐｎジャンクションにおける動作時の空乏層幅が小
さくなってきている。したがって、前記ドレイン接合容
量Ｃｊｄに関して、そのソース又はドレイン不純物領域
の単位面積あたりの容量値が、ＬＳＩの高集積化ととも
に次第に大きくなってきている。
スタ素子寸法を微細化すると、信頼性確保等の観点から
電源電圧も低電圧化しなければならず、それらは所定の
スケーリング則によって行われる。素子寸法の微細化で
は、ゲート長の短縮にともなって、ソースまたはドレイ
ンとなる不純物領域も高濃度，薄層化する必要がある。
また、電源電圧の低電圧化とともに、高電圧印加側のド
レイン不純物領域（又は、ソース不純物領域）とウェル
間のｐｎジャンクションにおける動作時の空乏層幅が小
さくなってきている。したがって、前記ドレイン接合容
量Ｃｊｄに関して、そのソース又はドレイン不純物領域
の単位面積あたりの容量値が、ＬＳＩの高集積化ととも
に次第に大きくなってきている。
【０００５】このＣｊの単位面積あたりの容量値の増大
によって、微細化した割りにはトランジスタの高速化が
進まないこととなり、近年、ジャンクション容量を低減
することの重要性が増してきている。
によって、微細化した割りにはトランジスタの高速化が
進まないこととなり、近年、ジャンクション容量を低減
することの重要性が増してきている。
【０００６】本発明は、このような実情に鑑みてなさ
れ、従来ジャンクション容量が支配的なソース又はドレ
インとウェル（又は基板）間の寄生容量を実質的に低減
できる構成の半導体装置を提供することを目的とする。
また、本発明は、上記半導体装置を容易に、かつ実用的
なプロセスで実現する半導体装置の製造方法を提供する
ことを他の目的とする。
れ、従来ジャンクション容量が支配的なソース又はドレ
インとウェル（又は基板）間の寄生容量を実質的に低減
できる構成の半導体装置を提供することを目的とする。
また、本発明は、上記半導体装置を容易に、かつ実用的
なプロセスで実現する半導体装置の製造方法を提供する
ことを他の目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
ソース又はドレインとウェルまたは基板バルクとの間に
直列接続され動作時に容量性となる不純物領域をウェル
または基板内に設けることにより、上記目的を達成する
ものである。
ソース又はドレインとウェルまたは基板バルクとの間に
直列接続され動作時に容量性となる不純物領域をウェル
または基板内に設けることにより、上記目的を達成する
ものである。
【０００８】すなわち、本発明の第１の観点による半導
体装置は、半導体基板内または基板に支持された半導体
層内に形成され、第１導電型の不純物がドーズされたウ
ェルと、当該ウェルに所定電圧を供給するウェルコンタ
クトと、前記ウェル内に形成され第２導電型の不純物が
ドーズされたソース不純物領域およびドレイン不純物領
域とを有する半導体装置であって、前記ソース不純物領
域またはドレイン不純物領域と前記ウェルコンタクトと
の間のウェル部分に、当該ソースまたはドレイン不純物
領域に対し動作時に直列容量となる第２導電型の不純物
領域が形成されている。
体装置は、半導体基板内または基板に支持された半導体
層内に形成され、第１導電型の不純物がドーズされたウ
ェルと、当該ウェルに所定電圧を供給するウェルコンタ
クトと、前記ウェル内に形成され第２導電型の不純物が
ドーズされたソース不純物領域およびドレイン不純物領
域とを有する半導体装置であって、前記ソース不純物領
域またはドレイン不純物領域と前記ウェルコンタクトと
の間のウェル部分に、当該ソースまたはドレイン不純物
領域に対し動作時に直列容量となる第２導電型の不純物
領域が形成されている。
【０００９】本発明の第２の観点による半導体装置は、
第１導電型の半導体基板内に、第２導電型の不純物がド
ーズされたソース不純物領域およびドレイン不純物領域
を有する半導体装置であって、前記ソース不純物領域ま
たは前記ドレイン不純物領域と前記半導体基板のバルク
領域との間の半導体基板部分に、当該ソースまたはドレ
イン不純物領域の接合容量に対し動作時に直列容量とな
る第２導電型の不純物領域が形成されている。
第１導電型の半導体基板内に、第２導電型の不純物がド
ーズされたソース不純物領域およびドレイン不純物領域
を有する半導体装置であって、前記ソース不純物領域ま
たは前記ドレイン不純物領域と前記半導体基板のバルク
領域との間の半導体基板部分に、当該ソースまたはドレ
イン不純物領域の接合容量に対し動作時に直列容量とな
る第２導電型の不純物領域が形成されている。
【００１０】これらの何れの観点による半導体装置にお
いても、好ましくは、前記第２導電型の不純物領域は、
この前記ソース不純物領域またはドレイン不純物領域よ
り深いウェル部分（または、半導体基板部分）に形成さ
れている。この第２導電型の不純物領域は、ソースおよ
びドレイン不純物領域の何れかの、又は、双方の下方に
設けてよい。さらに、ソースおよびドレイン不純物領域
双方の下方領域を含めたトランジスタ下方の全面に第２
導電型の不純物領域を設けてもよい。前記ソース不純物
領域またはドレイン不純物領域と前記ウェルコンタクト
との間（または、ソースまたはドレイン不純物領域に近
接する基板表面部分）に素子分離絶縁層が配置されてい
る場合、更に好ましくは、前記第２導電型の不純物領域
は、そのウェルコンタクト側端部（または、その一方端
部）が前記素子分離絶縁層と接している。
いても、好ましくは、前記第２導電型の不純物領域は、
この前記ソース不純物領域またはドレイン不純物領域よ
り深いウェル部分（または、半導体基板部分）に形成さ
れている。この第２導電型の不純物領域は、ソースおよ
びドレイン不純物領域の何れかの、又は、双方の下方に
設けてよい。さらに、ソースおよびドレイン不純物領域
双方の下方領域を含めたトランジスタ下方の全面に第２
導電型の不純物領域を設けてもよい。前記ソース不純物
領域またはドレイン不純物領域と前記ウェルコンタクト
との間（または、ソースまたはドレイン不純物領域に近
接する基板表面部分）に素子分離絶縁層が配置されてい
る場合、更に好ましくは、前記第２導電型の不純物領域
は、そのウェルコンタクト側端部（または、その一方端
部）が前記素子分離絶縁層と接している。
【００１１】このような構成の本発明に係る半導体装置
は、ソースまたはドレイン不純物領域の接合容量に対し
動作時に直列容量となる不純物領域を設けることによっ
て、従来上記接合容量が支配的であったソースまたはド
レイン不純物領域と、ウェル又は基板バルクとの間の寄
生容量が低減される。また、素子分離絶縁層がトランジ
スタに近接して設けられている場合、上記動作時に直列
容量となる不純物領域の一方端のみが素子分離絶縁層に
接していることから、この不純物領域はトランジスタの
基板バイアス効果に影響を与えない。
は、ソースまたはドレイン不純物領域の接合容量に対し
動作時に直列容量となる不純物領域を設けることによっ
て、従来上記接合容量が支配的であったソースまたはド
レイン不純物領域と、ウェル又は基板バルクとの間の寄
生容量が低減される。また、素子分離絶縁層がトランジ
スタに近接して設けられている場合、上記動作時に直列
容量となる不純物領域の一方端のみが素子分離絶縁層に
接していることから、この不純物領域はトランジスタの
基板バイアス効果に影響を与えない。
【００１２】一方、本発明の半導体装置の製造方法で
は、ウェルまたは半導体基板上に絶縁膜を介してゲート
電極を形成した後、そのパターンニングに用いた第１の
マスク層がゲート電極上に残された状態で、第２のマス
ク層を形成する。そして、当該第１および第２のマスク
層を用いたイオン注入により、前記ソース不純物領域ま
たはドレイン不純物領域と前記ウェルコンタクトとの間
のウェル（または、半導体基板）部分に、当該ソースま
たはドレイン不純物領域の接合容量に対し動作時に直列
容量となる第２導電型の不純物領域を形成する。好まし
くは、前記第１のマスク層は無機材料からなり、前記第
２のマスク層はフォトレジストからなる。
は、ウェルまたは半導体基板上に絶縁膜を介してゲート
電極を形成した後、そのパターンニングに用いた第１の
マスク層がゲート電極上に残された状態で、第２のマス
ク層を形成する。そして、当該第１および第２のマスク
層を用いたイオン注入により、前記ソース不純物領域ま
たはドレイン不純物領域と前記ウェルコンタクトとの間
のウェル（または、半導体基板）部分に、当該ソースま
たはドレイン不純物領域の接合容量に対し動作時に直列
容量となる第２導電型の不純物領域を形成する。好まし
くは、前記第１のマスク層は無機材料からなり、前記第
２のマスク層はフォトレジストからなる。
【００１３】この半導体装置の製造方法では、従来のＭ
ＩＳＦＥＴの製造工程の途中に、新たなマスク層（第２
のマスク層）を形成する工程と、イオン注入工程を追加
するだけで第２導電型の不純物領域を形成できる。
ＩＳＦＥＴの製造工程の途中に、新たなマスク層（第２
のマスク層）を形成する工程と、イオン注入工程を追加
するだけで第２導電型の不純物領域を形成できる。
【００１４】
【発明の実施の形態】以下、本発明に係る半導体装置お
よびその製造方法の実施形態を、ＭＯＳ ＬＳＩを例に
図面を参照しながら詳細に説明する。
よびその製造方法の実施形態を、ＭＯＳ ＬＳＩを例に
図面を参照しながら詳細に説明する。
【００１５】第１実施形態 図１は、この第１実施形態に係るＣＭＯＳ ＬＳＩの要
部構成を示す断面図である。図１において、符号１はＣ
ＭＯＳ ＬＳＩ、２は半導体基板、４はｐウェル、６は
ｎウェル、８は素子分離絶縁層、１０はゲート絶縁膜、
１２はゲート電極、１４ａはｎ+ ソース不純物領域、１
４ｂはｎ+ ドレイン不純物領域、１４ｃはｐ+ ウェルコ
ンタクト不純物領域、１６はサイドウォール絶縁層、１
８は層間絶縁層、２０ａ〜２０ｃは接続プラグ、２２ａ
はソース配線層、２２ｂはドレイン配線層、２２ｃはウ
ェル電位供給配線層を示す。また、Ｃｊｄはドレイン不
純物領域１４ｂとｐウェル４との境界に寄生的に生ずる
ドレイン接合容量を示す。これらの構成は、従来のＣＭ
ＯＳ ＬＳＩと変わらないので、ここでの詳細な説明は
省略する。
部構成を示す断面図である。図１において、符号１はＣ
ＭＯＳ ＬＳＩ、２は半導体基板、４はｐウェル、６は
ｎウェル、８は素子分離絶縁層、１０はゲート絶縁膜、
１２はゲート電極、１４ａはｎ+ ソース不純物領域、１
４ｂはｎ+ ドレイン不純物領域、１４ｃはｐ+ ウェルコ
ンタクト不純物領域、１６はサイドウォール絶縁層、１
８は層間絶縁層、２０ａ〜２０ｃは接続プラグ、２２ａ
はソース配線層、２２ｂはドレイン配線層、２２ｃはウ
ェル電位供給配線層を示す。また、Ｃｊｄはドレイン不
純物領域１４ｂとｐウェル４との境界に寄生的に生ずる
ドレイン接合容量を示す。これらの構成は、従来のＣＭ
ＯＳ ＬＳＩと変わらないので、ここでの詳細な説明は
省略する。
【００１６】本実施形態のＣＭＯＳ ＬＳＩ１では、ソ
ース不純物領域１４ａおよびドレイン不純物領域１４ｂ
より深いｐウェル部分に、ソースおよびドレイン不純物
領域１４ａ，１４ｂと同じ導電型のｎ- 不純物領域３０
ａ，３０ｂが設けられている。これら不純物領域３０
ａ，３０ｂは、その一端がゲート電極１２とほぼ同じス
ペースで離間し、それぞれの他端が素子分離絶縁層８に
接している。
ース不純物領域１４ａおよびドレイン不純物領域１４ｂ
より深いｐウェル部分に、ソースおよびドレイン不純物
領域１４ａ，１４ｂと同じ導電型のｎ- 不純物領域３０
ａ，３０ｂが設けられている。これら不純物領域３０
ａ，３０ｂは、その一端がゲート電極１２とほぼ同じス
ペースで離間し、それぞれの他端が素子分離絶縁層８に
接している。
【００１７】いま、動作時にウェルが所定電位ＶW （例
えば、接地電位ＧＮＤ）で保持され、ソースまたはドレ
イン不純物領域１４ａ，１４ｂのうちの一方（本例で
は、ドレイン不純物領域１４ｂ）にバイアス電圧ＶD が
印加されたとする。このバイアス電圧印加までは、ウェ
ル内に埋め込まれた逆導電型の不純物領域３０ｂは、図
１に示すように、等価回路的には２つのダイオードＤ
１，Ｄ２が互いに逆向きに接続されたものと等しい。と
ころが、バイアス電圧ＶD が印加され、その不純物領域
３０ｂ両側に電位差が発生すると、一方のダイード（こ
の場合、Ｄ１）が導通し、他方のダイオード（この場
合、Ｄ２）が逆バイアスされ、不純物領域３０ｂの厚み
方向の一方側のｐｎ接合面で空乏層が拡がる。したがっ
て、この空乏層容量（接合容量の一種）が、動作時にド
レイン接合容量Ｃｊｄに直列接続したかたちで寄生的に
発生する。以下、この追加される空乏層容量Ｃｐを、単
に付加容量と称する。
えば、接地電位ＧＮＤ）で保持され、ソースまたはドレ
イン不純物領域１４ａ，１４ｂのうちの一方（本例で
は、ドレイン不純物領域１４ｂ）にバイアス電圧ＶD が
印加されたとする。このバイアス電圧印加までは、ウェ
ル内に埋め込まれた逆導電型の不純物領域３０ｂは、図
１に示すように、等価回路的には２つのダイオードＤ
１，Ｄ２が互いに逆向きに接続されたものと等しい。と
ころが、バイアス電圧ＶD が印加され、その不純物領域
３０ｂ両側に電位差が発生すると、一方のダイード（こ
の場合、Ｄ１）が導通し、他方のダイオード（この場
合、Ｄ２）が逆バイアスされ、不純物領域３０ｂの厚み
方向の一方側のｐｎ接合面で空乏層が拡がる。したがっ
て、この空乏層容量（接合容量の一種）が、動作時にド
レイン接合容量Ｃｊｄに直列接続したかたちで寄生的に
発生する。以下、この追加される空乏層容量Ｃｐを、単
に付加容量と称する。
【００１８】図２は、ドレイン電極コンタクトとウェル
電極コンタクト間の寄生抵抗および寄生容量の等価回路
図である。ここで、図２（ａ）は不純物領域３０ｂが設
けられていない場合（図８参照）、図２（ｂ）は不純物
領域３０ｂを設けた本実施形態の場合（図１）である。
不純物領域３０ｂが設けられていない場合、図２（ａ）
に示すように、ドレイン電極コンタクトとウェル電極コ
ンタクト間には、ドレイン接合容量Ｃｊｄとウェル抵抗
Ｒｗとの直列回路が等価的に形成される。その両コンタ
クト間のインピーダンス（以下、寄生インピーダンスと
いう）Ｚ１は、以下の式で表される。
電極コンタクト間の寄生抵抗および寄生容量の等価回路
図である。ここで、図２（ａ）は不純物領域３０ｂが設
けられていない場合（図８参照）、図２（ｂ）は不純物
領域３０ｂを設けた本実施形態の場合（図１）である。
不純物領域３０ｂが設けられていない場合、図２（ａ）
に示すように、ドレイン電極コンタクトとウェル電極コ
ンタクト間には、ドレイン接合容量Ｃｊｄとウェル抵抗
Ｒｗとの直列回路が等価的に形成される。その両コンタ
クト間のインピーダンス（以下、寄生インピーダンスと
いう）Ｚ１は、以下の式で表される。
【００１９】
【数１】Ｚ１＝Ｒｗ＋１／（ｊω・Ｃｊｄ）…（１）
【００２０】これに対し、不純物領域３０ｂを設けた図
１の場合は、図２（ｂ）に示すように、不純物領域３０
ｂによる付加容量Ｃｐとウェル抵抗Ｒｗとの並列回路が
ドレイン接合容量Ｃｊｄに対し直列接続された等価回路
が形成される。したがって、このときの寄生インピーダ
ンスＺ２は、以下の式で表される。
１の場合は、図２（ｂ）に示すように、不純物領域３０
ｂによる付加容量Ｃｐとウェル抵抗Ｒｗとの並列回路が
ドレイン接合容量Ｃｊｄに対し直列接続された等価回路
が形成される。したがって、このときの寄生インピーダ
ンスＺ２は、以下の式で表される。
【００２１】
【数２】
【００２２】いま、インピーダンスの容量成分が抵抗成
分より十分に小さくなるような高い周波数領域において
は、上記（１）式と（２）式は、それぞれ以下の（３）
式と（４）式で近似できる。
分より十分に小さくなるような高い周波数領域において
は、上記（１）式と（２）式は、それぞれ以下の（３）
式と（４）式で近似できる。
【００２３】
【数３】
【００２４】上記（３）式と（４）式を比較すると明ら
かな如く、不純物領域３０ｂを設けることによって、寄
生インピーダンスの等価容量値が、Ｃｊｄから（１／Ｃ
ｊｄ＋１／Ｃｐ）-1に低減されている。なお、本例のＣ
ＭＯＳ ＬＳＩ１では、チャネルより下の不純物領域の
構造自体が従来と変わらない。このため、チャネル部に
対する基板バイアスの影響、例えばしきい値電圧の変動
などは、本例で付加容量Ｃｐが直列接続されていても殆
ど従来と変わらない。このように、本実施形態では、ド
レイン不純物領域１４ｂとウェルコンタクト不純物領域
１４ｃとの間に、低濃度なｎ型の不純物領域３０ｂを設
けることによって、寄生容量値を低減し、ＣＭＯＳ Ｌ
ＳＩの高速動作性能を向上させることが可能となる。
かな如く、不純物領域３０ｂを設けることによって、寄
生インピーダンスの等価容量値が、Ｃｊｄから（１／Ｃ
ｊｄ＋１／Ｃｐ）-1に低減されている。なお、本例のＣ
ＭＯＳ ＬＳＩ１では、チャネルより下の不純物領域の
構造自体が従来と変わらない。このため、チャネル部に
対する基板バイアスの影響、例えばしきい値電圧の変動
などは、本例で付加容量Ｃｐが直列接続されていても殆
ど従来と変わらない。このように、本実施形態では、ド
レイン不純物領域１４ｂとウェルコンタクト不純物領域
１４ｃとの間に、低濃度なｎ型の不純物領域３０ｂを設
けることによって、寄生容量値を低減し、ＣＭＯＳ Ｌ
ＳＩの高速動作性能を向上させることが可能となる。
【００２５】つぎに、図１に示す構造のＣＭＯＳ ＬＳ
Ｉの製造方法を、図面に沿って説明する。図３および図
４は、この製造方法の要部工程を示す断面図である。
Ｉの製造方法を、図面に沿って説明する。図３および図
４は、この製造方法の要部工程を示す断面図である。
【００２６】図３より前の工程では、従来と同様な工程
を経て、ウェル４，６、素子分離絶縁層８、ゲート絶縁
膜１０及びゲート電極１２を形成する。すなわち、ま
ず、シリコンウェハ等の半導体基板２を用意し、ｎチャ
ネルを有するＭＯＳトランジスタ（ｎＭＯＳ）と、ｐチ
ャネルを有するＭＯＳトランジスタ（ｐＭＯＳ）とが形
成される領域として、それぞれｐウェル４とｎウェル６
を基板表面に形成する。また、ｐウェル４とｎウェル６
の境界部分を含む所定の領域に、例えばトレンチアイソ
レーション層またはＬＯＣＯＳ等の厚い酸化膜からなる
素子分離絶縁層８を形成する。素子分離絶縁層８周囲の
ウェル表面側部分が素子の能動領域となる。具体的に素
子分離絶縁層８の形成は、例えば、基板に溝（トレン
チ）を掘りこれを酸化膜等で埋め込む、或いは窒化膜等
の酸化阻止膜を形成しその周囲の基板部分をウエット酸
化する等の方法によって達成される。また、ウェル形成
は、例えば、フォトレジストパターンの形成とこれをマ
スクとしたイオン注入とをｐＭＯＳ側とｎＭＯＳ側で分
けて２度繰り返す、或いは素子分離絶縁層８の酸化阻止
膜等を利用したイオン注入の打ち分けによって達成され
る。その後、全面を熱酸化する等の方法によって薄いゲ
ート絶縁膜１０を形成する。また、能動領域のゲート絶
縁膜上に、例えばポリシリコンからなる膜を成膜し、こ
れをパターンニングすることによりゲート電極１２を形
成する。なお、本例では、このゲート電極形成時のエッ
チングマスク層として、無機マスクを用いる。無機マス
クとして、無機材料からなるフォトレジスト（無機レジ
スト）を用いることができる。
を経て、ウェル４，６、素子分離絶縁層８、ゲート絶縁
膜１０及びゲート電極１２を形成する。すなわち、ま
ず、シリコンウェハ等の半導体基板２を用意し、ｎチャ
ネルを有するＭＯＳトランジスタ（ｎＭＯＳ）と、ｐチ
ャネルを有するＭＯＳトランジスタ（ｐＭＯＳ）とが形
成される領域として、それぞれｐウェル４とｎウェル６
を基板表面に形成する。また、ｐウェル４とｎウェル６
の境界部分を含む所定の領域に、例えばトレンチアイソ
レーション層またはＬＯＣＯＳ等の厚い酸化膜からなる
素子分離絶縁層８を形成する。素子分離絶縁層８周囲の
ウェル表面側部分が素子の能動領域となる。具体的に素
子分離絶縁層８の形成は、例えば、基板に溝（トレン
チ）を掘りこれを酸化膜等で埋め込む、或いは窒化膜等
の酸化阻止膜を形成しその周囲の基板部分をウエット酸
化する等の方法によって達成される。また、ウェル形成
は、例えば、フォトレジストパターンの形成とこれをマ
スクとしたイオン注入とをｐＭＯＳ側とｎＭＯＳ側で分
けて２度繰り返す、或いは素子分離絶縁層８の酸化阻止
膜等を利用したイオン注入の打ち分けによって達成され
る。その後、全面を熱酸化する等の方法によって薄いゲ
ート絶縁膜１０を形成する。また、能動領域のゲート絶
縁膜上に、例えばポリシリコンからなる膜を成膜し、こ
れをパターンニングすることによりゲート電極１２を形
成する。なお、本例では、このゲート電極形成時のエッ
チングマスク層として、無機マスクを用いる。無機マス
クとして、無機材料からなるフォトレジスト（無機レジ
スト）を用いることができる。
【００２７】図３において、この無機マスク層１３をゲ
ート電極１２上に残した状態で、例えば素子分離絶縁層
８，８間のｐウェル能動領域上で開口するフォトレジス
トパターン１５を形成する。ここで、無機マスク層１３
が本発明における“第１のマスク層”に該当し、このフ
ォトレジストパターン１５が本発明における“第２のマ
スク層”に該当する。そして、この２つのマスク層１
３，１５が形成された状態で、例えばＡｓ等のｎ型不純
物をイオン注入法によりドープする。このイオン注入で
は、その条件（注入エネルギー等）を制御して、後でソ
ースおよびドレイン不純物領域１４ａ，１４ｂを形成す
る領域より深く、かつ素子分離絶縁層８の底面より浅い
ｐウェル部分に、ｎ型不純物をドープする。
ート電極１２上に残した状態で、例えば素子分離絶縁層
８，８間のｐウェル能動領域上で開口するフォトレジス
トパターン１５を形成する。ここで、無機マスク層１３
が本発明における“第１のマスク層”に該当し、このフ
ォトレジストパターン１５が本発明における“第２のマ
スク層”に該当する。そして、この２つのマスク層１
３，１５が形成された状態で、例えばＡｓ等のｎ型不純
物をイオン注入法によりドープする。このイオン注入で
は、その条件（注入エネルギー等）を制御して、後でソ
ースおよびドレイン不純物領域１４ａ，１４ｂを形成す
る領域より深く、かつ素子分離絶縁層８の底面より浅い
ｐウェル部分に、ｎ型不純物をドープする。
【００２８】このイオン注入後、フォトレジストパター
ン１５を除去した状態を、図４に示す。このイオン注入
によって、それぞれの一端が素子分離絶縁層８に接し、
他端同士がほぼゲート電極１４の幅だけ離間した不純物
領域３０ａと３０ｂが、図示の位置に形成される。ｐＭ
ＯＳ側も同様にして、チャネルと逆導電型の不純物領域
を形成する。
ン１５を除去した状態を、図４に示す。このイオン注入
によって、それぞれの一端が素子分離絶縁層８に接し、
他端同士がほぼゲート電極１４の幅だけ離間した不純物
領域３０ａと３０ｂが、図示の位置に形成される。ｐＭ
ＯＳ側も同様にして、チャネルと逆導電型の不純物領域
を形成する。
【００２９】その後は、常法にしたがって、図１に示さ
れるように、サイドウォール絶縁層１６、並びにＬＤＤ
構造のソースおよびドレイン不純物領域１４ａ，１４ｂ
を形成し、層間絶縁層１８の成膜、接続プラグ２０ａ〜
２０ｃの形成、配線層２２ａ〜２２ｃの形成を経て、当
該ＣＭＯＳ ＬＳＩを完成させる。
れるように、サイドウォール絶縁層１６、並びにＬＤＤ
構造のソースおよびドレイン不純物領域１４ａ，１４ｂ
を形成し、層間絶縁層１８の成膜、接続プラグ２０ａ〜
２０ｃの形成、配線層２２ａ〜２２ｃの形成を経て、当
該ＣＭＯＳ ＬＳＩを完成させる。
【００３０】本例の製造方法では、ソースおよびドレイ
ン不純物領域１４ａ，１４ｂの下方のみに、本発明で寄
生容量を低減する不純物領域３０ａ，３０ｂを選択的に
形成できる。しかも、従来の製法に比べ、フォトリソグ
ラフィ工程とイオン注入工程が１回ずつ（ｐＭＯＳ側も
含めると２回ずつ）追加されたのみであり、大幅な工程
増とならない。
ン不純物領域１４ａ，１４ｂの下方のみに、本発明で寄
生容量を低減する不純物領域３０ａ，３０ｂを選択的に
形成できる。しかも、従来の製法に比べ、フォトリソグ
ラフィ工程とイオン注入工程が１回ずつ（ｐＭＯＳ側も
含めると２回ずつ）追加されたのみであり、大幅な工程
増とならない。
【００３１】なお、この不純物領域をウェル内に追加形
成する場合の本実施形態は、上記説明に必ずしも限定さ
れない。上記説明では無機マスク層１３は無機レジスト
等の後で除去されるものを前提としたが、例えば、サイ
ドウォール絶縁層の幅調整用或いは自己整合コンタクト
形成時の垂直方向の絶縁分離用として、ゲート電極上に
オフセット絶縁膜を形成する場合には、このオフセット
絶縁膜を無機マスク層１３として用いてもよい。また、
ソースおよびドレイン不純物領域１４ａ、１４ｂのう
ち、バイアス電圧が印加される側（図示のｎＭＯＳで
は、ドレイン不純物領域１４ｂ）に不純物領域３０ｂを
設ければよく、他方の基準電圧等で保持される不純物領
域（図示の場合、ソース不純物領域１４ａ）側の不純物
領域３０ａは省略してもよい。そのためには、図３の工
程で、フォトレジストマスクパターン１５をドレイン側
のみ開口するパターンに変更するとよい。さらに、ｎ-
不純物領域を図１に示す３０ａ，３０ｂの如く分離して
形成するのではなく、一体としてトランジスタ下方の全
面に形成してもよい。この場合、ゲート電極の形成前
に、図３のフォトレジストパターン１５と同様に開口す
る別のフォトレジストパターンを設け、これをマスクと
してイオン注入を行うとよい。なお、ウェルを形成する
半導体バルク層は、半導体基板に限らず、基板上のエピ
タキシャル成長層、基板（石英ガラス等でも可）に支持
されたＳＯＩ層等であってもよい。
成する場合の本実施形態は、上記説明に必ずしも限定さ
れない。上記説明では無機マスク層１３は無機レジスト
等の後で除去されるものを前提としたが、例えば、サイ
ドウォール絶縁層の幅調整用或いは自己整合コンタクト
形成時の垂直方向の絶縁分離用として、ゲート電極上に
オフセット絶縁膜を形成する場合には、このオフセット
絶縁膜を無機マスク層１３として用いてもよい。また、
ソースおよびドレイン不純物領域１４ａ、１４ｂのう
ち、バイアス電圧が印加される側（図示のｎＭＯＳで
は、ドレイン不純物領域１４ｂ）に不純物領域３０ｂを
設ければよく、他方の基準電圧等で保持される不純物領
域（図示の場合、ソース不純物領域１４ａ）側の不純物
領域３０ａは省略してもよい。そのためには、図３の工
程で、フォトレジストマスクパターン１５をドレイン側
のみ開口するパターンに変更するとよい。さらに、ｎ-
不純物領域を図１に示す３０ａ，３０ｂの如く分離して
形成するのではなく、一体としてトランジスタ下方の全
面に形成してもよい。この場合、ゲート電極の形成前
に、図３のフォトレジストパターン１５と同様に開口す
る別のフォトレジストパターンを設け、これをマスクと
してイオン注入を行うとよい。なお、ウェルを形成する
半導体バルク層は、半導体基板に限らず、基板上のエピ
タキシャル成長層、基板（石英ガラス等でも可）に支持
されたＳＯＩ層等であってもよい。
【００３２】第２実施形態 先の第１実施形態においては、寄生容量値を低減するた
めの不純物領域は、ソース不純物領域及び／又はドレイ
ン不純物領域の下方に設けた。しかし、本発明では、図
２に示す等価回路が有効に実現されるのであればよく、
その形成位置が第１実施形態のようにドレイン不純物領
域等の下方でなくともよい。本実施形態では、この不純
物領域の配置に関する他の形態を例示する。
めの不純物領域は、ソース不純物領域及び／又はドレイ
ン不純物領域の下方に設けた。しかし、本発明では、図
２に示す等価回路が有効に実現されるのであればよく、
その形成位置が第１実施形態のようにドレイン不純物領
域等の下方でなくともよい。本実施形態では、この不純
物領域の配置に関する他の形態を例示する。
【００３３】図５は、本実施形態に係るＣＭＯＳ ＬＳ
ＩのｎＭＯＳ側の要部構成を示す断面図である。図５に
おいて、先の第１実施形態と重複する構成、即ち半導体
基板２、ｐウェル４、ゲート絶縁膜１０、ゲート電極１
２、ｎ+ ソース不純物領域１４ａ、ｎ+ドレイン不純物
領域１４ｂ、ｐ+ ウェルコンタクト不純物領域１４ｃ、
サイドウォール絶縁層１６、層間絶縁層１８、接続プラ
グ２０ａ〜２０ｃ、各種配線層２２ａ〜２２ｃについて
は、同一符号を付して、ここでの詳細な説明を省略す
る。
ＩのｎＭＯＳ側の要部構成を示す断面図である。図５に
おいて、先の第１実施形態と重複する構成、即ち半導体
基板２、ｐウェル４、ゲート絶縁膜１０、ゲート電極１
２、ｎ+ ソース不純物領域１４ａ、ｎ+ドレイン不純物
領域１４ｂ、ｐ+ ウェルコンタクト不純物領域１４ｃ、
サイドウォール絶縁層１６、層間絶縁層１８、接続プラ
グ２０ａ〜２０ｃ、各種配線層２２ａ〜２２ｃについて
は、同一符号を付して、ここでの詳細な説明を省略す
る。
【００３４】本実施形態では、ドレイン不純物領域１４
ｂとウェルコンタクト不純物領域１４ｃとの間のウェル
内表面側に、寄生容量値を低減するためのｎ- 不純物領
域４２が、ある程度ウェル内に深くまで形成されてい
る。なお、特に図示しないが、ドレイン不純物領域１４
ｂとウェルコンタクト不純物領域１４ｃとの間に、素子
分離絶縁層を形成するのが望ましい。その場合、ｎ- 不
純物領域は素子分離絶縁層より深く形成する。
ｂとウェルコンタクト不純物領域１４ｃとの間のウェル
内表面側に、寄生容量値を低減するためのｎ- 不純物領
域４２が、ある程度ウェル内に深くまで形成されてい
る。なお、特に図示しないが、ドレイン不純物領域１４
ｂとウェルコンタクト不純物領域１４ｃとの間に、素子
分離絶縁層を形成するのが望ましい。その場合、ｎ- 不
純物領域は素子分離絶縁層より深く形成する。
【００３５】このような構成のＣＭＯＳ ＬＳＩ４０で
は、その動作時において、ドレイン電極コンタクトとウ
ェル電極コンタクトとの間に、図２と同じ回路が等価的
に形成される。このため、ＭＯＳトランジスタのしきい
値電圧等に変動をもたらすことなく、寄生インピーダン
スの等価容量値をＣｊｄから（１／Ｃｊｄ＋１／Ｃｐ）
-1に低減させることができる。
は、その動作時において、ドレイン電極コンタクトとウ
ェル電極コンタクトとの間に、図２と同じ回路が等価的
に形成される。このため、ＭＯＳトランジスタのしきい
値電圧等に変動をもたらすことなく、寄生インピーダン
スの等価容量値をＣｊｄから（１／Ｃｊｄ＋１／Ｃｐ）
-1に低減させることができる。
【００３６】このような配置の不純物領域４２は、トラ
ンジスタの形成領域とは重ならないことから、ゲート電
極加工用として無機マスクを用いる必要はなくフォトレ
ジストマクスでよい。そして、ゲート電極加工用とは別
のフォトレジストマクス等を用いた通常の選択イオン注
入法によって、上記不純物領域４２を所定のウェル表面
領域に形成する。なお、ｎ- 不純物領域４２がＬＤＤ領
域と同じ濃度でよい場合、これらを同時形成してもよ
い。
ンジスタの形成領域とは重ならないことから、ゲート電
極加工用として無機マスクを用いる必要はなくフォトレ
ジストマクスでよい。そして、ゲート電極加工用とは別
のフォトレジストマクス等を用いた通常の選択イオン注
入法によって、上記不純物領域４２を所定のウェル表面
領域に形成する。なお、ｎ- 不純物領域４２がＬＤＤ領
域と同じ濃度でよい場合、これらを同時形成してもよ
い。
【００３７】第３実施形態 本実施形態は、ＭＯＳトランジスタを、ウェルに形成す
るのではなく、半導体基板バルクの表面領域に直接形成
する場合である。
るのではなく、半導体基板バルクの表面領域に直接形成
する場合である。
【００３８】図６は、本実施形態に係るＭＯＳ ＬＳＩ
のｎＭＯＳ部分の構成を示す断面図である。図６におい
て、先の第１実施形態と重複する構成、即ち半導体基板
２、素子分離絶縁膜８、ゲート絶縁膜１０、ゲート電極
１２、ｎ+ ソース不純物領域１４ａ、ｎ+ ドレイン不純
物領域１４ｂ、サイドウォール絶縁層１６、層間絶縁層
１８、接続プラグ２０ａ，２０ｂ、各種配線層２２ａ，
２２ｂについては、同一符号を付して、ここでの詳細な
説明を省略する。
のｎＭＯＳ部分の構成を示す断面図である。図６におい
て、先の第１実施形態と重複する構成、即ち半導体基板
２、素子分離絶縁膜８、ゲート絶縁膜１０、ゲート電極
１２、ｎ+ ソース不純物領域１４ａ、ｎ+ ドレイン不純
物領域１４ｂ、サイドウォール絶縁層１６、層間絶縁層
１８、接続プラグ２０ａ，２０ｂ、各種配線層２２ａ，
２２ｂについては、同一符号を付して、ここでの詳細な
説明を省略する。
【００３９】本例のＭＯＳ ＬＳＩ５０では、トランジ
スタ素子が半導体基板バルクの表面領域に設けられてい
ることから、一般的にいって、半導体基板２の裏面側か
ら所定電位ＶSS（例えば、接地電位）が付与されてい
る。なお、この場合の半導体基板２はｎＭＯＳではｐ型
基板である。
スタ素子が半導体基板バルクの表面領域に設けられてい
ることから、一般的にいって、半導体基板２の裏面側か
ら所定電位ＶSS（例えば、接地電位）が付与されてい
る。なお、この場合の半導体基板２はｎＭＯＳではｐ型
基板である。
【００４０】そして、この所定電位ＶSSで保持されてい
る半導体基板部分に、先の第１実施形態における図１と
同様な位置に不純物領域５２ａ，５２ｂが設けられてい
る。これにより、その動作時において、ドレイン電極コ
ンタクトと半導体基板のバルク領域との間に、図２と同
じ回路が等価的に形成される。このため、ＭＯＳトラン
ジスタのしきい値電圧等に変動をもたらすことなく、寄
生インピーダンスの等価容量値をＣｊｄから（１／Ｃｊ
ｄ＋１／Ｃｐ）-1に低減させることができる。本例にお
ける不純物領域５２ａ，５２ｂも、先の第１実施形態と
同様にして形成する。また、本実施形態においても、第
１実施形態と同様な種々の変形が可能である。
る半導体基板部分に、先の第１実施形態における図１と
同様な位置に不純物領域５２ａ，５２ｂが設けられてい
る。これにより、その動作時において、ドレイン電極コ
ンタクトと半導体基板のバルク領域との間に、図２と同
じ回路が等価的に形成される。このため、ＭＯＳトラン
ジスタのしきい値電圧等に変動をもたらすことなく、寄
生インピーダンスの等価容量値をＣｊｄから（１／Ｃｊ
ｄ＋１／Ｃｐ）-1に低減させることができる。本例にお
ける不純物領域５２ａ，５２ｂも、先の第１実施形態と
同様にして形成する。また、本実施形態においても、第
１実施形態と同様な種々の変形が可能である。
【００４１】
【発明の効果】本発明に係る半導体装置およびその製造
方法によれば、従来ソースまたはドレイン不純物領域の
ジャンクション容量が支配的なソース又はドレインとウ
ェル又は基板間の寄生容量値を実質的に低減できる。し
たがって、寄生容量が小さな絶縁ゲート電界効果トラン
ジスタを実現でき、結果として、当該半導体装置の高速
性を高めることができる。
方法によれば、従来ソースまたはドレイン不純物領域の
ジャンクション容量が支配的なソース又はドレインとウ
ェル又は基板間の寄生容量値を実質的に低減できる。し
たがって、寄生容量が小さな絶縁ゲート電界効果トラン
ジスタを実現でき、結果として、当該半導体装置の高速
性を高めることができる。
【図１】本発明の第１実施形態に係るＣＭＯＳ ＬＳＩ
の要部構成を示す断面図である。
の要部構成を示す断面図である。
【図２】本発明の実施形態に係るドレイン電極コンタク
トとウェル電極（又は基板）コンタクト間の寄生抵抗お
よび寄生容量の等価回路図である。
トとウェル電極（又は基板）コンタクト間の寄生抵抗お
よび寄生容量の等価回路図である。
【図３】図１に示すＣＭＯＳ ＬＳＩの製造において要
部工程を示す断面図であり、寄生容量値を低減する不純
物領域形成のためのイオン注入時を示す。
部工程を示す断面図であり、寄生容量値を低減する不純
物領域形成のためのイオン注入時を示す。
【図４】図３に続く同断面図であり、イオン注入用のフ
ォトレジストパターン除去後を示す。
ォトレジストパターン除去後を示す。
【図５】本発明の第２実施形態に係るＣＭＯＳ ＬＳＩ
のｎＭＯＳ側の要部構成を示す断面図である。
のｎＭＯＳ側の要部構成を示す断面図である。
【図６】本発明の第３実施形態に係るＭＯＳ ＬＳＩの
ｎＭＯＳ部分の構成を示す断面図である。
ｎＭＯＳ部分の構成を示す断面図である。
【図７】従来のＣＭＯＳ ＬＳＩにおいて、その特にｎ
ＭＯＳトランジスタを中心とした部分の一般的な構造を
示す断面図である。
ＭＯＳトランジスタを中心とした部分の一般的な構造を
示す断面図である。
１，４０…ＣＭＯＳ ＬＳＩ（半導体装置）、２…半導
体基板、４…ｐウェル、６…ｎウェル、８…素子分離絶
縁層、１０…ゲート絶縁膜、１２…ゲート電極、１４
ａ，１４ｂ…ソースまたはドレイン不純物領域、１４ｃ
…ウェルコンタクト不純物領域、１６…サイドウォール
絶縁層、１８…層間絶縁層、２０ａ〜２０ｃ…接続プラ
グ、２２ａ〜２２ｃ…各種配線層、３０ａ，３０ｂ，４
２，５２ａ，５２ｂ…ｎ- 不純物領域（第２導電型の不
純物領域）、５０…ＭＯＳＬＳＩ（半導体装置）、Ｃｊ
ｄ…ドレイン接合容量、Ｃｐ…付加容量、Ｄ１，Ｄ２…
等価ダイオード、Ｒｗ…ウェル等の寄生抵抗。
体基板、４…ｐウェル、６…ｎウェル、８…素子分離絶
縁層、１０…ゲート絶縁膜、１２…ゲート電極、１４
ａ，１４ｂ…ソースまたはドレイン不純物領域、１４ｃ
…ウェルコンタクト不純物領域、１６…サイドウォール
絶縁層、１８…層間絶縁層、２０ａ〜２０ｃ…接続プラ
グ、２２ａ〜２２ｃ…各種配線層、３０ａ，３０ｂ，４
２，５２ａ，５２ｂ…ｎ- 不純物領域（第２導電型の不
純物領域）、５０…ＭＯＳＬＳＩ（半導体装置）、Ｃｊ
ｄ…ドレイン接合容量、Ｃｐ…付加容量、Ｄ１，Ｄ２…
等価ダイオード、Ｒｗ…ウェル等の寄生抵抗。
Claims (14)
- 【請求項１】半導体基板内または基板に支持された半導
体層内に形成され、第１導電型の不純物がドーズされた
ウェルと、 当該ウェルに所定電圧を供給するウェルコンタクトと、 前記ウェル内に形成され第２導電型の不純物がドーズさ
れたソース不純物領域およびドレイン不純物領域とを有
する半導体装置であって、 前記ソース不純物領域またはドレイン不純物領域と前記
ウェルコンタクトとの間のウェル部分に、当該ソース又
はドレイン不純物領域の接合容量に対し動作時に直列容
量となる第２導電型の不純物領域が形成されている半導
体装置。 - 【請求項２】前記第２導電型の不純物領域は、前記ソー
ス不純物領域またはドレイン不純物領域より深いウェル
部分に形成されている請求項１に記載の半導体装置。 - 【請求項３】前記ソース不純物領域の下方と前記ドレイ
ン不純物領域の下方それぞれに、前記第２導電型の不純
物領域が設けられている請求項２に記載の半導体装置。 - 【請求項４】前記ソース不純物領域またはドレイン不純
物領域と前記ウェルコンタクトとの間に素子分離絶縁層
が配置され、 前記第２導電型の不純物領域は、そのウェルコンタクト
側端部が前記素子分離絶縁層と接している請求項２に記
載の半導体装置。 - 【請求項５】前記素子分離絶縁層は、前記半導体基板ま
たは前記半導体層の表面に形成された溝（トレンチ）内
に絶縁物を埋め込んで形成されている請求項４に記載の
半導体装置。 - 【請求項６】第１導電型の半導体基板内に、第２導電型
の不純物がドーズされたソース不純物領域およびドレイ
ン不純物領域を有する半導体装置であって、 前記ソース不純物領域または前記ドレイン不純物領域と
前記半導体基板のバルク領域との間の半導体基板部分
に、当該ソースまたはドレイン不純物領域の接合容量に
対し動作時に直列容量となる第２導電型の不純物領域が
形成されている半導体装置。 - 【請求項７】前記第２導電型の不純物領域は、前記ソー
ス不純物領域またはドレイン不純物領域より深い半導体
基板部分に形成されている請求項６に記載の半導体装
置。 - 【請求項８】前記ソース不純物領域の下方と前記ドレイ
ン不純物領域の下方それぞれに、前記第２導電型の不純
物領域が設けられている請求項７に記載の半導体装置。 - 【請求項９】前記ソース不純物領域またはドレイン不純
物領域に近接した基板表面部分に素子分離絶縁層が配置
され、 前記第２導電型の不純物領域は、その一方端が前記素子
分離絶縁層と接している請求項７に記載の半導体装置。 - 【請求項１０】前記素子分離絶縁層は、前記半導体基板
の表面に形成された溝（トレンチ）内に絶縁物を埋め込
んで形成されている請求項９に記載の半導体装置。 - 【請求項１１】半導体基板内または基板に支持された半
導体層内で第１導電型の不純物がドーズされたウェル上
に、絶縁膜を介してゲート電極を形成し、 前記ウェルに所定電圧を供給するウェルコンタクトと、
第２導電型の不純物がドーズされたソース不純物領域お
よびドレイン不純物領域とを前記ウェル内に形成する半
導体装置の製造方法であって、 前記ゲート電極をパターンニングする際に用いた第１の
マスク層がゲート電極上に残された状態で、第２のマス
ク層を形成し、 当該第１および第２のマスク層を用いたイオン注入によ
り、前記ソース不純物領域またはドレイン不純物領域と
前記ウェルコンタクトとの間のウェル部分に、当該ソー
スまたはドレイン不純物領域に対し動作時に直列容量と
なる第２導電型の不純物領域を形成する半導体装置の製
造方法。 - 【請求項１２】前記第１のマスク層は無機材料からな
り、 前記第２のマスク層はフォトレジストからなる請求項１
１に記載の半導体装置の製造方法。 - 【請求項１３】第１導電型の半導体基板上に、絶縁膜を
介してゲート電極を形成し、 前記半導体基板内の表面領域に、第２導電型の不純物が
ドーズされたソース不純物領域およびドレイン不純物領
域を形成する半導体装置の製造方法であって、 前記ゲート電極をパターンニングする際に用いた第１の
マスク層がゲート電極上に残された状態で、第２のマス
ク層を形成し、 当該第１および第２のマスク層を用いたイオン注入によ
り、前記ソース不純物領域またはドレイン不純物領域と
前記半導体基板のバルク領域との間の半導体基板部分
に、当該ソースまたはドレイン不純物領域に対し動作時
に直列容量となる第２導電型の不純物領域を形成する半
導体装置の製造方法。 - 【請求項１４】前記第１のマスク層は無機材料からな
り、 前記第２のマスク層はフォトレジストからなる請求項１
３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12359198A JPH11317517A (ja) | 1998-05-06 | 1998-05-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12359198A JPH11317517A (ja) | 1998-05-06 | 1998-05-06 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317517A true JPH11317517A (ja) | 1999-11-16 |
Family
ID=14864401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12359198A Pending JPH11317517A (ja) | 1998-05-06 | 1998-05-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11317517A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009518822A (ja) * | 2005-12-06 | 2009-05-07 | 韓國電子通信研究院 | 半導体素子の製造方法 |
-
1998
- 1998-05-06 JP JP12359198A patent/JPH11317517A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009518822A (ja) * | 2005-12-06 | 2009-05-07 | 韓國電子通信研究院 | 半導体素子の製造方法 |
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