JPH10163421A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10163421A JPH10163421A JP8320365A JP32036596A JPH10163421A JP H10163421 A JPH10163421 A JP H10163421A JP 8320365 A JP8320365 A JP 8320365A JP 32036596 A JP32036596 A JP 32036596A JP H10163421 A JPH10163421 A JP H10163421A
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- Japan
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- well region
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- type
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Abstract
(57)【要約】
【課題】 ソース電位（ＶＳＳ）との間に低不純物濃度
のウェル領域を具備することにより、容量素子と他の回
路素子との容量結合を抑制する。 【解決手段】 Ｎ型の基板１０上にＰ型のウェル領域１
１とＮ型のウェル領域１２を形成する。Ｎ型ウェル領域
１２の表面にゲート電極１４、ソース・ドレイン領域１
３、Ｎ型の拡散領域１５を形成し、ゲート酸化膜１６を
誘電体として容量素子を形成する。Ｐ型のウェル領域１
１にはソース電位（ＶＳＳ）を印加する。ゲート電極１
４を一方の端子Ａとし、ソース・ドレイン領域１３とＮ
型の拡散領域１２とを他方の端子Ｂとする。Ｎ型ウェル
領域１２とＰ型ウェル領域１１とが低濃度ＰＮ接合とな
るので、他方の端子Ｂとソース電位（ＶＳＳ）間の寄生
容量を低減できる。
のウェル領域を具備することにより、容量素子と他の回
路素子との容量結合を抑制する。 【解決手段】 Ｎ型の基板１０上にＰ型のウェル領域１
１とＮ型のウェル領域１２を形成する。Ｎ型ウェル領域
１２の表面にゲート電極１４、ソース・ドレイン領域１
３、Ｎ型の拡散領域１５を形成し、ゲート酸化膜１６を
誘電体として容量素子を形成する。Ｐ型のウェル領域１
１にはソース電位（ＶＳＳ）を印加する。ゲート電極１
４を一方の端子Ａとし、ソース・ドレイン領域１３とＮ
型の拡散領域１２とを他方の端子Ｂとする。Ｎ型ウェル
領域１２とＰ型ウェル領域１１とが低濃度ＰＮ接合とな
るので、他方の端子Ｂとソース電位（ＶＳＳ）間の寄生
容量を低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ型容量素子
を組み込んだときの他の回路素子との容量結合を抑制し
た半導体集積回路に関する。
を組み込んだときの他の回路素子との容量結合を抑制し
た半導体集積回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ集積回路に組み込まれるオペア
ンプ回路などでは、その位相補償用途などに容量素子が
組み込まれることが多い。この容量素子は比較的値が小
さいことからシリコン窒化膜を用いたような特別な素子
ではなく、ＭＯＳ素子と構造を同じにするＭＯＳ型の容
量素子が多用されている。
ンプ回路などでは、その位相補償用途などに容量素子が
組み込まれることが多い。この容量素子は比較的値が小
さいことからシリコン窒化膜を用いたような特別な素子
ではなく、ＭＯＳ素子と構造を同じにするＭＯＳ型の容
量素子が多用されている。
【０００３】Ｎチャンネル型ＭＯＳ構造を用いた容量素
子の構成を図６に示す。Ｐ型の半導体基板１の表面にゲ
ート電極２とＮ＋型ソース・ドレイン領域３を形成し、
ゲート電極２を一方の端子Ａ、ソース・ドレイン領域３
を短絡して他方の端子Ｂとし、端子Ａ、Ｂを各々図７
（Ａ）に示すようにオペアンプ回路４に接続したもので
ある。なお、ゲート電極２の直下のチャンネル部分には
イオン注入によりＮ型の領域５が形成されており、これ
は他方の端子Ｂを構成するために、デプレッション型の
ＭＯＳ素子を形成するときの反転電圧（Ｖｔ）調整用の
イオン注入工程を用いて形成したものである。素子特性
にもよるが概ね１Ｅ１８ｃｍ−３程度の不純物濃度を示
す。
子の構成を図６に示す。Ｐ型の半導体基板１の表面にゲ
ート電極２とＮ＋型ソース・ドレイン領域３を形成し、
ゲート電極２を一方の端子Ａ、ソース・ドレイン領域３
を短絡して他方の端子Ｂとし、端子Ａ、Ｂを各々図７
（Ａ）に示すようにオペアンプ回路４に接続したもので
ある。なお、ゲート電極２の直下のチャンネル部分には
イオン注入によりＮ型の領域５が形成されており、これ
は他方の端子Ｂを構成するために、デプレッション型の
ＭＯＳ素子を形成するときの反転電圧（Ｖｔ）調整用の
イオン注入工程を用いて形成したものである。素子特性
にもよるが概ね１Ｅ１８ｃｍ−３程度の不純物濃度を示
す。
【０００４】この素子の等価回路は図７（Ｂ）に示した
ようになる。即ち、ゲート電極２下のゲート酸化膜を誘
電体膜とする容量Ｃoxに対して、Ｎ型のソース・ドレイ
ン領域３とＰ型基板１とのＰＮ接合が形成する寄生容量
ＣN+、およびＮ型の領域５とＰ型基板１とのＰＮ接合が
形成する寄生容量Ｃonが接続され、これらの寄生容量が
基板１に印加されたソース電位（ＶＳＳ）に接続された
形になる。単位面積当たりの容量値は固定であるので、
所望の容量値を得るためにはゲート電極２の面積を拡大
することで得ている。従って、ソース・ドレイン領域３
の面積に比べてゲート電極２の面積は相当大となる。ま
た、ソース・ドレイン領域３よりは小さいとはいえ、Ｎ
型の領域５も比較的高い不純物濃度を示し、しかも不純
物濃度勾配が急峻で拡散深さが浅いことから、寄生容量
全体で見るとＮ型の領域５の寄生容量Ｃonの方が大きく
て支配的となる。
ようになる。即ち、ゲート電極２下のゲート酸化膜を誘
電体膜とする容量Ｃoxに対して、Ｎ型のソース・ドレイ
ン領域３とＰ型基板１とのＰＮ接合が形成する寄生容量
ＣN+、およびＮ型の領域５とＰ型基板１とのＰＮ接合が
形成する寄生容量Ｃonが接続され、これらの寄生容量が
基板１に印加されたソース電位（ＶＳＳ）に接続された
形になる。単位面積当たりの容量値は固定であるので、
所望の容量値を得るためにはゲート電極２の面積を拡大
することで得ている。従って、ソース・ドレイン領域３
の面積に比べてゲート電極２の面積は相当大となる。ま
た、ソース・ドレイン領域３よりは小さいとはいえ、Ｎ
型の領域５も比較的高い不純物濃度を示し、しかも不純
物濃度勾配が急峻で拡散深さが浅いことから、寄生容量
全体で見るとＮ型の領域５の寄生容量Ｃonの方が大きく
て支配的となる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ように他方の端子Ｂと基板１とが寄生容量Ｃon、ＣN+で
容量結合していると、他方の端子Ｂの電位によってＰ型
基板１の電位（ＶＳＳ）を変動させることがある。一
方、オペアンプ回路４を構成するＮチャンネル型ＭＯＳ
トランジスタの中にはソースが基板電位（ＶＳＳ）に接
続されたソース接地型の素子が必ずといって良いほど存
在する。故に上記の電位変動が素子の動作点を変動さ
せ、オペアンプのノイズ発生の原因になるという欠点が
あった。
ように他方の端子Ｂと基板１とが寄生容量Ｃon、ＣN+で
容量結合していると、他方の端子Ｂの電位によってＰ型
基板１の電位（ＶＳＳ）を変動させることがある。一
方、オペアンプ回路４を構成するＮチャンネル型ＭＯＳ
トランジスタの中にはソースが基板電位（ＶＳＳ）に接
続されたソース接地型の素子が必ずといって良いほど存
在する。故に上記の電位変動が素子の動作点を変動さ
せ、オペアンプのノイズ発生の原因になるという欠点が
あった。
【０００６】
【課題を解決するための手段】本発明は、上述した従来
の課題に鑑み成されたもので、容量素子の他方の端子と
なる拡散領域と基板との間に低濃度のウェル領域を設け
ることにより、容量結合の度合いを減少し、もってノイ
ズの原因となる基板電位の変動を抑制したものである。
の課題に鑑み成されたもので、容量素子の他方の端子と
なる拡散領域と基板との間に低濃度のウェル領域を設け
ることにより、容量結合の度合いを減少し、もってノイ
ズの原因となる基板電位の変動を抑制したものである。
【０００７】本発明によれば、低濃度のウェル領域を具
備することにより、寄生容量が基板とウェル領域との低
濃度ＰＮ接合にななるので、寄生容量の値を低減でき
る。
備することにより、寄生容量が基板とウェル領域との低
濃度ＰＮ接合にななるので、寄生容量の値を低減でき
る。
【０００８】
【発明の実施の形態】以下に本発明の実施の形態を、図
面を参照しながら詳細に説明する。図１は本発明の第１
の実施の形態を示す断面図である。同図において、１０
はＮ型のシリコン半導体基板、１１は基板１０表面に形
成したＰ型のウェル領域、１２はＰ型のウェル領域１１
の表面に形成したＮ型のウェル領域、１３はＮ型のウェ
ル領域１２の表面に形成したＮ＋型のソース・ドレイン
領域、１４はポリシリコンゲート電極、１５ゲート電極
１４下部のチャンネル部に形成したＮ型の拡散領域、１
６はゲート酸化膜、１７は素子分離用のＬＯＣＯＳ酸化
膜である。
面を参照しながら詳細に説明する。図１は本発明の第１
の実施の形態を示す断面図である。同図において、１０
はＮ型のシリコン半導体基板、１１は基板１０表面に形
成したＰ型のウェル領域、１２はＰ型のウェル領域１１
の表面に形成したＮ型のウェル領域、１３はＮ型のウェ
ル領域１２の表面に形成したＮ＋型のソース・ドレイン
領域、１４はポリシリコンゲート電極、１５ゲート電極
１４下部のチャンネル部に形成したＮ型の拡散領域、１
６はゲート酸化膜、１７は素子分離用のＬＯＣＯＳ酸化
膜である。
【０００９】Ｎ型半導体基板１０は１Ｅ１５ｃｍ−３程
度の不純物濃度を有し、その表面に５Ｅ１２ｃｍ−２程
度のドーズ量でボロンをイオン注入・熱拡散することで
Ｐ型のウェル領域１１が形成され、同じく２Ｅ１２ｃｍ
−２程度のドーズ量でリンをイオン注入・熱拡散する事
でＮ型のウェル領域１２が形成されている。容量は、ゲ
ート電極１４下のゲート酸化膜１６を誘電体としてゲー
ト電極１４とＮ型の拡散領域１５とが対向電極になって
構成され、図示せぬ電極配線によってゲート電極１４が
一方の端子Ａに、ソース・ドレイン領域１３が短絡され
て他方の端子Ｂに各々導出される。同じくＰ型ウェル領
域１２には図示せぬ電極配線によってソース電位（ＶＳ
Ｓ）が印加され、Ｎ型基板１０にはドレイン電位（ＶＤ
Ｄ）が印加される。Ｎ型ウェル領域１２は導電型が同じ
であることからソース・ドレイン領域１３と等電位にな
る。Ｎ型のウェル領域１２は、望ましくはソース・ドレ
イン領域１３を全て囲むように、ＬＯＣＯＳ酸化膜１７
の下部にまで延長する。Ｐ型のウェル領域１１は、Ｎ型
のウェル領域１２とＮ型基板１０とを電気的に分離する
ように更に外側まで拡張する。
度の不純物濃度を有し、その表面に５Ｅ１２ｃｍ−２程
度のドーズ量でボロンをイオン注入・熱拡散することで
Ｐ型のウェル領域１１が形成され、同じく２Ｅ１２ｃｍ
−２程度のドーズ量でリンをイオン注入・熱拡散する事
でＮ型のウェル領域１２が形成されている。容量は、ゲ
ート電極１４下のゲート酸化膜１６を誘電体としてゲー
ト電極１４とＮ型の拡散領域１５とが対向電極になって
構成され、図示せぬ電極配線によってゲート電極１４が
一方の端子Ａに、ソース・ドレイン領域１３が短絡され
て他方の端子Ｂに各々導出される。同じくＰ型ウェル領
域１２には図示せぬ電極配線によってソース電位（ＶＳ
Ｓ）が印加され、Ｎ型基板１０にはドレイン電位（ＶＤ
Ｄ）が印加される。Ｎ型ウェル領域１２は導電型が同じ
であることからソース・ドレイン領域１３と等電位にな
る。Ｎ型のウェル領域１２は、望ましくはソース・ドレ
イン領域１３を全て囲むように、ＬＯＣＯＳ酸化膜１７
の下部にまで延長する。Ｐ型のウェル領域１１は、Ｎ型
のウェル領域１２とＮ型基板１０とを電気的に分離する
ように更に外側まで拡張する。
【００１０】斯かる構成の等価回路は、基本的に図７
（Ｂ）の回路と同じであり、寄生容量ＣN+、Ｃonに代わ
ってＮ型ウェル領域１２とＰ型ウェル領域１１とのＰＮ
接合による寄生容量Ｃwellが、他方の端子Ｂとソース電
位（ＶＳＳ）との間に接続されることになる。Ｎ型の拡
散領域１５が、比較的高い不純物濃度と急峻な濃度勾配
を持つのに対して、Ｎ型のウェル領域１２の不純物濃度
はこれより小さく、しかも濃度勾配が緩やかであるの
で、空乏層が大きく広がり、その寄生容量Ｃwellを小さ
くできる。面積的には従来より多少大きくなるが、Ｎウ
ェル領域１２はソース・ドレイン領域１３の端から（Ｌ
ＯＣＯＳ酸化膜１７の端から）３〜４μ程度拡張してい
れば足りるので、その値を逆に大きくする程の作用はな
い。また、Ｎ＋ソース・ドレイン領域１３とＰ型ウェル
領域１１との間にもＮ型ウェル領域１２を形成すること
により、高濃度接合を完全に解消して一層の寄生容量低
減の効果がある。
（Ｂ）の回路と同じであり、寄生容量ＣN+、Ｃonに代わ
ってＮ型ウェル領域１２とＰ型ウェル領域１１とのＰＮ
接合による寄生容量Ｃwellが、他方の端子Ｂとソース電
位（ＶＳＳ）との間に接続されることになる。Ｎ型の拡
散領域１５が、比較的高い不純物濃度と急峻な濃度勾配
を持つのに対して、Ｎ型のウェル領域１２の不純物濃度
はこれより小さく、しかも濃度勾配が緩やかであるの
で、空乏層が大きく広がり、その寄生容量Ｃwellを小さ
くできる。面積的には従来より多少大きくなるが、Ｎウ
ェル領域１２はソース・ドレイン領域１３の端から（Ｌ
ＯＣＯＳ酸化膜１７の端から）３〜４μ程度拡張してい
れば足りるので、その値を逆に大きくする程の作用はな
い。また、Ｎ＋ソース・ドレイン領域１３とＰ型ウェル
領域１１との間にもＮ型ウェル領域１２を形成すること
により、高濃度接合を完全に解消して一層の寄生容量低
減の効果がある。
【００１１】以下に上記半導体装置の製造方法を説明す
る。本発明の構造は、ウェル領域を具備するようなＣＭ
ＯＳ集積回路に、何ら製造工程を付加することなく実施
できるものである。先ず図２（Ａ）を参照して、Ｎ型の
シリコン半導体基板１０を準備し、その表面にホトレジ
ストマスクを形成し、上方から加速電圧８０ＫｅＶ、ド
ーズ量５Ｅ１２ｃｍ−２程度の条件でボロンをイオン注
入し、上記レジストマスクを除去後、基板１０全体を１
２００℃、３〜４時間熱処理することで拡散深さ４〜５
μのＰ型のウェル領域１１を形成する。なお、容量素子
のＰ型ウェル領域１１と、能動素子としてのＮチャンネ
ル型ＭＯＳトランジスタを形成するためのＰ型ウェル領
域２０とは、互いに境を接しないように個々に分離・独
立したパターンで形成する。互いに分離することによ
り、容量素子とＮチャンネル型ＭＯＳ素子との容量結合
を一層低減できる。
る。本発明の構造は、ウェル領域を具備するようなＣＭ
ＯＳ集積回路に、何ら製造工程を付加することなく実施
できるものである。先ず図２（Ａ）を参照して、Ｎ型の
シリコン半導体基板１０を準備し、その表面にホトレジ
ストマスクを形成し、上方から加速電圧８０ＫｅＶ、ド
ーズ量５Ｅ１２ｃｍ−２程度の条件でボロンをイオン注
入し、上記レジストマスクを除去後、基板１０全体を１
２００℃、３〜４時間熱処理することで拡散深さ４〜５
μのＰ型のウェル領域１１を形成する。なお、容量素子
のＰ型ウェル領域１１と、能動素子としてのＮチャンネ
ル型ＭＯＳトランジスタを形成するためのＰ型ウェル領
域２０とは、互いに境を接しないように個々に分離・独
立したパターンで形成する。互いに分離することによ
り、容量素子とＮチャンネル型ＭＯＳ素子との容量結合
を一層低減できる。
【００１２】次いで図２（Ｂ）に示すように、基板１０
上にホトレジストマスクを形成し、上方から加速電圧１
５０ＫｅＶ、ドーズ量４Ｅ１２ｃｍ−２程度の条件でリ
ンをイオン注入する。容量素子を形成する部分ではＰ型
ウェル領域１１に重ねて、能動素子としてのＭＯＳトラ
ンジスタを構成する部分ではＮ型基板１０の表面にイオ
ン注入する。また、容量素子のＮ型ウェル領域１２と、
Ｐチャンネル型ＭＯＳトランジスタを形成するためのＮ
型ウェル領域２１とは、互いに境を接しないように個々
に分離・独立したパターンで形成する。
上にホトレジストマスクを形成し、上方から加速電圧１
５０ＫｅＶ、ドーズ量４Ｅ１２ｃｍ−２程度の条件でリ
ンをイオン注入する。容量素子を形成する部分ではＰ型
ウェル領域１１に重ねて、能動素子としてのＭＯＳトラ
ンジスタを構成する部分ではＮ型基板１０の表面にイオ
ン注入する。また、容量素子のＮ型ウェル領域１２と、
Ｐチャンネル型ＭＯＳトランジスタを形成するためのＮ
型ウェル領域２１とは、互いに境を接しないように個々
に分離・独立したパターンで形成する。
【００１３】次いで図３（Ａ）に示すように、選択酸化
用のシリコン窒化膜を形成し、反転防止用のチャンネル
インプラ等を行った後、１０００℃、数時間の酸化熱処
理により基板１０表面を選択酸化してＬＯＣＯＳ酸化膜
１７を形成する。この処理で、Ｎ型のウェル領域１２は
拡散深さ１．５μ程度に形成される。選択酸化に用いた
シリコン窒化膜を除去後、ＬＯＣＯＳ酸化膜１７で囲ま
れた活性領域表面の酸化膜を除去し、再度熱酸化して膜
厚４００Å程度の清浄なゲート酸化膜１６を形成する。
そして図３（Ｂ）に示すように、基板１０表面にホトレ
ジストマスクを形成し、上方から加速電圧１００Ｋｅ
Ｖ、ドーズ量５Ｅ１３ｃｍ−２程度の条件でリンをイオ
ン注入することにより、デプレッション型Ｎチャンネル
ＭＯＳ素子のＮ型拡散層２２と、容量素子のＮ型拡散層
１５を形成する。
用のシリコン窒化膜を形成し、反転防止用のチャンネル
インプラ等を行った後、１０００℃、数時間の酸化熱処
理により基板１０表面を選択酸化してＬＯＣＯＳ酸化膜
１７を形成する。この処理で、Ｎ型のウェル領域１２は
拡散深さ１．５μ程度に形成される。選択酸化に用いた
シリコン窒化膜を除去後、ＬＯＣＯＳ酸化膜１７で囲ま
れた活性領域表面の酸化膜を除去し、再度熱酸化して膜
厚４００Å程度の清浄なゲート酸化膜１６を形成する。
そして図３（Ｂ）に示すように、基板１０表面にホトレ
ジストマスクを形成し、上方から加速電圧１００Ｋｅ
Ｖ、ドーズ量５Ｅ１３ｃｍ−２程度の条件でリンをイオ
ン注入することにより、デプレッション型Ｎチャンネル
ＭＯＳ素子のＮ型拡散層２２と、容量素子のＮ型拡散層
１５を形成する。
【００１４】次いで図４に示すように、ポリシリコン層
の堆積とリンドープ・ホトエッチングによりゲート電極
１４、２３を形成し、ゲート電極２３をマスクとするボ
ロンのイオン注入によりＰチャンネル型ＭＯＳ素子のソ
ース・ドレイン領域２４を形成し、同じくゲート電極１
４、２３をマスクとするボロンのイオン注入により容量
素子のソース・ドレイン領域１３とＰチャンネル型ＭＯ
Ｓ素子のソース・ドレイン領域２４を形成する。
の堆積とリンドープ・ホトエッチングによりゲート電極
１４、２３を形成し、ゲート電極２３をマスクとするボ
ロンのイオン注入によりＰチャンネル型ＭＯＳ素子のソ
ース・ドレイン領域２４を形成し、同じくゲート電極１
４、２３をマスクとするボロンのイオン注入により容量
素子のソース・ドレイン領域１３とＰチャンネル型ＭＯ
Ｓ素子のソース・ドレイン領域２４を形成する。
【００１５】このように、Ｐ型ウェル領域１１、Ｎ型ウ
ェル領域１２を具備するＭＯＳ型集積回路であれば、何
の付加工程を要することなく実施できる。図５は本発明
の第２の実施の形態を示す断面図である。先の形態と異
なるのはＰ型の基板３０を用いている点であり、この場
合はＰ型の基板３０が先の形態のＰ型ウェル領域１１に
相当する様な構成となる。同じくＮ型のウェル領域１２
を具備することによって寄生容量Ｃwellを大幅に低減す
ることができる。
ェル領域１２を具備するＭＯＳ型集積回路であれば、何
の付加工程を要することなく実施できる。図５は本発明
の第２の実施の形態を示す断面図である。先の形態と異
なるのはＰ型の基板３０を用いている点であり、この場
合はＰ型の基板３０が先の形態のＰ型ウェル領域１１に
相当する様な構成となる。同じくＮ型のウェル領域１２
を具備することによって寄生容量Ｃwellを大幅に低減す
ることができる。
【００１６】
【発明の効果】以上に説明した通り、本発明によれば、
デプレッション調整用のＮ型の拡散領域１５よりは低不
純物濃度で濃度勾配が緩やかなＮ型のウェル領域１２を
具備することにより、対ソース電位（ＶＳＳ）との容量
結合の度合いを大幅に低減できる利点を有する。これに
より、例えばオペアンプ回路の位相補償用途に使われた
場合のノイズ源となる従来の不具合を抑制し、オペアン
プ回路の雑音指数など、その特性を改善できる利点を有
する。
デプレッション調整用のＮ型の拡散領域１５よりは低不
純物濃度で濃度勾配が緩やかなＮ型のウェル領域１２を
具備することにより、対ソース電位（ＶＳＳ）との容量
結合の度合いを大幅に低減できる利点を有する。これに
より、例えばオペアンプ回路の位相補償用途に使われた
場合のノイズ源となる従来の不具合を抑制し、オペアン
プ回路の雑音指数など、その特性を改善できる利点を有
する。
【００１７】また、ウェル領域を具備するようなＣＭＯ
Ｓ型集積回路であれば、何の付加工程を要することなく
実施が可能であるという利点をも有する。
Ｓ型集積回路であれば、何の付加工程を要することなく
実施が可能であるという利点をも有する。
【図１】本発明の第１の実施の形態を説明するための断
面図である。
面図である。
【図２】本発明の第１の実施の形態を説明するための断
面図である。
面図である。
【図３】本発明の第１の実施の形態を説明するための断
面図である。
面図である。
【図４】本発明の第１の実施の形態を説明するための断
面図である。
面図である。
【図５】本発明の第２の実施の形態を説明するための断
面図である。
面図である。
【図６】従来例を説明するための断面図である。
【図７】従来例を説明するための回路図である。
Claims (6)
- 【請求項１】 一導電型の半導体領域の上に形成したゲ
ート電極を一方の端子とし、 ゲート電極の両脇に形成した逆導電型のソース・ドレイ
ン領域とゲート電極下のチャンネル部分に形成した逆導
電型の領域を他方の端子として構成した容量素子であっ
て、 前記チャンネル部分に形成した逆導電型の領域と前記一
導電型半導体領域との間に、前記逆導電型の領域より低
不純物濃度の逆導電型のウェル領域を形成したことを特
徴とする半導体集積回路。 - 【請求項２】 前記一導電型の半導体領域が、一導電型
の基板であることを特徴とする請求項１記載の半導体集
積回路。 - 【請求項３】 前記一導電型の半導体領域が、逆導電型
の基板表面に形成した一導電型のウェル領域であるであ
ることを特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 前記チャンネル部の逆導電型の領域が、
デプレッション型素子を構成するためのチャンネルイオ
ン注入により形成したことを特徴とする請求項１記載の
半導体集積回路。 - 【請求項５】 前記逆導電型のウェル領域が他の回路素
子のウェル領域とは分離独立していることを特徴とする
請求項１記載の半導体集積回路。 - 【請求項６】 前記逆導電型のウェル領域を前記ソース
・ドレイン領域を包むようにその端部より外側へ拡張し
たことを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8320365A JPH10163421A (ja) | 1996-11-29 | 1996-11-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8320365A JPH10163421A (ja) | 1996-11-29 | 1996-11-29 | 半導体集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006026371A Division JP4198158B2 (ja) | 2006-02-02 | 2006-02-02 | 半導体集積回路及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163421A true JPH10163421A (ja) | 1998-06-19 |
Family
ID=18120670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8320365A Pending JPH10163421A (ja) | 1996-11-29 | 1996-11-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163421A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004501501A (ja) * | 1999-12-22 | 2004-01-15 | インテル・コーポレーション | 薄いゲート酸化膜用デカップリング・キャパシタ |
| JP2007235168A (ja) * | 2007-05-10 | 2007-09-13 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
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