JPH0745789A - 半導体装置のｍｏｓ容量 - Google Patents
半導体装置のｍｏｓ容量Info
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- JPH0745789A JPH0745789A JP19151093A JP19151093A JPH0745789A JP H0745789 A JPH0745789 A JP H0745789A JP 19151093 A JP19151093 A JP 19151093A JP 19151093 A JP19151093 A JP 19151093A JP H0745789 A JPH0745789 A JP H0745789A
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- Japan
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- well
- mos
- oxide film
- gate
- capacitance
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Abstract
(57)【要約】
【目的】ＭＯＳ容量をディプレッション化するために必
要なイオン注入工程を削減する。 【構成】Ｐ型の半導体基板１０６上にＮウエル１０１を
形成し、その中にＮ型拡散層１０４とゲートポリシリコ
ン１０３を形成する。ゲート下の半導体基板−ゲート酸
化膜の界面がＮ型になるため、このＭＯＳ容量はディプ
レッション化する。
要なイオン注入工程を削減する。 【構成】Ｐ型の半導体基板１０６上にＮウエル１０１を
形成し、その中にＮ型拡散層１０４とゲートポリシリコ
ン１０３を形成する。ゲート下の半導体基板−ゲート酸
化膜の界面がＮ型になるため、このＭＯＳ容量はディプ
レッション化する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置のＭＯＳ容量
に関し、特にディプレッション特性を示すＭＯＳ容量に
関する。
に関し、特にディプレッション特性を示すＭＯＳ容量に
関する。
【０００２】
【従来の技術】従来の半導体装置（以後ＩＣと記す）の
ＭＯＳ容量は、図３に示すように、以下に示すＭＯＳ構
造により容量を形成している。
ＭＯＳ容量は、図３に示すように、以下に示すＭＯＳ構
造により容量を形成している。
【０００３】まず、Ｐ型半導体基板３０６上にフィール
ド酸化膜３０５を形成した後、ゲート酸化膜３０２を形
成する。次に、ホトリソグラフィ技術，エッチング技術
を使って、ゲートポリシリコン３０３のゲートを形成す
る。次に、セルフアライン技術を用いてＮ型拡散層３０
４を形成する。
ド酸化膜３０５を形成した後、ゲート酸化膜３０２を形
成する。次に、ホトリソグラフィ技術，エッチング技術
を使って、ゲートポリシリコン３０３のゲートを形成す
る。次に、セルフアライン技術を用いてＮ型拡散層３０
４を形成する。
【０００４】ゲート酸化膜３０２をはさんで、導電性の
ある半導体基板３０６とゲートポリシリコン３０３とが
対峙しているため（ＭＯＳ構造）、平行平板型の容量を
形成する。
ある半導体基板３０６とゲートポリシリコン３０３とが
対峙しているため（ＭＯＳ構造）、平行平板型の容量を
形成する。
【０００５】このＭＯＳ容量の場合、一つの電極はゲー
トポリシリコンであり、もう一つの電極はゲートポリシ
リコンが正の電位の時に半導体基板，ゲート酸化膜界面
にできるチャンネルと呼ばれる導電層である。
トポリシリコンであり、もう一つの電極はゲートポリシ
リコンが正の電位の時に半導体基板，ゲート酸化膜界面
にできるチャンネルと呼ばれる導電層である。
【０００６】チャンネルはＮ型拡散層と電気的に接続
し、容量外に接続される。半導体基板３００は半導体で
あり、加える電圧により空乏層の厚さが変わるため、Ｍ
ＯＳ構造の半導体基板３０６側の空乏層厚が電圧により
変化する。
し、容量外に接続される。半導体基板３００は半導体で
あり、加える電圧により空乏層の厚さが変わるため、Ｍ
ＯＳ構造の半導体基板３０６側の空乏層厚が電圧により
変化する。
【０００７】これは、電極間が広がったのと同等の効果
があるため、ＭＯＳ構造のコンデンサは印加電圧により
容量値が変化する。
があるため、ＭＯＳ構造のコンデンサは印加電圧により
容量値が変化する。
【０００８】ＮｃｈのＭＯＳ構造の容量の電圧の特性
（Ｃ−Ｖ）を示す図４を参照すると、あるしきい値電圧
（以後ＶＴと記す）までは、半導体基板側にできる空乏
層のため、容量Ｃ値は小さいが、このＶＴを超えると、
半導体基板側にチャンネルと呼ばれる電荷密度が高い領
域になるため、容量Ｃ値は、ゲート酸化膜厚により決ま
る平行平板容量の理論式の容量値Ｃ０Ｘの値に近くな
る。
（Ｃ−Ｖ）を示す図４を参照すると、あるしきい値電圧
（以後ＶＴと記す）までは、半導体基板側にできる空乏
層のため、容量Ｃ値は小さいが、このＶＴを超えると、
半導体基板側にチャンネルと呼ばれる電荷密度が高い領
域になるため、容量Ｃ値は、ゲート酸化膜厚により決ま
る平行平板容量の理論式の容量値Ｃ０Ｘの値に近くな
る。
【０００９】Ｃ０Ｘ＝εＳ・ε０・Ｓ／ｄ ここで、εＳは比誘電率，ε０は真空中の誘電率，Ｓは
面積，ｄは間隔。
面積，ｄは間隔。
【００１０】通常のＭＯＳ構造の製造法では、ＶＴは正
の値となるため、ドナー（リン，Ａｓ）のイオン注入工
程を１つ増やして、ＶＴを負の値となるようにしてい
る。
の値となるため、ドナー（リン，Ａｓ）のイオン注入工
程を１つ増やして、ＶＴを負の値となるようにしてい
る。
【００１１】
【発明が解決しようとする課題】この従来のＩＣ用ＭＯ
Ｓ容量では、ＶＴ以上でないと容量値が大きくならない
ため、ＶＴ以下の電圧で使うような回路（容量の両電極
の電気的極性が変化する回路）では使えず、イオン注入
工程を１つ増やして、リン又はＡｓのイオン注入層３０
７を作り、ＶＴを負の値まで下げ、ディプレッション型
にすることにより使用している。
Ｓ容量では、ＶＴ以上でないと容量値が大きくならない
ため、ＶＴ以下の電圧で使うような回路（容量の両電極
の電気的極性が変化する回路）では使えず、イオン注入
工程を１つ増やして、リン又はＡｓのイオン注入層３０
７を作り、ＶＴを負の値まで下げ、ディプレッション型
にすることにより使用している。
【００１２】このため、一工程増えるため、ＩＣのコス
トを増加させるという問題があった。
トを増加させるという問題があった。
【００１３】
【課題を解決するための手段】本発明の構成は、一導電
型の半導体基板と、この半導体基板上に形成されたゲー
ト酸化膜と、このゲート酸化膜上に形成されたゲート
と、このゲートの近傍でかつ前記半導体基板の表面に形
成された逆導電型の拡散層と、逆導電型のウエルとを備
える半導体装置のＭＯＳ容量において、前記ゲートと前
記拡散層とが前記ウエル内に設けられていることを特徴
とする。
型の半導体基板と、この半導体基板上に形成されたゲー
ト酸化膜と、このゲート酸化膜上に形成されたゲート
と、このゲートの近傍でかつ前記半導体基板の表面に形
成された逆導電型の拡散層と、逆導電型のウエルとを備
える半導体装置のＭＯＳ容量において、前記ゲートと前
記拡散層とが前記ウエル内に設けられていることを特徴
とする。
【００１４】
【実施例】本発明の第１の実施例のＭＯＳ容量の断面図
を示す図１を参照すると、この実施例のＭＯＳ容量の製
造に当っては、まずＰ型の半導体基板１０６上にＮ型の
ウエル（以後Ｎウエルと記す）１０１を形成する。
を示す図１を参照すると、この実施例のＭＯＳ容量の製
造に当っては、まずＰ型の半導体基板１０６上にＮ型の
ウエル（以後Ｎウエルと記す）１０１を形成する。
【００１５】次に、ホトリソグラフィ技術，酸化膜成長
技術を用いて、フィールド酸化膜１０５を形成する。
技術を用いて、フィールド酸化膜１０５を形成する。
【００１６】次に、同じくゲート酸化膜１０２を形成す
る。次に、ポリシリコン成長，ホトリソグラフィ，エッ
チング技術を用いて、ゲートポリシリコン１０３を形成
する。
る。次に、ポリシリコン成長，ホトリソグラフィ，エッ
チング技術を用いて、ゲートポリシリコン１０３を形成
する。
【００１７】次に、セルフアライン技術を用いて、Ｎ型
拡散層１０４を形成する。
拡散層１０４を形成する。
【００１８】このようにして、Ｎウエル１０１上にＮチ
ャンネル（ｃｈ）のＭＯＳ容量を形成する。
ャンネル（ｃｈ）のＭＯＳ容量を形成する。
【００１９】この実施例のＩＣのＭＯＳ容量は、Ｐ型半
導体基板１０６上に形成されたＮウエル１０１と、Ｎウ
エル１０１上に形成されたＮｃｈのＭＯＳ構造の容量と
を備えているため、イオン注入をしたのと同じ効果があ
り、容量はディプレッション化する。
導体基板１０６上に形成されたＮウエル１０１と、Ｎウ
エル１０１上に形成されたＮｃｈのＭＯＳ構造の容量と
を備えているため、イオン注入をしたのと同じ効果があ
り、容量はディプレッション化する。
【００２０】本発明の第２の実施例のＭＯＳ容量の断面
図を示す図２を参照すると、この実施例の製造のフロー
は、上記図１の実施例と同じであるが、Ｐ型半導体基板
１０６がＮ型半導体基板２０６、Ｎウエル１０１がＰ型
ウエル２０１（以後Ｐウエルと記す）、Ｎ型拡散層１０
４がＰ型拡散層２０４に変っている。
図を示す図２を参照すると、この実施例の製造のフロー
は、上記図１の実施例と同じであるが、Ｐ型半導体基板
１０６がＮ型半導体基板２０６、Ｎウエル１０１がＰ型
ウエル２０１（以後Ｐウエルと記す）、Ｎ型拡散層１０
４がＰ型拡散層２０４に変っている。
【００２１】このようにして、Ｐウエル２０１上にＰｃ
ｈのＭＯＳ容量を形成する。
ｈのＭＯＳ容量を形成する。
【００２２】ここで、フィールド酸化膜２０５，ゲート
酸化膜２０２，ゲートポリシリコン２０３は、図１と共
通する。
酸化膜２０２，ゲートポリシリコン２０３は、図１と共
通する。
【００２３】
【発明の効果】以上説明したように、本発明は、例えば
ＮｃｈのＭＯＳ容量をＮウエル内に形成したので、ＭＯ
Ｓ容量がディプレッション化するという効果を有する。
ＮｃｈのＭＯＳ容量をＮウエル内に形成したので、ＭＯ
Ｓ容量がディプレッション化するという効果を有する。
【００２４】また、ＰｃｈのＭＯＳ容量をＰウエル内に
形成した場合でも、ＭＯＳ容量はディプレッション化す
る。
形成した場合でも、ＭＯＳ容量はディプレッション化す
る。
【００２５】例えばＮｃｈのＭＯＳ容量の場合、ディプ
レッション化すると、Ｎ+ 拡散層の電位に対してゲート
ポリシリコンの電位が負の場合でも容量として働くた
め、容量の両極の電気的極性が変わるような回路でも使
用できる。このため、利用範囲が広がる。
レッション化すると、Ｎ+ 拡散層の電位に対してゲート
ポリシリコンの電位が負の場合でも容量として働くた
め、容量の両極の電気的極性が変わるような回路でも使
用できる。このため、利用範囲が広がる。
【００２６】従来はディプレッション化するために一工
程増やしていたが、本発明では特にＣＭＯＳ（コンプリ
メンタリＭＯＳ）のためにあるＮウエル又はＰウエル工
程を使用することにより、工程を増やさなくてもＭＯＳ
容量をディプレッション化でき、ＩＣのコストを下げる
ことができる。
程増やしていたが、本発明では特にＣＭＯＳ（コンプリ
メンタリＭＯＳ）のためにあるＮウエル又はＰウエル工
程を使用することにより、工程を増やさなくてもＭＯＳ
容量をディプレッション化でき、ＩＣのコストを下げる
ことができる。
【図１】本発明の第１の実施例のＮｃｈ・ＭＯＳ容量の
断面図である。
断面図である。
【図２】本発明の第２の実施例のＰｃｈ・ＭＯＳ容量の
断面図である。
断面図である。
【図３】Ｎｃｈ・ＭＯＳ容量の従来例の断面図である。
【図４】Ｎｃｈ・ＭＯＳ容量のＣ−Ｖカーブの特性図で
ある。
ある。
１０１ Ｎウエル ２０１ Ｐウエル １０２，２０２，３０２ ゲート酸化膜 １０３，２０３，３０３ ゲートポリシリコン １０４ Ｎ型拡散層 ２０４ Ｐ型拡散層 １０５，２０５，３０５ フィールド酸化膜 １０６，３０６ Ｐ型半導体基板 ２０６ Ｎ型半導体基板 ３０７ イオン注入層
Claims (1)
- 【請求項１】 一導電型の半導体基板と、この半導体基
板上に形成されたゲート酸化膜と、このゲート酸化膜上
に形成されたゲートと、このゲートの近傍でかつ前記半
導体基板の表面に形成された逆導電型の拡散層と、逆導
電型のウエルとを備える半導体装置のＭＯＳ容量におい
て、前記ゲートと前記拡散層とが前記ウエル内に設けら
れていることを特徴とする半導体装置のＭＯＳ容量。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19151093A JPH0745789A (ja) | 1993-08-03 | 1993-08-03 | 半導体装置のｍｏｓ容量 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19151093A JPH0745789A (ja) | 1993-08-03 | 1993-08-03 | 半導体装置のｍｏｓ容量 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745789A true JPH0745789A (ja) | 1995-02-14 |
Family
ID=16275858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19151093A Pending JPH0745789A (ja) | 1993-08-03 | 1993-08-03 | 半導体装置のｍｏｓ容量 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745789A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10163421A (ja) * | 1996-11-29 | 1998-06-19 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JP2007250705A (ja) * | 2006-03-15 | 2007-09-27 | Nec Electronics Corp | 半導体集積回路装置及びダミーパターンの配置方法 |
| US7825447B2 (en) | 2004-04-28 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | MOS capacitor and semiconductor device |
| US8558238B2 (en) | 2006-06-01 | 2013-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
-
1993
- 1993-08-03 JP JP19151093A patent/JPH0745789A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10163421A (ja) * | 1996-11-29 | 1998-06-19 | Sanyo Electric Co Ltd | 半導体集積回路 |
| US7825447B2 (en) | 2004-04-28 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | MOS capacitor and semiconductor device |
| JP2007250705A (ja) * | 2006-03-15 | 2007-09-27 | Nec Electronics Corp | 半導体集積回路装置及びダミーパターンの配置方法 |
| US8558238B2 (en) | 2006-06-01 | 2013-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US8791461B2 (en) | 2006-06-01 | 2014-07-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990721 |