JPH0745789A - 半導体装置のmos容量 - Google Patents
半導体装置のmos容量Info
- Publication number
- JPH0745789A JPH0745789A JP19151093A JP19151093A JPH0745789A JP H0745789 A JPH0745789 A JP H0745789A JP 19151093 A JP19151093 A JP 19151093A JP 19151093 A JP19151093 A JP 19151093A JP H0745789 A JPH0745789 A JP H0745789A
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- Japan
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- well
- mos
- oxide film
- gate
- capacitance
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Abstract
(57)【要約】
【目的】MOS容量をディプレッション化するために必
要なイオン注入工程を削減する。 【構成】P型の半導体基板106上にNウエル101を
形成し、その中にN型拡散層104とゲートポリシリコ
ン103を形成する。ゲート下の半導体基板−ゲート酸
化膜の界面がN型になるため、このMOS容量はディプ
レッション化する。
要なイオン注入工程を削減する。 【構成】P型の半導体基板106上にNウエル101を
形成し、その中にN型拡散層104とゲートポリシリコ
ン103を形成する。ゲート下の半導体基板−ゲート酸
化膜の界面がN型になるため、このMOS容量はディプ
レッション化する。
Description
【0001】
【産業上の利用分野】本発明は半導体装置のMOS容量
に関し、特にディプレッション特性を示すMOS容量に
関する。
に関し、特にディプレッション特性を示すMOS容量に
関する。
【0002】
【従来の技術】従来の半導体装置(以後ICと記す)の
MOS容量は、図3に示すように、以下に示すMOS構
造により容量を形成している。
MOS容量は、図3に示すように、以下に示すMOS構
造により容量を形成している。
【0003】まず、P型半導体基板306上にフィール
ド酸化膜305を形成した後、ゲート酸化膜302を形
成する。次に、ホトリソグラフィ技術,エッチング技術
を使って、ゲートポリシリコン303のゲートを形成す
る。次に、セルフアライン技術を用いてN型拡散層30
4を形成する。
ド酸化膜305を形成した後、ゲート酸化膜302を形
成する。次に、ホトリソグラフィ技術,エッチング技術
を使って、ゲートポリシリコン303のゲートを形成す
る。次に、セルフアライン技術を用いてN型拡散層30
4を形成する。
【0004】ゲート酸化膜302をはさんで、導電性の
ある半導体基板306とゲートポリシリコン303とが
対峙しているため(MOS構造)、平行平板型の容量を
形成する。
ある半導体基板306とゲートポリシリコン303とが
対峙しているため(MOS構造)、平行平板型の容量を
形成する。
【0005】このMOS容量の場合、一つの電極はゲー
トポリシリコンであり、もう一つの電極はゲートポリシ
リコンが正の電位の時に半導体基板,ゲート酸化膜界面
にできるチャンネルと呼ばれる導電層である。
トポリシリコンであり、もう一つの電極はゲートポリシ
リコンが正の電位の時に半導体基板,ゲート酸化膜界面
にできるチャンネルと呼ばれる導電層である。
【0006】チャンネルはN型拡散層と電気的に接続
し、容量外に接続される。半導体基板300は半導体で
あり、加える電圧により空乏層の厚さが変わるため、M
OS構造の半導体基板306側の空乏層厚が電圧により
変化する。
し、容量外に接続される。半導体基板300は半導体で
あり、加える電圧により空乏層の厚さが変わるため、M
OS構造の半導体基板306側の空乏層厚が電圧により
変化する。
【0007】これは、電極間が広がったのと同等の効果
があるため、MOS構造のコンデンサは印加電圧により
容量値が変化する。
があるため、MOS構造のコンデンサは印加電圧により
容量値が変化する。
【0008】NchのMOS構造の容量の電圧の特性
(C−V)を示す図4を参照すると、あるしきい値電圧
(以後VTと記す)までは、半導体基板側にできる空乏
層のため、容量C値は小さいが、このVTを超えると、
半導体基板側にチャンネルと呼ばれる電荷密度が高い領
域になるため、容量C値は、ゲート酸化膜厚により決ま
る平行平板容量の理論式の容量値C0Xの値に近くな
る。
(C−V)を示す図4を参照すると、あるしきい値電圧
(以後VTと記す)までは、半導体基板側にできる空乏
層のため、容量C値は小さいが、このVTを超えると、
半導体基板側にチャンネルと呼ばれる電荷密度が高い領
域になるため、容量C値は、ゲート酸化膜厚により決ま
る平行平板容量の理論式の容量値C0Xの値に近くな
る。
【0009】C0X=εS・ε0・S/d ここで、εSは比誘電率,ε0は真空中の誘電率,Sは
面積,dは間隔。
面積,dは間隔。
【0010】通常のMOS構造の製造法では、VTは正
の値となるため、ドナー(リン,As)のイオン注入工
程を1つ増やして、VTを負の値となるようにしてい
る。
の値となるため、ドナー(リン,As)のイオン注入工
程を1つ増やして、VTを負の値となるようにしてい
る。
【0011】
【発明が解決しようとする課題】この従来のIC用MO
S容量では、VT以上でないと容量値が大きくならない
ため、VT以下の電圧で使うような回路(容量の両電極
の電気的極性が変化する回路)では使えず、イオン注入
工程を1つ増やして、リン又はAsのイオン注入層30
7を作り、VTを負の値まで下げ、ディプレッション型
にすることにより使用している。
S容量では、VT以上でないと容量値が大きくならない
ため、VT以下の電圧で使うような回路(容量の両電極
の電気的極性が変化する回路)では使えず、イオン注入
工程を1つ増やして、リン又はAsのイオン注入層30
7を作り、VTを負の値まで下げ、ディプレッション型
にすることにより使用している。
【0012】このため、一工程増えるため、ICのコス
トを増加させるという問題があった。
トを増加させるという問題があった。
【0013】
【課題を解決するための手段】本発明の構成は、一導電
型の半導体基板と、この半導体基板上に形成されたゲー
ト酸化膜と、このゲート酸化膜上に形成されたゲート
と、このゲートの近傍でかつ前記半導体基板の表面に形
成された逆導電型の拡散層と、逆導電型のウエルとを備
える半導体装置のMOS容量において、前記ゲートと前
記拡散層とが前記ウエル内に設けられていることを特徴
とする。
型の半導体基板と、この半導体基板上に形成されたゲー
ト酸化膜と、このゲート酸化膜上に形成されたゲート
と、このゲートの近傍でかつ前記半導体基板の表面に形
成された逆導電型の拡散層と、逆導電型のウエルとを備
える半導体装置のMOS容量において、前記ゲートと前
記拡散層とが前記ウエル内に設けられていることを特徴
とする。
【0014】
【実施例】本発明の第1の実施例のMOS容量の断面図
を示す図1を参照すると、この実施例のMOS容量の製
造に当っては、まずP型の半導体基板106上にN型の
ウエル(以後Nウエルと記す)101を形成する。
を示す図1を参照すると、この実施例のMOS容量の製
造に当っては、まずP型の半導体基板106上にN型の
ウエル(以後Nウエルと記す)101を形成する。
【0015】次に、ホトリソグラフィ技術,酸化膜成長
技術を用いて、フィールド酸化膜105を形成する。
技術を用いて、フィールド酸化膜105を形成する。
【0016】次に、同じくゲート酸化膜102を形成す
る。次に、ポリシリコン成長,ホトリソグラフィ,エッ
チング技術を用いて、ゲートポリシリコン103を形成
する。
る。次に、ポリシリコン成長,ホトリソグラフィ,エッ
チング技術を用いて、ゲートポリシリコン103を形成
する。
【0017】次に、セルフアライン技術を用いて、N型
拡散層104を形成する。
拡散層104を形成する。
【0018】このようにして、Nウエル101上にNチ
ャンネル(ch)のMOS容量を形成する。
ャンネル(ch)のMOS容量を形成する。
【0019】この実施例のICのMOS容量は、P型半
導体基板106上に形成されたNウエル101と、Nウ
エル101上に形成されたNchのMOS構造の容量と
を備えているため、イオン注入をしたのと同じ効果があ
り、容量はディプレッション化する。
導体基板106上に形成されたNウエル101と、Nウ
エル101上に形成されたNchのMOS構造の容量と
を備えているため、イオン注入をしたのと同じ効果があ
り、容量はディプレッション化する。
【0020】本発明の第2の実施例のMOS容量の断面
図を示す図2を参照すると、この実施例の製造のフロー
は、上記図1の実施例と同じであるが、P型半導体基板
106がN型半導体基板206、Nウエル101がP型
ウエル201(以後Pウエルと記す)、N型拡散層10
4がP型拡散層204に変っている。
図を示す図2を参照すると、この実施例の製造のフロー
は、上記図1の実施例と同じであるが、P型半導体基板
106がN型半導体基板206、Nウエル101がP型
ウエル201(以後Pウエルと記す)、N型拡散層10
4がP型拡散層204に変っている。
【0021】このようにして、Pウエル201上にPc
hのMOS容量を形成する。
hのMOS容量を形成する。
【0022】ここで、フィールド酸化膜205,ゲート
酸化膜202,ゲートポリシリコン203は、図1と共
通する。
酸化膜202,ゲートポリシリコン203は、図1と共
通する。
【0023】
【発明の効果】以上説明したように、本発明は、例えば
NchのMOS容量をNウエル内に形成したので、MO
S容量がディプレッション化するという効果を有する。
NchのMOS容量をNウエル内に形成したので、MO
S容量がディプレッション化するという効果を有する。
【0024】また、PchのMOS容量をPウエル内に
形成した場合でも、MOS容量はディプレッション化す
る。
形成した場合でも、MOS容量はディプレッション化す
る。
【0025】例えばNchのMOS容量の場合、ディプ
レッション化すると、N+ 拡散層の電位に対してゲート
ポリシリコンの電位が負の場合でも容量として働くた
め、容量の両極の電気的極性が変わるような回路でも使
用できる。このため、利用範囲が広がる。
レッション化すると、N+ 拡散層の電位に対してゲート
ポリシリコンの電位が負の場合でも容量として働くた
め、容量の両極の電気的極性が変わるような回路でも使
用できる。このため、利用範囲が広がる。
【0026】従来はディプレッション化するために一工
程増やしていたが、本発明では特にCMOS(コンプリ
メンタリMOS)のためにあるNウエル又はPウエル工
程を使用することにより、工程を増やさなくてもMOS
容量をディプレッション化でき、ICのコストを下げる
ことができる。
程増やしていたが、本発明では特にCMOS(コンプリ
メンタリMOS)のためにあるNウエル又はPウエル工
程を使用することにより、工程を増やさなくてもMOS
容量をディプレッション化でき、ICのコストを下げる
ことができる。
【図1】本発明の第1の実施例のNch・MOS容量の
断面図である。
断面図である。
【図2】本発明の第2の実施例のPch・MOS容量の
断面図である。
断面図である。
【図3】Nch・MOS容量の従来例の断面図である。
【図4】Nch・MOS容量のC−Vカーブの特性図で
ある。
ある。
101 Nウエル 201 Pウエル 102,202,302 ゲート酸化膜 103,203,303 ゲートポリシリコン 104 N型拡散層 204 P型拡散層 105,205,305 フィールド酸化膜 106,306 P型半導体基板 206 N型半導体基板 307 イオン注入層
Claims (1)
- 【請求項1】 一導電型の半導体基板と、この半導体基
板上に形成されたゲート酸化膜と、このゲート酸化膜上
に形成されたゲートと、このゲートの近傍でかつ前記半
導体基板の表面に形成された逆導電型の拡散層と、逆導
電型のウエルとを備える半導体装置のMOS容量におい
て、前記ゲートと前記拡散層とが前記ウエル内に設けら
れていることを特徴とする半導体装置のMOS容量。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19151093A JPH0745789A (ja) | 1993-08-03 | 1993-08-03 | 半導体装置のmos容量 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19151093A JPH0745789A (ja) | 1993-08-03 | 1993-08-03 | 半導体装置のmos容量 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0745789A true JPH0745789A (ja) | 1995-02-14 |
Family
ID=16275858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19151093A Pending JPH0745789A (ja) | 1993-08-03 | 1993-08-03 | 半導体装置のmos容量 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0745789A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10163421A (ja) * | 1996-11-29 | 1998-06-19 | Sanyo Electric Co Ltd | 半導体集積回路 |
JP2007250705A (ja) * | 2006-03-15 | 2007-09-27 | Nec Electronics Corp | 半導体集積回路装置及びダミーパターンの配置方法 |
US7825447B2 (en) | 2004-04-28 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | MOS capacitor and semiconductor device |
US8558238B2 (en) | 2006-06-01 | 2013-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
-
1993
- 1993-08-03 JP JP19151093A patent/JPH0745789A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10163421A (ja) * | 1996-11-29 | 1998-06-19 | Sanyo Electric Co Ltd | 半導体集積回路 |
US7825447B2 (en) | 2004-04-28 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | MOS capacitor and semiconductor device |
JP2007250705A (ja) * | 2006-03-15 | 2007-09-27 | Nec Electronics Corp | 半導体集積回路装置及びダミーパターンの配置方法 |
US8558238B2 (en) | 2006-06-01 | 2013-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
US8791461B2 (en) | 2006-06-01 | 2014-07-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990721 |