JP2000340674A - Ｍｏｓコンデンサ及びｍｏｓコンデンサの製造方法 - Google Patents
Ｍｏｓコンデンサ及びｍｏｓコンデンサの製造方法Info
- Publication number
- JP2000340674A JP2000340674A JP11151181A JP15118199A JP2000340674A JP 2000340674 A JP2000340674 A JP 2000340674A JP 11151181 A JP11151181 A JP 11151181A JP 15118199 A JP15118199 A JP 15118199A JP 2000340674 A JP2000340674 A JP 2000340674A
- Authority
- JP
- Japan
- Prior art keywords
- region
- mos
- mos capacitor
- capacitor
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＣＭＯＳデバイスに形成されたＭＯＳコンデ
ンサの耐圧を高くする。また、そのＭＯＳコンデンサの
製造を容易にする。 【解決手段】 ＰチャネルＭＯＳトランジスタ（４１）
とＮチャネルＭＯＳトランジスタ（４０）を併せ持つＣ
ＯＭＳデバイスに形成されたＭＯＳコンデンサ（４２，
４３）の製造方法において、半導体基板（１）表面に、
両トランジスタ（４０，４１）間の影響を遮断するチャ
ネルストッパー領域（９，１０）を設けてＣＭＯＳトラ
ンジスタを形成するとともに、半導体基板（１）の一導
電型の領域上に絶縁膜（１２）を介して電極（１８，１
９）を形成してＭＯＳコンデンサ（４２，４３）を形成
し、一導電型の領域内の絶縁膜（１２）に隣接した領域
に、同じ導電型の高濃度の領域（２７，２８）をチャネ
ルストッパー領域（９，１０）形成工程と同じ工程で形
成する。
ンサの耐圧を高くする。また、そのＭＯＳコンデンサの
製造を容易にする。 【解決手段】 ＰチャネルＭＯＳトランジスタ（４１）
とＮチャネルＭＯＳトランジスタ（４０）を併せ持つＣ
ＯＭＳデバイスに形成されたＭＯＳコンデンサ（４２，
４３）の製造方法において、半導体基板（１）表面に、
両トランジスタ（４０，４１）間の影響を遮断するチャ
ネルストッパー領域（９，１０）を設けてＣＭＯＳトラ
ンジスタを形成するとともに、半導体基板（１）の一導
電型の領域上に絶縁膜（１２）を介して電極（１８，１
９）を形成してＭＯＳコンデンサ（４２，４３）を形成
し、一導電型の領域内の絶縁膜（１２）に隣接した領域
に、同じ導電型の高濃度の領域（２７，２８）をチャネ
ルストッパー領域（９，１０）形成工程と同じ工程で形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタを同一半
導体基板に形成した相補型（Ｃ）ＭＯＳデバイスに形成
されたＭＯＳコンデンサ及びその製造方法に関する。
トランジスタとＮチャネルＭＯＳトランジスタを同一半
導体基板に形成した相補型（Ｃ）ＭＯＳデバイスに形成
されたＭＯＳコンデンサ及びその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ構造では、図９（ａ）に示すよう
に金属電極３２と半導体基板３１の間に酸化膜３３を介
在させている。酸化膜３３は誘電体であるため、ＭＯＳ
構造を静電容量として動作させることが可能である。蓄
積層が形成される電圧条件下では、空乏層がないのでコ
ンデンサとしては容量Ｃoのみで電圧依存性がないが、
半導体基板３がｎ型のとき、金属電極３２に負の電圧を
印加した場合、空乏層３４が広がり、図９（ｂ）に示す
如く容量値Ｃsが生じる。
に金属電極３２と半導体基板３１の間に酸化膜３３を介
在させている。酸化膜３３は誘電体であるため、ＭＯＳ
構造を静電容量として動作させることが可能である。蓄
積層が形成される電圧条件下では、空乏層がないのでコ
ンデンサとしては容量Ｃoのみで電圧依存性がないが、
半導体基板３がｎ型のとき、金属電極３２に負の電圧を
印加した場合、空乏層３４が広がり、図９（ｂ）に示す
如く容量値Ｃsが生じる。
【０００３】図１０には、半導体基板３１をｐ型にした
場合のＭＯＳ容量のＣ−Ｖ特性曲線を示す。ＭＯＳ構造
について直流バイアス電圧を加えながら容量を測定して
得られる曲線である。横軸は電圧Ｖであり、縦軸は容量
Ｃである。直流バイアス電圧Ｖを上げていくと、Ｃ−Ｖ
（容量）カーブはＣ1又はＣ2のように大きく異なる。こ
こで、カーブＣ１は、カーブＣ２よりも半導体基板の不
純物濃度が低い場合で、同じ電圧を印加した場合は、空
乏層３４の広がりが大きい。
場合のＭＯＳ容量のＣ−Ｖ特性曲線を示す。ＭＯＳ構造
について直流バイアス電圧を加えながら容量を測定して
得られる曲線である。横軸は電圧Ｖであり、縦軸は容量
Ｃである。直流バイアス電圧Ｖを上げていくと、Ｃ−Ｖ
（容量）カーブはＣ1又はＣ2のように大きく異なる。こ
こで、カーブＣ１は、カーブＣ２よりも半導体基板の不
純物濃度が低い場合で、同じ電圧を印加した場合は、空
乏層３４の広がりが大きい。
【０００４】
【発明が解決しようとする課題】しかし、上記ＭＯＳコ
ンデンサがＣＭＯＳデバイスに形成された場合、半導体
基板あるいは半導体基板に形成されたウエルが用いられ
るが、これら半導体基板あるいはウエルは不純物濃度が
低く、このためＭＯＳコンデンサの電圧依存性が大きい
という問題がある。
ンデンサがＣＭＯＳデバイスに形成された場合、半導体
基板あるいは半導体基板に形成されたウエルが用いられ
るが、これら半導体基板あるいはウエルは不純物濃度が
低く、このためＭＯＳコンデンサの電圧依存性が大きい
という問題がある。
【０００５】本発明は、上記実情に鑑みてなされたもの
であり、ＣＭＯＳデバイスに形成された、電圧依存性を
軽減したＭＯＳコンデンサの提供を目的とする。
であり、ＣＭＯＳデバイスに形成された、電圧依存性を
軽減したＭＯＳコンデンサの提供を目的とする。
【０００６】また、本発明は、上記ＭＯＳコンデンサを
容易に形成するＭＯＳコンデンサの提供を目的とする。
容易に形成するＭＯＳコンデンサの提供を目的とする。
【０００７】
【課題を解決するための手段】本発明に係るＭＯＳコン
デンサは、上記課題を解決するために、ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタを併せ
持つＣＭＯＳデバイスに形成されたＭＯＳコンデンサに
おいて、ＭＯＳコンデンサを構成する絶縁膜下方に位置
する半導体領域に、前記半導体領域と同じ導電型の高濃
度領域を前記絶縁膜と隣接して形成する。
デンサは、上記課題を解決するために、ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタを併せ
持つＣＭＯＳデバイスに形成されたＭＯＳコンデンサに
おいて、ＭＯＳコンデンサを構成する絶縁膜下方に位置
する半導体領域に、前記半導体領域と同じ導電型の高濃
度領域を前記絶縁膜と隣接して形成する。
【０００８】また、本発明に係るＭＯＳコンデンサの製
造方法は、上記課題を解決するために、ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタを併せ
持つＣＯＭＳデバイスに形成されたＭＯＳコンデンサの
製造方法において、半導体基板表面に、上記両トランジ
スタ間の影響を遮断するチャネルストッパー領域を設け
てＣＭＯＳトランジスタを形成するとともに、上記半導
体基板の一導電型の領域上に絶縁膜を介して電極を形成
してＭＯＳコンデンサを形成し、上記一導電型の領域内
の上記絶縁膜に隣接した領域に、同じ導電型の高濃度の
領域を上記チャネルストッパー領域形成工程と同じ工程
で形成する。
造方法は、上記課題を解決するために、ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタを併せ
持つＣＯＭＳデバイスに形成されたＭＯＳコンデンサの
製造方法において、半導体基板表面に、上記両トランジ
スタ間の影響を遮断するチャネルストッパー領域を設け
てＣＭＯＳトランジスタを形成するとともに、上記半導
体基板の一導電型の領域上に絶縁膜を介して電極を形成
してＭＯＳコンデンサを形成し、上記一導電型の領域内
の上記絶縁膜に隣接した領域に、同じ導電型の高濃度の
領域を上記チャネルストッパー領域形成工程と同じ工程
で形成する。
【０００９】
【発明の実施の形態】以下、本発明に係るＭＯＳコンデ
ンサの製造方法について図面を参照しながら説明する。
このＣＭＯＳデバイスの製造方法により製造するのは、
コンデンサ素子を有してなるＣＭＯＳデバイスである。
このＣＭＯＳデバイスは、ｎ型シリコン単結晶をウェー
ハに切り出し、表面を鏡面研磨し、そのウェーハを高温
の酸素雰囲気中にさらし、シリコンの酸化膜を成長させ
た後、フォトレジストを使って酸化膜上にｐウエルの領
域となるパターンを形成し、ｐウェル用不純物をドープ
し、熱拡散して、ｐウェルを形成（ｐウェル形成工程）
してから、図１以下に示す各工程を経て製造される。
ンサの製造方法について図面を参照しながら説明する。
このＣＭＯＳデバイスの製造方法により製造するのは、
コンデンサ素子を有してなるＣＭＯＳデバイスである。
このＣＭＯＳデバイスは、ｎ型シリコン単結晶をウェー
ハに切り出し、表面を鏡面研磨し、そのウェーハを高温
の酸素雰囲気中にさらし、シリコンの酸化膜を成長させ
た後、フォトレジストを使って酸化膜上にｐウエルの領
域となるパターンを形成し、ｐウェル用不純物をドープ
し、熱拡散して、ｐウェルを形成（ｐウェル形成工程）
してから、図１以下に示す各工程を経て製造される。
【００１０】図１の如く、半導体基板１、及びウエル
２，３上にパッド酸化膜５０が形成され、その酸化膜５
０上にレシスト２０が形成される。そして導体基板１に
形成されたウェルｐ型ウェル２にチャネルストッパー領
域、及びｐ型ウエル３に第一のコンデンサ用領域を形成
するために、レジスト２０の開口から矢印で示す如く、
酸化膜５０を通してＢ（ボロン）イオンを注入する。次
いで、図２の如く、レジスト２０を除去し、上記半導体
基板１の表面の必要箇所にチャネルストッパー及び第二
のコンデンサ用領域を形成するために、レジスト２１の
開口から、酸化膜５０を通してＰ（リン）イオンを注入
する。次いで、図３の如く、レジスト２１を除去し、ド
レイン、ソース形成領域、及び第一、第二のコンデンサ
用領域上に窒化膜２２を形成する。次いで、図４の如
く、この窒化膜２２を利用して、熱を加え、素子間を分
離するフィールド酸化膜１１を形成する。と同時に上記
注入されたイオンＢ、Ｐを拡散して、チャネルストッパ
ー９、チャネルストッパー１０、及び第一のコンデンサ
領域２７、第二のコンデンサ領域２８を形成する。
２，３上にパッド酸化膜５０が形成され、その酸化膜５
０上にレシスト２０が形成される。そして導体基板１に
形成されたウェルｐ型ウェル２にチャネルストッパー領
域、及びｐ型ウエル３に第一のコンデンサ用領域を形成
するために、レジスト２０の開口から矢印で示す如く、
酸化膜５０を通してＢ（ボロン）イオンを注入する。次
いで、図２の如く、レジスト２０を除去し、上記半導体
基板１の表面の必要箇所にチャネルストッパー及び第二
のコンデンサ用領域を形成するために、レジスト２１の
開口から、酸化膜５０を通してＰ（リン）イオンを注入
する。次いで、図３の如く、レジスト２１を除去し、ド
レイン、ソース形成領域、及び第一、第二のコンデンサ
用領域上に窒化膜２２を形成する。次いで、図４の如
く、この窒化膜２２を利用して、熱を加え、素子間を分
離するフィールド酸化膜１１を形成する。と同時に上記
注入されたイオンＢ、Ｐを拡散して、チャネルストッパ
ー９、チャネルストッパー１０、及び第一のコンデンサ
領域２７、第二のコンデンサ領域２８を形成する。
【００１１】次いで、図５の如く、窒化膜２２を除去
し、パッド酸化膜５０を除去し、ゲート酸化膜１２を形
成した後、上面に導電性の多結晶シリコン層１５を形成
する。次いで、図６の如く、Ｎ−ＭＯＳのゲート電極１
６、Ｐ−ＭＯＳのゲ−ト電極１７、第一のコンデンサの
取り出し電極１８、及び第二のコンデンサの取り出し電
極１９を形成する。
し、パッド酸化膜５０を除去し、ゲート酸化膜１２を形
成した後、上面に導電性の多結晶シリコン層１５を形成
する。次いで、図６の如く、Ｎ−ＭＯＳのゲート電極１
６、Ｐ−ＭＯＳのゲ−ト電極１７、第一のコンデンサの
取り出し電極１８、及び第二のコンデンサの取り出し電
極１９を形成する。
【００１２】次いで、図７の如く、Ｎ−ＭＯＳのドレイ
ン領域（Ｎ＋型）５、ソース領域（Ｎ＋型）６、及びＰ
−ＭＯＳ領域のドレイン領域（Ｐ＋型）７、ソース領域
（Ｐ＋型）８をボロン、あるいはリンを用いてイオン注
入により形成する。次いで、図８の如く、絶縁膜２４が
積層され、その後膜２４の上層にはＡｌ（アルミニウ
ム）等の金属配線層１５Ａ，１５Ｂ，１５Ｃ、１５Ｄ，
１５Ｅ，１５Ｆ、１５Ｇ、１５Ｈが積層される。 金属
配線層１５Ａ，１５Ｂ，１５Ｃ、１５Ｄは、膜２４とそ
の下の酸化膜の一部に窓開けされたコンタクト窓を介し
て、ドレイン／ソース領域５，６，７，８に接続され
る。そして、金属配線層１５Ｅ，１５Ｆ，１５Ｇ、１５
Ｈは、第一、第二のコンデンサ４２，４３の取り出し電
極１８、１９、及びコンデンサ領域２７，２８に接続さ
れる。上記製造工程により、Ｎ−ＭＯＳ４０、Ｐ−ＭＯ
Ｓ４１、及びコンデサ４２，４３を含んだＣＭＯＳデバ
イスが形成される。
ン領域（Ｎ＋型）５、ソース領域（Ｎ＋型）６、及びＰ
−ＭＯＳ領域のドレイン領域（Ｐ＋型）７、ソース領域
（Ｐ＋型）８をボロン、あるいはリンを用いてイオン注
入により形成する。次いで、図８の如く、絶縁膜２４が
積層され、その後膜２４の上層にはＡｌ（アルミニウ
ム）等の金属配線層１５Ａ，１５Ｂ，１５Ｃ、１５Ｄ，
１５Ｅ，１５Ｆ、１５Ｇ、１５Ｈが積層される。 金属
配線層１５Ａ，１５Ｂ，１５Ｃ、１５Ｄは、膜２４とそ
の下の酸化膜の一部に窓開けされたコンタクト窓を介し
て、ドレイン／ソース領域５，６，７，８に接続され
る。そして、金属配線層１５Ｅ，１５Ｆ，１５Ｇ、１５
Ｈは、第一、第二のコンデンサ４２，４３の取り出し電
極１８、１９、及びコンデンサ領域２７，２８に接続さ
れる。上記製造工程により、Ｎ−ＭＯＳ４０、Ｐ−ＭＯ
Ｓ４１、及びコンデサ４２，４３を含んだＣＭＯＳデバ
イスが形成される。
【００１３】第一のコンデンサ４２は、電極 １８、酸
化膜１２、Ｐ型領域２７とで構成され、第二のコンデン
サ４３は、電極 １９、酸化膜１２、Ｎ型領域２８とで
構成される。ここで、Ｐ型領域２７、Ｎ型領域２８はｐ
ウエル３、半導体基板１の不純物濃度よりも高濃度とな
り、上述したコンデンサの電圧依存性が軽減されてい
る。
化膜１２、Ｐ型領域２７とで構成され、第二のコンデン
サ４３は、電極 １９、酸化膜１２、Ｎ型領域２８とで
構成される。ここで、Ｐ型領域２７、Ｎ型領域２８はｐ
ウエル３、半導体基板１の不純物濃度よりも高濃度とな
り、上述したコンデンサの電圧依存性が軽減されてい
る。
【００１４】また、従来のＭＯＳコンデンサの製造工程
に比べ、高濃度のＰ型領域２７、Ｎ型領域２８の形成工
程数を増やすことなく、製造を可能にしている。すなわ
ち、従来のチャネルストッパー領域９，１０は、図３で
示す窒化膜２２を形成した後に形成していたが、本発明
においては、上述した如く、チャネルストッパー領域
９，１０を、窒化膜２２を形成する前（図１、図２）の
工程）に形成している。このことにより、チャネルスト
ッパー領域９を流用してＭＯＳコンデンサ４２の高濃度
領域２７を、またチャネルストッパー領域１０を流用し
てＭＯＳコンデンサ４３の高濃度領域２８を予め形成し
ている。
に比べ、高濃度のＰ型領域２７、Ｎ型領域２８の形成工
程数を増やすことなく、製造を可能にしている。すなわ
ち、従来のチャネルストッパー領域９，１０は、図３で
示す窒化膜２２を形成した後に形成していたが、本発明
においては、上述した如く、チャネルストッパー領域
９，１０を、窒化膜２２を形成する前（図１、図２）の
工程）に形成している。このことにより、チャネルスト
ッパー領域９を流用してＭＯＳコンデンサ４２の高濃度
領域２７を、またチャネルストッパー領域１０を流用し
てＭＯＳコンデンサ４３の高濃度領域２８を予め形成し
ている。
【００１５】なお、上記説明中、酸化膜１２は、絶縁膜
であれば良く、これに限ることはない。また、上記第
一、第二のコンデンサ４２．４３は、両方設けてもよ
く、どちらか一方を設けても良い。
であれば良く、これに限ることはない。また、上記第
一、第二のコンデンサ４２．４３は、両方設けてもよ
く、どちらか一方を設けても良い。
【００１６】
【発明の効果】本発明のデバイスによれば、高濃度のコ
ンデンサ領域を設けているので、Ｃ−Ｖ特性の変動を抑
えることができ、またその高濃度領域はＣＭＯＳデバイ
スのチャネルストッパー層を流用して容易に形成でき
る。
ンデンサ領域を設けているので、Ｃ−Ｖ特性の変動を抑
えることができ、またその高濃度領域はＣＭＯＳデバイ
スのチャネルストッパー層を流用して容易に形成でき
る。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】図１〜図７は、本発明のＣＭＯＳデバイスの製
造方法を説明するための図である。
造方法を説明するための図である。
【図８】本発明のＣＭＯＳデバイスの製造方法により形
成されたＣＭＯＳデバイスを説明するための図である。
成されたＣＭＯＳデバイスを説明するための図である。
【図９】ＭＯＳコンデンサ構造の原理を説明するための
図である。
図である。
【図１０】ＭＯＳコンデンサのＣ−Ｖ特性曲線を示す図
である。
である。
１ ｎ型半導体基板 ２、３ ｐウェル ９ ｎチャネルストッパー １０ ｐチャネルストッパー ２７、２８ コンデンサ領域 ４０ Ｎ−ＭＯＳトランジスタ ４１ Ｐ−ＭＯＳトランジスタ ４２，４３ ＭＯＳコンデンサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 29/94
Claims (2)
- 【請求項１】 ＰチャネルＭＯＳトランジスタとＮチャ
ネルトランジスタを併せ持つＣＯＭＳデバイスに形成さ
れたＭＯＳコンデンサにおいて、ＭＯＳコンデンサを構
成する絶縁膜下方に位置する半導体領域に、前記半導体
領域と同じ導電型の高濃度領域を前記絶縁膜と隣接して
形成したことを特徴とするＭＯＳコンデンサ。 - 【請求項２】 ＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタを併せ持つＣＯＭＳデバイスに
形成されたＭＯＳコンデンサの製造方法において、半導
体基板表面に、上記両トランジスタ間の影響を遮断する
チャネルストッパー領域を設けてＣＭＯＳトランジスタ
を形成するとともに、上記半導体基板の一導電型の領域
上に絶縁膜を介して電極を形成してＭＯＳコンデンサを
形成し、上記一導電型の領域内の上記絶縁膜に隣接した
領域に、同じ導電型の高濃度の領域を上記チャネルスト
ッパー領域形成工程と同じ工程で形成したことを特徴と
するＭＯＳコンデンサの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11151181A JP2000340674A (ja) | 1999-05-31 | 1999-05-31 | Ｍｏｓコンデンサ及びｍｏｓコンデンサの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11151181A JP2000340674A (ja) | 1999-05-31 | 1999-05-31 | Ｍｏｓコンデンサ及びｍｏｓコンデンサの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340674A true JP2000340674A (ja) | 2000-12-08 |
Family
ID=15513074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11151181A Withdrawn JP2000340674A (ja) | 1999-05-31 | 1999-05-31 | Ｍｏｓコンデンサ及びｍｏｓコンデンサの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000340674A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242660A (ja) * | 2006-03-06 | 2007-09-20 | Renesas Technology Corp | 半導体装置 |
| CN101661961A (zh) * | 2008-08-25 | 2010-03-03 | 精工电子有限公司 | 半导体器件 |
| JP2014068030A (ja) * | 2013-11-29 | 2014-04-17 | Sony Corp | 容量素子とその製造方法および固体撮像装置と撮像装置 |
| US10714375B2 (en) | 2015-12-11 | 2020-07-14 | Seiko Epson Corporation | Semiconductor device and manufacturing method thereof |
-
1999
- 1999-05-31 JP JP11151181A patent/JP2000340674A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242660A (ja) * | 2006-03-06 | 2007-09-20 | Renesas Technology Corp | 半導体装置 |
| CN101661961A (zh) * | 2008-08-25 | 2010-03-03 | 精工电子有限公司 | 半导体器件 |
| JP2010050374A (ja) * | 2008-08-25 | 2010-03-04 | Seiko Instruments Inc | 半導体装置 |
| TWI472040B (zh) * | 2008-08-25 | 2015-02-01 | Seiko Instr Inc | 半導體裝置 |
| JP2014068030A (ja) * | 2013-11-29 | 2014-04-17 | Sony Corp | 容量素子とその製造方法および固体撮像装置と撮像装置 |
| US10714375B2 (en) | 2015-12-11 | 2020-07-14 | Seiko Epson Corporation | Semiconductor device and manufacturing method thereof |
| US11152247B2 (en) | 2015-12-11 | 2021-10-19 | Seiko Epson Corporation | Semiconductor device and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| US5468666A (en) | Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip | |
| KR930010121B1 (ko) | 단일의 집적회로칩에 고압 및 저압 cmos 트랜지스터를 형성하는 공정 | |
| US5397715A (en) | MOS transistor having increased gate-drain capacitance | |
| JP3206026B2 (ja) | 高電圧用ｍｉｓｆｅｔを備える半導体装置 | |
| JPH0730107A (ja) | 高耐圧トランジスタ及びその製造方法 | |
| JPS6329967A (ja) | 半導体装置の製造方法 | |
| JP2000340674A (ja) | Ｍｏｓコンデンサ及びｍｏｓコンデンサの製造方法 | |
| US6479338B2 (en) | CMOS device and method of manufacturing the same | |
| JP2605757B2 (ja) | 半導体装置の製造方法 | |
| JP2000340676A (ja) | Ｃｍｏｓデバイス及びｃｍｏｓデバイスの製造方法 | |
| US6753573B2 (en) | Semiconductor device having complementary MOS transistor | |
| JPH0221648A (ja) | 半導体装置の製造方法 | |
| JPH10163421A (ja) | 半導体集積回路 | |
| JP2001185555A (ja) | 半導体装置の製造方法 | |
| JPH0656878B2 (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JPH1187530A (ja) | 半導体装置およびその製造方法 | |
| JPS63169059A (ja) | 半導体装置及びその製造方法 | |
| JPH07221300A (ja) | 半導体装置の製造方法 | |
| JPH02174236A (ja) | 半導体装置の製造方法 | |
| JPS61116859A (ja) | 半導体装置の製造方法 | |
| JPH06120497A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JPS6281051A (ja) | 半導体装置とその製造方法 | |
| JPH03283574A (ja) | 半導体装置およびその製造方法 | |
| JP2000138347A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050324 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070601 |