JPS61116859A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61116859A JPS61116859A JP23791284A JP23791284A JPS61116859A JP S61116859 A JPS61116859 A JP S61116859A JP 23791284 A JP23791284 A JP 23791284A JP 23791284 A JP23791284 A JP 23791284A JP S61116859 A JPS61116859 A JP S61116859A
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- JP
- Japan
- Prior art keywords
- breakdown voltage
- voltage element
- low
- element region
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同一基板内に高耐圧素子と、該高耐圧素子を制
御する低耐圧素子とを一体ＩＣ化する半導体装置の製造
方法に関する。
御する低耐圧素子とを一体ＩＣ化する半導体装置の製造
方法に関する。
プラズマディスプレイΦパネルやエレクトロルミネセン
ス・パネルなどの表示装置を駆動するためには、＾耐圧
ドライバーが必要である。このドライバー用として、高
耐圧ＭＯ８）ランジスタとそれを制御する低耐圧ロジッ
ク回路を一本化した高耐圧ＭＯ８，ＩＣの開発が盛んに
行なわれている。
ス・パネルなどの表示装置を駆動するためには、＾耐圧
ドライバーが必要である。このドライバー用として、高
耐圧ＭＯ８）ランジスタとそれを制御する低耐圧ロジッ
ク回路を一本化した高耐圧ＭＯ８，ＩＣの開発が盛んに
行なわれている。
このようなＩＣの′Ｉδ１ｊ御用低耐圧ロジック回路と
しては低消費成力である、雑音による誤動作に彊い、等
の点で０ＭＯ８構成が望ましい。
しては低消費成力である、雑音による誤動作に彊い、等
の点で０ＭＯ８構成が望ましい。
第２図は従来の低耐圧ロジックの（ＪｉＯＳイ／バータ
と高耐圧ＮＭＯＳトランジスタとを一体化形成した半導
体装置の一例の断面図である。
と高耐圧ＮＭＯＳトランジスタとを一体化形成した半導
体装置の一例の断面図である。
このような半導体装置は、例えばテクニカル・ダイジェ
スト・オプ・インターナショナル・エレクトロン・デバ
イシズ礫ミーティング（Ｔｅｃｈｎｉｃａｌ］）ｉｇｅ
ｓｔ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ ）１９８２
、頁２５４に掲載されている。
スト・オプ・インターナショナル・エレクトロン・デバ
イシズ礫ミーティング（Ｔｅｃｈｎｉｃａｌ］）ｉｇｅ
ｓｔ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ ）１９８２
、頁２５４に掲載されている。
第２図において、１１はＰ型シリコン基板、１２はＮウ
ェル、１４．１５．２０は低電圧Ｐ型ＭＯ８−ＦＥＴの
それぞれドレイン、ソース、ゲートである。
ェル、１４．１５．２０は低電圧Ｐ型ＭＯ８−ＦＥＴの
それぞれドレイン、ソース、ゲートである。
１６．１７．２１は低電圧Ｎ ｆｆ１ＭＯ８−ＦＥＴノ
そレソれドレイン、ソース、ゲートである。一方、１３
゜１８．１９．２２は屑耐圧Ｎ型ＭＯ８−ＦＭＴのそれ
ぞれドレイン、ソース、ドリフト層、ゲートである。
そレソれドレイン、ソース、ゲートである。一方、１３
゜１８．１９．２２は屑耐圧Ｎ型ＭＯ８−ＦＭＴのそれ
ぞれドレイン、ソース、ドリフト層、ゲートである。
この例では低電圧のＰ型ＭＯ８−ＦＥＴとＮ型ＭＯ８・
ＦＥＴとでいわゆるＣＭＯＳインバータが構成されてお
り、その出力が高耐圧Ｎ型ＭＯ８−ＦｇＴのゲートにυ
口れるように結線されている。
ＦＥＴとでいわゆるＣＭＯＳインバータが構成されてお
り、その出力が高耐圧Ｎ型ＭＯ８−ＦｇＴのゲートにυ
口れるように結線されている。
ところで、低耐圧ＭＯ８−ＦＥＴと高耐圧ＭＯｆ１３−
ＦＥＴを一体ＩＣ化する上で金属配線のパターン加工工
程について注目すると、素子の表面段差が大きい、段差
形状が鋭角である、等によって段差部分のパターン幅が
減少し、断線あるいは電気的信頼性を２ 悪
くする欠点があった。一方、このような欠点を防ぐため
には一段に高ａ度Ｐ Ｓ Ｇ （Ｐｈｏｓｐｈｏ −３
ｉ１ｉｃａｔｅ Ｑｌａｓｓ ）膜を用いてす７ｏ−す
ることにより素子表面の桝化を図っていることは周知で
ある。
ＦＥＴを一体ＩＣ化する上で金属配線のパターン加工工
程について注目すると、素子の表面段差が大きい、段差
形状が鋭角である、等によって段差部分のパターン幅が
減少し、断線あるいは電気的信頼性を２ 悪
くする欠点があった。一方、このような欠点を防ぐため
には一段に高ａ度Ｐ Ｓ Ｇ （Ｐｈｏｓｐｈｏ −３
ｉ１ｉｃａｔｅ Ｑｌａｓｓ ）膜を用いてす７ｏ−す
ることにより素子表面の桝化を図っていることは周知で
ある。
しかし、高耐圧素子とそれを制御する低耐圧素子とを一
体化したＩＣに高濃度ＰＳＧ膜を用いると、特に高耐圧
素子において、分極効果が起こり易（、また、その膜は
吸湿性が高いためＩＣの特性が不安定になるという欠点
があった。
体化したＩＣに高濃度ＰＳＧ膜を用いると、特に高耐圧
素子において、分極効果が起こり易（、また、その膜は
吸湿性が高いためＩＣの特性が不安定になるという欠点
があった。
本発明の目的は、上述のような欠点を除去した高耐圧Ｍ
ＯＳトランジスタとそれを制御する低電圧ＭＯＳトラン
ジスタとを一体化形成する半導体装置の製造方法を提供
することにある。
ＯＳトランジスタとそれを制御する低電圧ＭＯＳトラン
ジスタとを一体化形成する半導体装置の製造方法を提供
することにある。
本発明の半導体装置の製造方法は、同一半導体基板内に
高耐圧素子と該高耐圧素子を制御する低圧本素子とを形
成する半導体装置の製造方法において、前記高耐圧素子
が形成されている高耐圧素子領域上にストッパー層を形
成する工程と、該ストッパー層を含む全表面に高い濃度
リン珪酸ガラス膜を設ける工程と、前記高耐圧素子領域
上の前記高濃度リン珪酸ガラス膜を除去する工程と、少
くとも前記筒耐圧素子領域上に低濃度リン珪酸ガラス膜
を設ける工程とを含むことを特徴として構成される。
高耐圧素子と該高耐圧素子を制御する低圧本素子とを形
成する半導体装置の製造方法において、前記高耐圧素子
が形成されている高耐圧素子領域上にストッパー層を形
成する工程と、該ストッパー層を含む全表面に高い濃度
リン珪酸ガラス膜を設ける工程と、前記高耐圧素子領域
上の前記高濃度リン珪酸ガラス膜を除去する工程と、少
くとも前記筒耐圧素子領域上に低濃度リン珪酸ガラス膜
を設ける工程とを含むことを特徴として構成される。
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図（ａ）〜（ｄ）は、本発明の一実施例を説明する
ための工程順に示した断面図である。
ための工程順に示した断面図である。
まず、第１図（ａ）Ｋ示すように、Ｐ型シリコン基板１
１に、通常の酸化、拡散、イオン打込み等の方法により
、各不純物拡散層１２〜１９及び酸化膜を形成する。不
純物拡散層は第２図に示したのと同じである。次に、ゲ
ート酸化を行なう。その上にＣＶＤ（化学気相成長）法
により多結晶シリコンを約５，０００＾の厚さに堆積し
、リンをドープする。次にその多結晶シリコンをパター
ニングすることにより、低耐圧ＰＭＯ８，ＦＥＴのゲー
ト電極２０、低耐圧ＮＭＯ８−ＦＥＴのゲート電極２１
、高耐圧ＮＭＯ８−ＦＬ３Ｔのゲート電極２２を形成す
る。この状態で熱酸化することにより、各ゲート電極２
０゜２１．２２の周囲に絶縁膜５５を形成する。続いて
、基板の表面上にストパ一層（例えは、窒化シリコン層
）５６を約５００大の厚さに設ける。その後、高耐圧素
子領域上外のストッパー層５６を除去する。次にＣＶＤ
法で高一度ＰＳＧ膜５７（リン濃度を約１０モル％以上
）を約１μｍの厚さに堆積し、熱感４（９００ＤＣ、ス
チーム雰囲気中、３０分）を行なうことによって基板の
表面を平坦化する。
１に、通常の酸化、拡散、イオン打込み等の方法により
、各不純物拡散層１２〜１９及び酸化膜を形成する。不
純物拡散層は第２図に示したのと同じである。次に、ゲ
ート酸化を行なう。その上にＣＶＤ（化学気相成長）法
により多結晶シリコンを約５，０００＾の厚さに堆積し
、リンをドープする。次にその多結晶シリコンをパター
ニングすることにより、低耐圧ＰＭＯ８，ＦＥＴのゲー
ト電極２０、低耐圧ＮＭＯ８−ＦＥＴのゲート電極２１
、高耐圧ＮＭＯ８−ＦＬ３Ｔのゲート電極２２を形成す
る。この状態で熱酸化することにより、各ゲート電極２
０゜２１．２２の周囲に絶縁膜５５を形成する。続いて
、基板の表面上にストパ一層（例えは、窒化シリコン層
）５６を約５００大の厚さに設ける。その後、高耐圧素
子領域上外のストッパー層５６を除去する。次にＣＶＤ
法で高一度ＰＳＧ膜５７（リン濃度を約１０モル％以上
）を約１μｍの厚さに堆積し、熱感４（９００ＤＣ、ス
チーム雰囲気中、３０分）を行なうことによって基板の
表面を平坦化する。
次に、第１図（ｂ）に示すように、低耐圧素子領域のコ
ンタクトホール５８を開口する。その後高耐圧素子領域
上の高濃度ＰＳＧ膜５７を除去し、続いてストッパー層
５６の窒化膜を除去する。
ンタクトホール５８を開口する。その後高耐圧素子領域
上の高濃度ＰＳＧ膜５７を除去し、続いてストッパー層
５６の窒化膜を除去する。
次に、第１図（Ｃ）に示すように、基板１１０表面上Ｋ
ＣＶＤ法で低濃度ＰＳ（）膜５９（リンａ度を約４モル
％以Ｔ−′）を堆積し、コンタクトホール６０を形成す
る。
ＣＶＤ法で低濃度ＰＳ（）膜５９（リンａ度を約４モル
％以Ｔ−′）を堆積し、コンタクトホール６０を形成す
る。
最後に１第ｔＵ＜ｄ）に示すように、アルミニウムを約
１．２μｍの厚さに蒸着し、これをパターニングしてア
ルミニウム配付６１を形成することにより、低耐圧ＭＯ
８と高耐圧ＭＯ８とをＩＣ化した高耐圧ＭＯ８・ＩＣが
得られる。
１．２μｍの厚さに蒸着し、これをパターニングしてア
ルミニウム配付６１を形成することにより、低耐圧ＭＯ
８と高耐圧ＭＯ８とをＩＣ化した高耐圧ＭＯ８・ＩＣが
得られる。
このようＫすれば、低耐圧素子領域の表面は平坦化され
、金属配線は段差部で断線しない。また、高耐圧素子領
域では分極効果、あるいは吸湿性による特性への悪影響
は除去できる。従って、歩留りが向上し、高信頼性のＩ
Ｃが得られる。
、金属配線は段差部で断線しない。また、高耐圧素子領
域では分極効果、あるいは吸湿性による特性への悪影響
は除去できる。従って、歩留りが向上し、高信頼性のＩ
Ｃが得られる。
以上説明したように、本発明によれば、低耐圧素子領域
には高濃度ＰＳＧ膜を用いて表面の平坦化が導入できる
ので金属配線の段切れを少な（でき、電気的信頼性を向
上することができる。一方、高耐圧素子領域では低濃度
ＰＳＧ膜を用いるので、分極効果、外気による特性の不
安定性、およびゲ特性の劣化、等がなくなる。また、Ｉ
Ｃとしての歩留り、信頼性が共に向上することができる
。
には高濃度ＰＳＧ膜を用いて表面の平坦化が導入できる
ので金属配線の段切れを少な（でき、電気的信頼性を向
上することができる。一方、高耐圧素子領域では低濃度
ＰＳＧ膜を用いるので、分極効果、外気による特性の不
安定性、およびゲ特性の劣化、等がなくなる。また、Ｉ
Ｃとしての歩留り、信頼性が共に向上することができる
。
なお、本発明の効果は素子構造を問わないことＣは言う
までもない。
までもない。
第１図（ａ）〜（ｄ）は、本発明の一実施例を説明する
ための工程順に示した断面図、第２図は従来の低耐圧ロ
ジックのＣＭＯＳインバータと高耐圧ＭＯ８ＦＥＴとを
一体化形成した半導体装置の一例の断面図であ、る。 ｌ・・・・・・Ｐ型シリコン基板、１２・・・・・・Ｎ
ウェル。 １３．１４・・・・・・ドレイン、１５・・・・・・ソ
ース、１６・・・・・・ドレイン、１７．１８・・・・
・・ソース、１９・・・・・・ドリフト層、 ２０．２
１．２２・・・・・・ゲート電極、５５・・・・・・絶
縁膜、５６・・・・・・ストッパー層、５７・・・・・
・高濃度ＰＳＧ膜、５８・・・・・・コンタクトホール
、５９・・・・・・低濃度ＰＥＧ膜、６０・・・・・・
コンタクトホール。 ６１・・・・パアルミニウム配線。 代理人 弁理士 内 原 Ｕ −−ε−イｅ（？ｆｎす／Ｅ ＊？ ａｓｋ −一一−
−−−−−→４−−−；Ａダ１ｒ８己＊−を粉茶 ｌ
圀
ための工程順に示した断面図、第２図は従来の低耐圧ロ
ジックのＣＭＯＳインバータと高耐圧ＭＯ８ＦＥＴとを
一体化形成した半導体装置の一例の断面図であ、る。 ｌ・・・・・・Ｐ型シリコン基板、１２・・・・・・Ｎ
ウェル。 １３．１４・・・・・・ドレイン、１５・・・・・・ソ
ース、１６・・・・・・ドレイン、１７．１８・・・・
・・ソース、１９・・・・・・ドリフト層、 ２０．２
１．２２・・・・・・ゲート電極、５５・・・・・・絶
縁膜、５６・・・・・・ストッパー層、５７・・・・・
・高濃度ＰＳＧ膜、５８・・・・・・コンタクトホール
、５９・・・・・・低濃度ＰＥＧ膜、６０・・・・・・
コンタクトホール。 ６１・・・・パアルミニウム配線。 代理人 弁理士 内 原 Ｕ −−ε−イｅ（？ｆｎす／Ｅ ＊？ ａｓｋ −一一−
−−−−−→４−−−；Ａダ１ｒ８己＊−を粉茶 ｌ
圀
Claims (1)
- 同一半導体基板内に高耐圧素子と該高耐圧素子を制御
する低圧体素子とを形成する半導体装置の製造方法にお
いて、前記高耐圧素子が形成されている高耐圧素子領域
上にストッパー層を形成する工程と、該ストッパー層を
含む全表面に高濃度リン珪酸ガラス膜を設ける工程と、
前記高耐圧素子領域上の前記高濃度リン珪酸ガラス膜を
除去する工程と、少くとも前記高耐圧素子領域上に低濃
度リン珪酸ガラス膜を設ける工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23791284A JPS61116859A (ja) | 1984-11-12 | 1984-11-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23791284A JPS61116859A (ja) | 1984-11-12 | 1984-11-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61116859A true JPS61116859A (ja) | 1986-06-04 |
Family
ID=17022280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23791284A Pending JPS61116859A (ja) | 1984-11-12 | 1984-11-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116859A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125939A (ja) * | 1987-11-11 | 1989-05-18 | Seiko Instr & Electron Ltd | 半導体装置 |
| EP0601093A1 (en) * | 1991-08-28 | 1994-06-15 | Advanced Power Technology Inc. | Igbt process and device with platinum lifetime control |
-
1984
- 1984-11-12 JP JP23791284A patent/JPS61116859A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125939A (ja) * | 1987-11-11 | 1989-05-18 | Seiko Instr & Electron Ltd | 半導体装置 |
| EP0601093A1 (en) * | 1991-08-28 | 1994-06-15 | Advanced Power Technology Inc. | Igbt process and device with platinum lifetime control |
| EP0601093A4 (en) * | 1991-08-28 | 1995-04-12 | Advanced Power Technology | METHOD FOR PRODUCING TRANSISTORS WITH INSULATED GATE USING PLATINUM TO CONTROL LIFETIME AND IGBT ARRANGEMENTS MANUFACTURED BY THIS METHOD. |
| EP1182706A2 (en) * | 1991-08-28 | 2002-02-27 | Advanced Power Technology Inc. | IGBT process and device |
| EP1182706A3 (en) * | 1991-08-28 | 2003-10-08 | Advanced Power Technology Inc. | IGBT process and device |
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