JPH05308128A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05308128A JPH05308128A JP4111330A JP11133092A JPH05308128A JP H05308128 A JPH05308128 A JP H05308128A JP 4111330 A JP4111330 A JP 4111330A JP 11133092 A JP11133092 A JP 11133092A JP H05308128 A JPH05308128 A JP H05308128A
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- 239000004065 semiconductor Substances 0.000 title claims description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 88
- 229920005591 polysilicon Polymers 0.000 claims abstract description 88
- 239000012535 impurity Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 34
- 238000009792 diffusion process Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 12
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 82
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 5
- 238000011109 contamination Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000009279 wet oxidation reaction Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005755 formation reaction Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】
【目的】 同一基板上の２つのＭＩＳトランジスタ回路
部のゲート絶縁膜を別工程で形成する場合でも、高い耐
電圧特性を確保可能な半導体装置およびその製造方法を
実現すること。 【構成】 単結晶シリコン基板１００の表面側にゲート
酸化膜１０を形成した後、引き続いて第１のポリシリコ
ン層１１を形成し、その後に、高電圧駆動回路１ｂの各
ゲート電極形成予定領域にポリシリコン層２１ａ，２１
を残す。この状態で、低電圧駆動回路１ａの側のゲート
酸化膜１０を除去する。つぎに、それらの表面側にゲー
ト酸化膜１２を形成した後に、引き続いて、その表面側
にポリシリコン層１３を形成する。そして、ポリシリコ
ン層１３に不純物を導入して、それを導電化した後に、
ポリシリコン層２３ａ，２３ｂを残す。
部のゲート絶縁膜を別工程で形成する場合でも、高い耐
電圧特性を確保可能な半導体装置およびその製造方法を
実現すること。 【構成】 単結晶シリコン基板１００の表面側にゲート
酸化膜１０を形成した後、引き続いて第１のポリシリコ
ン層１１を形成し、その後に、高電圧駆動回路１ｂの各
ゲート電極形成予定領域にポリシリコン層２１ａ，２１
を残す。この状態で、低電圧駆動回路１ａの側のゲート
酸化膜１０を除去する。つぎに、それらの表面側にゲー
ト酸化膜１２を形成した後に、引き続いて、その表面側
にポリシリコン層１３を形成する。そして、ポリシリコ
ン層１３に不純物を導入して、それを導電化した後に、
ポリシリコン層２３ａ，２３ｂを残す。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に、液晶フラットパネルディスプレイ
の駆動用集積回路などに用いられる半導体装置に対する
ＭＩＳ部の製造技術に関する。
造方法に関し、特に、液晶フラットパネルディスプレイ
の駆動用集積回路などに用いられる半導体装置に対する
ＭＩＳ部の製造技術に関する。
【０００２】
【従来の技術】液晶フラットパネルディスプレイ（以
下、ＬＣＤパネルと称す。）の駆動用ＩＣなどに対して
は、その表示特性などを向上する目的に多くの要求があ
る。たとえば、ＬＣＤパネルの大型化、カラー化にとも
なって、コントラスト特性を向上する目的に、駆動用Ｉ
Ｃなどの高耐電圧化が要求され、また、表示の情報量の
増大にともなって、ロジック回路部には高速動作化が要
求されている。ここで、ロジック回路部の動作速度の向
上に加えて、その低コスト化をも目的に、その構成要素
を微細化して、チップを小型化することが要求されてい
る。そして、駆動用ＩＣのＭＯＳトランジスタ回路を、
たとえば、数十ｖ以上の駆動電圧でも駆動可能なレベル
にまで耐電圧化するには、そのゲート絶縁膜を厚くした
構造を採用するのが一般的である。たとえば、図５に示
すＬＣＤパネルの駆動用ＩＣ３０のように、半導体基板
３１のｎウェル３２に形成された高電圧駆動回路３０ｂ
の側のＭＯＳＦＥＴ３３のゲート絶縁膜３４の厚さを厚
くして、ゲート電極３６とソース・ドレイン領域３５と
の耐電圧を向上する。しかしながら、同一の半導体基板
３１の表面側において、そのｐウェル３８に低電圧駆動
回路（ロジック回路部）３０ａが形成されている場合で
も、そのプロセス上の制約から、低電圧駆動回路３０ａ
の側のＭＯＳＦＥＴ３７のゲート絶縁膜３９は、高電圧
駆動回路３０ｂの側のゲート絶縁膜３４と同時に形成さ
れるため、その厚さが不必要に厚くなって電流容量が得
られず、その動作特性が低下してしまう。なお、図にお
いて、４０は層間絶縁膜、４１はｐ型のオフセット拡散
領域、４２は低電圧駆動回路３０ａの側のソース・ドレ
イン領域である。
下、ＬＣＤパネルと称す。）の駆動用ＩＣなどに対して
は、その表示特性などを向上する目的に多くの要求があ
る。たとえば、ＬＣＤパネルの大型化、カラー化にとも
なって、コントラスト特性を向上する目的に、駆動用Ｉ
Ｃなどの高耐電圧化が要求され、また、表示の情報量の
増大にともなって、ロジック回路部には高速動作化が要
求されている。ここで、ロジック回路部の動作速度の向
上に加えて、その低コスト化をも目的に、その構成要素
を微細化して、チップを小型化することが要求されてい
る。そして、駆動用ＩＣのＭＯＳトランジスタ回路を、
たとえば、数十ｖ以上の駆動電圧でも駆動可能なレベル
にまで耐電圧化するには、そのゲート絶縁膜を厚くした
構造を採用するのが一般的である。たとえば、図５に示
すＬＣＤパネルの駆動用ＩＣ３０のように、半導体基板
３１のｎウェル３２に形成された高電圧駆動回路３０ｂ
の側のＭＯＳＦＥＴ３３のゲート絶縁膜３４の厚さを厚
くして、ゲート電極３６とソース・ドレイン領域３５と
の耐電圧を向上する。しかしながら、同一の半導体基板
３１の表面側において、そのｐウェル３８に低電圧駆動
回路（ロジック回路部）３０ａが形成されている場合で
も、そのプロセス上の制約から、低電圧駆動回路３０ａ
の側のＭＯＳＦＥＴ３７のゲート絶縁膜３９は、高電圧
駆動回路３０ｂの側のゲート絶縁膜３４と同時に形成さ
れるため、その厚さが不必要に厚くなって電流容量が得
られず、その動作特性が低下してしまう。なお、図にお
いて、４０は層間絶縁膜、４１はｐ型のオフセット拡散
領域、４２は低電圧駆動回路３０ａの側のソース・ドレ
イン領域である。
【０００３】そこで、低電圧駆動回路側のＭＯＳＦＥＴ
と高電圧駆動回路側のＭＯＳＦＥＴのゲート絶縁膜をそ
れぞれ異なる厚さに形成した構造が検討され、その構造
は特開平２−１５３５７４号公報や特開平２−１８７０
６３号公報に開示されている。このような構造の半導体
装置はツインゲート絶縁膜構造と称されることもあり、
たとえば、以下の方法によってゲート絶縁膜は別々の工
程で製造される。
と高電圧駆動回路側のＭＯＳＦＥＴのゲート絶縁膜をそ
れぞれ異なる厚さに形成した構造が検討され、その構造
は特開平２−１５３５７４号公報や特開平２−１８７０
６３号公報に開示されている。このような構造の半導体
装置はツインゲート絶縁膜構造と称されることもあり、
たとえば、以下の方法によってゲート絶縁膜は別々の工
程で製造される。
【０００４】まず、図４（ａ）に示すように、半導体基
板（シリコン基板）の低電圧駆動回路部の形成予定領域
５１および高電圧駆動回路部の形成予定領域５２のいず
れの側に対しても、第１回目のゲート酸化膜形成工程と
して、約８００℃の温度雰囲気中で約１７０分間のウェ
ット酸化を行い、厚さが約８４０Åのゲート酸化膜５０
を形成する。なお、４９はフィールド酸化膜である。
板（シリコン基板）の低電圧駆動回路部の形成予定領域
５１および高電圧駆動回路部の形成予定領域５２のいず
れの側に対しても、第１回目のゲート酸化膜形成工程と
して、約８００℃の温度雰囲気中で約１７０分間のウェ
ット酸化を行い、厚さが約８４０Åのゲート酸化膜５０
を形成する。なお、４９はフィールド酸化膜である。
【０００５】つぎに、図４（ｂ）に示すように、低電圧
駆動回路部の形成予定領域５１の側のゲート電極形成予
定領域およびコンタクト予定領域を含む領域が窓開けさ
れたレジスト層５６を形成する。この後に、必要に応じ
て、図４（ｂ）に点線５８で示すように、しきい値電圧
を調整する目的に、チャネル形成領域に対してイオン注
入を行う場合もある。
駆動回路部の形成予定領域５１の側のゲート電極形成予
定領域およびコンタクト予定領域を含む領域が窓開けさ
れたレジスト層５６を形成する。この後に、必要に応じ
て、図４（ｂ）に点線５８で示すように、しきい値電圧
を調整する目的に、チャネル形成領域に対してイオン注
入を行う場合もある。
【０００６】つぎに、レジスト層５６をマスクとしてＨ
Ｆ水溶液によるウェットエッチングを行って、図４
（ｃ）に示すように、低電圧駆動回路部の形成予定領域
５１の表面に形成されたゲート酸化膜５０を除去する。
Ｆ水溶液によるウェットエッチングを行って、図４
（ｃ）に示すように、低電圧駆動回路部の形成予定領域
５１の表面に形成されたゲート酸化膜５０を除去する。
【０００７】つぎに、図４（ｄ）を示すように、レジス
ト層５６を除去する。
ト層５６を除去する。
【０００８】しかる後に、図４（ｅ）に示すように、第
２回目のゲート酸化膜形成工程として、約８００℃の温
度雰囲気中で約４０分間のウェット酸化を行い、低電圧
駆動回路部の形成予定領域５１の表面に、厚さが約２５
０Åのゲート酸化膜５５を形成する。この酸化処理によ
って、高電圧駆動回路部の形成予定領域５２の側のゲー
ト酸化膜５０も追加酸化されて、その厚さが約１０００
Åになる。なお、この工程以降においては、一般的な工
程、たとえば、低電圧駆動回路部および高電圧駆動回路
部の形成予定領域５１，５２のいずれの側にもゲート電
極を構成するためのポリシリコン層を形成する工程、そ
の後にエッチングを施してゲート電極を形成する工程な
どを行って、それぞれの領域にＭＯＳＦＥＴを形成す
る。
２回目のゲート酸化膜形成工程として、約８００℃の温
度雰囲気中で約４０分間のウェット酸化を行い、低電圧
駆動回路部の形成予定領域５１の表面に、厚さが約２５
０Åのゲート酸化膜５５を形成する。この酸化処理によ
って、高電圧駆動回路部の形成予定領域５２の側のゲー
ト酸化膜５０も追加酸化されて、その厚さが約１０００
Åになる。なお、この工程以降においては、一般的な工
程、たとえば、低電圧駆動回路部および高電圧駆動回路
部の形成予定領域５１，５２のいずれの側にもゲート電
極を構成するためのポリシリコン層を形成する工程、そ
の後にエッチングを施してゲート電極を形成する工程な
どを行って、それぞれの領域にＭＯＳＦＥＴを形成す
る。
【０００９】従って、半導体基板の表面側において、そ
の低電圧駆動回路部側のＭＯＳ部ではそのゲート酸化膜
の厚さが約２５０Åである一方、高電圧駆動回路部側の
ＭＯＳ部ではそのゲート酸化膜の厚さが約１０００Åと
なって、低電圧駆動回路部側の高速動作化および高電圧
駆動回路部側の高耐電圧化のいずれをも実現できること
になる。
の低電圧駆動回路部側のＭＯＳ部ではそのゲート酸化膜
の厚さが約２５０Åである一方、高電圧駆動回路部側の
ＭＯＳ部ではそのゲート酸化膜の厚さが約１０００Åと
なって、低電圧駆動回路部側の高速動作化および高電圧
駆動回路部側の高耐電圧化のいずれをも実現できること
になる。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
製造方法によって各ゲート絶縁膜を別々に形成する方法
においては、第１回目のゲート酸化膜形成工程によって
ゲート酸化膜５０を形成した後、その表面側にレジスト
層５６を形成し、それをマスクとして、低電圧駆動回路
側のゲート酸化膜５０を除去しているため、高電圧駆動
回路部では、そのゲート酸化膜５０がレジスト層で汚染
されたことに起因すると推定される耐電圧特性の低下、
たとえば、耐電圧が２Ｍｖ／ｃｍ〜６Ｍｖ／ｃｍまで低
下するという問題点がある。また、ゲート酸化膜５０の
経時安定性を示すＴＤＤＢ特性（酸化膜の経時破壊）も
低く、信頼性が低いという問題点がある。
製造方法によって各ゲート絶縁膜を別々に形成する方法
においては、第１回目のゲート酸化膜形成工程によって
ゲート酸化膜５０を形成した後、その表面側にレジスト
層５６を形成し、それをマスクとして、低電圧駆動回路
側のゲート酸化膜５０を除去しているため、高電圧駆動
回路部では、そのゲート酸化膜５０がレジスト層で汚染
されたことに起因すると推定される耐電圧特性の低下、
たとえば、耐電圧が２Ｍｖ／ｃｍ〜６Ｍｖ／ｃｍまで低
下するという問題点がある。また、ゲート酸化膜５０の
経時安定性を示すＴＤＤＢ特性（酸化膜の経時破壊）も
低く、信頼性が低いという問題点がある。
【００１１】以上の問題点に鑑みて、本発明の課題は、
２つのＭＩＳトランジスタ回路部を同一基板上に形成す
るにあたって、それぞれのＭＩＳ部のゲート絶縁膜を別
工程で形成する必要がある場合でも、一方のゲート絶縁
膜をレジスト層などによって汚染することなく清浄な状
態で形成して、高い耐電圧特性を確保可能な半導体装置
およびその製造方法を実現することにある。
２つのＭＩＳトランジスタ回路部を同一基板上に形成す
るにあたって、それぞれのＭＩＳ部のゲート絶縁膜を別
工程で形成する必要がある場合でも、一方のゲート絶縁
膜をレジスト層などによって汚染することなく清浄な状
態で形成して、高い耐電圧特性を確保可能な半導体装置
およびその製造方法を実現することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、半導体基板の表面側に、第１導電型のＭＩＳ部およ
び第２導電型のＭＩＳ部をそれぞれ備える第１および第
２のＭＩＳトランジスタ回路部を備える半導体装置の製
造方法において講じた手段は、まず、半導体基板の表面
側に第１の絶縁膜を形成した後に、その表面側に第１の
ポリシリコン層を形成する第１の工程と、このポリシリ
コン層をエッチングして第２のＭＩＳトランジスタ回路
部の第１および第２導電型のＭＩＳ部の各ゲート電極形
成予定領域にポリシリコン層を残す第２の工程と、第１
の絶縁膜のうち第２のＭＩＳトランジスタ回路部の第１
および第２導電型のＭＩＳ部のゲート絶縁膜形成予定領
域を含む領域の第１の絶縁膜を除去する第３の工程と、
それらの表面側に第２の絶縁膜を形成した後に、その表
面側に第２のポリシリコン層を形成する第４の工程と、
このポリシリコン層をエッチングして第１のＭＩＳトラ
ンジスタ回路部の第１および第２導電型のＭＩＳ部の各
ゲート電極形成予定領域にポリシリコン層を残す第５の
工程とを行うことである。
に、半導体基板の表面側に、第１導電型のＭＩＳ部およ
び第２導電型のＭＩＳ部をそれぞれ備える第１および第
２のＭＩＳトランジスタ回路部を備える半導体装置の製
造方法において講じた手段は、まず、半導体基板の表面
側に第１の絶縁膜を形成した後に、その表面側に第１の
ポリシリコン層を形成する第１の工程と、このポリシリ
コン層をエッチングして第２のＭＩＳトランジスタ回路
部の第１および第２導電型のＭＩＳ部の各ゲート電極形
成予定領域にポリシリコン層を残す第２の工程と、第１
の絶縁膜のうち第２のＭＩＳトランジスタ回路部の第１
および第２導電型のＭＩＳ部のゲート絶縁膜形成予定領
域を含む領域の第１の絶縁膜を除去する第３の工程と、
それらの表面側に第２の絶縁膜を形成した後に、その表
面側に第２のポリシリコン層を形成する第４の工程と、
このポリシリコン層をエッチングして第１のＭＩＳトラ
ンジスタ回路部の第１および第２導電型のＭＩＳ部の各
ゲート電極形成予定領域にポリシリコン層を残す第５の
工程とを行うことである。
【００１３】ここで、たとえば、第２のＭＩＳトランジ
スタ回路部の耐電圧を向上させるなどの場合には、第１
の絶縁膜を第２の絶縁膜に比して厚く形成する。
スタ回路部の耐電圧を向上させるなどの場合には、第１
の絶縁膜を第２の絶縁膜に比して厚く形成する。
【００１４】また、第１のＭＩＳトランジスタ回路部に
おいて、第１導電型および第２導電型のＭＩＳトランジ
スタでＣＭＩＳ構造を形成する場合に、それぞれのゲー
ト電極を同じ導電型のポリシリコンで形成してそれらの
接続を容易にする目的に、第４の工程で形成された第２
のポリシリコン層に対して不純物を導入した後に、第５
の工程で第２のポリシリコン層をエッチングすることが
好ましい。
おいて、第１導電型および第２導電型のＭＩＳトランジ
スタでＣＭＩＳ構造を形成する場合に、それぞれのゲー
ト電極を同じ導電型のポリシリコンで形成してそれらの
接続を容易にする目的に、第４の工程で形成された第２
のポリシリコン層に対して不純物を導入した後に、第５
の工程で第２のポリシリコン層をエッチングすることが
好ましい。
【００１５】さらに、第２のＭＩＳトランジスタ回路部
において、その導電型とゲート電極の導電型とを一致さ
せて、そのしきい値電圧を調整しやすいように、第２の
工程で第２のＭＩＳトランジスタ回路部の第１および第
２導電型のＭＩＳ部の各ゲート電極形成予定領域に残さ
れたポリシリコン層のうち、第１導電型のＭＩＳ部のゲ
ート電極形成予定領域に残されたポリシリコン層には、
このＭＩＳ部のソース・ドレイン拡散領域を形成すべき
不純物の導入工程において同時に不純物を導入し、第２
導電型のＭＩＳ部のゲート電極形成予定領域に残された
ポリシリコン層には、このＭＩＳ部のソース・ドレイン
拡散領域を形成すべき不純物の導入工程において同時に
不純物を導入することが好ましい。
において、その導電型とゲート電極の導電型とを一致さ
せて、そのしきい値電圧を調整しやすいように、第２の
工程で第２のＭＩＳトランジスタ回路部の第１および第
２導電型のＭＩＳ部の各ゲート電極形成予定領域に残さ
れたポリシリコン層のうち、第１導電型のＭＩＳ部のゲ
ート電極形成予定領域に残されたポリシリコン層には、
このＭＩＳ部のソース・ドレイン拡散領域を形成すべき
不純物の導入工程において同時に不純物を導入し、第２
導電型のＭＩＳ部のゲート電極形成予定領域に残された
ポリシリコン層には、このＭＩＳ部のソース・ドレイン
拡散領域を形成すべき不純物の導入工程において同時に
不純物を導入することが好ましい。
【００１６】このような方法によって製造された半導体
装置においては、半導体基板の表面側に、第１導電型の
ＭＩＳ部および第２導電型のＭＩＳ部を備え、いずれの
ＭＩＳ部のゲート電極も第１導電型の不純物および第２
導電型の不純物のうちのいずれか一方の不純物が導入さ
れた第１のＭＩＳトランジスタ回路部と、第１導電型の
ＭＩＳ部および第２導電型のＭＩＳ部を備えており、こ
れらのＭＩＳ部のゲート絶縁膜の厚さは第１のＭＩＳト
ランジスタ回路部の第１および第２導電型のＭＩＳ部の
ゲート絶縁膜の厚さに比して厚く、これらのＭＩＳ部の
うちの第１導電型のＭＩＳ部のゲート電極は第１導電型
の不純物が導入されたポリシリコンからなり、その第２
導電型のＭＩＳ部のゲート電極は第２導電型の不純物が
導入されたポリシリコンからなる第２のＭＩＳトランジ
スタ回路部とを有することになる。ここで、第２のＭＩ
Ｓトランジスタ回路部は、第１のＭＩＳトランジスタ回
路部に比して、高い駆動電圧で駆動する回路側に用いら
れる。
装置においては、半導体基板の表面側に、第１導電型の
ＭＩＳ部および第２導電型のＭＩＳ部を備え、いずれの
ＭＩＳ部のゲート電極も第１導電型の不純物および第２
導電型の不純物のうちのいずれか一方の不純物が導入さ
れた第１のＭＩＳトランジスタ回路部と、第１導電型の
ＭＩＳ部および第２導電型のＭＩＳ部を備えており、こ
れらのＭＩＳ部のゲート絶縁膜の厚さは第１のＭＩＳト
ランジスタ回路部の第１および第２導電型のＭＩＳ部の
ゲート絶縁膜の厚さに比して厚く、これらのＭＩＳ部の
うちの第１導電型のＭＩＳ部のゲート電極は第１導電型
の不純物が導入されたポリシリコンからなり、その第２
導電型のＭＩＳ部のゲート電極は第２導電型の不純物が
導入されたポリシリコンからなる第２のＭＩＳトランジ
スタ回路部とを有することになる。ここで、第２のＭＩ
Ｓトランジスタ回路部は、第１のＭＩＳトランジスタ回
路部に比して、高い駆動電圧で駆動する回路側に用いら
れる。
【００１７】
【作用】上記手段を講じた本発明の半導体装置の製造方
法において、第１の工程では半導体基板程の表面側に第
１の絶縁膜を形成した後に、その表面側に第１のポリシ
リコン層を形成し、その後に、第２の工程でポリシリコ
ン層をエッチングして第２のＭＩＳトランジスタ回路部
の第１および第２導電型のＭＩＳ部の各ゲート電極形成
予定領域にポリシリコン層を残す。ここで、第１のＭＩ
Ｓトランジスタ回路部側には、別の工程でゲート酸化膜
を形成する必要があるため、第３の工程で第１の絶縁膜
のうち第２のＭＩＳトランジスタ回路部の第１および第
２導電型のＭＩＳ部のゲート絶縁膜形成予定領域を含む
領域の第１の絶縁膜を除去するが、第１の絶縁膜の表面
側には第１のポリシリコンがあるため、そのレジスト層
などが第１の絶縁膜に直接には接触しない。そして、第
４の工程で第２の絶縁膜を形成した後に、その表面側に
第２のポリシリコン層を形成する。そして、第５の工程
で、第２のポリシリコン層をエッチングして第１のＭＩ
Ｓトランジスタ回路部の第１および第２導電型のＭＩＳ
部の各ゲート電極形成予定領域にポリシリコン層を残
す。従って、いずれのゲート絶縁膜も、形成直後の清浄
な状態のままポリシリコン層で覆われ、レジスト層に接
触することなく、別々の工程で形成することができるの
で、レジストによる汚染などが発生せず、ゲート絶縁膜
の耐電圧特性や信頼性、すなわち、ＭＩＳトランジスタ
回路部の耐電圧特性や信頼性を向上することができる。
法において、第１の工程では半導体基板程の表面側に第
１の絶縁膜を形成した後に、その表面側に第１のポリシ
リコン層を形成し、その後に、第２の工程でポリシリコ
ン層をエッチングして第２のＭＩＳトランジスタ回路部
の第１および第２導電型のＭＩＳ部の各ゲート電極形成
予定領域にポリシリコン層を残す。ここで、第１のＭＩ
Ｓトランジスタ回路部側には、別の工程でゲート酸化膜
を形成する必要があるため、第３の工程で第１の絶縁膜
のうち第２のＭＩＳトランジスタ回路部の第１および第
２導電型のＭＩＳ部のゲート絶縁膜形成予定領域を含む
領域の第１の絶縁膜を除去するが、第１の絶縁膜の表面
側には第１のポリシリコンがあるため、そのレジスト層
などが第１の絶縁膜に直接には接触しない。そして、第
４の工程で第２の絶縁膜を形成した後に、その表面側に
第２のポリシリコン層を形成する。そして、第５の工程
で、第２のポリシリコン層をエッチングして第１のＭＩ
Ｓトランジスタ回路部の第１および第２導電型のＭＩＳ
部の各ゲート電極形成予定領域にポリシリコン層を残
す。従って、いずれのゲート絶縁膜も、形成直後の清浄
な状態のままポリシリコン層で覆われ、レジスト層に接
触することなく、別々の工程で形成することができるの
で、レジストによる汚染などが発生せず、ゲート絶縁膜
の耐電圧特性や信頼性、すなわち、ＭＩＳトランジスタ
回路部の耐電圧特性や信頼性を向上することができる。
【００１８】
【実施例】つぎに、添付図面に基づいて、本発明の一実
施例について説明する。
施例について説明する。
【００１９】図１は本発明の実施例に係る半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【００２０】図において、本例の半導体装置１は、同一
の単結晶シリコン基板１００（半導体基板）の表面側
に、ロジック回路として５ｖ以下の駆動電圧で駆動され
る低電圧駆動回路部１ａ（第１のＭＩＳトランジスタ回
路部）と、数十ｖ以上の駆動電圧で駆動される高電圧駆
動回路部１ｂ（第２のＭＩＳトランジスタ回路部）とを
有する液晶表示フラットパネルディスプレイのドライバ
用ＩＣである。ここで、低電圧駆動回路部１ａには、Ｃ
ＭＯＳ構造を構成する低電圧用ｎチャネル型（第１導電
型）ＭＯＳＦＥＴ１０１および低電圧用ｐチャネル型
（第２導電型）ＭＯＳＦＥＴ１０２を有する一方、高電
圧駆動回路部１ｂには、ＣＭＯＳ構造を構成する高電圧
用ｎチャネル型（第１導電型）ＭＯＳＦＥＴ１０３およ
び高電圧用ｐチャネル型（第２導電型）ＭＯＳＦＥＴ１
０４を有する。ここで、低電圧用ｎチャネル型ＭＯＳＦ
ＥＴ１０１は、単結晶シリコン基板１００のｎウェルの
表面側に形成され、厚さが約２５０Åのゲート酸化膜１
２と、ｎ型不純物ドープ型のポリシリコンからなるゲー
ト電極１３ａと、ｎ+ 型のソース・ドレイン領域１４ａ
とを有し、低電圧用ｐチャネル型ＭＯＳＦＥＴ１０２
は、単結晶シリコン基板１００のｐウェルの表面側に形
成され、厚さが約２５０Åのゲート酸化膜１２と、ｎ型
不純物ドープ型のポリシリコンからなるゲート電極１３
ｂと、ｐ+ 型のソース・ドレイン領域１５ａとを有す
る。一方、高電圧用ｎチャネル型ＭＯＳＦＥＴ１０３
は、単結晶シリコン基板１００のｎウェルの表面側に形
成され、厚さが約１３００Å以上のゲート酸化膜１０
と、ｎ型不純物ドープ型のポリシリコンからなるゲート
電極１１ａと、ｎ型のオフセット拡散層６の表面側に形
成されたｎ+型のソース・ドレイン領域１４ｂとを有
し、高電圧用ｐチャネル型ＭＯＳＦＥＴ１０４は、単結
晶シリコン基板１００のｐウェルの表面側に形成され、
厚さが約１３００Å以上のゲート酸化膜１０と、ｐ型不
純物ドープ型のポリシリコンからなるゲート電極１１ｂ
と、ｐ型のオフセット拡散層５の表面側に形成されたｐ
+型のソース・ドレイン領域１５ｂとを有する。なお、
７はｎ+ のガードリング、８はｐ+ のガードリング、９
はフィールド酸化膜である。また、図１において、ゲー
ト酸化膜以外の部分で符号１２を付してあるのは、ゲー
ト酸化膜１２と同時形成されたことを示す。
の単結晶シリコン基板１００（半導体基板）の表面側
に、ロジック回路として５ｖ以下の駆動電圧で駆動され
る低電圧駆動回路部１ａ（第１のＭＩＳトランジスタ回
路部）と、数十ｖ以上の駆動電圧で駆動される高電圧駆
動回路部１ｂ（第２のＭＩＳトランジスタ回路部）とを
有する液晶表示フラットパネルディスプレイのドライバ
用ＩＣである。ここで、低電圧駆動回路部１ａには、Ｃ
ＭＯＳ構造を構成する低電圧用ｎチャネル型（第１導電
型）ＭＯＳＦＥＴ１０１および低電圧用ｐチャネル型
（第２導電型）ＭＯＳＦＥＴ１０２を有する一方、高電
圧駆動回路部１ｂには、ＣＭＯＳ構造を構成する高電圧
用ｎチャネル型（第１導電型）ＭＯＳＦＥＴ１０３およ
び高電圧用ｐチャネル型（第２導電型）ＭＯＳＦＥＴ１
０４を有する。ここで、低電圧用ｎチャネル型ＭＯＳＦ
ＥＴ１０１は、単結晶シリコン基板１００のｎウェルの
表面側に形成され、厚さが約２５０Åのゲート酸化膜１
２と、ｎ型不純物ドープ型のポリシリコンからなるゲー
ト電極１３ａと、ｎ+ 型のソース・ドレイン領域１４ａ
とを有し、低電圧用ｐチャネル型ＭＯＳＦＥＴ１０２
は、単結晶シリコン基板１００のｐウェルの表面側に形
成され、厚さが約２５０Åのゲート酸化膜１２と、ｎ型
不純物ドープ型のポリシリコンからなるゲート電極１３
ｂと、ｐ+ 型のソース・ドレイン領域１５ａとを有す
る。一方、高電圧用ｎチャネル型ＭＯＳＦＥＴ１０３
は、単結晶シリコン基板１００のｎウェルの表面側に形
成され、厚さが約１３００Å以上のゲート酸化膜１０
と、ｎ型不純物ドープ型のポリシリコンからなるゲート
電極１１ａと、ｎ型のオフセット拡散層６の表面側に形
成されたｎ+型のソース・ドレイン領域１４ｂとを有
し、高電圧用ｐチャネル型ＭＯＳＦＥＴ１０４は、単結
晶シリコン基板１００のｐウェルの表面側に形成され、
厚さが約１３００Å以上のゲート酸化膜１０と、ｐ型不
純物ドープ型のポリシリコンからなるゲート電極１１ｂ
と、ｐ型のオフセット拡散層５の表面側に形成されたｐ
+型のソース・ドレイン領域１５ｂとを有する。なお、
７はｎ+ のガードリング、８はｐ+ のガードリング、９
はフィールド酸化膜である。また、図１において、ゲー
ト酸化膜以外の部分で符号１２を付してあるのは、ゲー
ト酸化膜１２と同時形成されたことを示す。
【００２１】ここで、低電圧駆動回路部１ａの側のゲー
ト酸化膜１２は、その厚さが約２５０Åであり、低電圧
駆動回路部１ａの低電圧用ｎチャネル型ＭＯＳＦＥＴ１
０１および低電圧用ｐチャネル型ＭＯＳＦＥＴ１０２は
高速動作化されている一方、高電圧駆動回路部１ｂの側
のゲート酸化膜１０は、その厚さが約１３００Å以上で
あり、高電圧駆動回路部１ｂの低電圧用ｎチャネル型Ｍ
ＯＳＦＥＴ１０３および低電圧用ｐチャネル型ＭＯＳＦ
ＥＴ１０４は高耐電圧化されている。
ト酸化膜１２は、その厚さが約２５０Åであり、低電圧
駆動回路部１ａの低電圧用ｎチャネル型ＭＯＳＦＥＴ１
０１および低電圧用ｐチャネル型ＭＯＳＦＥＴ１０２は
高速動作化されている一方、高電圧駆動回路部１ｂの側
のゲート酸化膜１０は、その厚さが約１３００Å以上で
あり、高電圧駆動回路部１ｂの低電圧用ｎチャネル型Ｍ
ＯＳＦＥＴ１０３および低電圧用ｐチャネル型ＭＯＳＦ
ＥＴ１０４は高耐電圧化されている。
【００２２】しかも、低電圧駆動回路部１ａの側のゲー
ト酸化膜１２および高電圧駆動回路部１ｂの側のゲート
酸化膜１０のいずれもが、その製造方法については後述
するが、その製造プロセス中においてレジスト層と接触
することがなかったため、その汚染がなく、その耐電圧
特性や信頼性などが高い。
ト酸化膜１２および高電圧駆動回路部１ｂの側のゲート
酸化膜１０のいずれもが、その製造方法については後述
するが、その製造プロセス中においてレジスト層と接触
することがなかったため、その汚染がなく、その耐電圧
特性や信頼性などが高い。
【００２３】このような構成の半導体装置１の製造方法
について、図２および図３を参照して説明する。ここ
で、図２（ａ）〜図２（ｃ）および図３（ａ）〜図３
（ｄ）はいずれも本発明の実施例に係る半導体装置の製
造方法の一部を示す概略工程断面図である。
について、図２および図３を参照して説明する。ここ
で、図２（ａ）〜図２（ｃ）および図３（ａ）〜図３
（ｄ）はいずれも本発明の実施例に係る半導体装置の製
造方法の一部を示す概略工程断面図である。
【００２４】まず、図２（ａ）に示すように、比抵抗が
１０Ωｃｍのｃｚｐ（１００）の単結晶シリコン基板１
００を用意し、その表面側のうち、低電圧駆動回路部１
ａおよび高電圧駆動回路１ｂのいずれの側のｐチャネル
型ＭＯＳＦＥＴ形成予定領域１０２ａ，１０４ａに対し
ても不純物を導入、拡散して、深さが約７μｍのｎウェ
ル２を拡散形成する。
１０Ωｃｍのｃｚｐ（１００）の単結晶シリコン基板１
００を用意し、その表面側のうち、低電圧駆動回路部１
ａおよび高電圧駆動回路１ｂのいずれの側のｐチャネル
型ＭＯＳＦＥＴ形成予定領域１０２ａ，１０４ａに対し
ても不純物を導入、拡散して、深さが約７μｍのｎウェ
ル２を拡散形成する。
【００２５】つぎに、図２（ｂ）に示すように、単結晶
シリコン基板１００の表面側のうち、低電圧駆動回路部
１ａおよび高電圧駆動回路部１ｂのいずれの側のｎチャ
ネル型ＭＯＳＦＥＴ形成予定領域１０１ａ，１０３ａに
対しても不純物を導入、拡散して、深さが約２μｍのｐ
ウェル３を形成する。これらの拡散工程中に、単結晶シ
リコン基板１００の表面には厚さが約４００Åのベース
酸化膜４が形成される。
シリコン基板１００の表面側のうち、低電圧駆動回路部
１ａおよび高電圧駆動回路部１ｂのいずれの側のｎチャ
ネル型ＭＯＳＦＥＴ形成予定領域１０１ａ，１０３ａに
対しても不純物を導入、拡散して、深さが約２μｍのｐ
ウェル３を形成する。これらの拡散工程中に、単結晶シ
リコン基板１００の表面には厚さが約４００Åのベース
酸化膜４が形成される。
【００２６】つぎに、図２（ｃ）に示すように、高電圧
駆動回路部１ｂのソース・ドレインの形成予定領域のう
ち、ｐチャネル型ＭＯＳＦＥＴ形成予定領域１０４ａに
は、深さが約１．５μｍのｐ型のオフセット拡散層５を
形成する一方、ｎチャネル型ＭＯＳＦＥＴ形成予定領域
１３ａには、深さが約１．５μｍのｎ型のオフセット拡
散層６を形成する。
駆動回路部１ｂのソース・ドレインの形成予定領域のう
ち、ｐチャネル型ＭＯＳＦＥＴ形成予定領域１０４ａに
は、深さが約１．５μｍのｐ型のオフセット拡散層５を
形成する一方、ｎチャネル型ＭＯＳＦＥＴ形成予定領域
１３ａには、深さが約１．５μｍのｎ型のオフセット拡
散層６を形成する。
【００２７】つぎに、図３（ａ）に示すように、高電圧
駆動回路部１ｂに形成される高電圧用ＭＯＳＦＥＴに対
する素子分離のためのｎ+ ガードリング７およびｐ+ ガ
ードリング８を順次形成した後に、シリコン窒化膜をマ
スクとして選択酸化を行って、フィールド酸化膜９を形
成する。
駆動回路部１ｂに形成される高電圧用ＭＯＳＦＥＴに対
する素子分離のためのｎ+ ガードリング７およびｐ+ ガ
ードリング８を順次形成した後に、シリコン窒化膜をマ
スクとして選択酸化を行って、フィールド酸化膜９を形
成する。
【００２８】つぎに、ベース酸化膜４を除去した後に、
図３（ｂ）に示すように、高電圧駆動回路部１ｂの側に
形成されるＭＯＳＦＥＴに必要な厚いゲート酸化膜を形
成するために、約９００℃の温度雰囲気中で約７０分間
のウェット酸化を行い、厚さが約１３００Åのゲート酸
化膜１０（第１の絶縁膜）を形成する。引き続いて、ゲ
ート酸化膜１０の表面側に、ＣＶＤ法により、厚さが約
４５００Åの第１のポリシリコン層１１を形成する。そ
の後に、温度が約９００℃の雰囲気中で熱酸化を行っ
て、第１のポリシリコン層１１の表面側をシリコン酸化
膜（図示せず）にしておく（第１の工程）。
図３（ｂ）に示すように、高電圧駆動回路部１ｂの側に
形成されるＭＯＳＦＥＴに必要な厚いゲート酸化膜を形
成するために、約９００℃の温度雰囲気中で約７０分間
のウェット酸化を行い、厚さが約１３００Åのゲート酸
化膜１０（第１の絶縁膜）を形成する。引き続いて、ゲ
ート酸化膜１０の表面側に、ＣＶＤ法により、厚さが約
４５００Åの第１のポリシリコン層１１を形成する。そ
の後に、温度が約９００℃の雰囲気中で熱酸化を行っ
て、第１のポリシリコン層１１の表面側をシリコン酸化
膜（図示せず）にしておく（第１の工程）。
【００２９】つぎに、第１のポリシリコン層１１の表面
側に、レジスト層の形成、パターニング、ドライエッチ
ングおよびレジスト層の除去を行って、図３（ｃ）に示
すように、高電圧駆動回路部１ｂの所定領域にのみゲー
ト電極１１ａ，１１ｂを構成すべきポリシリコン層２１
ａ，２１ｂを残す（第２の工程）。
側に、レジスト層の形成、パターニング、ドライエッチ
ングおよびレジスト層の除去を行って、図３（ｃ）に示
すように、高電圧駆動回路部１ｂの所定領域にのみゲー
ト電極１１ａ，１１ｂを構成すべきポリシリコン層２１
ａ，２１ｂを残す（第２の工程）。
【００３０】つぎに、高電圧駆動回路部１ｂの側のノン
ドープのポリシリコン層２１ａ，２１ｂをマスクとし
て、ＨＦ水溶液を用いてウェットエッチングを行って、
低電圧駆動回路部１ａのゲート電極形成予定領域および
コンタクト予定領域のゲート酸化膜１０を除去する（第
３の工程）。
ドープのポリシリコン層２１ａ，２１ｂをマスクとし
て、ＨＦ水溶液を用いてウェットエッチングを行って、
低電圧駆動回路部１ａのゲート電極形成予定領域および
コンタクト予定領域のゲート酸化膜１０を除去する（第
３の工程）。
【００３１】その後に、それらの表面側に対して、約８
００℃の温度雰囲気中で約４０分間のウェット酸化を行
い、図３（ｄ）に示すように、厚さが２５０Åのゲート
酸化膜１２（第２の絶縁膜）を形成する。この工程中
に、高電圧駆動回路部１ｂのゲート電極１１ａ，１１ｂ
を構成すべきポリシリコン層２１ａ，２１ｂの表面側も
酸化されてシリコン酸化膜２１ｃが形成される。ここ
で、単結晶シリコン基板１００の表面側に比して、ポリ
シリコン層２１ａ，２１ｂの表面側の方が酸化されやす
く、このシリコン酸化膜２１ｃの厚さは約４００Åであ
る。引き続いて、ゲート酸化膜１２およびシリコン酸化
膜２１ｃの表面側に、ＣＶＤ法により、厚さが４５００
Åの第２のポリシリコン層２３を形成する。その後に、
第２のポリシリコン層２３の全面に高濃度のリンをドー
プして、第２のポリシリコン層２３にｎ型の導電性を与
える（第４の工程）。
００℃の温度雰囲気中で約４０分間のウェット酸化を行
い、図３（ｄ）に示すように、厚さが２５０Åのゲート
酸化膜１２（第２の絶縁膜）を形成する。この工程中
に、高電圧駆動回路部１ｂのゲート電極１１ａ，１１ｂ
を構成すべきポリシリコン層２１ａ，２１ｂの表面側も
酸化されてシリコン酸化膜２１ｃが形成される。ここ
で、単結晶シリコン基板１００の表面側に比して、ポリ
シリコン層２１ａ，２１ｂの表面側の方が酸化されやす
く、このシリコン酸化膜２１ｃの厚さは約４００Åであ
る。引き続いて、ゲート酸化膜１２およびシリコン酸化
膜２１ｃの表面側に、ＣＶＤ法により、厚さが４５００
Åの第２のポリシリコン層２３を形成する。その後に、
第２のポリシリコン層２３の全面に高濃度のリンをドー
プして、第２のポリシリコン層２３にｎ型の導電性を与
える（第４の工程）。
【００３２】つぎに、第２のポリシリコン層２３の表面
側に対してマスク層の形成、パターニング、ドライエッ
チングおよびレジスト層の除去を行って、図１に示すよ
うに、低電圧駆動回路部１ａの側の所定領域にのみポリ
シリコン層２３ａ，２３ｂ（ゲート電極１３ａ，１３
ｂ）を残す。ここで、ポリシリコン層２３ａ，２３ｂは
前工程ですでに導電化されているので、そのままゲート
電極１３ａ，１３ｂとなる。このドライエッチング中に
おいて、高電圧駆動回路部１ａの側に残されているポリ
シリコン層２１ａ，２１ｂの表面にはシリコン酸化膜２
１ｃがあるため、ゲート酸化膜１２を利用してドライエ
ッチングをストップしたときには、高電圧駆動回路部１
ｂの側のポリシリコン層２１ａ，２１ｂはエッチングさ
れずに残ることになる。なお、ドライエッチングにおけ
るシリコンとシリコン酸化膜の選択比は１０：１程度で
あるため、第２のポリシリコン層２３に対するエッチン
グが終了した時点でゲート酸化膜１２やシリコン酸化膜
２１ｃが露出すると、エッチング速度が急速に低下する
ので、第２のポリシリコン層２３に対するエッチングの
エンドポイントを制御できる（第５の工程）。
側に対してマスク層の形成、パターニング、ドライエッ
チングおよびレジスト層の除去を行って、図１に示すよ
うに、低電圧駆動回路部１ａの側の所定領域にのみポリ
シリコン層２３ａ，２３ｂ（ゲート電極１３ａ，１３
ｂ）を残す。ここで、ポリシリコン層２３ａ，２３ｂは
前工程ですでに導電化されているので、そのままゲート
電極１３ａ，１３ｂとなる。このドライエッチング中に
おいて、高電圧駆動回路部１ａの側に残されているポリ
シリコン層２１ａ，２１ｂの表面にはシリコン酸化膜２
１ｃがあるため、ゲート酸化膜１２を利用してドライエ
ッチングをストップしたときには、高電圧駆動回路部１
ｂの側のポリシリコン層２１ａ，２１ｂはエッチングさ
れずに残ることになる。なお、ドライエッチングにおけ
るシリコンとシリコン酸化膜の選択比は１０：１程度で
あるため、第２のポリシリコン層２３に対するエッチン
グが終了した時点でゲート酸化膜１２やシリコン酸化膜
２１ｃが露出すると、エッチング速度が急速に低下する
ので、第２のポリシリコン層２３に対するエッチングの
エンドポイントを制御できる（第５の工程）。
【００３３】その結果、低電圧駆動回路部１ａおよび高
電圧駆動回路部１ｂの側には、それぞれ別工程で形成さ
れて互いに厚さが異なるゲート酸化膜１０，１２が形成
されたことになる。
電圧駆動回路部１ｂの側には、それぞれ別工程で形成さ
れて互いに厚さが異なるゲート酸化膜１０，１２が形成
されたことになる。
【００３４】以上の工程以降において行われるＭＯＳＦ
ＥＴの製造工程については、図１を参照して説明する。
まず、低電圧駆動回路部１ａおよび高電圧駆動回路部１
ｂのいずれの側に対しても、ポリシリコン層２１ａ，２
１ｂ（ゲート電極１１ａ，１１ｂ）およびゲート電極１
３ａ，１３ｂをマスクとしてイオン注入を順次行って、
低電圧駆動回路部１ａおよび高電圧駆動回路部１ｂに対
して、各ソース・ドレイン拡散領域１４ａ，１５ａ，１
４ｂ，１５ｂをセルファラインになるように形成する。
このイオン注入工程を経て、高電圧駆動回路部１ｂのポ
リシリコン層２１ａ，２１ｂは導電化されて、対応する
ソース・ドレイン拡散領域１４ｂ，１５ｂと同じ導電型
のゲート電極１１ａ，１１ｂになる。その後に、コンタ
クトホールの形成工程、配線の形成工程および保護膜の
形成工程などを順次行って、低電圧駆動回路部１ａの側
に低電圧用ｎチャネル型ＭＯＳＦＥＴ１０１および低電
圧用ｐチャネル型ＭＯＳＦＥＴ１０２を形成する一方、
高電圧駆動回路部１ｂ側に高電圧用ｎチャネル型ＭＯＳ
ＦＥＴ１０３および高電圧用ｐチャネル型ＭＯＳＦＥＴ
１０４を形成する。
ＥＴの製造工程については、図１を参照して説明する。
まず、低電圧駆動回路部１ａおよび高電圧駆動回路部１
ｂのいずれの側に対しても、ポリシリコン層２１ａ，２
１ｂ（ゲート電極１１ａ，１１ｂ）およびゲート電極１
３ａ，１３ｂをマスクとしてイオン注入を順次行って、
低電圧駆動回路部１ａおよび高電圧駆動回路部１ｂに対
して、各ソース・ドレイン拡散領域１４ａ，１５ａ，１
４ｂ，１５ｂをセルファラインになるように形成する。
このイオン注入工程を経て、高電圧駆動回路部１ｂのポ
リシリコン層２１ａ，２１ｂは導電化されて、対応する
ソース・ドレイン拡散領域１４ｂ，１５ｂと同じ導電型
のゲート電極１１ａ，１１ｂになる。その後に、コンタ
クトホールの形成工程、配線の形成工程および保護膜の
形成工程などを順次行って、低電圧駆動回路部１ａの側
に低電圧用ｎチャネル型ＭＯＳＦＥＴ１０１および低電
圧用ｐチャネル型ＭＯＳＦＥＴ１０２を形成する一方、
高電圧駆動回路部１ｂ側に高電圧用ｎチャネル型ＭＯＳ
ＦＥＴ１０３および高電圧用ｐチャネル型ＭＯＳＦＥＴ
１０４を形成する。
【００３５】ここで、低電圧駆動回路部１ａの側におい
ては、低電圧用ｎチャネル型ＭＯＳＦＥＴ１０１および
低電圧用ｐチャネル型ＭＯＳＦＥＴ１０２のいずれのゲ
ート電極１３ａ，１３ｂも、すでにリンが高濃度でドー
プされたポリシリコン層であるため、ソース・ドレイン
拡散領域１４ａ，１５ａを形成するのにイオン注入され
た不純物量では導電型に影響を受けず、ソース・ドレイ
ン拡散領域１４ａ，１５ａの形成後も、ゲート電極１３
ａ，１３ｂはｎ導電型のポリシリコン層である。従っ
て、低電圧用ｎチャネル型ＭＯＳＦＥＴ１０１と低電圧
用ｐチャネル型ＭＯＳＦＥＴ１０２とでＣＭＯＳ構造を
構成するにあたって、ゲート電極１３ａ，１３ｂを、た
とえばアルミニウム電極を介さずに直接に導電接続でき
るなど、導電接続上の制約がないので、低電圧駆動回路
部１ａの構造設計などを簡略化でき、しかも微細化も容
易であるので、半導体装置１のチップ面積を縮小でき
る。
ては、低電圧用ｎチャネル型ＭＯＳＦＥＴ１０１および
低電圧用ｐチャネル型ＭＯＳＦＥＴ１０２のいずれのゲ
ート電極１３ａ，１３ｂも、すでにリンが高濃度でドー
プされたポリシリコン層であるため、ソース・ドレイン
拡散領域１４ａ，１５ａを形成するのにイオン注入され
た不純物量では導電型に影響を受けず、ソース・ドレイ
ン拡散領域１４ａ，１５ａの形成後も、ゲート電極１３
ａ，１３ｂはｎ導電型のポリシリコン層である。従っ
て、低電圧用ｎチャネル型ＭＯＳＦＥＴ１０１と低電圧
用ｐチャネル型ＭＯＳＦＥＴ１０２とでＣＭＯＳ構造を
構成するにあたって、ゲート電極１３ａ，１３ｂを、た
とえばアルミニウム電極を介さずに直接に導電接続でき
るなど、導電接続上の制約がないので、低電圧駆動回路
部１ａの構造設計などを簡略化でき、しかも微細化も容
易であるので、半導体装置１のチップ面積を縮小でき
る。
【００３６】一方、高電圧駆動回路部１ｂの側の高電圧
用ｎチャネル型ＭＯＳＦＥＴ１０３のゲート電極１１ａ
は、そのソース・ドレイン拡散領域１４ｂの形成工程に
おいてソース・ドレイン拡散領域１４ｂに導入された不
純物と同じくｎ型の不純物がドープされて導電化したポ
リシリコン層である。また、高電圧用ｐチャネル型ＭＯ
ＳＦＥＴ１０４のゲート電極１１ｂは、そのソース・ド
レイン拡散領域１５ｂの形成工程においてソース・ドレ
イン拡散領域１５ｂに導入された不純物と同じくｐ型の
不純物がドープされて導電化したポリシリコン層であ
る。すなわち、高電圧駆動回路部１ｂの側においては、
高電圧用ｎチャネル型ＭＯＳＦＥＴ１０３のゲート電極
１１ｂと高電圧用ｐチャネル型ＭＯＳＦＥＴ１０４のゲ
ート電極１１ｂとは、異なる導電型のポリシリコン層か
らなり、２導電型ゲートタイプのゲート電極構造になっ
ている。従って、高電圧用ｎチャネル型ＭＯＳＦＥＴ１
０３および高電圧用ｐチャネル型ＭＯＳＦＥＴ１０４の
いずれの側においても、そのチャネル形成領域の導電型
とゲート電極１１ａ，１１ｂの導電型が同一であるた
め、相互の仕事関数の差に起因するしきい値電圧の変動
がないので、そのしきい値電圧の制御が容易である。ま
た、高電圧用ｐチャネル型ＭＯＳＦＥＴ１０４に対応し
て、そのゲート電極１１ｂがｐ型であるため、ｎ型のゲ
ート電極である場合に比して、しきい値電圧の制御が容
易であることに加えて、しきい値電圧をたとえば０．５
ｖ位低くすることもできる。さらに、しきい値電圧の制
御が容易であることから、チャネルドープ工程を省略す
ることもできるので、そのためのマスクが不要になり、
生産性の向上および低コスト化を実現できる。
用ｎチャネル型ＭＯＳＦＥＴ１０３のゲート電極１１ａ
は、そのソース・ドレイン拡散領域１４ｂの形成工程に
おいてソース・ドレイン拡散領域１４ｂに導入された不
純物と同じくｎ型の不純物がドープされて導電化したポ
リシリコン層である。また、高電圧用ｐチャネル型ＭＯ
ＳＦＥＴ１０４のゲート電極１１ｂは、そのソース・ド
レイン拡散領域１５ｂの形成工程においてソース・ドレ
イン拡散領域１５ｂに導入された不純物と同じくｐ型の
不純物がドープされて導電化したポリシリコン層であ
る。すなわち、高電圧駆動回路部１ｂの側においては、
高電圧用ｎチャネル型ＭＯＳＦＥＴ１０３のゲート電極
１１ｂと高電圧用ｐチャネル型ＭＯＳＦＥＴ１０４のゲ
ート電極１１ｂとは、異なる導電型のポリシリコン層か
らなり、２導電型ゲートタイプのゲート電極構造になっ
ている。従って、高電圧用ｎチャネル型ＭＯＳＦＥＴ１
０３および高電圧用ｐチャネル型ＭＯＳＦＥＴ１０４の
いずれの側においても、そのチャネル形成領域の導電型
とゲート電極１１ａ，１１ｂの導電型が同一であるた
め、相互の仕事関数の差に起因するしきい値電圧の変動
がないので、そのしきい値電圧の制御が容易である。ま
た、高電圧用ｐチャネル型ＭＯＳＦＥＴ１０４に対応し
て、そのゲート電極１１ｂがｐ型であるため、ｎ型のゲ
ート電極である場合に比して、しきい値電圧の制御が容
易であることに加えて、しきい値電圧をたとえば０．５
ｖ位低くすることもできる。さらに、しきい値電圧の制
御が容易であることから、チャネルドープ工程を省略す
ることもできるので、そのためのマスクが不要になり、
生産性の向上および低コスト化を実現できる。
【００３７】また、本例の製造方法においては、単結晶
シリコン基板１００の表面側にゲート酸化膜１０を形成
した後、引き続いて第１のポリシリコン層１１を形成
し、その後に、高電圧駆動回路１ｂの各ゲート電極形成
予定領域にポリシリコン層２１ａ，２１を残す。また、
低電圧駆動回路１ａの側には、別の工程で厚さの異なる
ゲート酸化膜１２を形成する必要があるため、ゲート酸
化膜１０のうち、低電圧駆動回路１ａの側のゲート酸化
膜１０を除去するが、ゲート酸化膜１０の表面側には第
１のポリシリコン層１１があるため、そのエッチング工
程においてレジスト層やエッチング種がゲート酸化膜１
０に直接には接触しない。そして、第４の工程でゲート
酸化膜１２を形成した後に、引き続いて、その表面側に
ポリシリコン層１３を形成した後に、第５の工程で、第
２のポリシリコン層２３をエッチングして低電圧駆動回
路部１ａの各ゲート電極形成予定領域にポリシリコン層
２３ａ，２３ｂを残す。従って、いずれのゲート酸化膜
１０，１２も、形成直後の清浄な状態のままにポリシリ
コン層１１，２３で覆われ、レジスト層に接触すること
なく、別々の工程で異なる厚さに形成することができ
る。従って、レジストによる汚染などが発生せず、ゲー
ト酸化膜１０，１２の耐電圧特性や信頼性、すなわち、
半導体装置１の耐電圧特性や信頼性を向上することがで
きる。
シリコン基板１００の表面側にゲート酸化膜１０を形成
した後、引き続いて第１のポリシリコン層１１を形成
し、その後に、高電圧駆動回路１ｂの各ゲート電極形成
予定領域にポリシリコン層２１ａ，２１を残す。また、
低電圧駆動回路１ａの側には、別の工程で厚さの異なる
ゲート酸化膜１２を形成する必要があるため、ゲート酸
化膜１０のうち、低電圧駆動回路１ａの側のゲート酸化
膜１０を除去するが、ゲート酸化膜１０の表面側には第
１のポリシリコン層１１があるため、そのエッチング工
程においてレジスト層やエッチング種がゲート酸化膜１
０に直接には接触しない。そして、第４の工程でゲート
酸化膜１２を形成した後に、引き続いて、その表面側に
ポリシリコン層１３を形成した後に、第５の工程で、第
２のポリシリコン層２３をエッチングして低電圧駆動回
路部１ａの各ゲート電極形成予定領域にポリシリコン層
２３ａ，２３ｂを残す。従って、いずれのゲート酸化膜
１０，１２も、形成直後の清浄な状態のままにポリシリ
コン層１１，２３で覆われ、レジスト層に接触すること
なく、別々の工程で異なる厚さに形成することができ
る。従って、レジストによる汚染などが発生せず、ゲー
ト酸化膜１０，１２の耐電圧特性や信頼性、すなわち、
半導体装置１の耐電圧特性や信頼性を向上することがで
きる。
【００３８】なお、低電圧駆動回路部１ａの側におい
て、そのゲート電極１３ａ，１３ｂについては、ボロン
などをドープしたｐ型のポリシリコン層で構成すること
もできる。
て、そのゲート電極１３ａ，１３ｂについては、ボロン
などをドープしたｐ型のポリシリコン層で構成すること
もできる。
【００３９】
【発明の効果】以上のとおり、本発明においては、半導
体基板程の表面側に第１の絶縁膜を形成した後に引き続
いて、第１のポリシリコン層を形成し、その後に、ポリ
シリコン層をエッチングして第２のＭＩＳトランジスタ
回路部のゲート電極を構成するポリシリコン層を残す一
方、この状態で第１の絶縁膜にエッチングを施す。そし
て、その表面側に第２の絶縁膜を形成した後に引き続い
て、第２のポリシリコン層を形成し、その後に、このポ
リシリコン層をエッチングすることに特徴を有する。従
って、いずれの絶縁膜（ゲート酸化膜）も形成直後の清
浄な状態のままでポリシリコン層で覆われ、また、不要
な領域のゲート酸化膜を除去するときには、その表面側
はポリシリコンで覆われてレジスト層が接触しない。そ
れ故、いずれのゲート絶縁膜もレジスト層に接触するこ
となく、別々の工程で形成することができるので、レジ
ストによる汚染などが発生せず、ゲート絶縁膜の耐電圧
特性や信頼性、すなわち、ＭＩＳトランジスタ回路部の
耐電圧特性や信頼性が向上するという効果を奏する。
体基板程の表面側に第１の絶縁膜を形成した後に引き続
いて、第１のポリシリコン層を形成し、その後に、ポリ
シリコン層をエッチングして第２のＭＩＳトランジスタ
回路部のゲート電極を構成するポリシリコン層を残す一
方、この状態で第１の絶縁膜にエッチングを施す。そし
て、その表面側に第２の絶縁膜を形成した後に引き続い
て、第２のポリシリコン層を形成し、その後に、このポ
リシリコン層をエッチングすることに特徴を有する。従
って、いずれの絶縁膜（ゲート酸化膜）も形成直後の清
浄な状態のままでポリシリコン層で覆われ、また、不要
な領域のゲート酸化膜を除去するときには、その表面側
はポリシリコンで覆われてレジスト層が接触しない。そ
れ故、いずれのゲート絶縁膜もレジスト層に接触するこ
となく、別々の工程で形成することができるので、レジ
ストによる汚染などが発生せず、ゲート絶縁膜の耐電圧
特性や信頼性、すなわち、ＭＩＳトランジスタ回路部の
耐電圧特性や信頼性が向上するという効果を奏する。
【００４０】ここで、第１の絶縁膜を第２の絶縁膜に比
して厚く形成した場合には、厚い絶縁膜をゲート絶縁膜
として有するＭＩＳトランジスタ回路の側を高電圧駆動
回路としてその耐電圧特性を高く確保することができ、
この場合でも、他方のＭＩＳトランジスタ回路のゲート
絶縁膜を薄くできるので、その動作速度を犠牲すること
がない。
して厚く形成した場合には、厚い絶縁膜をゲート絶縁膜
として有するＭＩＳトランジスタ回路の側を高電圧駆動
回路としてその耐電圧特性を高く確保することができ、
この場合でも、他方のＭＩＳトランジスタ回路のゲート
絶縁膜を薄くできるので、その動作速度を犠牲すること
がない。
【００４１】また、第２のポリシリコン層に対して不純
物を導入した後に、このポリシリコン層をエッチングし
てゲート電極を形成した場合には、この回路側では、異
なる導電型のＭＩＳ部のゲート電極を簡単な構造で導電
接続することができるので、その半導体装置の設計の自
由度が向上し、また、微細化も容易である。
物を導入した後に、このポリシリコン層をエッチングし
てゲート電極を形成した場合には、この回路側では、異
なる導電型のＭＩＳ部のゲート電極を簡単な構造で導電
接続することができるので、その半導体装置の設計の自
由度が向上し、また、微細化も容易である。
【００４２】さらに、第２のＭＩＳトランジスタ回路部
側で、第１導電型のＭＩＳ部のゲート電極を第１導電型
とし、第２導電型のＭＩＳ部のゲート電極を第２導電型
とした場合には、そのしきい値電圧の制御が容易であ
る。従って、チャネルドープ工程を省略することもで
き、生産性の向上や低コスト化を実現できる。
側で、第１導電型のＭＩＳ部のゲート電極を第１導電型
とし、第２導電型のＭＩＳ部のゲート電極を第２導電型
とした場合には、そのしきい値電圧の制御が容易であ
る。従って、チャネルドープ工程を省略することもで
き、生産性の向上や低コスト化を実現できる。
【図１】本発明の実施例に係る半導体装置の構造を示す
概略断面図である。
概略断面図である。
【図２】（ａ）ないし（ｃ）のいずれも、図１に示す半
導体装置の製造方法の前段側の一部を示す工程断面図で
ある。
導体装置の製造方法の前段側の一部を示す工程断面図で
ある。
【図３】（ａ）ないし（ｄ）のいずれも、図１に示す半
導体装置の製造方法の後断側の一部を示す工程断面図で
ある。
導体装置の製造方法の後断側の一部を示す工程断面図で
ある。
【図４】（ａ）ないし（ｅ）のいずれも、従来の半導体
装置の製造方法の一部を示す工程断面図である。
装置の製造方法の一部を示す工程断面図である。
【図５】別の従来の半導体装置の構造を示す断面図であ
る。
る。
１・・・半導体装置 １ａ・・・低電圧駆動回路部（第１のＭＩＳトランジス
タ回路部） １ｂ・・・高電圧駆動回路部（第２のＭＩＳトランジス
タ回路部） １０，１２・・・ゲート酸化膜 １１・・・第１のポリシリコン層 １１ａ，１１ｂ，１３ａ，１３ｂ・・・ゲート電極 １２ｃ・・・シリコン酸化膜 １３・・・第２のポリシリコン層 １４ａ，１４ｂ，１５ａ，１５ｂ・・・ソース・ドレイ
ン領域 １０１・・・低電圧用ｎチャネル型（第１導電型）ＭＯ
ＳＦＥＴ １０２・・・低電圧用ｐチャネル型（第２導電型）ＭＯ
ＳＦＥＴ １０３・・・高電圧用ｎチャネル型（第１導電型）ＭＯ
ＳＦＥＴ １０４・・・高電圧用ｐチャネル型（第２導電型）ＭＯ
ＳＦＥＴ １００・・・単結晶シリコン基板（半導体基板）
タ回路部） １ｂ・・・高電圧駆動回路部（第２のＭＩＳトランジス
タ回路部） １０，１２・・・ゲート酸化膜 １１・・・第１のポリシリコン層 １１ａ，１１ｂ，１３ａ，１３ｂ・・・ゲート電極 １２ｃ・・・シリコン酸化膜 １３・・・第２のポリシリコン層 １４ａ，１４ｂ，１５ａ，１５ｂ・・・ソース・ドレイ
ン領域 １０１・・・低電圧用ｎチャネル型（第１導電型）ＭＯ
ＳＦＥＴ １０２・・・低電圧用ｐチャネル型（第２導電型）ＭＯ
ＳＦＥＴ １０３・・・高電圧用ｎチャネル型（第１導電型）ＭＯ
ＳＦＥＴ １０４・・・高電圧用ｐチャネル型（第２導電型）ＭＯ
ＳＦＥＴ １００・・・単結晶シリコン基板（半導体基板）
Claims (6)
- 【請求項１】 半導体基板の表面側に、第１導電型のＭ
ＩＳ部および第２導電型のＭＩＳ部を備え、いずれのＭ
ＩＳ部のゲート電極も第１導電型の不純物および第２導
電型の不純物のうちのいずれか一方の不純物が導入され
た第１のＭＩＳトランジスタ回路部と、第１導電型のＭ
ＩＳ部および第２導電型のＭＩＳ部を備えており、これ
らのＭＩＳ部のゲート絶縁膜の厚さが前記第１のＭＩＳ
トランジスタ回路部の前記第１および第２導電型のＭＩ
Ｓ部のゲート絶縁膜の厚さに比して厚く、これらのＭＩ
Ｓ部のうちの前記第１導電型のＭＩＳ部のゲート電極は
第１導電型の不純物が導入されたポリシリコンからな
り、その第２導電型のＭＩＳ部のゲート電極は第２導電
型の不純物が導入されたポリシリコンからなる第２のＭ
ＩＳトランジスタ回路部と、を有することを特徴とする
半導体装置。 - 【請求項２】 請求項１において、前記第２のＭＩＳト
ランジスタ回路部の駆動電圧は、前記第１のＭＩＳトラ
ンジスタ回路部の駆動電圧に比して高いことを特徴とす
る半導体装置。 - 【請求項３】 半導体基板の表面側に、第１導電型のＭ
ＩＳ部および第２導電型のＭＩＳ部をそれぞれ備える第
１および第２のＭＩＳトランジスタ回路部を備える半導
体装置の製造方法であって、半導体基板の表面側に第１
の絶縁膜を形成した後に、その表面側に第１のポリシリ
コン層を形成する第１の工程と、このポリシリコン層を
エッチングして前記第２のＭＩＳトランジスタ回路部の
第１および第２導電型のＭＩＳ部の各ゲート電極形成予
定領域にポリシリコン層を残す第２の工程と、前記第１
の絶縁膜のうち前記第２のＭＩＳトランジスタ回路部の
第１および第２導電型のＭＩＳ部のゲート絶縁膜形成予
定領域を含む領域の前記第１の絶縁膜を除去する第３の
工程と、それらの表面側に第２の絶縁膜を形成した後
に、その表面側に第２のポリシリコン層を形成する第４
の工程と、このポリシリコン層をエッチングして前記第
１のＭＩＳトランジスタ回路部の第１および第２導電型
のＭＩＳ部の各ゲート電極形成予定領域にポリシリコン
層を残す第５の工程と、を少なくとも有することを特徴
とする半導体装置の製造方法。 - 【請求項４】 請求項３において、前記第１の絶縁膜を
前記第２の絶縁膜に比して厚く形成することを特徴とす
る半導体装置の製造方法。 - 【請求項５】 請求項４または請求項５において、前記
第４の工程で形成された前記第２のポリシリコン層に対
して不純物を導入した後に、前記第５の工程で前記第２
のポリシリコン層をエッチングすることを特徴とする半
導体装置の製造方法。 - 【請求項６】 請求項３ないし請求項５のいずれかの項
において、前記第２の工程で前記第２のＭＩＳトランジ
スタ回路部の第１および第２導電型のＭＩＳ部の各ゲー
ト電極形成予定領域に残されたポリシリコン層のうち、
前記第１導電型のＭＩＳ部のゲート電極形成予定領域に
残されたポリシリコン層には、このＭＩＳ部のソース・
ドレイン拡散領域を形成すべき不純物の導入工程におい
て同時に不純物が導入され、その第２導電型のＭＩＳ部
のゲート電極形成予定領域に残されたポリシリコン層に
は、このＭＩＳ部のソース・ドレイン拡散領域を形成す
べき不純物の導入工程において同時に不純物が導入され
ることを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4111330A JPH05308128A (ja) | 1992-04-30 | 1992-04-30 | 半導体装置およびその製造方法 |
| NL9300732A NL9300732A (nl) | 1992-04-30 | 1993-04-29 | Halfgeleiderinrichting en werkwijze om deze te produceren. |
| US08/156,847 US5545577A (en) | 1992-04-30 | 1993-11-24 | Method of producing a semiconductor device having two MIS transistor circuits |
| US08/351,569 US5497021A (en) | 1992-04-30 | 1994-12-07 | CMOS structure with varying gate oxide thickness and with both different and like conductivity-type gate electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4111330A JPH05308128A (ja) | 1992-04-30 | 1992-04-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308128A true JPH05308128A (ja) | 1993-11-19 |
Family
ID=14558478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4111330A Pending JPH05308128A (ja) | 1992-04-30 | 1992-04-30 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5545577A (ja) |
| JP (1) | JPH05308128A (ja) |
| NL (1) | NL9300732A (ja) |
Cited By (2)
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| KR100453283B1 (ko) * | 1996-06-04 | 2005-01-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| US7635653B2 (en) | 2001-06-21 | 2009-12-22 | Fujitsu Microelectronics Limited | Method of fabricating a semiconductor circuit having a plurality of MOS transistors and flash memory |
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| JP2981717B2 (ja) * | 1994-09-02 | 1999-11-22 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置 |
| JP3532625B2 (ja) * | 1994-10-06 | 2004-05-31 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
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| KR100273281B1 (ko) * | 1998-02-27 | 2000-12-15 | 김영환 | 반도체 소자의 절연막 형성 방법 |
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