JP2940954B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に関し、 高速化を実現することができ、かつ静電破壊耐圧を向
上させることができる半導体装置の製造方法を提供する
ことを目的とし、 入出力部用トランジスタが形成される第１の素子領域
3aと、該入出力部用トランジスタ以外のトランジスタが
形成される第２の素子領域3bとを有する半導体装置の製
造方法において、該第１、第２の素子領域3a,3bの基板
１上にゲート絶縁膜５及びゲート電極６を形成する工程
と、該ゲート電極６をマスクとして該第１の素子領域3a
の該基板１に高濃度基板拡散層７を形成するとともに、
該第２の素子領域3bの該基板１に該高濃度基板拡散層７
よりも低濃度の低濃度基板拡散層8aを形成する工程と、
該第１、第２の素子領域3a、3bの該基板１を酸化して該
第１の素子領域3aの該基板１上に第１の絶縁膜10aを形
成するとともに、該第２の素子領域3bの該基板１上に該
第１の絶縁膜10aよりも膜厚の薄い第２の絶縁膜10bを形
成する工程と、該第１、第２の素子領域3a、3bの該基板
１上に形成された該第１、第２の絶縁膜10a、10bを選択
的にエッチングすることにより、該第２の素子領域3bの
第２の絶縁膜10bを除去して該基板１を露出させるとと
もに、該第１の素子領域3aの該第１の絶縁膜10aを残す
工程と、該第２の素子領域ｂの露出された該基板１上に
メタルシリサイド層15を形成する工程と、第１の素子領
域3aの高濃度基板拡散層７とコンタクトを取るように配
線層18を形成するとともに、第２の素子領域3bのメタル
シリサイド層15を介して低濃度基板拡散層8aとコンタク
トを取るように配線層18を形成する工程とを含むように
構成する。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法に係り、詳しくは特
に、基板拡散層上にメタルシリサイド層を有する半導体
装置の静電破壊耐圧を向上させることができる半導体装
置の製造方法に関する。

近時、トランジスタのスイッチングスピード向上の要
求に伴い、ソース拡散層／ドレイン拡散層となる基板拡
散層上に直接Al等の電極を形成するという構造のトラン
ジスタではなく、基板拡散層上にTiSi₂等の高融点金属
からなるメタルシリサイド層を形成してから電極を形成
するという構造のトランジスタが高速化に有利であると
いう点で注目されてきている。しかしながら、このよう
な構造のトランジスタを用いて集積回路を構成した場
合、通常、外部パッド周りに形成される入出力部用トラ
ンジスタ及び入出力部用トランジスタより装置内部に形
成される内部トランジスタが共にメタルシリサイド層を
有するように同一構造で形成されてしまうため、静電破
壊耐圧が低下してしまうという問題が生じる。これは、
装置微細化に伴い、顕著になるという傾向がある。特
に、バッファ部となる入出力部用トランジスタは外部回
路と直接接続され静電気の影響を受け易いので静電破壊
耐圧を向上させたいという要求がある。

このため、高速化を実現することができ、かつ静電破
壊耐圧を向上させることができる半導体装置の製造方法
が要求されている。

〔従来の技術〕

第３図は従来の半導体装置を説明する図である。

この図において、31は例えばSiからなる基板、32は例
えばSiO₂からなるフィールド酸化膜、33はソース拡散膜
／ドレイン拡散層として機能する基板拡散層、34は例え
ばTiSi₂等からなるメタルシリサイド層、35は例えばSiO
₂からなるゲート絶縁膜、36は例えばポリシリコンから
なるゲート電極、37は例えばSiO₂からなるサイドウォー
ル、38は例えばPSGからなる層間絶縁膜、39はコンタク
トホール、40は例えばAlからなりソース電極／ドレイン
電極として機能する電極である。

第３図に示すトランジスタは、基板拡散層33と電極40
間にメタルシリサイド層34を形成しているため、メタル
シリサイド層34を有さないトランジスタに較べて高速化
に有利である。

〔発明が解決しようとする課題〕

第３図に示すように、メタルシリサイド層34を有する
トランジスタを用いて、複数個の該トランジスタを有す
るように集積回路を構成する場合、通常、パッド周りの
外周部に形成される入出力部用トランジスタ及び入出力
部用トランジスタより装置内部に形成される内部トラン
ジスタが共にメタルシリサイド層34を有するように第３
図に示すような同一構造のトランジスタで形成される。
そして、基板31が露出される部分が全てシリサイド化さ
れメタルシリサイド層34が形成され、この結果、第３図
に示すＡ部の如く電極40がメタルシリサイド層34を介し
て、サイドウォール37を通じてゲート電極36に非常に接
近して相対することになり、ゲート電極36のゲート絶縁
膜35を介した基板31または基板拡散層33部への静電破壊
について配慮したのみでは全体の静電破壊耐圧の劣化を
防げず、静電破壊耐圧が低下してしまうという問題を生
じていた。これは、特に外部回路と直接接続され静電気
の影響を受け易いバッファ部となる入出力部用トランジ
スタで問題となっている。

上記静電破壊耐圧劣化という問題を解決する手段とし
ては入出力部用トランジスタ及び内部トランジスタのメ
タルシリサイド層34を形成せずに通常のトランジスタで
構成すれば静電破壊耐圧劣化という問題は解決できると
考えられるが、これでは更に厳しい高速化の要求には応
えることはできないという問題が生じてしまう。

そこで、本発明は、高速化を実現することができ、か
つ静電破壊耐圧を向上させることができる半導体装置の
製造方法を提供することを目的としている。

〔課題を解決するための手段〕

本発明による半導体装置の製造方法は上記目的達成の
ため、入出力部用トランジスタが形成される第１の素子
領域3aと、該入出力部用トランジスタ以外のトランジス
タが形成される第２の素子領域3bとを有する半導体装置
の製造方法において、該第１、第２の素子領域3a,3bの
基板１上にゲート絶縁膜５及びゲート電極６を形成する
工程と、該ゲート電極６をマスクとして該第１の素子領
域3aの該基板１に高濃度基板拡散層７を形成するととも
に、該第２の素子領域3bの該基板１に該高濃度基板拡散
層７よりも低濃度の低濃度基板拡散層8aを形成する工程
と、該第１、第２の素子領域3a,3bの該基板１を酸化し
て該第１の素子領域3aの該基板１上に第１の絶縁膜10a
を形成するとともに、該第２の素子領域3bの該基板１上
に該第１の絶縁膜10aよりも膜厚の薄い第２の絶縁膜10b
を形成する工程と、該第１、第２の素子領域3a,3bの該
基板１上に形成された該第１、第２絶縁膜10a,10bを選
択的にエッチングすることにより、該第２の素子領域3b
の第２の絶縁膜10bを除去して該基板１を露出させると
ともに、該第１の素子領域3aの該第１の絶縁膜10aを残
す工程と、該第２の素子領域3bの露出された該基板１上
にメタルシリサイド層15を形成する工程と、第１の素子
領域3aの高濃度基板拡散層７とコンタクトを取るように
配線層18を形成するとともに、第２の素子領域3bのメタ
ルシリサイド層15を介して低濃度基板拡散層8aとコンタ
クトを取るように配線層18を形成する工程とを含むよう
に構成する。

〔作用〕

本発明は、第１図（ａ）〜（ｆ）に示すように、第
１、第２の素子領域3a、3bの基板１上にゲート絶縁膜５
及びゲート電極６が形成され、ゲート電極６をマスクと
して第１の素子領域3aの基板１に高濃度基板拡散層７が
形成されるとともに、第２の素子領域3bの基板１に高濃
度基板拡散層７よりも低濃度の低濃度基板拡散層8aが形
成された後、第１、第２の素子領域3a、3bの基板１が酸
化されて第１の素子領域3aの基板１上に第１の絶縁膜10
aが形成されるとともに、第２の素子領域3bの基板１上
に第１の絶縁膜10aよりも膜厚の薄い第２の絶縁膜10bが
形成される。次いで、第１、第２の素子領域3a、3bの基
板１上に形成された第１、第２の絶縁膜10a、10bが選択
的にエッチングされることにより、第２の素子領域3bの
第２の絶縁膜10bが除去されて基板１が露出されるとと
もに、第１の素子領域3aの第１の絶縁膜10aが残され、
第２の素子領域3bの露出された基板１上にメタルシリサ
イド層15が形成された後、第１の素子領域3aの高濃度基
板拡散層７とコンタクトを取るように配線層18が形成さ
れるとともに、第２の素子領域3bのメタルシリサイド層
15を介して低濃度基板拡散層8aとコンタクトを取るよう
に配線層が形成される。

したがって、第２図に示すように、外部回路と接続さ
れ静電気の影響を受け易い入出力部用トランジスタの配
線層18をゲート電極６から従来のものよりも離すことが
でき（第２図に示すM1部）、静電破壊耐圧を向上させる
ことができる。そして、入出力部用トランジスタ以外の
内部トランジスタにメタルシリサイド層15を有するよう
に構成したので、高速化を実現することができる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１図及び第２図は本発明に係る半導体装置の一実施
例を説明する図であり、第１図（ａ）〜（ｆ）は一実施
例の製造方法を説明する図、第２図は一実施例の効果を
説明する図である。

これらの図において、１は例えばSiからなり例えばｐ
型（ｎ型またはノンドープでもよい）の基板、２は例え
ばSiO₂からなるフィールド酸化膜、3a、3b、3cは第１、
第２、第３の素子領域で、第１の素子領域3aは外部回路
と直接接続される入出力部用トランジスタが形成される
素子領域であり、第２の素子領域3bは入出力部用トラン
ジスタ以外のトランジスタが装置内部に形成される素子
領域であり、第３の素子領域3cはｐチャネルトランジス
タが形成される素子領域である。なお、基板１をｎ型で
構成する場合は、第１、第２の素子領域3a、3bにウェル
が必要になる。４は例えばｎ型のウエル領域、５は例え
ばSiO₂からなるゲート絶縁膜、６は例えばポリSiからな
るゲート電極、７は例えばn⁺型の高濃度基板拡散層、8
a、8bは例えばn^-型の低濃度基板拡散層、10a、10b、10c
は例えばSiO₂からなる第１、第２、第３の絶縁膜、11は
例えばSiO₂からなるサイドウォール、12aは例えばn⁺型
の高濃度基板拡散層、12bは例えばp⁺型の高濃度基板拡
散層、13a、13b、13cはソース拡散層で、ソース拡散層1
3aは高濃度基板拡散層７及び高濃度基板拡散層12aから
なるソース拡散層であり、ソース拡散層13bは低濃度基
板拡散層8a及び高濃度基板拡散層12aからなるソース拡
散層であり、ソース拡散層13cは低濃度基板拡散層8b及
び高濃度基板拡散層12bからなるソース拡散層である。1
4a、14b、14cはドレイン拡散層で、ドレイン拡散層14a
は高濃度基板拡散層７及び高濃度基板拡散層12aからな
るドレイン拡散層であり、ドレイン拡散層14bは低濃度
基板拡散層8a及び高濃度基板拡散層12aからなるドレイ
ン拡散層であり、ドレイン拡散層14cは低濃度基板拡散
層8b及び高濃度基板拡散層12bからなるドレイン拡散層
である。15は例えばTiSi₂等の高融点金属からなるメタ
ルシリサイド層、16は例えばPSGからなる層間絶縁膜、1
7はコンタクトホール、18は例えばAlからなる配線層で
ある。

なお、ここでは、第２図に示す中心線Ｘを用いて、入
出力部トランジスタと内部トランジスタの主要部を便宜
上重ねており、中心線より左の第１の素子領域3a内に入
出力部トランジスタが形成され、中心線Ｘより右の第２
の素子領域3b内に内部トランジスタが形成される。

また、ここで、第１の素子領域3aに形成される入出力
部用トランジスタはＮチャネルMOSトランジスタであ
り、装置内部の第２の素子領域3bに形成される内部トラ
ンジスタはＮチャネルMOSトランジスタであり、装置内
部の第３の素子領域3cに形成される内部トランジスタは
ＰチャネルMOSトランジスタである。

次に、その製造方法について説明する。

まず、第１図（ａ）に示すように、例えば、不純物が
Ｐ、１×10¹³cm^-2のイオン注入により基板１にｎ型のウ
エル領域４を形成した後、LOCOS酸化により基板１を選
択的に酸化して膜厚が例えば5000Å〜6000Åのフィール
ド酸化膜２を形成する。この時、第１、第２、第３の素
子領域3a、3b、3cが形成される。次いで、例えば熱酸化
により基板１を酸化して膜厚が例えば200ÅのSiO₂膜を
形成し、例えばCVD法によりこのSiO₂膜上に膜厚が例え
ば3000ÅのポリSi膜を形成した後、例えばRIEによりポ
リSi膜及びSiO₂膜を選択的にエッチングすることによ
り、基板１上にゲート絶縁膜５及びゲート電極６を形成
する。この時、第１、第２、第３の素子領域3a、3b、3c
が露出される。

次に、第１図（ｂ）に示すように、例えば３×10¹⁵cm
^-2のイオン注入によりゲート電極６をマスクとして第１
の素子領域3aのみに不純物を導入することにより、第１
の素子領域3aの基板１にn⁺型の高濃度基板拡散層７を形
成し、例えば１×10¹³cm^-2のイオン注入によりゲート電
極６をマスクとして第２の素子領域3bのみに不純物を導
入することにより素子領域3bの基板１に高濃度基板拡散
層７よりも低濃度のn^-型の低濃度基板拡散層8aを形成し
た後、例えばＢ、１×10¹³cm^-2のイオン注入によりゲー
ト電極６をマスクとして第３の素子領域3cの基板１のみ
に不純物を導入することにより、第３の素子領域3cの基
板１にp^-型の低濃度基板拡散層8bを形成する。なお、こ
こでの高濃度基板拡散層７、低濃度基板拡散層8a、8bの
形成順については適宜入れ替えて選択してよい。また、
第１、第２の素子領域3a、3bに導入する不純物（Ｐ）は
基板１と逆導電型の不純物であり、第３の素子領域3cに
導入する不純物（Ｂ）はウエル領域４と逆導電型の不純
物である。

次に、第１図（ｃ）に示すように、熱酸化により第
１、第２、第３の素子領域3a、3b、3cの基板１を酸化し
て第１の素子領域3aの基板１上に膜厚が例えば400Åの
第１の絶縁膜10aを形成するとともに、第２、第３の素
子領域3b、3cの基板１上に第１の絶縁膜10aよりも膜厚
の薄い膜厚が例えば200Åの第２、第３の絶縁膜10b、10
cを形成する。ここでは、第１、第２、第３の絶縁膜10
a、10b、10c形成のための熱酸化は同時に行っている
が、第１の素子領域3aの第１の絶縁膜10aが第２、第３
の素子領域3b、3cの第２、第３の絶縁膜10b、10cよりも
膜厚が厚くなるのは第１の素子領域3aの基板１に形成さ
れた高濃度基板拡散層７が第２、第３の素子領域3b、3c
の基板１に形成された低濃度基板拡散層8a、8bよりも高
濃度であるため、第１の素子領域3aが第２、第３の素子
領域3b、3cよりも増速酸化されることによるものであ
る。また、第２、第３の絶縁膜10b、10cの膜厚がほぼ等
しくなるのは、第２の素子領域3bの低濃度基板拡散層8a
と第３の素子領域3cの低濃度基板拡散層8bとの濃度が増
速酸化を顕著に起こす程、濃くなくSi基板上と大差ない
ためである。

次に、第１図（ｄ）に示すように、ゲート電極６側壁
にサイドウォール11を形成した後、例えばAs、５×10¹⁵
cm^-2のイオン注入により第１、第２の素子領域3a、3bの
基板１に不純物を導入することにより、n⁺型の高濃度基
板拡散層12aを形成するとともに、例えばＢ、１×10¹⁵c
m^-2のイオン注入により素子領域3cの基板１に不純物を
導入することによりp⁺型の高濃度基板拡散層12bを形成
する。この時、高濃度基板拡散層７、12aからなるソー
ス拡散層13a、高濃度基板拡散層７、12aからなるドレイ
ン拡散層14a、低濃度基板拡散層8a及び高濃度基板拡散
層12aからなるソース拡散層13b、低濃度基板拡散層8a及
び高濃度基板拡散層12aからなるドレイン拡散層14b、低
濃度基板拡散層8b及び高濃度基板拡散層12bからなるソ
ース拡散層13c、低濃度基板拡散層8b及び高濃度基板拡
散層12bからなるドレイン拡散層14が形成される。

次に、第１図（ｅ）に示すように、例えばRIEにより
第２、第３の素子領域3b、3cの基板１が露出するまでSi
O₂を選択的にエッチングする。この時、第１の素子領域
3aの第１の絶縁膜10aもエッチングされるが、膜厚が第
２、第３の絶縁膜10b、10cより厚いので基板１上に残さ
れる。次いで、第２、第３の素子領域3b、3cの露出され
た基板１上に膜厚が例えば500〜1000ÅのTiSi₂からなる
メタルシリサイド層15を形成する。この時、メタルシリ
サイド層15はフィールド酸化膜２、絶縁膜10a及びサイ
ドウォール11等の絶縁膜上には形成されないため、第
２、第３の素子領域3b、3cの基板１上のみに形成するこ
とができる。

そして、層間絶縁膜16を形成し、コンタクトホール17
を形成した後、ソース拡散層13a及びドレイン拡散層14a
とコンタクトを取るように配線層18を形成するととも
に、メタルシリサイド層15を介してソース拡散層13b及
びドレイン拡散層14bと、ソース拡散層13c及びドレイン
拡散層14cとにコンタクトを取るように配線層18を形成
することにより、第１図（ｆ）に示すような構造の半導
体装置が完成する。

すなわち、上記実施例では、第１の素子領域3aの基板
１に高濃度基板拡散層７を形成するとともに、第２、第
３の素子領域3b、3cの基板１に低濃度基板拡散層8aを形
成し、第１、第２、第３の素子領域3a、3b、3cの基板１
を酸化して第１の素子領域3aの基板１上に第１の絶縁膜
10aを形成するとともに、第２、第３の素子領域3bの基
板１上に第１の絶縁膜10aよりも膜厚の薄い第２、第３
の絶縁膜10b、10cを形成した後、第２、第３の素子領域
3b、3cの第２、第３の絶縁膜10b、10cを除去して基板１
を露出させるとともに、第１の素子領域3aの第１の絶縁
膜10aを残すようにエッチングしている。そして、第
２、第３の素子領域3b、3cの露出された基板１上にメタ
ルシリサイド層15を形成するようにしたため、第１の素
子領域に形成されている入出力部用トランジスタを配線
層18がソース拡散層13a及びドレイン拡散層14aと直接コ
ンタクトされるように構造することができ、第２、第３
の素子領域3b、3cに形成される入出力部用トランジスタ
以外の内部トランジスタを配線層18がメタルシリサイド
層15を介してソース拡散層13b及びドレイン拡散層14b
と、ソース拡散層13c及びドレイン拡散層14cとにコンタ
クトされるように構成することができる。このため、高
速化を実現することができ、かつ静電破壊耐圧を向上さ
せることができる。

ここで、静電破壊耐圧を向上させることができるの
は、第２図に示すMl部の如く、外部回路と接続され静電
気の影響を受け易い第１の素子領域3aに形成される入出
力部用トランジスタの配線層18をゲート電極６から従来
のものよりも離すことができることによる。なお、第２
図に示すM2、M3部の如く、基板拡散層13aと基板１間の
静電破壊耐圧は基板拡散層14bと同構造である限り同等
である。但し、高濃度基板拡散層７の存在によってソー
ス拡散層13aの方がドレイン拡散層4aより高耐圧を期待
できる。これは一様なドレイン構造であるためである。
また、M4、M5部の如く、ゲート電極６と基板拡散層13
a、14b間の静電破壊耐圧はゲート絶縁膜５が各々膜厚を
等しくして形成しているため同等である。

また、高速化を実現することができるのは、第２、第
３の素子領域3b、3cに形成される入出力部用トランジス
タ以外の内部トランジスタにメタルシリサイド層15を有
するように構成したことによって達成することができ
る。

また、フォトリソグラフィー工程により第１の素子領
域3aのゲート絶縁膜と第２、第３の素子領域3b、3cのゲ
ート絶縁膜を別々に形成し、第１の素子領域3aのゲート
絶縁膜を第２、第３の素子領域3b、3cのゲート絶縁膜よ
りも膜厚が厚くなるように形成することにより、第２、
第３の素子領域3b、3cのみにメタルシリサイド層15を形
成するという方法によって上記実施例と同様な効果を得
ることができると考えられるが、上記実施例ではこのよ
うなフォトリソグラフィー工程を用いることなく第１の
素子領域3aと第２、第３の素子領域3b、3cの絶縁膜に膜
厚差をセルファラインで容易に付けることができ、少な
い工程数で安定に形成することができるという利点があ
る。

なお、上記実施例では、第１図（ａ）、（ｂ）に示す
ように、パターニングされたゲート絶縁膜５を用い基板
１を露出させた状態でイオン注入を行って高濃度基板拡
散層７及び低濃度基板拡散層8a、8bを形成する場合につ
いて説明したが、本発明はこれに限定されるものではな
く第１図（ａ）において、ゲート絶縁膜５はパターニン
グしないで基板１を露出させない状態でイオン注入を行
って高濃度基板拡散層７及び低濃度基板拡散層８を形成
する場合であってもよい。この場合、第１図（ａ）、
（ｂ）では素子領域3a、3b、3c内の基板１上に均一な膜
厚のゲート絶縁膜５が形成される。

〔発明の効果〕

本発明によれば、高速化を実現することができ、かつ
静電破壊耐圧を向上させることができるという効果があ
る。

【図面の簡単な説明】

第１図及び第２図は本発明に係る半導体装置の一実施例
を説明する図であり、 第１図は一実施例の製造方法を説明する図、 第２図は一実施例の効果を説明する図、 第３図は従来例の構造を示す断面図である。 １……基板、２……フィールド酸化膜、3a、3b、3c……
第１、第２、第３の素子領域、４……ウエル領域、５…
…ゲート絶縁膜、６……ゲート電極、７……高濃度基板
拡散層、8a、8b……低濃度基板拡散層、10a、10b、10c
……第１、第２、第３の絶縁膜、12a、12b……高濃度基
板拡散層、13a、13b、13c……ソース拡散層、14a、14
b、14c……ドレイン拡散層、15……メタルシリサイド
層、16……層間絶縁膜、17……コンタクトホール、18…
…配線層。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入出力部用トランジスタが形成される第１
   の素子領域（3a）と、該入出力部用トランジスタ以外の
   トランジスタが形成される第２の素子領域（3b）とを有
   する半導体装置の製造方法において、 該第１、第２の素子領域（3a,3b）の基板（１）上にゲ
   ート絶縁膜（５）及びゲート電極（６）を形成する工程
   と、 該ゲート電極（６）をマスクとして該第１の素子領域
   （3a）の該基板（１）に高濃度基板拡散層（７）を形成
   するとともに、該第２の素子領域（3b）の該基板（１）
   に該高濃度基板拡散層（７）よりも低濃度の低濃度基板
   拡散層（8a）を形成する工程と、 該第１、第２の素子領域（3a,3b）の該基板（１）を酸
   化して該第１の素子領域（3a）の該基板（１）上に第１
   の絶縁膜（10a）を形成するとともに、該第２の素子領
   域（3b）の該基板（１）上に該第１の絶縁膜（10a）よ
   りも膜厚の薄い第２の絶縁膜（10b）を形成する工程
   と、 該第１、第２の素子領域（3a,3b）の該基板（１）上に
   形成された該第１、第２の絶縁膜（10a,10b）を選択的
   にエッチングすることにより、該第２の素子領域（3b）
   の第２の絶縁膜（10b）を除去して該基板（１）を露出
   させるとともに、該第１の素子領域（3a）の該第１の絶
   縁膜（10a）を残す工程と、 該第２の素子領域（3b）の露出された該基板（１）上に
   メタルシリサイド層（15）を形成する工程と、 第１の素子領域（3a）の高濃度基板拡散層（７）とコン
   タクトを取るように配線層（18）を形成するとともに、
   第２の素子領域（3b）のメタルシリサイド層（15）を介
   して低濃度基板拡散層（8a）とコンタクトを取るように
   配線層（18）を形成する工程とを含むことを特徴とする
   半導体装置の製造方法。