JPH11126900A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11126900A JPH11126900A JP29282097A JP29282097A JPH11126900A JP H11126900 A JPH11126900 A JP H11126900A JP 29282097 A JP29282097 A JP 29282097A JP 29282097 A JP29282097 A JP 29282097A JP H11126900 A JPH11126900 A JP H11126900A
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- forming
- diffusion layer
- gate electrode
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Abstract
(57)【要約】 （修正有）
【課題】ソース・ドレインがシリサイド化され微細なＭ
ＯＳトランジスタで構成される半導体装置の静電破壊耐
性を簡便な方法で向上させる。 【解決手段】ソース・ドレインを構成する拡散層９の一
部表面にシリサイド層１０の形成されるＭＯＳトランジ
スタにおいて、ＭＯＳトランジスタのゲート電極４の側
壁に第１のサイドウォール絶縁膜６と第２のサイドウォ
ール絶縁膜８が積層して形成され、上記の第２のサイド
ウォール絶縁膜８の下部に位置する上記拡散層９上に拡
散抵抗層１１が第２のサイドウォール絶縁膜８にセルフ
アラインに形成される。ここで、半導体装置の内部回路
部のＭＯＳトランジスタのゲート電極の側壁には第１の
サイドウォール絶縁膜６のみが形成され、入出力回路部
のＭＯＳトランジスタに上記の第１のサイドウォール絶
縁膜６と第２のサイドウォール絶縁膜８とが形成され
る。
ＯＳトランジスタで構成される半導体装置の静電破壊耐
性を簡便な方法で向上させる。 【解決手段】ソース・ドレインを構成する拡散層９の一
部表面にシリサイド層１０の形成されるＭＯＳトランジ
スタにおいて、ＭＯＳトランジスタのゲート電極４の側
壁に第１のサイドウォール絶縁膜６と第２のサイドウォ
ール絶縁膜８が積層して形成され、上記の第２のサイド
ウォール絶縁膜８の下部に位置する上記拡散層９上に拡
散抵抗層１１が第２のサイドウォール絶縁膜８にセルフ
アラインに形成される。ここで、半導体装置の内部回路
部のＭＯＳトランジスタのゲート電極の側壁には第１の
サイドウォール絶縁膜６のみが形成され、入出力回路部
のＭＯＳトランジスタに上記の第１のサイドウォール絶
縁膜６と第２のサイドウォール絶縁膜８とが形成され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に拡散層のシリサイド化技術を
使用した半導体装置の構造およびその製造方法に関す
る。
その製造方法に関し、特に拡散層のシリサイド化技術を
使用した半導体装置の構造およびその製造方法に関す
る。
【０００２】
【従来の技術】半導体素子の構造の微細化及び高密度化
は依然として精力的に推し進められている。微細化につ
いては、現在では０．１５μｍ寸法で形成された半導体
素子が用いられ、この寸法を設計基準にしたメモリデバ
イスあるいはロジックデバイス等の半導体装置が実用化
されてきている。
は依然として精力的に推し進められている。微細化につ
いては、現在では０．１５μｍ寸法で形成された半導体
素子が用いられ、この寸法を設計基準にしたメモリデバ
イスあるいはロジックデバイス等の半導体装置が実用化
されてきている。
【０００３】このような微細化は、半導体装置の高集積
化、高速化等による高性能化あるいは多機能化にとって
最も効果的な手法であり、今後の半導体装置の製造にと
って必須となっている。そして、このような半導体素子
の微細化に伴い、ソース、ドレイン領域を形成する不純
物拡散層を極めて浅く作り込む必要が出てきた。ところ
が、拡散層を浅くすることはソース、ドレイン領域の高
抵抗化につながり、絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳトランジスタという）の電流駆動能力を
著しく低下させ半導体装置の高速化の阻害要因となる。
このような問題を解決するために、ソース・ドレインを
構成する拡散層上に選択的にシリサイド層を形成し、ソ
ース・ドレインの抵抗を極めて低くした、いわゆるシリ
サイド構造のＭＯＳトランジスタが用いられてきてい
る。
化、高速化等による高性能化あるいは多機能化にとって
最も効果的な手法であり、今後の半導体装置の製造にと
って必須となっている。そして、このような半導体素子
の微細化に伴い、ソース、ドレイン領域を形成する不純
物拡散層を極めて浅く作り込む必要が出てきた。ところ
が、拡散層を浅くすることはソース、ドレイン領域の高
抵抗化につながり、絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳトランジスタという）の電流駆動能力を
著しく低下させ半導体装置の高速化の阻害要因となる。
このような問題を解決するために、ソース・ドレインを
構成する拡散層上に選択的にシリサイド層を形成し、ソ
ース・ドレインの抵抗を極めて低くした、いわゆるシリ
サイド構造のＭＯＳトランジスタが用いられてきてい
る。
【０００４】しかし、このシリサイド構造のＭＯＳトラ
ンジスタでは、拡散層（ソース・ドレイン）抵抗が小さ
いために大電流が流れやすく、半導体装置がＥＳＤ（Ｅ
ｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）等
による静電破壊に弱くなるという欠点がある。そこで、
このための対策が種々に検討されてきている。その中
で、例えば特開平７−１０６５６７号公報に示されてい
るように、半導体集積回路の入出力部ＭＯＳトランジス
タのソース・ドレイン領域の拡散層でシリサイド層を形
成しない領域を設けなければならなくなる。このような
従来の半導体装置の製造方法を図６を用いて説明する。
ここで、図６はＭＯＳトランジスタの製造工程順の断面
図である。
ンジスタでは、拡散層（ソース・ドレイン）抵抗が小さ
いために大電流が流れやすく、半導体装置がＥＳＤ（Ｅ
ｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）等
による静電破壊に弱くなるという欠点がある。そこで、
このための対策が種々に検討されてきている。その中
で、例えば特開平７−１０６５６７号公報に示されてい
るように、半導体集積回路の入出力部ＭＯＳトランジス
タのソース・ドレイン領域の拡散層でシリサイド層を形
成しない領域を設けなければならなくなる。このような
従来の半導体装置の製造方法を図６を用いて説明する。
ここで、図６はＭＯＳトランジスタの製造工程順の断面
図である。
【０００５】図６（ａ）に示すように、半導体基板１０
１上に選択的に素子分離絶縁膜１０２が形成される。次
にゲート絶縁膜１０３を介して多結晶シリコンゲート１
０４、シリコン酸化膜等の絶縁膜からなるサイドウォー
ル絶縁膜１０５およびＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造の拡散層でドレイン領域１０６
とソース領域１０７が形成される。そして、半導体基板
１０１の表面に全面にわたってチタン膜１０８が堆積さ
れる。
１上に選択的に素子分離絶縁膜１０２が形成される。次
にゲート絶縁膜１０３を介して多結晶シリコンゲート１
０４、シリコン酸化膜等の絶縁膜からなるサイドウォー
ル絶縁膜１０５およびＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造の拡散層でドレイン領域１０６
とソース領域１０７が形成される。そして、半導体基板
１０１の表面に全面にわたってチタン膜１０８が堆積さ
れる。
【０００６】次に、フォトリソグラフィ技術で全面にレ
ジスト膜１０９が塗布されパターニングされる。そし
て、パターニングされたレジスト膜をマスクにチタン膜
１０８がドライエッチングされる。このドライエッチン
グで、図６（ｂ）に示すように、ドレイン領域１０６、
ソース領域１０７上、および多結晶シリコンゲート１０
４および多結晶シリコンゲート１０４に隣接するドレイ
ン、ソース領域上にチタン膜１１０，１１１，１１２が
パターニングして形成される。
ジスト膜１０９が塗布されパターニングされる。そし
て、パターニングされたレジスト膜をマスクにチタン膜
１０８がドライエッチングされる。このドライエッチン
グで、図６（ｂ）に示すように、ドレイン領域１０６、
ソース領域１０７上、および多結晶シリコンゲート１０
４および多結晶シリコンゲート１０４に隣接するドレイ
ン、ソース領域上にチタン膜１１０，１１１，１１２が
パターニングして形成される。
【０００７】次に、レジスト膜１０９が除去される。そ
して、熱処理によりチタン膜１１０，１１１，１１２と
下地シリコンとのシリサイド化反応が行われ、図６
（ｃ）に示すように、チタンシリサイド膜１１３，１１
４，１１５，１１６，１１７が形成される。以下、図示
しないが層間絶縁膜が全面に形成され、コンタクト孔を
通してチタンシリサイド膜１１６あるいは１１７に接続
される金属配線が設けられるようになる。
して、熱処理によりチタン膜１１０，１１１，１１２と
下地シリコンとのシリサイド化反応が行われ、図６
（ｃ）に示すように、チタンシリサイド膜１１３，１１
４，１１５，１１６，１１７が形成される。以下、図示
しないが層間絶縁膜が全面に形成され、コンタクト孔を
通してチタンシリサイド膜１１６あるいは１１７に接続
される金属配線が設けられるようになる。
【０００８】このようにして、図６（ｃ）に示したよう
に、チタンシリサイド膜１１６と１１４間に拡散抵抗層
１１８が形成される。同様に、チタンシリサイド膜１１
７と１１５間にも拡散抵抗層１１９が形成されるように
なる。そして、サージ等の高い電圧が金属配線を通って
チタンシリサイド膜１１６あるいは１１７に印加されて
も、ＭＯＳトランジスタは拡散抵抗層１１８，１１９に
より静電破壊から保護されるようになる。
に、チタンシリサイド膜１１６と１１４間に拡散抵抗層
１１８が形成される。同様に、チタンシリサイド膜１１
７と１１５間にも拡散抵抗層１１９が形成されるように
なる。そして、サージ等の高い電圧が金属配線を通って
チタンシリサイド膜１１６あるいは１１７に印加されて
も、ＭＯＳトランジスタは拡散抵抗層１１８，１１９に
より静電破壊から保護されるようになる。
【０００９】
【発明が解決しようとする課題】上記の従来の技術で
は、フォトリソグラフィ工程で形成されるレジスト膜１
０９がドライエッチングのマスクにされて、チタン膜１
０８がパターニングされる。そして、パターニングされ
たチタン膜１１０，１１１，１１２等がシリサイド化さ
れ、互いに分離するチタンシリサイド膜１１４と１１６
がドレイン領域１０６内に形成される。そして、これら
のチタンシリサイド膜１１４と１１６間に拡散抵抗層１
１８が形成される。あるいは、同様に、互いに分離する
チタンシリサイド膜１１５と１１７がソース領域１０７
内に形成され、これらのチタンシリサイド膜１１５と１
１７間に拡散抵抗層１１９が形成される。
は、フォトリソグラフィ工程で形成されるレジスト膜１
０９がドライエッチングのマスクにされて、チタン膜１
０８がパターニングされる。そして、パターニングされ
たチタン膜１１０，１１１，１１２等がシリサイド化さ
れ、互いに分離するチタンシリサイド膜１１４と１１６
がドレイン領域１０６内に形成される。そして、これら
のチタンシリサイド膜１１４と１１６間に拡散抵抗層１
１８が形成される。あるいは、同様に、互いに分離する
チタンシリサイド膜１１５と１１７がソース領域１０７
内に形成され、これらのチタンシリサイド膜１１５と１
１７間に拡散抵抗層１１９が形成される。
【００１０】しかし、ＭＯＳトランジスタの微細化に伴
い、上記のチタンシリサイド膜１１４と１１６間等の寸
法は微細化する。このために、微細パターン形成が必要
なフォトリソグラフィ工程が新たに必要になり、製造工
程が複雑化し半導体装置の製造コストが上昇するように
なる。
い、上記のチタンシリサイド膜１１４と１１６間等の寸
法は微細化する。このために、微細パターン形成が必要
なフォトリソグラフィ工程が新たに必要になり、製造工
程が複雑化し半導体装置の製造コストが上昇するように
なる。
【００１１】また、従来の技術のように、ソース・ドレ
イン領域のチタンシリサイド膜がフォトリソグラフィ工
程を通して分離されると、フォトリソグラフィ工程での
目合わせのためにバラツキが避けられない。すなわち、
チタンシリサイド膜１１４あるいは１１５の幅にバラツ
キが生じてしまう。そして、ＭＯＳトランジスタの駆動
能力にバラツキがでてくる。このようなバラツキは、Ｍ
ＯＳトランジスタが微細化するとより深刻な問題にな
る。
イン領域のチタンシリサイド膜がフォトリソグラフィ工
程を通して分離されると、フォトリソグラフィ工程での
目合わせのためにバラツキが避けられない。すなわち、
チタンシリサイド膜１１４あるいは１１５の幅にバラツ
キが生じてしまう。そして、ＭＯＳトランジスタの駆動
能力にバラツキがでてくる。このようなバラツキは、Ｍ
ＯＳトランジスタが微細化するとより深刻な問題にな
る。
【００１２】このため、この従来の方法ではＭＯＳトラ
ンジスタ等の半導体素子の微細化に対応するのが難しく
なる。
ンジスタ等の半導体素子の微細化に対応するのが難しく
なる。
【００１３】本発明の目的は、上記の問題を全て解決
し、ソース・ドレインがシリサイド化され静電破壊耐性
に優れ、しかも、簡便な方法で微細化に対応できる半導
体装置およびその製造方法を提供することにある。
し、ソース・ドレインがシリサイド化され静電破壊耐性
に優れ、しかも、簡便な方法で微細化に対応できる半導
体装置およびその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】このために本発明の半導
体装置では、ソース・ドレインを構成する拡散層の一部
表面にシリサイド層の形成されるＭＯＳトランジスタに
おいて、このＭＯＳトランジスタのゲート電極の側壁
に、第１のサイドウォール絶縁膜と第２のサイドウォー
ル絶縁膜とが積層して形成され、この第１および第２の
サイドウォール絶縁膜の下部に位置する上記拡散層上に
はシリサイド層が形成されていない。
体装置では、ソース・ドレインを構成する拡散層の一部
表面にシリサイド層の形成されるＭＯＳトランジスタに
おいて、このＭＯＳトランジスタのゲート電極の側壁
に、第１のサイドウォール絶縁膜と第２のサイドウォー
ル絶縁膜とが積層して形成され、この第１および第２の
サイドウォール絶縁膜の下部に位置する上記拡散層上に
はシリサイド層が形成されていない。
【００１５】あるいは、ＭＯＳトランジスタで構成され
る半導体集積回路において、内部回路を構成するＭＯＳ
トランジスタのゲート電極の側壁には第１のサイドウォ
ール絶縁膜が形成され、入出力回路を構成するＭＯＳト
ランジスタのゲート電極の側壁には異種材料で構成され
る第１のサイドウォール絶縁膜と第２のサイドウォール
絶縁膜とが積層して形成されている。
る半導体集積回路において、内部回路を構成するＭＯＳ
トランジスタのゲート電極の側壁には第１のサイドウォ
ール絶縁膜が形成され、入出力回路を構成するＭＯＳト
ランジスタのゲート電極の側壁には異種材料で構成され
る第１のサイドウォール絶縁膜と第２のサイドウォール
絶縁膜とが積層して形成されている。
【００１６】ここで、上記の内部回路を構成するＭＯＳ
トランジスタのゲート電極の側壁に形成される第１のサ
イドウォール絶縁膜の幅は、上記の入出力回路を構成す
るＭＯＳトランジスタのゲート電極の側壁に形成される
第１のサイドウォール絶縁膜の幅より小さくなってい
る。
トランジスタのゲート電極の側壁に形成される第１のサ
イドウォール絶縁膜の幅は、上記の入出力回路を構成す
るＭＯＳトランジスタのゲート電極の側壁に形成される
第１のサイドウォール絶縁膜の幅より小さくなってい
る。
【００１７】また、上記のＭＯＳトランジスタのソース
・ドレインを構成する拡散層の表面にシリサイド層が形
成されている。そして、上記の第２のサイドウォール絶
縁膜の下部に位置する拡散層の不純物濃度がシリサイド
層の形成されている領域の拡散層の不純物濃度より低く
なるように設定されている。あるいは、上記の第２のサ
イドウォール絶縁膜の下部に位置しドレインを構成する
拡散層のみの不純物濃度がシリサイド層の形成されてい
る領域の拡散層の不純物濃度より低くなるように設定さ
れている。
・ドレインを構成する拡散層の表面にシリサイド層が形
成されている。そして、上記の第２のサイドウォール絶
縁膜の下部に位置する拡散層の不純物濃度がシリサイド
層の形成されている領域の拡散層の不純物濃度より低く
なるように設定されている。あるいは、上記の第２のサ
イドウォール絶縁膜の下部に位置しドレインを構成する
拡散層のみの不純物濃度がシリサイド層の形成されてい
る領域の拡散層の不純物濃度より低くなるように設定さ
れている。
【００１８】そして、本発明の半導体装置の製造方法
は、ＭＯＳトランジスタのゲート電極をゲート絶縁膜を
介して半導体基板上に形成する工程と、上記のゲート電
極をマスクに第１のイオン注入をしてソース・ドレイン
となる第１の拡散層を形成する工程と、この第１の拡散
層を形成後、上記のゲート電極の側壁に第１のサイドウ
ォール絶縁膜を形成する工程と、上記ゲート電極および
第１のサイドウォール絶縁膜をマスクに第２のイオン注
入をしてソース・ドレインとなる第２の拡散層を形成す
る工程と、上記の第１のサイドウォール絶縁膜上に第２
のサイドウォール絶縁膜を形成し第２の拡散層表面にシ
リサイド層を形成する工程とを含む。
は、ＭＯＳトランジスタのゲート電極をゲート絶縁膜を
介して半導体基板上に形成する工程と、上記のゲート電
極をマスクに第１のイオン注入をしてソース・ドレイン
となる第１の拡散層を形成する工程と、この第１の拡散
層を形成後、上記のゲート電極の側壁に第１のサイドウ
ォール絶縁膜を形成する工程と、上記ゲート電極および
第１のサイドウォール絶縁膜をマスクに第２のイオン注
入をしてソース・ドレインとなる第２の拡散層を形成す
る工程と、上記の第１のサイドウォール絶縁膜上に第２
のサイドウォール絶縁膜を形成し第２の拡散層表面にシ
リサイド層を形成する工程とを含む。
【００１９】あるいは、本発明の半導体装置の製造方法
は、ＭＯＳトランジスタのゲート電極をゲート絶縁膜を
介して半導体基板上に形成する工程と、上記のゲート電
極をマスクに一導電型不純物の第１のイオン注入をして
ソース・ドレインとなる第１の拡散層を形成する工程
と、上記第１の拡散層を形成後、上記のゲート電極の側
壁に第１のサイドウォール絶縁膜を形成する工程と、上
記ゲート電極および第１のサイドウォール絶縁膜をマス
クに逆導電型不純物の第３のイオン注入をして拡散抵抗
層を形成する工程と、この拡散抵抗層を形成後、上記第
１のサイドウォール絶縁膜上に第２のサイドウォール絶
縁膜を形成する工程と、上記ゲート電極、第１のサイド
ウォール絶縁膜および第２のサイドウォール絶縁膜をマ
スクに同導電型不純物の第２のイオン注入をしてソース
・ドレインとなる第２の拡散層を形成する工程と、この
第２の拡散層表面にシリサイド層を形成する工程とを含
むものである。
は、ＭＯＳトランジスタのゲート電極をゲート絶縁膜を
介して半導体基板上に形成する工程と、上記のゲート電
極をマスクに一導電型不純物の第１のイオン注入をして
ソース・ドレインとなる第１の拡散層を形成する工程
と、上記第１の拡散層を形成後、上記のゲート電極の側
壁に第１のサイドウォール絶縁膜を形成する工程と、上
記ゲート電極および第１のサイドウォール絶縁膜をマス
クに逆導電型不純物の第３のイオン注入をして拡散抵抗
層を形成する工程と、この拡散抵抗層を形成後、上記第
１のサイドウォール絶縁膜上に第２のサイドウォール絶
縁膜を形成する工程と、上記ゲート電極、第１のサイド
ウォール絶縁膜および第２のサイドウォール絶縁膜をマ
スクに同導電型不純物の第２のイオン注入をしてソース
・ドレインとなる第２の拡散層を形成する工程と、この
第２の拡散層表面にシリサイド層を形成する工程とを含
むものである。
【００２０】ここで、上記の第１のサイドウォール絶縁
膜はシリコンオキシナイトライド膜で構成され、上記の
第２のサイドウォール絶縁膜はシリコン酸化膜で構成さ
れている。
膜はシリコンオキシナイトライド膜で構成され、上記の
第２のサイドウォール絶縁膜はシリコン酸化膜で構成さ
れている。
【００２１】上記の第１のサイドウォール絶縁膜および
第２のサイドウォール絶縁膜は、絶縁膜の成膜後の全面
の異方性ドライエッチングで形成される。このために、
フォトリソグラフィ工程を通さずに第２のサイドウォー
ル絶縁膜は形成されるようになる。そして、この第２の
サイドウォール絶縁膜の下部に位置する領域に設けられ
る拡散抵抗層は自己整合的（セルフアライン）に形成さ
れることになる。このために、ソース・ドレインがシリ
サイド化され静電破壊耐性に優れたＭＯＳトランジスタ
の微細化が容易になる。
第２のサイドウォール絶縁膜は、絶縁膜の成膜後の全面
の異方性ドライエッチングで形成される。このために、
フォトリソグラフィ工程を通さずに第２のサイドウォー
ル絶縁膜は形成されるようになる。そして、この第２の
サイドウォール絶縁膜の下部に位置する領域に設けられ
る拡散抵抗層は自己整合的（セルフアライン）に形成さ
れることになる。このために、ソース・ドレインがシリ
サイド化され静電破壊耐性に優れたＭＯＳトランジスタ
の微細化が容易になる。
【００２２】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図面を参照して説明する。図１は本発明の実施の形態
を説明するための入出力回路部に形成されるＭＯＳトラ
ンジスタの断面図である。また、図２は本発明の実施の
形態を説明するための内部回路部に形成されるＭＯＳト
ランジスタの断面図である。
を図面を参照して説明する。図１は本発明の実施の形態
を説明するための入出力回路部に形成されるＭＯＳトラ
ンジスタの断面図である。また、図２は本発明の実施の
形態を説明するための内部回路部に形成されるＭＯＳト
ランジスタの断面図である。
【００２３】入出力回路部のＭＯＳトランジスタは図１
に示すような構造になっている。すなわち、図１に示す
ように、導電型がＰ型のシリコン基板１上に選択的にフ
ィールド酸化膜２が形成されている。そして、シリコン
基板１上に、ゲート絶縁膜３を介してゲート電極４およ
び上部絶縁膜５が積層して形成されている。
に示すような構造になっている。すなわち、図１に示す
ように、導電型がＰ型のシリコン基板１上に選択的にフ
ィールド酸化膜２が形成されている。そして、シリコン
基板１上に、ゲート絶縁膜３を介してゲート電極４およ
び上部絶縁膜５が積層して形成されている。
【００２４】そして、シリコン酸化膜等の絶縁膜からな
る第１のサイドウォール絶縁膜６が、ゲート電極４、上
部絶縁膜５の側壁に形成されている。この第１のサイド
ウォール絶縁膜６の下部に位置するシリコン基板１表面
にＮ型低濃度拡散層７が形成されている。
る第１のサイドウォール絶縁膜６が、ゲート電極４、上
部絶縁膜５の側壁に形成されている。この第１のサイド
ウォール絶縁膜６の下部に位置するシリコン基板１表面
にＮ型低濃度拡散層７が形成されている。
【００２５】そして、上記の第１のサイドウォール絶縁
膜６の側壁に重なるようにして第２のサイドウォール絶
縁膜８が形成されている。ここで、第２のサイドウォー
ル絶縁膜８は、第１のサイドウォール絶縁膜６とはその
材質を異にしている。例えば、シリコンオキシナイトラ
イド（ＳｉＯＮ）膜で構成される。
膜６の側壁に重なるようにして第２のサイドウォール絶
縁膜８が形成されている。ここで、第２のサイドウォー
ル絶縁膜８は、第１のサイドウォール絶縁膜６とはその
材質を異にしている。例えば、シリコンオキシナイトラ
イド（ＳｉＯＮ）膜で構成される。
【００２６】そして、図１に示すように、Ｎ型高濃度拡
散層９が形成され、上記のＮ型低濃度拡散層７とでＬＤ
Ｄ構造の拡散層が形成されることになる。さらに、第２
のサイドウォール絶縁膜８の下部に位置するＮ型高濃度
拡散層９を除いて、Ｎ型高濃度拡散層９の表面にシリサ
イド層１０が形成される。ここで、このシリサイド層１
０は例えばチタンシリサイドで構成される。
散層９が形成され、上記のＮ型低濃度拡散層７とでＬＤ
Ｄ構造の拡散層が形成されることになる。さらに、第２
のサイドウォール絶縁膜８の下部に位置するＮ型高濃度
拡散層９を除いて、Ｎ型高濃度拡散層９の表面にシリサ
イド層１０が形成される。ここで、このシリサイド層１
０は例えばチタンシリサイドで構成される。
【００２７】このようにして、第２のサイドウォール絶
縁膜８の下部に位置するＮ型高濃度拡散層９に拡散抵抗
層１１がセルフアラインに形成されるようになる。
縁膜８の下部に位置するＮ型高濃度拡散層９に拡散抵抗
層１１がセルフアラインに形成されるようになる。
【００２８】そして、全面にシリコン酸化膜が堆積され
て層間絶縁膜１２が形成され、この層間絶縁膜１２に設
けられたコンタクト孔を通してシリサイド層１０に接続
される電極１３が形成されている。入出力回路部のＭＯ
Ｓトランジスタは以上のような構造になっている。
て層間絶縁膜１２が形成され、この層間絶縁膜１２に設
けられたコンタクト孔を通してシリサイド層１０に接続
される電極１３が形成されている。入出力回路部のＭＯ
Ｓトランジスタは以上のような構造になっている。
【００２９】これに対して、内部回路部のＭＯＳトラン
ジスタは図２に示すような構造になっている。すなわ
ち、図２に示すように、導電型がＰ型のシリコン基板１
上にフィールド酸化膜２が形成されている。そして、シ
リコン基板１上に、ゲート絶縁膜３、ゲート電極４およ
び上部絶縁膜５が積層して形成されている。
ジスタは図２に示すような構造になっている。すなわ
ち、図２に示すように、導電型がＰ型のシリコン基板１
上にフィールド酸化膜２が形成されている。そして、シ
リコン基板１上に、ゲート絶縁膜３、ゲート電極４およ
び上部絶縁膜５が積層して形成されている。
【００３０】そして、入出力回路部と同じように、シリ
コン酸化膜等の絶縁膜からなる第１のサイドウォール絶
縁膜６ａが、ゲート電極４、上部絶縁膜５の側壁に形成
されている。ここで、第１のサイドウォール絶縁膜６ａ
の幅は、図１で説明した入出力回路部のＭＯＳトランジ
スタの第１のサイドウォール絶縁膜６の幅より狭くなっ
ている。このような第１のサイドウォール絶縁膜６ａの
下部に位置するシリコン基板１表面にＮ型低濃度拡散層
７ａが形成されている。同様に、Ｎ型低濃度拡散層７ａ
の幅は、図１で説明した入出力回路部のＭＯＳトランジ
スタのＮ型低濃度拡散層７の幅より狭くなっている。
コン酸化膜等の絶縁膜からなる第１のサイドウォール絶
縁膜６ａが、ゲート電極４、上部絶縁膜５の側壁に形成
されている。ここで、第１のサイドウォール絶縁膜６ａ
の幅は、図１で説明した入出力回路部のＭＯＳトランジ
スタの第１のサイドウォール絶縁膜６の幅より狭くなっ
ている。このような第１のサイドウォール絶縁膜６ａの
下部に位置するシリコン基板１表面にＮ型低濃度拡散層
７ａが形成されている。同様に、Ｎ型低濃度拡散層７ａ
の幅は、図１で説明した入出力回路部のＭＯＳトランジ
スタのＮ型低濃度拡散層７の幅より狭くなっている。
【００３１】そして、図２に示すように、Ｎ型高濃度拡
散層９が形成され、上記のＮ型低濃度拡散層７ａとでＬ
ＤＤ構造の拡散層が形成されることになる。さらに、Ｎ
型高濃度拡散層９の表面にシリサイド層１０が形成され
る。ここで、このシリサイド層１０は例えばチタンシリ
サイドで構成される。
散層９が形成され、上記のＮ型低濃度拡散層７ａとでＬ
ＤＤ構造の拡散層が形成されることになる。さらに、Ｎ
型高濃度拡散層９の表面にシリサイド層１０が形成され
る。ここで、このシリサイド層１０は例えばチタンシリ
サイドで構成される。
【００３２】全面にシリコン酸化膜が堆積されて層間絶
縁膜１２が形成され、この層間絶縁膜１２に設けられた
コンタクト孔を通してシリサイド層１０に接続される電
極１３が形成されている。内部回路部のＭＯＳトランジ
スタは以上のような構造になっている。
縁膜１２が形成され、この層間絶縁膜１２に設けられた
コンタクト孔を通してシリサイド層１０に接続される電
極１３が形成されている。内部回路部のＭＯＳトランジ
スタは以上のような構造になっている。
【００３３】なお、上記本発明の実施の形態では、第１
のサイドウォール絶縁膜にＳｉＯＮ膜が用いられ、第２
のサイドウォール絶縁膜にシリコン酸化膜が用いられて
もよい。
のサイドウォール絶縁膜にＳｉＯＮ膜が用いられ、第２
のサイドウォール絶縁膜にシリコン酸化膜が用いられて
もよい。
【００３４】次に、上記のＭＯＳトランジスタの製造方
法について図３と図４に基づいて説明する。図３は半導
体装置の入出力回路を構成することになるＭＯＳトラン
ジスタの製造工程順の断面図である。また、図４は同一
の製造工程で内部回路を構成することになるＭＯＳトラ
ンジスタの工程順の断面図である。以下、図１および図
２で説明したものと同一のものは同一符号で示される。
法について図３と図４に基づいて説明する。図３は半導
体装置の入出力回路を構成することになるＭＯＳトラン
ジスタの製造工程順の断面図である。また、図４は同一
の製造工程で内部回路を構成することになるＭＯＳトラ
ンジスタの工程順の断面図である。以下、図１および図
２で説明したものと同一のものは同一符号で示される。
【００３５】入出力回路部では、まず、図３（ａ）に示
すように、従来の技術と同様にして、シリコン基板１表
面に選択的にフィールド酸化膜２が形成される。そし
て、シリコン基板１上に、膜厚１０ｎｍのシリコン酸化
膜でゲート絶縁膜３が形成される。そして、膜厚３００
ｎｍ程度のタングステンポリサイド膜と膜厚２００ｎｍ
程度のシリコン酸化膜がパターニングされて、ゲート電
極４および上部絶縁膜５が積層して形成される。
すように、従来の技術と同様にして、シリコン基板１表
面に選択的にフィールド酸化膜２が形成される。そし
て、シリコン基板１上に、膜厚１０ｎｍのシリコン酸化
膜でゲート絶縁膜３が形成される。そして、膜厚３００
ｎｍ程度のタングステンポリサイド膜と膜厚２００ｎｍ
程度のシリコン酸化膜がパターニングされて、ゲート電
極４および上部絶縁膜５が積層して形成される。
【００３６】次に、全面にリン不純物あるいはヒ素不純
物のイオン注入がなされ熱処理が施される。ここで、注
入エネルギーは５０ｋｅＶでありドーズ量は１０13イオ
ン／ｃｍ2 程度に設定される。そして、上記のフィール
ド酸化膜２、ゲート電極４および上部絶縁膜５にセルフ
アラインにＮ型低濃度拡散層７が形成される。ここで、
Ｎ型低濃度拡散層７の深さは０．１μｍ以下になるよう
に設定される。
物のイオン注入がなされ熱処理が施される。ここで、注
入エネルギーは５０ｋｅＶでありドーズ量は１０13イオ
ン／ｃｍ2 程度に設定される。そして、上記のフィール
ド酸化膜２、ゲート電極４および上部絶縁膜５にセルフ
アラインにＮ型低濃度拡散層７が形成される。ここで、
Ｎ型低濃度拡散層７の深さは０．１μｍ以下になるよう
に設定される。
【００３７】次に、膜厚１５０ｎｍ程度のシリコンオキ
シナイトライドで第１の絶縁膜１４が全面に堆積され
る。そして、全面にヒ素不純物のイオン注入がなされ熱
処理が施される。ここで、注入エネルギーは３００ｋｅ
Ｖでありドーズ量は１０15イオン／ｃｍ2 程度に設定さ
れる。そして、Ｎ型高濃度拡散層９が形成される。
シナイトライドで第１の絶縁膜１４が全面に堆積され
る。そして、全面にヒ素不純物のイオン注入がなされ熱
処理が施される。ここで、注入エネルギーは３００ｋｅ
Ｖでありドーズ量は１０15イオン／ｃｍ2 程度に設定さ
れる。そして、Ｎ型高濃度拡散層９が形成される。
【００３８】さらに、図３（ｂ）に示すように、第１の
絶縁膜１４上に積層して第２の絶縁膜１５が形成され
る。この第２の絶縁膜１５は、第１の絶縁膜１４とは異
なる絶縁材料であり、膜厚１５０ｎｍ程度のシリコン酸
化膜で構成される。そして、第２の絶縁膜１５上にレジ
ストマスク１６が形成される。このレジストマスク１６
は、半導体装置の入出力回路を構成するようになるＭＯ
Ｓトランジスタ全体を被覆するように形成される。この
ために、レジストマスク１６のパターンは非常に大きな
もので、フォトリソグラフィ工程での高い目合わせ精度
は不要になる。
絶縁膜１４上に積層して第２の絶縁膜１５が形成され
る。この第２の絶縁膜１５は、第１の絶縁膜１４とは異
なる絶縁材料であり、膜厚１５０ｎｍ程度のシリコン酸
化膜で構成される。そして、第２の絶縁膜１５上にレジ
ストマスク１６が形成される。このレジストマスク１６
は、半導体装置の入出力回路を構成するようになるＭＯ
Ｓトランジスタ全体を被覆するように形成される。この
ために、レジストマスク１６のパターンは非常に大きな
もので、フォトリソグラフィ工程での高い目合わせ精度
は不要になる。
【００３９】このレジストマスク１６がエッチングのマ
スクにされ、後述するように、内部回路のＭＯＳトラン
ジスタ上の第２の絶縁膜１５がエッチング除去されるよ
うになる。
スクにされ、後述するように、内部回路のＭＯＳトラン
ジスタ上の第２の絶縁膜１５がエッチング除去されるよ
うになる。
【００４０】次に、レジストマスク１６が公知の方法で
除去される。このようにして、図３（ｃ）に示すような
状態になる。
除去される。このようにして、図３（ｃ）に示すような
状態になる。
【００４１】次に、反応性イオンエッチング（ＲＩＥ）
により、第２の絶縁膜１５が異方性エッチングされる。
すなわちエッチバックがなされる。ここで、エッチバッ
クの反応ガスとしてＣ4 Ｆ8 とＣＯの混合ガスが使用さ
れる。この反応ガスにより、初めに第２の絶縁膜１５が
エッチバックされ、図３（ｄ）に示すように、第２のサ
イドウォール絶縁膜８ａが形成される。続けて、ＣＨＦ
3 とＣＯの混合ガスで再び異方性ドライエッチングがな
され、今度は第１の絶縁膜１４がエッチバックされる。
そして、図３（ｄ）に示すように、ゲート電極４と上部
絶縁膜５の側壁に第１のサイドウォール絶縁膜６ｂが形
成される。
により、第２の絶縁膜１５が異方性エッチングされる。
すなわちエッチバックがなされる。ここで、エッチバッ
クの反応ガスとしてＣ4 Ｆ8 とＣＯの混合ガスが使用さ
れる。この反応ガスにより、初めに第２の絶縁膜１５が
エッチバックされ、図３（ｄ）に示すように、第２のサ
イドウォール絶縁膜８ａが形成される。続けて、ＣＨＦ
3 とＣＯの混合ガスで再び異方性ドライエッチングがな
され、今度は第１の絶縁膜１４がエッチバックされる。
そして、図３（ｄ）に示すように、ゲート電極４と上部
絶縁膜５の側壁に第１のサイドウォール絶縁膜６ｂが形
成される。
【００４２】次に、全面にスパッタ法で膜厚３０ｎｍ程
度のチタン膜が堆積され、８００℃程度の熱処理が施さ
れて、チタン膜とシリコン基板との熱反応が行われＮ型
高濃度拡散層９表面にシリサイド層１０が形成される。
ここで、絶縁膜上の未反応のチタン膜は化学薬液で除去
される。この化学薬液は、アンモニア水溶液、過酸化水
素水および純水の混合溶液である。
度のチタン膜が堆積され、８００℃程度の熱処理が施さ
れて、チタン膜とシリコン基板との熱反応が行われＮ型
高濃度拡散層９表面にシリサイド層１０が形成される。
ここで、絶縁膜上の未反応のチタン膜は化学薬液で除去
される。この化学薬液は、アンモニア水溶液、過酸化水
素水および純水の混合溶液である。
【００４３】これに対して内部回路部では、レジストマ
スク１６は、入出力回路部の図３（ｂ）で説明した工程
で除去され、この領域には存在しない。すなわち、図３
（ａ）の工程後、図４（ａ）に示すように、第１の絶縁
膜１４上に第２の絶縁膜１５が形成される。
スク１６は、入出力回路部の図３（ｂ）で説明した工程
で除去され、この領域には存在しない。すなわち、図３
（ａ）の工程後、図４（ａ）に示すように、第１の絶縁
膜１４上に第２の絶縁膜１５が形成される。
【００４４】次に、上記のレジストマスク１６で入出力
回路部はエッチングマスクにされ、内部回路のＭＯＳト
ランジスタ上の第２の絶縁膜１５がエッチング除去され
るようになる。このようにして、図４（ｂ）に示すよう
に、第１の絶縁膜１４が露出されるようになる。
回路部はエッチングマスクにされ、内部回路のＭＯＳト
ランジスタ上の第２の絶縁膜１５がエッチング除去され
るようになる。このようにして、図４（ｂ）に示すよう
に、第１の絶縁膜１４が露出されるようになる。
【００４５】次に、上述したしたように、図３（ｃ）に
示した第２の絶縁膜１５が異方性エッチングされる。こ
こで、エッチバックの反応ガスとしてＣ4 Ｆ8 とＣＯの
混合ガスが使用される。このために、図４（ｂ）で露出
した第１の絶縁膜１４はほとんでエッチングされない。
そして、上述したＣＨＦ3 とＣＯの混合ガスでの異方性
ドライエッチングで、露出している第１の絶縁膜１４が
エッチバックされる。このようにして、図４（ｃ）に示
すように、ゲート電極４と上部絶縁膜５の側壁に第１の
サイドウォール絶縁膜６ａが形成される。
示した第２の絶縁膜１５が異方性エッチングされる。こ
こで、エッチバックの反応ガスとしてＣ4 Ｆ8 とＣＯの
混合ガスが使用される。このために、図４（ｂ）で露出
した第１の絶縁膜１４はほとんでエッチングされない。
そして、上述したＣＨＦ3 とＣＯの混合ガスでの異方性
ドライエッチングで、露出している第１の絶縁膜１４が
エッチバックされる。このようにして、図４（ｃ）に示
すように、ゲート電極４と上部絶縁膜５の側壁に第１の
サイドウォール絶縁膜６ａが形成される。
【００４６】以後、図３（ｄ）で説明したのと同様にし
て、Ｎ型高濃度拡散層９表面にシリサイド層１０が形成
される。
て、Ｎ型高濃度拡散層９表面にシリサイド層１０が形成
される。
【００４７】以後、化学気相成長（ＣＶＤ）法で全面に
シリコン酸化膜が堆積され、図１および図２で説明した
層間絶縁膜が形成され電極が形成されて、図１および図
２で説明したのと同様な構造のＭＯＳトランジスタが形
成されることになる。
シリコン酸化膜が堆積され、図１および図２で説明した
層間絶縁膜が形成され電極が形成されて、図１および図
２で説明したのと同様な構造のＭＯＳトランジスタが形
成されることになる。
【００４８】すなわち、半導体装置の入出力回路部のＭ
ＯＳトランジスタのゲート電極の側壁に第１のサイドウ
ォール絶縁膜６ｂと第２のサイドウォール絶縁膜８ａが
積層して形成される。そして、半導体装置の内部回路部
のＭＯＳトランジスタのゲート電極の側壁に第１のサイ
ドウォール絶縁膜６ａのみが形成される。しかも、ここ
で、第１のサイドウォール絶縁膜６ａの幅は、第１のサ
イドウォール絶縁膜６ｂの幅より狭くなっている。
ＯＳトランジスタのゲート電極の側壁に第１のサイドウ
ォール絶縁膜６ｂと第２のサイドウォール絶縁膜８ａが
積層して形成される。そして、半導体装置の内部回路部
のＭＯＳトランジスタのゲート電極の側壁に第１のサイ
ドウォール絶縁膜６ａのみが形成される。しかも、ここ
で、第１のサイドウォール絶縁膜６ａの幅は、第１のサ
イドウォール絶縁膜６ｂの幅より狭くなっている。
【００４９】このように、半導体装置の入出力回路部の
ＭＯＳトランジスタでは、シリサイド層１０は、第２の
サイドウォール絶縁膜８の下部に位置するＮ型高濃度拡
散層９に形成されない。そして、この領域が拡散抵抗層
となる。このために、半導体装置の入出力回路部のＭＯ
Ｓトランジスタは上述したサージ等によるＥＳＤに対し
て強くなる。
ＭＯＳトランジスタでは、シリサイド層１０は、第２の
サイドウォール絶縁膜８の下部に位置するＮ型高濃度拡
散層９に形成されない。そして、この領域が拡散抵抗層
となる。このために、半導体装置の入出力回路部のＭＯ
Ｓトランジスタは上述したサージ等によるＥＳＤに対し
て強くなる。
【００５０】また、半導体装置の内部回路部のＭＯＳト
ランジスタでは、ゲート電極の側壁に幅の狭い第１のサ
イドウォール絶縁膜６ａのみが形成される。そして、Ｎ
型高濃度拡散層９上にシリサイド層が形成される。この
ために、半導体装置の内部回路部のＭＯＳトランジスタ
の動作速度は大幅に向上するようになる。
ランジスタでは、ゲート電極の側壁に幅の狭い第１のサ
イドウォール絶縁膜６ａのみが形成される。そして、Ｎ
型高濃度拡散層９上にシリサイド層が形成される。この
ために、半導体装置の内部回路部のＭＯＳトランジスタ
の動作速度は大幅に向上するようになる。
【００５１】このようにして、本発明では、ＥＳＤに対
して強くしかも動作速度の高い半導体装置が容易に得ら
れるようになる。
して強くしかも動作速度の高い半導体装置が容易に得ら
れるようになる。
【００５２】次に、本発明の第２の実施の形態を図面を
参照して説明する。図５は本発明の実施の形態を説明す
るための入出力回路部に形成されるＭＯＳトランジスタ
の断面図である。この第２の実施の形態では、第２のサ
イドウォール絶縁膜の下部に位置するシリコン基板表面
に別の拡散抵抗層が形成されるところが第１の実施の形
態と異なる。以下、同一のものは同一符号で示される。
参照して説明する。図５は本発明の実施の形態を説明す
るための入出力回路部に形成されるＭＯＳトランジスタ
の断面図である。この第２の実施の形態では、第２のサ
イドウォール絶縁膜の下部に位置するシリコン基板表面
に別の拡散抵抗層が形成されるところが第１の実施の形
態と異なる。以下、同一のものは同一符号で示される。
【００５３】図５に示すように、第１の実施の形態と同
様に、導電型がＰ型のシリコン基板１上にフィールド酸
化膜２が形成されている。そして、シリコン基板１上
に、ゲート絶縁膜３を介してゲート電極４および上部絶
縁膜５が積層して形成されている。そして、第１のサイ
ドウォール絶縁膜６が、ゲート電極４、上部絶縁膜５の
側壁に形成されている。また、この第１のサイドウォー
ル絶縁膜６の下部に位置するシリコン基板１表面にＮ型
低濃度拡散層７が形成されている。
様に、導電型がＰ型のシリコン基板１上にフィールド酸
化膜２が形成されている。そして、シリコン基板１上
に、ゲート絶縁膜３を介してゲート電極４および上部絶
縁膜５が積層して形成されている。そして、第１のサイ
ドウォール絶縁膜６が、ゲート電極４、上部絶縁膜５の
側壁に形成されている。また、この第１のサイドウォー
ル絶縁膜６の下部に位置するシリコン基板１表面にＮ型
低濃度拡散層７が形成されている。
【００５４】そして、第１のサイドウォール絶縁膜６の
側壁に重なるようにして第２のサイドウォール絶縁膜８
が形成されている。さらに、Ｎ型高濃度拡散層９が形成
され、上記のＮ型低濃度拡散層７とでＬＤＤ構造の拡散
層が形成されることになる。
側壁に重なるようにして第２のサイドウォール絶縁膜８
が形成されている。さらに、Ｎ型高濃度拡散層９が形成
され、上記のＮ型低濃度拡散層７とでＬＤＤ構造の拡散
層が形成されることになる。
【００５５】そして、第２のサイドウォール絶縁膜８の
下部に位置するシリコン基板１表面に拡散抵抗層１１ａ
が形成されている。ここで、拡散抵抗層１１ａの不純物
濃度はＮ型高濃度拡散層９のそれより低くなっている。
このために、第１の実施の形態の場合よりも拡散抵抗層
１１ａの抵抗値は高くなる。
下部に位置するシリコン基板１表面に拡散抵抗層１１ａ
が形成されている。ここで、拡散抵抗層１１ａの不純物
濃度はＮ型高濃度拡散層９のそれより低くなっている。
このために、第１の実施の形態の場合よりも拡散抵抗層
１１ａの抵抗値は高くなる。
【００５６】このようにして、さらにＮ型高濃度拡散層
９の表面にシリサイド層１０が形成される。そして、層
間絶縁膜１２が形成され、この層間絶縁膜１２に設けら
れたコンタクト孔を通して、シリサイド層１０に接続さ
れる電極１３が形成されている。
９の表面にシリサイド層１０が形成される。そして、層
間絶縁膜１２が形成され、この層間絶縁膜１２に設けら
れたコンタクト孔を通して、シリサイド層１０に接続さ
れる電極１３が形成されている。
【００５７】この第２の実施の形態で拡散抵抗層１１ａ
を形成するためには、図３（ａ）で説明したような工程
で、第１の絶縁膜１４を形成した後、逆導電型であるＰ
型のボロン不純物をイオン注入する。そして、図３
（ｂ）で説明したような工程で、第２の絶縁膜を形成し
た後、高濃度のヒ素不純物をイオン注入する。ここで、
イオン注入によるボロン不純物の濃度は、Ｎ型低濃度拡
散層７の不純物量より小さくなるように設定され、拡散
抵抗層１１ａの導電型はＮ型となる。
を形成するためには、図３（ａ）で説明したような工程
で、第１の絶縁膜１４を形成した後、逆導電型であるＰ
型のボロン不純物をイオン注入する。そして、図３
（ｂ）で説明したような工程で、第２の絶縁膜を形成し
た後、高濃度のヒ素不純物をイオン注入する。ここで、
イオン注入によるボロン不純物の濃度は、Ｎ型低濃度拡
散層７の不純物量より小さくなるように設定され、拡散
抵抗層１１ａの導電型はＮ型となる。
【００５８】この第２の実施の形態では、第２のサイド
ウォール絶縁膜８の下部に位置する領域に形成される拡
散抵抗層１１ａの不純物濃度は、Ｎ型高濃度拡散層９の
不純物濃度とは独立して制御できる。このために、拡散
抵抗層１１ａの抵抗値を高く設定できるようになり、半
導体装置の入出力回路部のＭＯＳトランジスタのＥＳＤ
耐性はさらに向上するようになる。
ウォール絶縁膜８の下部に位置する領域に形成される拡
散抵抗層１１ａの不純物濃度は、Ｎ型高濃度拡散層９の
不純物濃度とは独立して制御できる。このために、拡散
抵抗層１１ａの抵抗値を高く設定できるようになり、半
導体装置の入出力回路部のＭＯＳトランジスタのＥＳＤ
耐性はさらに向上するようになる。
【００５９】以上の実施の形態では、Ｎチャネル型のＭ
ＯＳトランジスタの場合について説明された。本発明は
Ｐチャネル型のＭＯＳトランジスタでも同様に形成でき
ることに言及しておく。この場合には、Ｎ型をＰ型に代
えて行えばよい。
ＯＳトランジスタの場合について説明された。本発明は
Ｐチャネル型のＭＯＳトランジスタでも同様に形成でき
ることに言及しておく。この場合には、Ｎ型をＰ型に代
えて行えばよい。
【００６０】また、第１のサイドウォール絶縁膜と第２
のサイドウォール絶縁膜とが同種材料で形成されてもよ
い。
のサイドウォール絶縁膜とが同種材料で形成されてもよ
い。
【００６１】また、本発明の実施の形態では、第２のサ
イドウォール絶縁膜がＭＯＳトランジスタのゲート電極
の両側壁に形成される場合について説明されているが、
この第２のサイドウォール絶縁膜はゲート電極の片側に
形成されてもよい。但し、この場合には、この第２のサ
イドウォール絶縁膜の下部に位置する拡散層はＭＯＳト
ランジスタのドレイン領域になる。
イドウォール絶縁膜がＭＯＳトランジスタのゲート電極
の両側壁に形成される場合について説明されているが、
この第２のサイドウォール絶縁膜はゲート電極の片側に
形成されてもよい。但し、この場合には、この第２のサ
イドウォール絶縁膜の下部に位置する拡散層はＭＯＳト
ランジスタのドレイン領域になる。
【００６２】なお、シリサイド層はチタンシリサイドで
構成されているが、本発明はチタンシリサイドに限定さ
れない。本発明の方法はコバルトあるいはタングステン
等の高融点金属のシリサイド層でも同様に形成できるこ
とに言及しておく。
構成されているが、本発明はチタンシリサイドに限定さ
れない。本発明の方法はコバルトあるいはタングステン
等の高融点金属のシリサイド層でも同様に形成できるこ
とに言及しておく。
【００６３】
【発明の効果】以上説明したように本発明では、ソース
・ドレインを構成する拡散層の一部表面にシリサイド層
の形成されるＭＯＳトランジスタにおいて、このＭＯＳ
トランジスタのゲート電極の側壁に、第１のサイドウォ
ール絶縁膜と第２のサイドウォール絶縁膜とが積層して
形成され、上記の第２のサイドウォール絶縁膜の下部に
位置する上記拡散層上に拡散抵抗層が第２のサイドウォ
ール絶縁膜にセルフアラインに形成される。
・ドレインを構成する拡散層の一部表面にシリサイド層
の形成されるＭＯＳトランジスタにおいて、このＭＯＳ
トランジスタのゲート電極の側壁に、第１のサイドウォ
ール絶縁膜と第２のサイドウォール絶縁膜とが積層して
形成され、上記の第２のサイドウォール絶縁膜の下部に
位置する上記拡散層上に拡散抵抗層が第２のサイドウォ
ール絶縁膜にセルフアラインに形成される。
【００６４】あるいは、ＭＯＳトランジスタで構成され
る半導体集積回路において、内部回路を構成するＭＯＳ
トランジスタのゲート電極の側壁には第１のサイドウォ
ール絶縁膜が形成され、入出力回路を構成するＭＯＳト
ランジスタのゲート電極の側壁には異種材料で構成され
る第１のサイドウォール絶縁膜と第２のサイドウォール
絶縁膜とが積層して形成される。
る半導体集積回路において、内部回路を構成するＭＯＳ
トランジスタのゲート電極の側壁には第１のサイドウォ
ール絶縁膜が形成され、入出力回路を構成するＭＯＳト
ランジスタのゲート電極の側壁には異種材料で構成され
る第１のサイドウォール絶縁膜と第２のサイドウォール
絶縁膜とが積層して形成される。
【００６５】このように本発明では、ＭＯＳトランジス
タのソース、ドレインの拡散層の一部に、上記の第２の
サイドウォール絶縁膜にセルフアラインに拡散抵抗層が
形成される。
タのソース、ドレインの拡散層の一部に、上記の第２の
サイドウォール絶縁膜にセルフアラインに拡散抵抗層が
形成される。
【００６６】このために、従来の技術で生じていたフォ
トリソグラフィ工程での目合わせによるバラツキは皆無
になる。そして、ＭＯＳトランジスタの駆動能力のバラ
ツキはなくなる。
トリソグラフィ工程での目合わせによるバラツキは皆無
になる。そして、ＭＯＳトランジスタの駆動能力のバラ
ツキはなくなる。
【００６７】また、本発明の方法は、ＭＯＳトランジス
タの微細化が容易になると共に、その製造工程が簡素化
され半導体装置の製造コストが低減するようになる。
タの微細化が容易になると共に、その製造工程が簡素化
され半導体装置の製造コストが低減するようになる。
【００６８】また、本発明では、半導体集積回路の内部
回路部のＭＯＳトランジスタの拡散層に低抵抗のシリサ
イド層が形成できると共に、そのゲート電極の側壁に形
成されるサイドウォール絶縁膜の幅は小さくなる。この
ために、半導体装置の高性能化も併せて容易に達成でき
るようになる。
回路部のＭＯＳトランジスタの拡散層に低抵抗のシリサ
イド層が形成できると共に、そのゲート電極の側壁に形
成されるサイドウォール絶縁膜の幅は小さくなる。この
ために、半導体装置の高性能化も併せて容易に達成でき
るようになる。
【００６９】以上のようにして、微細でしかもソース・
ドレインがシリサイド化されたＭＯＳトランジスタで構
成される半導体装置の静電破壊耐性は向上すると共に、
このような半導体装置が高い信頼性で且つ簡便な方法で
もって容易に形成できるようになる。
ドレインがシリサイド化されたＭＯＳトランジスタで構
成される半導体装置の静電破壊耐性は向上すると共に、
このような半導体装置が高い信頼性で且つ簡便な方法で
もって容易に形成できるようになる。
【図１】本発明の第１の実施の形態を説明する入出力回
路部のＭＯＳトランジスタの断面図である。
路部のＭＯＳトランジスタの断面図である。
【図２】本発明の第１の実施の形態を説明する内部回路
部のＭＯＳトランジスタの断面図である。
部のＭＯＳトランジスタの断面図である。
【図３】上記入出力回路部のＭＯＳトランジスタの製造
工程順の断面図である。
工程順の断面図である。
【図４】上記内部回路部のＭＯＳトランジスタの製造工
程順の断面図である。
程順の断面図である。
【図５】本発明の第２の実施の形態を説明する入出力回
路部のＭＯＳトランジスタの断面図である。
路部のＭＯＳトランジスタの断面図である。
【図６】従来の技術を説明するＭＯＳトランジスタの製
造工程順の断面図である。
造工程順の断面図である。
１，１０１ シリコン基板 ２ フィールド酸化膜 ３，１０３ ゲート絶縁膜 ４ ゲート電極 ５ 上部絶縁膜 ６，６ａ，６ｂ 第１のサイドウォール絶縁膜 ７，７ａ Ｎ型低濃度拡散層 ８，８ａ 第２のサイドウォール絶縁膜 ９ Ｎ型高濃度拡散層 １０ シリサイド層 １１，１１ａ，１１８，１１９ 拡散抵抗層 １２ 層間絶縁膜 １３ 電極 １４ 第１の絶縁膜 １５ 第２の絶縁膜 １６ レジストマスク １０２ 素子分離絶縁膜 １０４ 多結晶シリコンゲート １０５ サイドウォール絶縁膜 １０６ ソース領域 １０７ ドレイン領域 １０８，１１０，１１１，１１２ チタン膜 １０９ レジスト膜 １１３，１１４，１１５，１１６，１１７ チタンシ
リサイド膜
リサイド膜
Claims (10)
- 【請求項１】 ソース・ドレインを構成する拡散層の一
部表面にシリサイド層の形成される絶縁ゲート電界効果
トランジスタにおいて、前記絶縁ゲート電界効果トラン
ジスタのゲート電極の側壁に、第１のサイドウォール絶
縁膜と第２のサイドウォール絶縁膜とが積層して形成さ
れ、前記第１および第２のサイドウォール絶縁膜の下部
に位置する前記拡散層にはシリサイド層が形成されてい
ないことを特徴とする半導体装置。 - 【請求項２】 絶縁ゲート電界効果トランジスタで構成
される半導体集積回路において、内部回路を構成する絶
縁ゲート電界効果トランジスタのゲート電極の側壁には
第１のサイドウォール絶縁膜が形成され、入出力回路を
構成する絶縁ゲート電界効果トランジスタのゲート電極
の側壁には異種材料で構成される第１のサイドウォール
絶縁膜と第２のサイドウォール絶縁膜とが積層して形成
されていることを特徴とする半導体装置。 - 【請求項３】 前記内部回路を構成する絶縁ゲート電界
効果トランジスタのゲート電極の側壁に形成される第１
のサイドウォール絶縁膜の幅が、前記入出力回路を構成
する絶縁ゲート電界効果トランジスタのゲート電極の側
壁に形成される第１のサイドウォール絶縁膜の幅より小
さくなっていることを特徴とする請求項２記載の半導体
装置。 - 【請求項４】 前記絶縁ゲート電界効果トランジスタの
ソース・ドレインを構成する拡散層の表面にシリサイド
層が形成されていることを特徴とする請求項２または請
求項３記載の半導体装置。 - 【請求項５】 前記第２のサイドウォール絶縁膜の下部
に位置する拡散層の不純物濃度が前記シリサイド層の形
成されている領域の拡散層の不純物濃度より低くなるよ
うに設定されていることを特徴とする請求項１または請
求項４記載の半導体装置。 - 【請求項６】 前記第２のサイドウォール絶縁膜の下部
に位置しドレインを構成する拡散層のみの不純物濃度が
前記シリサイド層の形成されている領域の拡散層の不純
物濃度より低くなるように設定されていることを特徴と
する請求項１または請求項４記載の半導体装置。 - 【請求項７】 前記第１のサイドウォール絶縁膜がシリ
コンオキシナイトライド膜で構成され、前記第２のサイ
ドウォール絶縁膜がシリコン酸化膜で構成されているこ
とを特徴とする請求項１から請求項６のうち１つの請求
項に記載の半導体装置。 - 【請求項８】 絶縁ゲート電界効果トランジスタのゲー
ト電極をゲート絶縁膜を介して半導体基板上に形成する
工程と、前記ゲート電極をマスクに第１のイオン注入を
してソース・ドレインとなる第１の拡散層を形成する工
程と、前記第１の拡散層を形成後、前記ゲート電極の側
壁に第１のサイドウォール絶縁膜を形成する工程と、前
記ゲート電極および第１のサイドウォール絶縁膜をマス
クに第２のイオン注入をしてソース・ドレインとなる第
２の拡散層を形成する工程と、前記第１のサイドウォー
ル絶縁膜上に第２のサイドウォール絶縁膜を形成し前記
第２の拡散層表面にシリサイド層を形成する工程と、を
含むことを特徴とする半導体装置の製造方法。 - 【請求項９】 絶縁ゲート電界効果トランジスタのゲー
ト電極をゲート絶縁膜を介して半導体基板上に形成する
工程と、前記ゲート電極をマスクに一導電型不純物の第
１のイオン注入をしてソース・ドレインとなる第１の拡
散層を形成する工程と、前記第１の拡散層を形成後、前
記ゲート電極の側壁に第１のサイドウォール絶縁膜を形
成する工程と、前記ゲート電極および第１のサイドウォ
ール絶縁膜をマスクに逆導電型不純物の第３のイオン注
入をして拡散抵抗層を形成する工程と、前記拡散抵抗層
を形成後、前記第１のサイドウォール絶縁膜上に第２の
サイドウォール絶縁膜を形成する工程と、前記ゲート電
極、前記第１のサイドウォール絶縁膜および前記第２の
サイドウォール絶縁膜をマスクに同導電型不純物の第２
のイオン注入をしてソース・ドレインとなる第２の拡散
層を形成する工程と、前記第２の拡散層表面にシリサイ
ド層を形成する工程と、を含むことを特徴とする半導体
装置の製造方法。 - 【請求項１０】 前記第１のサイドウォール絶縁膜がシ
リコンオキシナイトライド膜で構成され、前記第２のサ
イドウォール絶縁膜がシリコン酸化膜で構成されている
ことを特徴とする請求項８または請求項９記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9292820A JP3050188B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9292820A JP3050188B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11126900A true JPH11126900A (ja) | 1999-05-11 |
| JP3050188B2 JP3050188B2 (ja) | 2000-06-12 |
Family
ID=17786777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9292820A Expired - Lifetime JP3050188B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3050188B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861704B2 (en) | 2002-09-19 | 2005-03-01 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| US6890824B2 (en) | 2001-08-23 | 2005-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6916714B2 (en) | 2001-08-10 | 2005-07-12 | Seiko Epson Corporation | Method of manufacturing a semiconductor device, in which a high-breakdown-voltage mos transistor and a low-breakdown-voltage mos transistor are formed on an identical semiconductor substrate and semiconductor device manufactured thereby |
| US9460929B2 (en) | 2014-02-28 | 2016-10-04 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
-
1997
- 1997-10-24 JP JP9292820A patent/JP3050188B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6916714B2 (en) | 2001-08-10 | 2005-07-12 | Seiko Epson Corporation | Method of manufacturing a semiconductor device, in which a high-breakdown-voltage mos transistor and a low-breakdown-voltage mos transistor are formed on an identical semiconductor substrate and semiconductor device manufactured thereby |
| US6890824B2 (en) | 2001-08-23 | 2005-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7057236B2 (en) | 2001-08-23 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6861704B2 (en) | 2002-09-19 | 2005-03-01 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| US7220631B2 (en) | 2002-09-19 | 2007-05-22 | Fujitsu Limited | Method for fabricating semiconductor device having high withstand voltage transistor |
| US9460929B2 (en) | 2014-02-28 | 2016-10-04 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
| US9831259B2 (en) | 2014-02-28 | 2017-11-28 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3050188B2 (ja) | 2000-06-12 |
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