JP3420161B2

JP3420161B2 - 半導体装置及びその製造方法

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Publication number: JP3420161B2
Application number: JP2000082419A
Authority: JP
Inventors: 治加藤
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2000-03-23
Filing date: 2000-03-23
Publication date: 2003-06-23
Anticipated expiration: 2020-03-23
Also published as: JP2001274259A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、少なくともドレイ
ン領域にシリサイド層を有するトランジスタを備える半
導体装置及びその製造方法に関する。

【０００２】

【発明の背景】半導体装置の技術分野では、半導体装置
を微細化、高性能化、高密度化するためにトランジスタ
の拡散層をシリサイド化することが重要な要素の一つと
なっている。

【０００３】

【従来の技術】この目的のために用いられる半導体装置
でＮＭＯＳトランジスタの形成部分を説明しているのが
図１９である。図１９は、従来の一半導体装置（従来例
１）のＮＭＯＳトランジスタの形成部分を、シリサイド
層に対して垂直方向から視た平面図（但し、層間絶縁膜
２２及び配線２４を除く）である。図２０は、図１９の
Ａ−Ａ’線に沿った矢視方向の断面図（但し、層間絶縁
膜２２及び配線２４を含む。）である。また、特許第２
７７３２２０号公報や特許第２７７３２２１号公報に記
載の半導体装置がある。

【０００４】

【発明が解決しようとする課題】しかしながら、図１９
〜２０に示された半導体装置では、ＮＭＯＳトランジス
タのドレイン領域の高濃度ｎ⁺拡散層の全面がシリサイ
ド化され低抵抗となり、ＥＳＤ（ＥｌｅｃｔｒｏＳｔ
ａｔｉｃＤｉｓｃｈａｒｇｅ）による静電破壊に弱い
という欠点がある。静電破壊耐性は、配線からゲート電
極のドレイン端までの抵抗値が支配的な要素であり、抵
抗値が小さいほど静電破壊耐性が低いことが分かってい
る。

【０００５】そこで、例えば特許第２７７３２２０号公
報や第２７７３２２１号公報に示されているように、半
導体装置の入出力回路部のトランジスタのソースやドレ
インを構成する高濃度ｎ⁺拡散層領域にシリサイドを形
成しない高抵抗の領域を設け、静電破壊耐性を向上させ
る必要が出てくる。この様な半導体装置のＮＭＯＳトラ
ンジスタ部分を説明しているのが、図２１である。図２
１は、従来の他の一半導体装置（従来例２）のＮＭＯＳ
トランジスタ部分を、シリサイド層に対して垂直方向か
ら視た平面図（但し、層間絶縁膜２２及び配線２４を除
く）である。図２２は、図２１のＡ−Ａ’線による矢視
断面図（但し、層間絶縁膜２２及び配線２４を含む。）
である。この様な半導体装置の製造方法には、高濃度ｎ
⁺拡散層の形成後にシリサイドの形成を阻害する絶縁膜
の堆積とリソグラフィーによるマスキングとエッチング
処理が加わる。

【０００６】しかし、この様な製造方法では、シリサイ
ド形成を阻害する絶縁膜の形成時に加わる熱によってト
ランジスタ特性が変化することが懸念され、また、シリ
サイド形成を阻害する絶縁膜のエッチング処理時のオー
バーエッチングによる高濃度ｎ⁺拡散層の削れに伴うジ
ャンクションリークやサイドウォールの後退によるトラ
ンジスタ特性の変化が懸念される。特に、近年の微細化
された半導体装置では、ソースやドレインを形成する高
濃度ｎ⁺拡散層を浅く造り込む必要があるため、形成さ
れた高濃度ｎ⁺拡散層がオーバーエッチングにより削ら
れることは、ジャンクションリークを増大させ、歩留ま
りの低下を招く。

【０００７】本発明の第１の目的は、少なくとも静電破
壊耐性の強い高品質な半導体装置を提供することにあ
る。また、本発明の第２の目的は、前記第１の目的に加
えて、さらに、（ａ）トランジスタ特性を変化させる熱
処理を必須とすることなく製造することができる構成を
有すること、及び、（ｂ）高濃度ｎ⁺拡散層等のような
ソースやドレインを構成する層の形成後にエッチング工
程を追加することを必須とすることなく製造することが
できる構成を有すること、のうちの少なくとも１以上を
満足することができる半導体装置を提供することにあ
る。

【０００８】また、本発明の第３の目的は、少なくとも
静電破壊耐性の強い高品質な半導体装置を製造すること
ができる半導体装置の製造方法を提供することにある。
また、本発明の第４の目的は、前記第３の目的に加え
て、さらに、（ａ）トランジスタ特性を変化させる熱処
理を必須とすることなく製造することができること、及
び、（ｂ）高濃度ｎ⁺拡散層等のようなソースやドレイ
ンを構成する層の形成後にエッチング工程を追加するこ
とを必須とすることなく製造することができること、の
うちの少なくとも１以上を満足することができる半導体
装置の製造方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明の半導体装置は、
第１の視点において、少なくともドレイン領域にシリサ
イド層を有するトランジスタを備える半導体装置であっ
て、前記トランジスタのドレイン側のサイドウォール絶
縁層は２層以上の絶縁層の積層体層であり、前記積層体
層のうちの少なくとも一層は、静電破壊耐性が得られる
０．２μｍ以上の幅で形成されており、かつ、前記少な
くとも一層の絶縁層下に、高濃度拡散層が形成されてい
ることを特徴とする。また、本発明の半導体装置は、第
２の視点において、少なくともドレイン領域にシリサイ
ド層を有するトランジスタを備える半導体装置であっ
て、前記トランジスタのドレイン側のサイドウォール絶
縁層は２層以上の絶縁層の積層体層であり、前記積層体
層のうちの少なくとも一層は、静電破壊耐性が得られる
前記トランジスタのソース側サイドウォール絶縁層の幅
の２倍以上の幅で形成されており、かつ、前記少なくと
も一層の絶縁層下に、高濃度拡散層が形成されているこ
とを特徴とする。

【００１０】本発明の半導体装置は、前記トランジスタ
が、ドレイン側に高抵抗の内部抵抗を有するので、静電
破壊耐性が高い。また、本発明におけるドレイン側サイ
ドウォール絶縁層は、従来のサイドウォール絶縁層の形
成工程において、ドレイン側サイドウォール絶縁層の形
成領域をドレイン側に拡張すれば形成することができ
る。従って、本発明におけるドレイン側サイドウォール
絶縁層は、熱処理やエッチングを必要とする特別な工程
を新たに設けることなく形成することができるので、ト
ランジスタ特性を変化させる熱処理を必須とすることな
く製造することができ、また、高濃度ｎ⁺拡散層等のよ
うなソースやドレインを構成する層の形成後にエッチン
グ工程を追加することを必須とすることなく製造するこ
とができる。

【００１１】本発明の半導体装置の製造方法は、第３の
視点において、少なくともドレイン領域にシリサイド層
を有するトランジスタを形成するトランジスタ形成工程
を有する半導体装置の製造方法であって、前記トランジ
スタのドレイン側のサイドウォール絶縁層を２層以上の
絶縁層の積層体層で形成し、前記２層以上の絶縁体層の
うち最下層側の少なくとも一層は、静電破壊耐性が得ら
れる０．２μｍ以上の幅で形成し、かつ、前記少なくと
も一層の絶縁層下に、高濃度拡散層を形成することを特
徴とする。また、本発明の半導体装置の製造方法は、第
４の視点において、少なくともドレイン領域にシリサイ
ド層を有するトランジスタを形成するトランジスタ形成
工程を有する半導体装置の製造方法であって、前記トラ
ンジスタのドレイン側のサイドウォール絶縁層を２層以
上の絶縁層の積層体層で形成し、前記２層以上の絶縁体
層のうち最下層側の少なくとも一層は、静電破壊耐性が
得られる前記トランジスタのソース側サイドウォール絶
縁層の幅の２倍以上の幅で形成し、かつ、前記少なくと
も一層の絶縁層下に、高濃度拡散層を形成することを特
徴とする。なお、ドレイン側サイドウォール絶縁層の幅
とは、ドレイン側サイドウォール絶縁層の長手方向に対
して直角方向の長さである。また、ソース側サイドウォ
ール絶縁層の幅とは、ソース側サイドウォール絶縁層の
長手方向に対して直角方向の長さである。

【００１２】

【発明の実施の形態】本発明の半導体装置及びその製造
方法の実施の形態について、以下に説明する。

【００１３】〔半導体装置〕本発明の半導体装置は、少
なくともドレイン領域にシリサイド層を有するトランジ
スタを備える。前記トランジスタは、好ましくは、入出
力回路を構成するトランジスタであり、ソース領域にも
シリサイド層を有することができる。前記トランジスタ
のドレイン側サイドウォール絶縁層は、ドレインを構成
する層に接触して（例えば、前記層の表面に積層して）
設けることができる。ドレインを構成する層は、例えば
拡散層にすることができる。

【００１４】前記トランジスタのドレイン側サイドウォ
ール絶縁層の幅は、所要ニーズに応じて十分な静電破壊
耐性が得られる程度に設定する。例えば０．３μｍ以上
（好ましくは０．５μｍ以上、より好ましくは１μｍ以
上、さらに好ましくは１〜２μｍ）の幅で設けることが
できる。また、例えば、前記トランジスタのソース側サ
イドウォール絶縁層の幅の３倍以上（好ましくは５倍以
上、より好ましくは１０倍以上、さらに好ましくは１０
〜２０倍）の幅で設けることができる。

【００１５】シリサイド層は、ドレイン側サイドウォー
ル絶縁層の上層側及び下層側以外のドレイン領域に設け
る。シリサイド層は、好ましくは、ドレインを構成する
層に対して垂直方向において、ドレイン側サイドウォー
ル絶縁層と重ならないように、ドレインを構成する層に
接触して（例えば、ドレインを構成する層の表面に積層
して）設けることができる。

【００１６】前記トランジスタは、ドレイン領域にドレ
イン側サイドウォール絶縁層とは別の第２の絶縁層を１
層以上有することができる。第２の絶縁層は、ドレイン
を構成する層に接触して（例えば、前記層の表面に積層
して）設けることができる。この場合には、シリサイド
層を、ドレイン側サイドウォール絶縁層と前記第２の絶
縁層の上層側及び下層側以外のドレイン領域に設けるこ
とができる。シリサイド層は、好ましくは、ドレインを
構成する層に対して垂直方向において、ドレイン側サイ
ドウォール絶縁層及び第２の絶縁層の両方と重ならない
ように、ドレインを構成する層に接触して（例えば、ド
レインを構成する層の表面に積層して）設けることがで
きる。第２の絶縁層の材質は、ドレイン側サイドウォー
ル絶縁層の材質と同じにすることができ、また異なるよ
うにすることができる。

【００１７】ドレイン側サイドウォール絶縁層及び前記
第２の絶縁層のうちの少なくとも１は、２層以上の絶縁
層の積層体層にすることができる。ソース側サイドウォ
ール絶縁層は、２層以上の絶縁層の積層体層（好ましく
は、ドレイン側サイドウォール絶縁層と同様の材質の積
層体層）にすることができる。

【００１８】ドレイン側サイドウォール絶縁層は、２層
以上の絶縁層の積層体層である。前記積層体層のうちの
少なくとも１層（好ましくは、最下層を含む少なくとも
１層）の幅を、所要ニーズに応じて、十分な静電破壊耐
性が得られる０．２μｍ以上（好ましくは０．３μｍ以
上、より好ましくは０．５μｍ以上、さらに好ましくは
１μｍ以上、特に好ましくは１〜２μｍ）の幅で設ける
ことができる。

【００１９】また、ドレイン側サイドウォール絶縁層
は、２層以上の絶縁層の積層体層である。前記積層体層
のうちの少なくとも１層（好ましくは、最下層を含む少
なくとも１層）の幅は、所要ニーズに応じて、十分な静
電破壊耐性が得られる、前記トランジスタのソース側サ
イドウォール絶縁層の幅の２倍以上（好ましくは３倍以
上、より好ましくは５倍以上、さらに好ましくは１０倍
以上、特に好ましくは１０〜２０倍）の幅で設けること
ができる。

【００２０】〔半導体装置の製造方法〕本発明の半導体
装置の製造方法は、少なくともドレイン領域にシリサイ
ド層を有するトランジスタを形成するトランジスタ形成
工程を有する。前記トランジスタ形成工程は、サイドウ
ォール絶縁層形成工程とシリサイド層形成工程を少なく
とも有することができる。

【００２１】サイドウォール絶縁層形成工程では、トラ
ンジスタのドレイン側サイドウォール絶縁層を、十分な
静電破壊耐性が得られる程度の０．２μｍ以上（好まし
くは０．３μｍ以上、より好ましくは０．５μｍ以上、
さらに好ましくは１μｍ以上、特に好ましくは１〜２μ
ｍ）の幅で、ドレイン領域（例えば、ドレインを構成す
る層の表面）に形成することができる。

【００２２】サイドウォール絶縁層形成工程では、ま
た、トランジスタのドレイン側サイドウォール絶縁層
を、十分な静電破壊耐性が得られる程度の、トランジス
タのソース側サイドウォール絶縁層の幅の２倍以上（好
ましくは３倍以上、より好ましくは５倍以上、さらに好
ましくは１０倍以上、特に好ましくは１０〜２０倍）の
幅で形成することができる。ドレイン側サイドウォール
絶縁層は、ドレインを構成する層に接触して（例えば、
前記層の表面に積層して）形成することができる。サイ
ドウォール絶縁層形成工程では、ドレイン側サイドウォ
ール絶縁層と同時にソース側サイドウォール絶縁層を形
成することができる。

【００２３】本発明の半導体装置の製造方法は、前記ド
レイン領域に前記サイドウォール絶縁層以外の第２の絶
縁層を形成する第２絶縁層形成工程を有することができ
る。前記第２の絶縁層は、好ましくは、サイドウォール
絶縁層形成工程又はこれ以外の絶縁層（例えば、ゲート
絶縁層）を形成する工程に便乗して、ドレイン側サイド
ウォール絶縁層等の絶縁層と共に形成する。第２の絶縁
層を形成した場合は、シリサイド層形成工程において、
ドレイン側サイドウォール絶縁層と前記第２の絶縁層の
上層側及び下層側以外のドレイン領域にシリサイド層を
形成する。

【００２４】ドレイン側サイドウォール絶縁層と前記第
２の絶縁層の１以上の絶縁層は、好ましくは、シリサイ
ド層の形成を阻害する材料で形成することができ、ま
た、２層以上の絶縁層の積層体層として形成することが
できる。

【００２５】サイドウォール絶縁層形成工程では、２層
以上の絶縁層の積層体から成ると共に、前記２層以上の
絶縁層のうちの最下層側の少なくとも１層は十分な静電
破壊耐性が得られる程度の０．２μｍ以上（好ましくは
０．３μｍ以上、より好ましくは０．５μｍ以上、さら
に好ましくは１μｍ以上、特に好ましくは１〜２μｍ）
の幅のサイドウォール絶縁層をドレイン領域に形成する
ことができる。

【００２６】また、サイドウォール絶縁層形成工程で
は、２層以上の絶縁層の積層体から成ると共に、前記２
層以上の絶縁層のうちの最下層側の少なくとも１層は十
分な静電破壊耐性が得られる程度の、トランジスタのソ
ース側サイドウォール絶縁層の幅の２倍以上（好ましく
は３倍以上、より好ましくは５倍以上、さらに好ましく
は１０倍以上、特に好ましくは１０〜２０倍）の幅のサ
イドウォール絶縁層をドレイン領域に形成することがで
きる。

【００２７】シリサイド層形成工程では、前記サイドウ
ォール絶縁層形成工程で形成されたサイドウォール絶縁
層の上層側及び下層側以外の前記ドレイン領域にシリサ
イド層を形成することができる。シリサイド層は、好ま
しくは、ドレインを構成する層に対して垂直方向におい
て、ドレイン側サイドウォール絶縁層と重ならないよう
に、ドレインを構成する層に接触して（例えば、ドレイ
ンを構成する層の表面に積層して）形成することができ
る。

【００２８】ドレイン側サイドウォール絶縁層と前記第
２の絶縁層の１以上の絶縁層を、シリサイド層の形成を
阻害する材料で形成した場合は、このような絶縁層をマ
スクとして、前記絶縁層の形成面以外のドレイン領域に
シリサイド層を形成することができる。

【００２９】本発明の概要を本発明の一例の半導体装置
で説明すれば、高濃度拡散層等の拡散層のシリサイド化
処理を行っている半導体装置において、入出力回路を構
成するトランジスタのドレイン側サイドウォールを構成
する絶縁層をドレイン領域側に延伸して形成し、トラン
ジスタのドレイン側内部抵抗を高くしたことにある。本
発明の概要を図１１〜１２に基づいて説明すると次のと
おりである。

【００３０】図１１は、本発明の半導体装置の一実施例
の、シリサイド層に対して垂直方向から視た入出力回路
部のＮＭＯＳトランジスタ部分の平面図（但し、層間絶
縁膜２２及び配線２４を除く。）である。図１２は、図
１１のＡ−Ａ’線矢視断面図（但し、層間絶縁膜２２及
び配線２４を含む。）である。

【００３１】半導体基板１１上に、素子分離絶縁膜１
２、Ｐウェル１３、ゲート絶縁膜１４、ゲート電極１
５、低濃度ｎ^-拡散層１６、サイドウォール１９、高濃
度ｎ⁺拡散層２０、シリサイド２１、層間絶縁膜２２、
コンタクトプラグ２３、配線２４が形成されている。こ
のうち、トランジスタのドレイン領域のドレイン側第１
絶縁膜の幅が、内部回路のソース領域のサイドウォール
の幅よりも長い構造となっており、シリサイドを被覆し
ていない低濃度ｎ^-拡散層の領域が拡張されている。

【００３２】従って、前記半導体装置のトランジスタ
は、ドレイン領域において、シリサイドを被覆していな
い高濃度ｎ ^＋拡散層を造り込んだ分だけより大きな内部
抵抗が得られ、高い静電破壊耐性の半導体装置が得られ
るという効果が得られる。

【００３３】また、本発明による製造方法では、製造過
程に加わる熱履歴が従来技術の製造方法と何ら変わらな
いようにできるため、製造後のトランジスタ特性の変化
をもたらさないようにして製造することができ、また、
浅い高濃度ｎ⁺拡散層等のドレインを構成する層の形成
後にエッチング処理を行うことを必須としないため、ジ
ャンクションリークによる歩留まり低下を引き起こすこ
とがないようにして製造することができる。

【００３４】

【実施例】［第１の参考例］図１〜２を参照して、第１の参考例の半導体装置を説明
する。図１〜２は、上記説明のとおりであるが、より詳
細には、次のとおりである。

【００３５】素子分離絶縁膜１２及びＰウェル１３が半
導体基板１１に直接形成されている。ゲート絶縁膜１
４、低濃度ｎ^-拡散層１６及び高濃度ｎ⁺拡散層２０は、
それぞれ、Ｐウェル１３の表面に直接積層して形成され
ている。ゲート電極１５は、ゲート絶縁膜１４の表面に
直接積層して形成されている。層状のシリサイド２１
は、高濃度ｎ⁺拡散層２０の表面に直接積層して形成さ
れている。サイドウォール１９は、低濃度ｎ^-拡散層１
６の表面に直接積層して形成されている。層間絶縁膜２
２は、素子分離絶縁膜１２、ゲート電極１５、サイドウ
ォール１９、シリサイド２１を被覆するように形成され
ている。コンタクトプラグ２３は、層間絶縁膜２２の厚
さ方向に層間絶縁膜２２を貫くと共に、シリサイド２１
に直接接触して形成されている。配線２４は、層間絶縁
膜２２の表面に露出したコンタクトプラグ２３に直接接
触すると共に層間絶縁膜２２の表面に形成されている。

【００３６】次に、図３〜８を参照して、本参考例の半
導体装置の製造方法を説明する。なお、以下の製造方法
においては、製造途中の未完成の半導体装置（半導体装
置前駆体）であっても、上記完成後の半導体装置で用い
ている名称を用いて説明する場合がある。図３〜８は、
本参考例の半導体装置を製造する工程における半導体装
置前駆体のトランジスタ前駆体部分ないし半導体装置の
トランジスタ部分の、半導体基板に対して垂直方向の断
面図である。

【００３７】まず図３に示すように、半導体基板１１上
に選択的に素子分離絶縁膜１２が形成され、次にＰウェ
ル１３を形成するためのイオン注入が行われ、ゲート絶
縁膜１４とゲート電極１５を形成する。素子分離絶縁膜
１２は、ＬＯＣＯＳ(Local Oxidation of Silicon：シ
リコンの局所酸化)法やＳＴＩ(Shallow Trench Isolati
on)法によって形成され、ゲート絶縁膜は、例えば、Ｗ
ＥＴ酸化法により４０オングストローム（４ｎｍ）の厚
さで形成され、ゲート電極には、リンをドーピングした
多結晶シリコン、あるいは、リンをドーピングした多結
晶シリコン上にタングステンシリサイド（ＷＳｉ）が形
成されたポリサイドが用いられる。そして低濃度ｎ^-拡
散層１６を形成するためのイオン注入を、例えばヒ素を
１０ｋｅＶのエネルギーで１×１０¹⁴／ｃｍ²のドーズ
量で行う。また、短チャネル効果を抑制する為に、逆導
電型イオンを用いたポケット注入が、例えばＢＦ₂を３
０ｋｅＶで１×１０¹³／ｃｍ²のドーズ量で行われる。

【００３８】次に、図４に示すように、素子分離絶縁膜
１２、低濃度ｎ^-拡散層１６及びゲート電極１５を被覆
するように絶縁膜１７を堆積させる。この絶縁膜は、例
えば酸化膜を用い、１０００オングストローム（０．１
μｍ）の厚さで形成される。

【００３９】この後、図５に示すように、リソグラフィ
ー技術を用い、入出力回路部のＮＭＯＳトランジスタの
ドレイン側にレジストマスク１８を形成する。このレジ
ストマスク幅は、例えば、０．０５μｍの重ね合わせ精
度に対して、１．０μｍのレジストマスク幅というよう
に、リソグラフィー時の重ね合わせ精度に対して十分に
大きくとる必要がある。

【００４０】そのようにしないと、レジストマスク幅に
対してリソグラフィーの重ね合わせ精度が大きい場合、
図１の様に１つのドレイン領域に対して２つのトランジ
スタを設置した時、片方のトランジスタに電流が集中し
やすくなり、静電破壊耐性の低下を招くおそれがある。

【００４１】この後、図６に示すように全面をエッチバ
ックすることにより、ゲート電極側壁にサイドウォール
１９が形成される。この時、図５で示したようなレジス
トマスクを設置しないで全面をエッチバックした場合に
製造されるトランジスタは、ドレイン側のサイドウォー
ルの幅とゲート側のサイドウォールの幅が同じであり、
従来技術の製造方法で形成されたサイドウォールと何ら
変わらないサイドウォールが形成される。しかし、図５
で示したようなレジストマスクを設置して全面をエッチ
バックした場合に製造されるトランジスタは、ドレイン
側のサイドウォールの幅がゲート側のサイドウォールの
幅よりも長く形成されている。

【００４２】この後は、従来技術の製造方法と同様の製
造方法によって、図７に示すようにイオン注入が行われ
高濃度ｎ⁺拡散層２０が形成される。このイオン注入
は、例えば、ヒ素を４０ｋｅＶで５×１０¹⁵／ｃｍ²の
ドーズ量で行われる。その後、シリサイド化処理が行わ
れ、高濃度ｎ⁺拡散層２０とゲート電極１５上に層状の
シリサイド２１が形成される。このシリサイド化処理
は、チタンやコバルト等の金属を成膜し、ハロゲンラン
プを用いたアニールを行い、未反応金属の除去を行うこ
とにより形成される。上述のように、シリサイド化処理
が行われた後に、図８に示すように層間絶縁膜２２が形
成され、さらにコンタクトプラグ２３及び配線２４が形
成される。

【００４３】以上述べたように、本参考例の製造方法に
よれば、半導体装置の入出力回路部のＮＭＯＳトランジ
スタのドレイン側サイドウォールの幅を内部回路のＮＭ
ＯＳトランジスタのソース側サイドウォールの幅に比べ
て長く形成することが可能である。上記本参考例の製造
方法により製造されたトランジスタは、図５で示したよ
うなレジストマスクを設置しないで全面をエッチバック
した場合に製造されるトランジスタよりも、ドレイン側
低濃度ｎ^-拡散層が長く形成されている分大きな内部抵
抗が得られるので、上記本参考例の製造方法により静電
破壊耐性の強い半導体装置を提供することができる。

【００４４】また、この製造方法では、製造過程に加わ
る熱履歴が従来技術の製造方法と何ら変わらないため、
トランジスタ特性の変化をもたらさず、また、浅い高濃
度ｎ ⁺拡散層の形成後にエッチング処理を行わないた
め、ジャンクションリークによる歩留まり低下を引き起
こすことがない。上記では、本発明をＮＭＯＳトランジ
スタに適用した場合について説明を行ったが、ＰＭＯＳ
に対しても同様に適用が可能である。

【００４５】［第２の参考例］前記第１の参考例では、入出力回路のＮＭＯＳトランジ
スタのドレイン側サイドウォールをドレイン領域側に延
伸して形成した場合について述べたが、入出力回路部の
ＮＭＯＳトランジスタのドレイン側サイドウォールをド
レイン領域側に延伸して形成すると同時にドレイン領域
にシリサイド化されない領域を形成することも可能であ
る。

【００４６】図９は、第２の参考例の半導体装置の、シ
リサイド層に対して垂直方向から視た入出力回路部のＮ
ＭＯＳトランジスタ部分の平面図（但し、層間絶縁膜２
２及び配線２４を除く。）である。図１０は、図９のＡ
−Ａ’線矢視断面図（但し、層間絶縁膜２２及び配線２
４を含む。）である。

【００４７】半導体基板１１上に、素子分離絶縁膜１
２、Ｐウェル１３、ゲート絶縁膜１４、ゲート電極１
５、低濃度ｎ^-拡散層１６、絶縁膜１７、サイドウォー
ル１９、高濃度ｎ⁺拡散層２０、シリサイド２１、層間
絶縁膜２２、コンタクトプラグ２３、配線２４が形成さ
れている。このうち、トランジスタのドレイン領域にお
けるドレイン側サイドウォールの幅が、内部回路のソー
ス領域のサイドウォールの幅より長い構造となっている
と共に、ドレイン領域にシリサイド化を行わない領域が
形成されている。

【００４８】即ち、第１の参考例の半導体装置におい
て、ドレイン領域には、Ｐウェル１３の表面に高濃度ｎ
⁺拡散層が積層され、この高濃度ｎ⁺拡散層の表面に層状
のシリサイドが形成されていたが、本参考例では、高濃
度ｎ⁺拡散層の一部の代わりに低濃度ｎ^-拡散層が積層さ
れ、この低濃度ｎ^-拡散層の表面に絶縁膜１７が積層さ
れている。そして、絶縁膜１７は、層間絶縁膜で被覆さ
れるように形成されている。

【００４９】なお、シリサイド化を行った高濃度ｎ⁺拡
散層の層抵抗は、１０Ω／□程度であるが、シリサイド
化を行わない高濃度ｎ⁺拡散層の層抵抗は、１００Ω／
□程度となり、高抵抗が得られる。

【００５０】本参考例の半導体装置は、第１の参考例の
半導体装置の製造方法の、絶縁層１７を形成した後にレ
ジストマスク１８をドレイン側に形成する工程におい
て、レジストマスクをドレイン領域にも設けること以外
は、第１の参考例の半導体装置の製造方法と同様の製造
方法によって製造することが可能となる。よって、これ
以上の詳細な製造方法の説明は省略する。このような第
２の参考例の半導体装置の製造方法によれば、シリサイ
ド化を行わない高濃度ｎ⁺拡散層を用いた高抵抗素子を
内部回路にも配置が可能である。

【００５１】また、ゲート電極の形成に多結晶シリコン
を用いている場合、ゲート電極を形成するための層であ
る多結晶シリコン層上の所定の位置（ドレイン領域に相
当する領域の一部）にレジストマスクを形成することに
より、ゲート電極の形成に便乗して、前記ゲート電極を
形成するための層の一部をドレイン領域の一部にも残存
させた高抵抗素子の形成も可能となっている。

【００５２】本参考例の製造方法では、第１の参考例の
効果に加え、各々のトランジスタに外部抵抗を付加する
ことが可能となり、静電破壊耐性がさらに強い半導体装
置を提供することができる。

【００５３】［第１の実施例］図１１〜１２を参照して、第１の実施例の半導体装置に
ついて説明する。図１１は、本発明の第１の実施例の半
導体装置の、シリサイド層に対して垂直方向から視た入
出力回路部のＮＭＯＳトランジスタ部分の平面図（但
し、層間絶縁膜２２及び配線２４を除く。）である。図
１２は、図１１のＡ−Ａ’線矢視断面図（但し、層間絶
縁膜２２及び配線２４を含む。）である。

【００５４】半導体基板１１上に、素子分離絶縁膜１
２、Ｐウェル１３、ゲート絶縁膜１４、ゲート電極１
５、低濃度ｎ^-拡散層１６、サイドウォール１９、高濃
度ｎ⁺拡散層２０、シリサイド２１、層間絶縁膜２２、
コンタクトプラグ２３、配線２４が形成されている。こ
のうち、サイドウォール１９は、第１絶縁膜１７ａと第
２絶縁膜１７ｂの多層膜からなり、トランジスタのドレ
イン側サイドウォールを形成する第１絶縁膜１７ａの幅
（ドレイン側サイドウォールの長手方向に対して直角方
向の長さ）が、内部回路の（ソース領域側の）サイドウ
ォールの幅よりも長い構造となっている。なお、より詳
細には、次のとおりである。

【００５５】素子分離絶縁膜１２及びＰウェル１３が半
導体基板１１に直接形成されている。ゲート絶縁膜１
４、低濃度ｎ^-拡散層１６及び高濃度ｎ⁺拡散層２０は、
それぞれ、Ｐウェル１３の表面に直接積層して形成され
ている。ゲート電極１５は、ゲート絶縁膜１４の表面に
直接積層して形成されている。高濃度ｎ⁺拡散層２０の
表面には、膜状のシリサイド２１とサイドウォールの一
部（最下層）を構成する第１絶縁膜１７ａが直接積層し
て形成されている。第１絶縁膜１７ａは、また、低濃度
ｎ^-拡散層１６の表面にも直接積層して形成されてい
る。

【００５６】ドレイン側サイドウォールの一部（最上
層）を構成する第２絶縁膜１７ｂの幅（第２絶縁膜１７
ｂの長手方向に対して直角方向の長さ）は、低濃度ｎ^-
拡散層１６の幅（低濃度ｎ^-拡散層１６の長手方向に対
して直角方向の長さ）とほぼ同じ長さである。層間絶縁
膜２２は、素子分離絶縁膜１２、ゲート電極１５、サイ
ドウォール１９、シリサイド２１を被覆するように形成
されている。コンタクトプラグ２３は、層間絶縁膜２２
の厚さ方向に層間絶縁膜２２を貫くと共に、シリサイド
２１に直接接触して形成されている。配線２４は、層間
絶縁膜２２の表面に露出したコンタクトプラグ２３の露
出面に直接接触すると共に層間絶縁膜２２の表面に形成
されている。

【００５７】次に、本実施例の半導体装置の製造方法を
図１３〜１８を用いて説明する。図１３〜１８は、本発
明の一実施例の半導体装置を製造する工程における半導
体装置前駆体ないし半導体装置のトランジスタ部分の、
半導体基板に対して垂直方向の断面図である。

【００５８】まず図１３に示すように、半導体基板１１
上に選択的に素子分離絶縁膜１２が形成され、次にＰウ
ェル１３を形成するためのイオン注入が行われ、ゲート
絶縁膜１４とゲート電極１５を形成する。素子分離絶縁
膜１２は、ＬＯＣＯＳ(LocalOxidation of Silicon)法
やＳＴＩ(Shallow Trench Isolation)法によって形成さ
れ、ゲート絶縁膜は、例えば、ＷＥＴ酸化法により４０
オングストローム（４ｎｍ）の厚さで形成され、ゲート
電極には、リンをドーピングした多結晶シリコン、ある
いは、リンをドーピングした多結晶シリコン上にタング
ステンシリサイド（ＷＳｉ）が形成されたポリサイドが
用いられる。

【００５９】そして低濃度ｎ^-拡散層１６を形成するた
めのイオン注入を、例えばヒ素を１０ｋｅＶのエネルギ
ーで１０¹⁴／ｃｍ²のドーズ量で行う。また、短チャネ
ル効果を抑制する為に、逆導電型イオンを用いたポケッ
ト注入が、例えばＢＦ₂を３０ｋｅＶで１０¹³／ｃｍ²の
ドーズ量で行われる。

【００６０】次に、図１４に示すように、ゲート電極を
被覆するように第１絶縁膜１７ａを堆積させ、第１絶縁
膜１７ａを被覆するように第２絶縁膜１７ｂを堆積させ
る。この第１絶縁膜は、例えば窒化膜を用い５０オング
ストローム（５ｎｍ）の厚さで形成され、また、第２絶
縁膜は、例えば、酸化膜を用い、９５０オングストロー
ム（９５ｎｍ）の厚さで形成される。

【００６１】この後、図１５に示すように第２絶縁膜１
７ｂをエッチバックしてサイドウォールの一部（第２絶
縁膜の残存部）を形成すると共に第１絶縁膜１７ａを露
出させる。露出させた第１絶縁膜の表面の一部分であっ
て、入出力回路部のＮＭＯＳトランジスタのドレイン側
に相当する領域に、リソグラフィー技術を用いてレジス
トマスク１８を形成する。

【００６２】前記レジストマスク幅は、例えば、０．０
５μｍの重ね合わせ精度に対して、１．０μｍのレジス
トマスク幅というように、リソグラフィー時の重ね合わ
せ精度に対して十分に大きくとる必要がある。そのよう
にしないと、レジストマスク幅に対してリソグラフィー
の重ね合わせ精度が大きい場合、図１１の様に１つのド
レイン領域に対して２つのトランジスタを設置した時、
片方のトランジスタに電流が集中しやすくなり、静電破
壊耐性の低下を招くおそれがある。

【００６３】この後、レジストマスク１８を設けた第１
絶縁膜をエッチングすることにより、図１６に示すよう
にゲート電極のソース側及びドレイン側の両方の側壁に
サイドウォール１９の一部（最下層部）が形成される。
即ち、図１５で示したようなレジストマスク１８を設け
て第１絶縁膜をエッチングして、図１６に示すようにソ
ース側のサイドウォールの幅よりもかなり長い幅でドレ
イン側に第１絶縁膜を残存させる。この残存した第１絶
縁膜は、ドレイン側に残存している第２絶縁膜と共にド
レイン側サイドウォールを構成する。

【００６４】ソース側サイドウォールとドレイン側サイ
ドウォールは、それぞれ、低濃度ｎ ^-拡散層１６の表面
に直接積層する第１絶縁膜の残存部分と、前記第１絶縁
膜の残存部分の表面に直接積層する第２絶縁膜の残存部
分から成る。そして、ドレイン側サイドウォールの第１
絶縁膜の残存部分の幅は、ソース側サイドウォールの第
１絶縁膜の残存部分の幅よりもかなり長い。

【００６５】なお、第１絶縁膜のエッチング時に図１５
で示したようなレジストマスクが設置されない場合は、
従来技術の製造方法で形成されたサイドウォールと何ら
変わらないサイドウォールが形成される。即ち、ソース
側サイドウォールの幅とドレイン側サイドウォールの幅
がほぼ等しく形成される。しかし、レジストマスク１８
が設置された場合には、ドレイン側のレジストマスク１
８が設置された領域の分だけ第１絶縁膜が余分に残存す
る。

【００６６】この後は、従来技術の製造方法と同様に、
図１７に示すようにイオン注入が行われ高濃度ｎ⁺拡散
層２０が形成される。なお、ドレイン側サイドウォール
を形成した領域のうちで、前記ドレイン側サイドウォー
ルの厚さが厚い部分の下層側には、低濃度ｎ^-拡散層が
残存した。

【００６７】前記イオン注入は、例えば、ヒ素を４０ｋ
ｅＶで５×１０¹⁵／ｃｍ²のドーズ量で行う。この後、
シリサイド化処理が行われ、高濃度ｎ⁺拡散層２０の露
出面とゲート電極１５の露出面上にシリサイド２１が形
成される。このシリサイド化処理は、チタンやコバルト
等の金属を成膜し、ハロゲンランプを用いたアニールを
行い、未反応金属の除去を行うことにより形成される。
第１絶縁膜のエッチング工程でレジストマスク１８を設
置したことにより、ドレイン側の第１絶縁膜が残存する
領域では、第１絶縁膜の残存部分が存在するため、シリ
サイド化反応は起こらない。その後、図１８に示すよう
に、層間膜絶縁膜２２が形成され、さらにコンタクトプ
ラグ２３及び配線２４が形成される。

【００６８】以上述べたように、本実施例の製造方法に
よれば、半導体装置の入出力回路部のＮＭＯＳトランジ
スタのドレイン側サイドウォールを構成する第１絶縁膜
を内部回路のＮＭＯＳトランジスタのサイドウォールに
比べて長く形成することが可能であり、この様なトラン
ジスタは、延伸された第１絶縁膜下に形成されシリサイ
ドが形成されていない高濃度ｎ⁺拡散層が長く形成され
ている分大きな内部抵抗が得られる。

【００６９】第１、第２の参考例では、増加したトラン
ジスタの内部抵抗は、伸延されたサイドウォール下の低
濃度ｎ^-拡散層抵抗であり、この低濃度ｎ^-拡散層は、非
常に浅く、高抵抗にできているので、高電流が流れた際
の発熱による接合破壊が懸念されるが、本実施例では、
増加したトランジスタの内部抵抗は、延伸された第１絶
縁膜下に形成される高濃度ｎ⁺拡散層であり、高濃度ｎ⁺
拡散層は、低濃度ｎ^-拡散層に比べて、接合深さが深
く、抵抗も低いため、高電流が流れた際の発熱による接
合破壊の可能性を低くすることが出来、静電破壊耐性の
強い半導体装置を提供することができる。

【００７０】この製造方法では、製造過程に加わる熱履
歴が従来技術の製造方法と何ら変わらないため、トラン
ジスタ特性の変化をもたらさず、また、極めて浅い高濃
度ｎ ⁺拡散層の形成後にエッチング処理を行わないた
め、ジャンクションリークによる歩留まり低下を引き起
こすことがない。

【００７１】上記では、ＮＭＯＳトランジスタに適用し
た場合について説明を行ったが、ＰＭＯＳに対しても同
時に適用が可能である。また、本実施例では、サイドウ
ォールを形成する絶縁膜が２層からなる場合について説
明したが、３層以上の場合についても適用が可能であ
る。

【００７２】更に、第１絶縁膜をエッチングする際にド
レイン領域にレジストマスクを配置することにより、第
２の参考例のようにトランジスタの内部抵抗の増加とド
レイン領域への抵抗素子の配置が同時に可能となる。上
記各参考例及び実施例の製造方法によれば、製造工程の
熱履歴を変えることなく、また、高濃度ｎ⁺拡散層の形
成後にエッチング工程を追加することなく静電破壊耐性
の強い高品質な半導体装置を製造することができる。

【００７３】

【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。

【００７４】即ち、本発明の半導体装置の第１の効果
は、静電破壊耐性が強く高品質であるということにあ
る。本発明の半導体装置の第２の効果は、前記第１の効
果に加えて、さらに、（ａ）トランジスタ特性を変化さ
せる熱処理を必須とすることなく製造することができる
構成を有すること、及び、（ｂ）高濃度ｎ⁺拡散層等の
ようなソースやドレインを構成する層の形成後にエッチ
ング工程を追加することを必須とすることなく製造する
ことができる構成を有すること、のうちの少なくとも１
以上を満足することができるということにある。

【００７５】その第１の理由は、本発明の半導体装置
が、少なくともドレイン領域にシリサイド層を有するト
ランジスタを備える半導体装置であって、前記トランジ
スタのドレイン側のサイドウォール絶縁層は２層以上の
絶縁層の積層体層であり、前記積層体層のうちの少なく
とも一層は、静電破壊耐性が得られる０．２μｍ以上の
幅で形成されており、かつ、前記少なくとも一層の絶縁
層下に、高濃度拡散層が形成されているようにしている
からである。

【００７６】その第２の理由は、本発明の半導体装置
が、少なくともドレイン領域にシリサイド層を有するト
ランジスタを備える半導体装置であって、前記トランジ
スタのドレイン側のサイドウォール絶縁層は２層以上の
絶縁層の積層体層であり、前記積層体層のうちの少なく
とも一層は、静電破壊耐性が得られる前記トランジスタ
のソース側サイドウォール絶縁層の幅の２倍以上の幅で
形成されており、かつ、前記少なくとも一層の絶縁層下
に、高濃度拡散層が形成されているようにしているから
である。

【００７７】本発明の半導体装置の製造方法の第１の効
果は、静電破壊耐性の強い高品質な半導体装置を製造す
ることができるということにある。また、本発明の半導
体装置の製造方法の第２の効果は、前記第１の効果に加
えて、さらに、（ａ）トランジスタ特性を変化させる熱
処理を必須とすることなく製造することができること、
及び、（ｂ）高濃度ｎ⁺拡散層等のようなソースやドレ
インを構成する層の形成後にエッチング工程を追加する
ことを必須とすることなく製造することができること、
のうちの少なくとも１以上を満足して半導体装置を製造
することができるということにある。

【００７８】その第１の理由は、本発明の半導体装置の
製造方法が、少なくともドレイン領域にシリサイド層を
有するトランジスタを形成するトランジスタ形成工程を
有する半導体装置の製造方法であって、前記トランジス
タのドレイン側のサイドウォール絶縁層を２層以上の絶
縁層の積層体層で形成し、前記２層以上の絶縁体層のう
ち最下層側の少なくとも一層は、静電破壊耐性が得られ
る０．２μｍ以上の幅で形成し、かつ、前記少なくとも
一層の絶縁層下に、高濃度拡散層を形成するようにして
いるからである。

【００７９】その第２の理由は、本発明の半導体装置の
製造方法が、少なくともドレイン領域にシリサイド層を
有するトランジスタを形成するトランジスタ形成工程を
有する半導体装置の製造方法であって、前記トランジス
タのドレイン側のサイドウォール絶縁層を２層以上の絶
縁層の積層体層で形成し、前記２層以上の絶縁体層のう
ち最下層側の少なくとも一層は、静電破壊耐性が得られ
る前記トランジスタのソース側サイドウォール絶縁層の
幅の２倍以上の幅で形成し、かつ、前記少なくとも一層
の絶縁層下に、高濃度拡散層を形成するようにしている
からである。

【図面の簡単な説明】

【図１】図１は、参考例の半導体装置の、シリサイド層
に対して垂直方向から視た入出力回路部のＮＭＯＳトラ
ンジスタ部分の平面図（但し、層間絶縁膜２２及び配線
２４を除く。）である。

【図２】図２は、図１のＡ−Ａ’線矢視断面図（但し、
層間絶縁膜２２及び配線２４を含む。）である。

【図３】図３は、参考例の半導体装置を製造する工程に
おける半導体装置前駆体のトランジスタ前駆体部分の、
半導体基板に対して垂直方向の断面図である。

【図４】図４は、参考例の半導体装置を製造する工程に
おける半導体装置前駆体のトランジスタ前駆体部分の、
半導体基板に対して垂直方向の断面図である。

【図５】図５は、参考例の半導体装置を製造する工程に
おける半導体装置前駆体のトランジスタ前駆体部分の、
半導体基板に対して垂直方向の断面図である。

【図６】図６は、参考例の半導体装置を製造する工程に
おける半導体装置前駆体のトランジスタ前駆体部分の、
半導体基板に対して垂直方向の断面図である。

【図７】図７は、参考例の半導体装置を製造する工程に
おける半導体装置前駆体のトランジスタ前駆体部分の、
半導体基板に対して垂直方向の断面図である。

【図８】図８は、参考例の半導体装置を製造する工程に
おける半導体装置のトランジスタ部分の、半導体基板に
対して垂直方向の断面図である。

【図９】図９は、第２の参考例の半導体装置の、シリサ
イド層に対して垂直方向から視た入出力回路部のＮＭＯ
Ｓトランジスタ部分の平面図（但し、層間絶縁膜２２及
び配線２４を除く。）である。

【図１０】図１０は、図９のＡ−Ａ’線矢視断面図（但
し、層間絶縁膜２２及び配線２４を含む。）である。

【図１１】図１１は、本発明の第１の実施例の半導体装
置の、シリサイド層に対して垂直方向から視た入出力回
路部のＮＭＯＳトランジスタ部分の平面図（但し、層間
絶縁膜２２及び配線２４を除く。）である。

【図１２】図１２は、図１１のＡ−Ａ’線矢視断面図
（但し、層間絶縁膜２２及び配線２４を含む。）であ
る。

【図１３】図１３は、本発明の一実施例の半導体装置を
製造する工程における半導体装置前駆体のトランジスタ
前駆体部分の、半導体基板に対して垂直方向の断面図で
ある。

【図１４】図１４は、本発明の一実施例の半導体装置を
製造する工程における半導体装置前駆体のトランジスタ
前駆体部分の、半導体基板に対して垂直方向の断面図で
ある。

【図１５】図１５は、本発明の一実施例の半導体装置を
製造する工程における半導体装置前駆体のトランジスタ
前駆体部分の、半導体基板に対して垂直方向の断面図で
ある。

【図１６】図１６は、本発明の一実施例の半導体装置を
製造する工程における半導体装置前駆体のトランジスタ
前駆体部分の、半導体基板に対して垂直方向の断面図で
ある。

【図１７】図１７は、本発明の一実施例の半導体装置を
製造する工程における半導体装置前駆体のトランジスタ
前駆体部分の、半導体基板に対して垂直方向の断面図で
ある。

【図１８】図１８は、本発明の一実施例の半導体装置を
製造する工程における半導体装置のトランジスタ部分
の、半導体基板に対して垂直方向の断面図である。

【図１９】図１９は、従来の半導体装置（従来例１）の
ＮＭＯＳトランジスタの形成部分を、シリサイド層に対
して垂直方向から視た平面図（但し、層間絶縁膜２２及
び配線２４を除く）である。

【図２０】図２０は、図１９のＡ−Ａ’線に沿った矢視
方向の断面図（但し、層間絶縁膜２２及び配線２４を含
む。）である。

【図２１】図２１は、従来の半導体装置（従来例２）の
ＮＭＯＳトランジスタの形成部分を、シリサイド層に対
して垂直方向から視た平面図（但し、層間絶縁膜２２及
び配線２４を除く）である。

【図２２】図２２は、図２１のＡ−Ａ’線による矢視断
面図（但し、層間絶縁膜２２及び配線２４を含む。）で
ある。

【符号の説明】

１９サイドウォール２１シリサイド

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/336 H01L 27/085 - 27/092 H01L 29/78

Claims

(57)【特許請求の範囲】

【請求項１】少なくともドレイン領域にシリサイド層を
有するトランジスタを備える半導体装置であって、前記トランジスタのドレイン側のサイドウォール絶縁層
は２層以上の絶縁層の積層体層であり、前記積層体層の
うちの少なくとも一層は、静電破壊耐性が得られる０．
２μｍ以上の幅で形成されており、かつ、前記少なくと
も一層の絶縁層下に、高濃度拡散層が形成されているこ
とを特徴とする半導体装置。
【請求項２】少なくともドレイン領域にシリサイド層を
有するトランジスタを備える半導体装置であって、前記トランジスタのドレイン側のサイドウォール絶縁層
は２層以上の絶縁層の積層体層であり、前記積層体層の
うちの少なくとも一層は、静電破壊耐性が得られる前記
トランジスタのソース側サイドウォール絶縁層の幅の２
倍以上の幅で形成されており、かつ、前記少なくとも一
層の絶縁層下に、高濃度拡散層が形成されていることを
特徴とする半導体装置。
【請求項３】少なくともドレイン領域にシリサイド層を
有するトランジスタを形成するトランジスタ形成工程を
有する半導体装置の製造方法であって、前記トランジスタのドレイン側のサイドウォール絶縁層
を２層以上の絶縁層の積層体層で形成し、前記２層以上
の絶縁体層のうち最下層側の少なくとも一層は、静電破
壊耐性が得られる０．２μｍ以上の幅で形成し、かつ、
前記少なくとも一層の絶縁層下に、高濃度拡散層を形成
することを特徴とする半導体装置の製造方法。
【請求項４】少なくともドレイン領域にシリサイド層を
有するトランジスタを形成するトランジスタ形成工程を
有する半導体装置の製造方法であって、前記トランジスタのドレイン側のサイドウォール絶縁層
を２層以上の絶縁層の積層体層で形成し、前記２層以上
の絶縁体層のうち最下層側の少なくとも一層は、静電破
壊耐性が得られる前記トランジスタのソース側サイドウ
ォール絶縁層の幅の２倍以上の幅で形成し、かつ、前記
少なくとも一層の絶縁層下に、高濃度拡散層を形成する
ことを特徴とする半導体装置の製造方法。