[第1実施例]
図8,9は、本発明の第1実施例によるESD保護装置20の構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図8を参照するに、本実施例によるESD保護装置20では前記シリコン基板11中、前記n+型拡散領域11Dの直下にp型拡散領域11Pが、前記拡散領域11Dに部分的に重複するように形成されており、その結果、図9に示すように前記拡散領域11Dと拡散領域11Pとの間のpn接合面p/nが、拡散領域11Pを形成する前の状態よりも浅い位置に形成される。拡散領域11D中におけるn型ドーパント濃度は変わらないため、このような浅い位置にpn接合面p/nが形成されると、かかるpn接合面においてキャリア密度が急変し、急峻なキャリア分布が形成される。またこれに伴って、前記pn接合面p/nにおいて非常に狭い空乏領域が形成される。
そこで前記拡散領域11Dにサージ電圧が印加されると先に図1で説明した動作の他に、前記pn接合面において容易にアバランシェ降伏が生じ、正孔電流Ibh2が基板11中へと流れる。
その際、前記pn接合面p/nは前記拡散領域11Dと拡散領域11Pに沿って広い面積を有するため、より低い電圧で正孔電流を供給できる。更に前記pn接合は寄生バイポーラトランジスタの導通によって生じる大電流が通過する接合部から離間しているので、半導体装置20中において局所的な発熱による破壊の発生が効果的に抑制される。
図10は図8,9の半導体装置20のドレイン電流−ドレイン電圧特性を示す図である。
図10を参照するに、前記半導体装置20では横型バイポーラトランジスタが導通するLNPN動作点が低電圧側にシフトしており、しかも熱破壊が生じる熱破壊点における電流・電圧の値が、共に図1の従来構造の場合よりも増大していることがわかる。
このように、本実施例による半導体装置20はESD動作を行った場合にも破壊されにくく、さらにESD保護動作が低いサージ電圧において生じるため、図3のようなフィンガ構成に形成した場合でも特定のフィンガに放電電流が集中する一方で他のフィンガが動作しない問題も軽減され、バラスト抵抗と組み合わせることにより、全てのフィンガにわたって非常に均一な放電動作を実現することができる。
図11(A)〜(C)は、図8,9の半導体装置の製造工程を示す。
図11(A)を参照するに、p型Si基板11上には活性領域が深さが例えば0.4μmのSTI構造により画成されており、前記活性領域上にはゲート絶縁膜12を介してゲート電極パターン13が形成されている。さらに前記ゲート電極パターン13をマスクに前記活性領域中にAsを例えば10keVの加速電圧、1×1015cm-2のドーズ量でイオン注入し、前記ゲート電極パターン13の両側に、ソースおよびドレインエクステンション領域を構成するn-型拡散領域11Aおよび11Bを形成する。
次に図11(B)の工程において前記ゲート絶縁膜13の側壁に側壁絶縁膜13Aおよび13Bを、絶縁膜の堆積および異方性エッチング工程により形成し、さらに前記ゲート電極パターン13および前記側壁絶縁膜13A,13Bをマスクに、Pを15keVの加速電圧下、2×1015cm-2のドーズ量でイオン注入し、前記Si基板11中、ゲート電極パターン13の両側にn+型拡散領域11Cおよび11Dをそれぞれ形成する。さらにこれに引き続いてBを40keVの加速電圧下、1×1014cm-2のドーズ量でイオン注入し、前記n+型拡散領域11Cの下にp型拡散領域11P'を、また前記n+型拡散領域11Dの下にp型拡散領域11Pを形成する。その際、前記p型拡散領域11Pおよび11P'は、その上のn型拡散領域11Dおよび11Cと、それぞれ部分的に重複するように形成される。
なお、図11(B)の工程において前記Bのイオン注入工程は、半導体装置内部のトランジスタの接合容量増大を回避するため、半導体装置の内部領域を覆うレジストパターン(図示せず)を形成した状態で行うのが好ましい。また前記Bのイオン注入工程の際、前記拡散領域11P'の形成を抑制するレジストパターンを形成してもよい。注入された不純物元素は、1000℃、10秒程度の熱処理により活性化される。
なお図11(B)の工程では、前記p型拡散領域11Pおよび11P'の形成は、側壁絶縁膜13A,13Bの形成前、あるいは側壁絶縁膜13A,13Bの形成後、拡散領域11C,11Dの形成前に実行してもよい。
さらに図11(C)の工程において前記拡散領域11Cおよび11Dの表面、および前記ゲート電極13の表面に、シリサイド層14A,14Bおよび13Sが、それぞれ形成される。また図示は省略するが、前記シリサイド層14Bは配線パターンを介して図2に示すパッド電極10Pに接続されている。
なお、本実施例の半導体装置20では図4で説明したバラスト抵抗R1〜R3は示していないが、このようなバラスト抵抗は、ポリシリコンパターンを形成することにより、あるいはSi基板11中にn型ウェルを形成することにより、あるいはヴィアコンタクトを形成することにより、形成することができる。n型ウェルによるバラスト抵抗の形成については、例えばSanjay Dabral, et al., Basic ESD and I/O Design, p.189, John Wiley and Sons, 1998を参照。
[第2実施例]
図12(A)〜(D)は、本発明の第2実施例によるESD保護/入出力回路30を構成する半導体装置の製造工程を示す。
図12(A)を参照するに、深さが約0.4μmのSTI構造の素子分離領域を形成されたp型Si基板上に、前記素子分離領域により画成された素子領域に対応してゲート絶縁膜32が形成され、前記ゲート絶縁膜32上にポリシリコンゲート電極パターン33が形成される。
さらに図12(A)の工程では前記素子領域中に前記ゲート電極パターン33をマスクにAsを典型的には10keVの加速電圧下、1×1015cm-2のドーズ量でイオン注入することにより、前記ゲート電極パターン33の第1の側にn型ソース領域31Aを、第2の側にn型拡散領域31Bを、ドレインエクステンション領域Dexに対応して形成する。
次に図12(B)の工程において前記ゲート電極パターン33の側壁面に側壁絶縁膜33Aおよび33Bを形成し、さらに前記ゲート電極パターン33および側壁絶縁膜33A,33BをマスクにPを15keVの加速電圧下、2×1015cm-2のドーズ量でイオン注入する。さらにこれに引き続いて前記ゲート電極パターン33および側壁絶縁膜33A,33BをマスクにBを40keVの加速電圧下、1×1014cm-2のドーズ量でイオン注入する。さらに、1000℃の温度で10秒間熱処理することにより、前記素子領域中、前記側壁絶縁膜33Aの第1の側にn+型拡散領域31Cが、また第2の側にn+型拡散領域31Dが形成される。また同時に、前記n+型拡散領域31Cの下にp型拡散領域31Eが、前記n+型拡散領域31Dの下にp型拡散領域31Fが形成される。なお、前記p型拡散領域31Eの形成は必須ではないが、工程数を削減するため、本実施例ではp型拡散領域31Fと同時に形成している。
前記p型拡散領域31Fの形成の結果、図12(A)の状態におけるn+型拡散領域31Dの下端よりもやや上の位置にpn接合p/nが形成され、かかるp/n接合において急峻なキャリア密度分布で特徴付けられる狭い空乏領域が生じる。
次に図12(C)の工程において図12(B)の構造上にシリコン酸化膜などの絶縁膜34がCVD法により一様に形成され、さらにこれをレジストパターン35によりパターニングして絶縁膜パターン34Aを形成する。その結果、図12(D)に示すように、前記ゲート電極33の第1の側にソース領域を構成するn+型拡散領域31Cがソース領域として露出され、また前記ゲート電極33の第2の側に、前記ゲート電極33から離間して前記n+型拡散領域31Dがドレイン領域として露出される。
さらに前記ソース領域およびドレイン領域上にそれぞれシリサイド層35Aおよび35Bが自己整合的に形成される。その際、前記絶縁膜パターン34Aはシリサイド形成を抑制するシリサイドブロックパターンとして作用する。
本実施例では、図12(D)よりわかるように、前記n+型拡散領域31Dの直下において容易にアバランシェ降伏が生じ、先の実施例の場合と同様に半導体装置中において局所的な発熱による破壊の発生が効果的に抑制される。また、シリサイド層35Bを形成さされたドレインコンタクト領域が前記ゲート電極33から大きく離間して形成されているため、前記ゲート電極とドレインコンタクト領域との間のn型拡散領域31Dをバラスト抵抗として使うことができ、容易に図4,5に示したフィンガ形状のレイアウトを有するESD保護/入出力回路を構成することが可能である。
すなわち、図示は省略するが前記シリサイド層35Aおよびポリシリコンゲート電極33、さらにSi基板31はそれぞれの配線層によりVss電位の電源線に接続され、前記シリサイド層35Bが図2に示すパッド電極10Pに接続されている。
先にも説明したように、本実施例では、n+型拡散領域31Dよりなるドレインエクステンション領域の直下において容易にアバランシェ降伏が生じる。その結果、素子内における局所的な発熱が緩和され、大きなサージ電圧が入来した場合にもESD保護/入出力回路が破壊されることがない。また、シリサイド層35Bを形成されたドレイン領域が前記ゲート電極33から大きく離間して形成されているため、前記ゲート電極とドレイン領域との間のドレインエクステンション領域を構成するn型拡散領域31Dをバラスト抵抗として使うことができ、容易に図4,5に示したフィンガ形状のレイアウトを有するESD保護/入出力回路を構成することが可能である。
[第3実施例]
図13(A)〜(D)は、本発明の第3実施例によるESD保護/入出力回路を構成する半導体装置40の製造工程を示す。
図13(A)を参照するに、p型Si基板41上にはゲート絶縁膜42を介してポリシリコンゲート電極パターン43が形成されており、さらに前記ポリシリコンゲート電極パターン43をマスクにPを30keVの加速電圧下、3×1013cmのドーズ量でイオン注入を行うことにより、前記Si基板41中、前記ゲート電極パターン43のそれぞれソース側およびドレイン側に、n型拡散領域41A,41Bを形成する。
さらに図13(A)の工程では前記Si基板41上に前記ゲート電極パターン43を覆うように、かつSi基板表面41のうち、形成しようとしているドレインエクステンション領域41Dexに対応する部分を露出するようにレジストパターン43Rを形成し、さらに前記レジストパターン43Rをマスクに、Bを10keVの加速電圧下、1×1013cm-2のドーズ量でイオン注入する。さらに同じレジストパターン43Rをマスクに、Asを5keVの加速電圧下、2×1014cm-2のドーズ量でイオン注入する。さらにこのようにして導入されたBおよびAsをRTP処理により活性化することにより、前記Si基板41の表面に非常に浅いn+型拡散領域41Cが形成され、その下にp型拡散領域41Pが形成される。また前記拡散領域41Cと41Pとにより、キャリア濃度分布が急峻に変化するpn接合が、前記拡散領域41B内の破線で示した部分に大よそ対応して形成される。
図13(A)の工程では、前記レジストパターン43Rは、前記拡散領域41Cおよび41Pの形成がトランジスタ動作に影響しないように、前記ゲート電極43からドレイン方向に0.2μmの距離の部分までを覆うように形成されている。また前記レジストパターン43Rをゲート電極43の近傍のみに形成し、BおよびAsのイオン注入工程が前記拡散領域41Aに重畳して生じるようにしてもよい。ただし、この場合には拡散領域41Aの直下にp型拡散領域が形成されるため、ソース抵抗が多少増大する。また前記n型高濃度層41Cは、ESD保護装置の放電能力に余裕がある場合には、省略することも可能である。
次に図13(B)の工程において前記レジストパターン43Rは除去され、さらにSiO2膜などの絶縁膜44がCVD法により、前記Si基板41上に前記ゲート電極パターン43を覆うように一様に形成される。
図13(B)の工程ではさらに前記絶縁膜44上にレジストパターン44Rが形成され、図15(C)の工程において前記絶縁膜44を前記レジストパターン44Rをマスクにパターニングすることにより、前記ゲート電極43のソース側に、側壁絶縁膜分の距離を隔てて、ソース領域を露出する。また前記ゲート電極43のドレイン側に、前記ゲート電極43からドレインエクステンション領域の分だけ離間して、ドレイン領域を露出する。
さらに図13(C)の工程では、このようにして露出されたソース領域およびドレイン領域に、前記図13(C)の工程でパターニングされた絶縁膜パターン44Aをマスクに、Pを15keVの加速電圧下、2×1015cm-2のドーズ量でイオン注入し、1000℃、10秒間の急速熱処理により、n+型拡散領域41Dおよび41Eを形成する。
さらに図13(D)の工程において、前記ソース領域およびドレイン領域の表面にシリサイド層41Fおよび41Gが形成される。すなわち、図13(D)の工程では前記絶縁パターン44Aがシリサイドブロックパターンとして使われている。
本実施例においても、前記n+型拡散領域41Eが前記ゲート電極43から離間して、拡散領域41B,41Cよりなるドレインエクステンション領域の先端部に形成されており、このためシリサイド領域41Gをパッド電極10Pに、また前記ゲート電極43およびシリサイド領域41Fを電源ラインVssに接続することにより、先に図4,5で説明したバラスト抵抗R1〜R3を有するESD保護装置を構成することが可能になる。
本実施例のESD保護/入出力回路40では、シリサイドブロックパターン44Aがゲート側壁絶縁膜を兼用し、従って別に側壁絶縁膜をゲート電極パターン43上に形成する工程が省略できる。本実施例では、前記シリサイドブロックパターン44Aの下にはシリサイド形成領域と同じ深さの拡散領域は形成されないが、図13(A)の工程において基板41の表面の非常に浅い部分にn+型の拡散領域41Cを形成することにより、前記パッド電極10Pにサージ電圧が入来した場合に、前記拡散領域41Cとその下のp型拡散領域41Pとの接合面において効果的にアバランシェ降伏を生じさせることが可能になる。
[第4実施例]
図14(A)〜(D)は、本発明の第4実施例によるESD保護/入出力回路を構成する半導体装置50の製造工程を説明する図である。
図14(A)を参照するに、p型Si基板51上にはゲート絶縁膜52を介してポリシリコンゲート電極パターン53が形成されており、さらに前記ポリシリコンゲート電極パターン53をマスクにPを30keVの加速電圧下、3×1013cm-2のドーズ量でイオン注入を行うことにより、前記Si基板51中、前記ゲート電極パターン53のそれぞれソース側およびドレイン側に、n型拡散領域51A,51Bを形成する。
さらに図14(A)の工程では前記Si基板51上に前記ゲート電極パターン53を覆うように、かつSi基板表面51のうち、形成しようとしているドレインエクステンション領域51Dexに対応する部分を露出するようにレジストパターン53Rを形成し、さらに前記レジストパターン53Rをマスクに、Bを30keVの加速電圧下、5×1013cm-2のドーズ量でイオン注入する。さらに同じレジストパターン43Rをマスクに、Asを5keVの加速電圧下、1×1015cm-2のドーズ量でイオン注入する。さらにこのようにして導入されたBおよびAsをRTP処理により活性化することにより、前記Si基板51の表面に非常に浅いn+型拡散領域51Cが形成され、その下にp型拡散領域51Pが形成される。また前記拡散領域51Cと51Pとにより、キャリア濃度分布が急峻に変化するpn接合が、前記拡散領域51B内の破線で示した部分に大よそ対応して形成される。
図14(A)の工程では、前記レジストパターン53Rは、前記拡散領域51Cおよび51Pの形成がトランジスタ動作に影響しないように、前記ゲート電極53からドレイン方向に0.2μmの距離の部分までを覆うように形成されている。また前記レジストパターン53Rをゲート電極53の近傍のみに形成し、BおよびAsのイオン注入工程が前記拡散領域51Aに重畳して生じるようにしてもよい。ただし、この場合には拡散領域51Aの直下にp型拡散領域が形成されるため、ソース抵抗が多少増大する。また前記n型高濃度層51Cは、ESD保護装置の放電能力に余裕がある場合には、省略することも可能である。
次に図14(B)の工程において前記レジストパターン53Rは除去され、さらにSiO2膜などの絶縁膜54がCVD法により、前記Si基板51上に前記ゲート電極パターン53を覆うように一様に形成される。
図14(B)の工程ではさらに前記絶縁膜54上にレジストパターン54Rが前記絶縁膜54のうち、Si基板51に沿ってドレイン方向に延在する部分を覆うように形成され、図14(C)の工程において前記絶縁膜54を前記レジストパターン54Rをマスクにパターニングすることにより、前記ゲート電極53のソース側に、側壁絶縁膜分の距離を隔てて、ソース領域を露出する。また前記ゲート電極53のドレイン側に、前記ゲート電極53からドレインエクステンション領域の分だけ離間して、ドレイン領域を露出する。
図14(C)のパターニング工程では、前記絶縁膜54は前記ゲート電極53の上からも除去され、ゲート電極53の表面が露出される。
さらに図14(C)の工程では、このようにして露出されたソース領域およびドレイン領域に、前記図14(C)の工程でパターニングされた絶縁膜パターン54Aをマスクに、Pを20keVの加速電圧下、5×1015cm-2のドーズ量でイオン注入し、1000℃、10秒間の急速熱処理により、n+型拡散領域51Dおよび51Eを形成する。
さらに図14(D)の工程において、前記ソース領域およびドレイン領域にシリサイド層51Fおよび51Gが形成される。すなわち、図14(D)の工程では前記絶縁パターン44Aがシリサイドブロックパターンとして使われている。
図14(D)の工程では、また前記ゲート電極53上に同時にシリサイド層51Hが形成される。
本実施例によれば、ゲート電極53の表面にシリサイド層51Hが形成されることにより、ゲート抵抗が著しく低減される。
また本実施例においても、前記n+型拡散領域51Eが前記ゲート電極53から離間して、拡散領域51B,51Cよりなるドレインエクステンション領域の先端部に形成されており、このためシリサイド領域51Gをパッド電極10Pに、また前記ゲート電極表面のシリサイド層51Hおよびシリサイド領域51Fを電源ラインVssに接続することにより、先に図4,5で説明したバラスト抵抗R1〜R3を有するESD保護装置を構成することが可能になる。
本実施例のESD保護/入出力回路では、シリサイドブロックパターン54Aがゲート側壁絶縁膜を兼用し、従って別に側壁絶縁膜をゲート電極パターン53上に形成する工程が省略できる。本実施例では、前記シリサイドブロックパターン54Aの下にはシリサイド形成領域と同じ深さの拡散領域は形成されないが、図14(A)の工程において基板51の表面の非常に浅い部分にn+型の拡散領域51Cを形成することにより、前記パッド電極10Pにサージ電圧が入来した場合に、前記拡散領域51Cとその下のp型拡散領域51Pとの接合面において効果的にアバランシェ降伏を生じさせることが可能になる。
図14(A)〜(D)の例は、図14(B)の工程で形成されるレジストパターン54Rが前記絶縁膜54のうち、ゲート電極パターン53の側壁面を覆う部分に密着して、ただしゲート電極パターン53の上面を覆う部分は覆わないように形成された理想的な場合を示している。しかし実際には、本実施例のESD保護/入出力回路50を形成するに当たり、図15(A)〜(D)に示すようにレジストパターン54Rが図14(B)の状態から図15(B)に示すようにドレイン側に多少ずれる場合がある。
このような場合には、前記図14(C)の工程に対応する図15(C)の工程において前記レジストパターン54Rをマスクに前記絶縁膜54をパターニングした場合、形成されるシリサイドブロックパターン54Aは孤立したパターンを形成し、前記ゲート電極パターン53の側壁には、前記シリサイドブロックパターン54Aから分離した側壁絶縁膜54Bが形成される。またドレイン側の側壁絶縁膜54Bとシリサイドブロックパターン54Aとの間には隙間が形成されるため、図15(C)の工程においてn+型拡散領域51Eを形成すべくPのイオン注入を行った場合、前記隙間に対応して、n+型の拡散領域51E1が形成される。
そこで図15(D)の工程においてシリサイド層を形成した場合、シリサイド層51F,51Gおよび51Hの他に、前記拡散領域51E1に対応してシリサイド層51Iが形成される。
このような構造のESD保護/入出力回路においても、先に説明した本実施例の特徴および利点が得られる。
[第5実施例]
以上の実施例では、ESD保護/入出力装置の製造についてのみ説明をしたが、本発明のESD保護/入出力装置は半導体集積回路装置の一部として、他の半導体素子と同時に形成される。
本発明の第5実施例では、図15(D)の構造を有する本発明のESD保護/入出力回路50を例に、本発明のESD保護/入出力回路50を半導体集積回路装置中の他の半導体素子と共に形成する製造工程について、図16(A)〜図21(K)を参照しながら説明する。
図示の例では、半導体集積回路装置は1.2V動作するnチャネルMOSトランジスタおよびpチャネルMOSトランジスタ、3.3V動作するnチャネルMOSトランジスタ、および3.3V動作するESD保護/入出力回路とより構成されており、前記1.2V動作するnチャネルおよびpチャネルMOSトランジスタは0.11μmのゲート長と1.8nmのゲート絶縁膜膜厚を有するものである。これに対し、3.3V動作するnチャネルMOSトランジスタおよびESD保護/入出力回路を構成するnチャネルMOSトランジスタは、0.34μmのゲート長と7.5nmのゲート絶縁膜膜厚を有するものである。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図16(A)を参照するに、p型Si基板51上には厚さが10nmの酸化膜511が形成されており、さらに1.2V動作pチャネルMOSトランジスタの素子領域と3.3V動作nチャネルMOSトランジスタの素子領域、および前記ESD保護/入出力回路50の素子領域をレジスト512膜で覆った後、Bを前記酸化膜511を介して基板51中にイオン注入し、前記1.2V動作nチャネルMOSトランジスタの素子領域501に、p型ウェルおよびチャネル領域を形成する。
次に図16(B)の工程において前記レジスト膜512を除去し、さらに前記1.2V動作nチャネルMOSトランジスタの素子領域および1.2V動作pチャネルMOSトランジスタの素子領域を別のレジスト膜513で覆った後、Bを前記酸化膜511を介して基板51中にイオン注入し、前記3.3V動作nチャネルMOSトランジスタの素子領域503およびESD保護/入出力回路形成領域504に、p型ウェルおよびチャネル領域を形成する。
さらに図17(C)の工程において前記レジスト膜513を除去し、さらに前記1.2V動作pチャネルMOSトランジスタの素子領域502を露出するレジスト膜514を形成し、前記Si基板51中にPおよびAsを前記酸化膜511を介してイオン注入することにより、前記Si基板51中に前記素子領域502に対応してn型ウェルおよびチャネル領域を形成する。
次に図17(D)の工程において前記レジスト膜514および酸化膜511を除去し、さらに前記1.2V動作nチャネルMOSトランジスタ領域501およびpチャネルMOSトランジスタ領域502に膜厚が1.8nmの熱酸化膜を、また3.3V動作nチャネルMOSトランジスタ領域503およびESD保護/入出力保護回路形成領域504に膜厚が7.5nmの熱酸化膜を、それぞれゲート絶縁膜として形成する。
さらに図17(D)の工程では、前記ゲート絶縁膜521および522上にポリシリコンゲート電極パターン531および532が前記1.2V動作nチャネルMOSトランジスタおよびpチャネルMOSトランジスタに対応してそれぞれ形成され、またポリシリコンゲート電極533が前記3.3V動作nチャネルMOSトランジスタに対応して形成される。その際、前記ポリシリコンゲート電極パターン531〜533は、前記ESD保護/入出力回路50のポリシリコンゲート電極パターン53Gと同時に、共通のポリシリコン膜の形成およびパターニングにより形成される。
次に図18(E)の工程において図17(D)の構造上に、前記素子領域502および503を覆うように、また前記素子領域504のうち前記ドレインエクステンション領域51Dexを除いた部分を覆うように前記レジスト膜53Rを形成し、さらにBおよびAsのイオン注入を、それぞれ10keVの加速電圧および1×1013cm-2のドーズ量、および5keVの加速電圧および2×1014cm-2のドーズ量で行うことにより、前記Si基板51中に前記ドレインエクステンション領域51Dexに対応して、前記p型拡散領域51Pおよびn+型拡散領域51Cを、先にも説明したように前記n+型拡散領域51Cが前記p型拡散領域51Pの上に位置するように形成する。また同時に前記素子領域501においてポリシリコンゲート電極パターン531の両側に、p型拡散領域501Pおよびn+型拡散領域501LS,501LDを形成する。このようにして形成されたn+型拡散領域501LS,501LDは、前記1.2V動作nチャネルMOSトランジスタのソース・ドレインエクステンション領域を構成する。
次に図18(F)の工程において前記レジスト膜53Rを除去し、さらに前記素子領域502を露出する一方、他の素子領域を覆うように別のレジスト膜53Sを形成し、前記レジスト膜53SをマスクにBを0.5keVの加速電圧下、1.9×1014cm-2のドーズ量で、またAsを80keVの加速電圧下、8×1012cm-2のドーズ量でイオン注入し、前記素子領域502中、ポリシリコンゲート電極パターン532の両側に、n型拡散領域502Pおよびp+型拡散領域502LS,502LDを形成する。このようにして形成されたp+型拡散領域502LS,502LDは、前記1.2V動作pチャネルMOSトランジスタのソース・ドレインエクステンション領域を構成する。
次に図19(G)の工程において前記レジスト膜53Sが除去され、さらに前記素子領域501,502を覆い素子領域503,504を露出するレジスト膜53Tが形成される。
図19(G)の工程ではさらに前記レジスト膜53Tをマスクに、前記素子領域503,504においてSi基板51中にPをイオン注入し、前記素子領域503においてゲート電極パターン533の両側にn型拡散領域503LSおよび503LDを、それぞれ3.3V動作nチャネルMOSトランジスタのLDD領域として形成する。
同時に、図19(G)の工程では前記素子領域504において、前記Si基板51中、ゲート電極パターン53Gの両側にn型拡散領域51Aおよび51Bが形成される。前記n型拡散領域51AはESD保護/入出力回路50のソース領域を、また前記n型拡散領域51Bは先に形成されているn型拡散領域51Cと共に、ドレインエクステンション領域を形成する。
次に図20(H)の工程において前記Si基板51上の領域501〜504の全てにおいて、それぞれのゲート電極パターンを覆うようにSiO2膜などの絶縁膜54を一様に堆積し、さらに前記素子領域504において先に図15(B)で説明したように、ドレインエクステンション領域に対応してレジストパターン54Rを形成する。
さらに図20(H)の工程においては前記レジストパターン54Rをマスクに前記絶縁膜54を基板51に垂直な方向に、基板表面が露出するまでドライエッチングし、図20(I)に示すようにゲート電極531〜533および53Gの各々に側壁絶縁膜を形成すると同時に、ドレインエクステンション領域を覆う絶縁膜パターン54Aを形成する。
さらに図20(I)の工程では前記素子領域502をレジストパターン53Uにより覆い、Pのイオン注入を15keVの加速電圧下、1.75×1015cm-2のドーズ量で行うことにより、前記素子領域501においてSi基板51中、それぞれの側壁絶縁膜の外側にn型拡散領域501Sおよび501Dを、1.2V動作nチャネルMOSトランジスタのソース領域およびドレイン領域として形成する。またこのイオン注入工程では、同時に前記素子領域503においてSi基板51中、それぞれの側壁絶縁膜の外側にn型拡散領域503Sおよび503Dが、3.3V動作nチャネルMOSトランジスタのそれぞれソース領域およびドレイン領域として形成される。
さらにこのイオン注入工程では、同時に先に説明した図15(C)のイオン注入工程がなされ、n型拡散領域51D,51Eおよび51E1が形成される。
さらに図21(J)の工程で前記素子領域502のみが露出されるように素子領域501,503および504がレジスト膜53Vで覆われ、前記Si基板51中にBを5keVの加速電圧下、2×1015cm-2のドーズ量でイオン注入することにより、前記素子領域502において側壁絶縁膜の外側にp型拡散領域502Sおよび502Dが、それぞれ1.2V動作pチャネルMOSトランジスタのソース領域およびドレイン領域として形成される。
さらに図21(K)の工程において前記レジスト膜53Vは除去され、さらにCoなどの金属膜を堆積した後、短時間熱処理することにより、露出したシリコン表面に先に説明したシリサイド層51F,51G,51Hおよび51Iを含む低抵抗シリサイド層Silが形成される。図21(K)の工程では、前記絶縁膜パターン54Aは前記ドレインエクステンション領域におけるシリサイド形成を抑制するシリサイドブロックとして作用する。
図16(A)〜図21(K)よりわかるように、本実施例ではESD保護/入出力回路50を形成する際に、同時に半導体集積回路内部の1.2V動作MOSトランジスタあるいは3.3V動作MOSトランジスタを形成することができ、その際図20(H)の工程におけるシリサイドブロックパターン54A形成のためのレジストパターン54Rの形成工程を除けば、通常の半導体集積回路装置の製造に使われるレジストプロセスに追加されるレジストプロセスはない。従って、このようなESD保護/入出力回路の形成にあたり、半導体集積回路装置の製造工程が大きく増大することはない。
図22は、このようにして形成されたESD保護/入出力回路50において、図18(E)の工程におけるBイオン注入の際のドーズ量を変化させ、ESD耐性のシミュレーションを行った結果を示す。
図22のシミュレーションでは、前記ESD保護/入出力回路50に実際のESD試験の際と同様なサージ電圧を印加し、Si基板51の温度がSiの融点に達した時点をもって素子が熱破壊したと定義し、耐圧を求めた。ただし図22中、縦軸はHBM(human body model)試験におけるESD耐圧を、横軸は図17中に破線で概略的に示したドレイン接合底面における基板濃度比、すなわち前記ドレイン接合底面におけるB濃度の値をSi基板51中、同じ深さのB濃度、すなわち側壁絶縁膜あるいはゲート電極の下で、前記ドレイン接合底面とほぼ同じ深さの領域におけるB濃度の値で割ったものである。前記p型拡散領域51Pが形成されない場合、前記基板濃度比は1となる。また図中、▲はESD保護/入出力回路50を0.18μmルールのプロセスで形成した場合を、■は0.13μmルールのプロセスで形成した場合を示す。
図22を参照するに、基板濃度比が1〜10の間では0.13μmプロセスの素子と0.18μm素子で多少耐圧特性に差が生じているが、これは基板濃度比以外の条件が異なっているからである。0.13μmプロセスの素子では基板濃度比が8を超えると、また0.18μmプロセスの素子では基板濃度比が5を超えると、図22中に一点鎖線で示したようにESD耐圧は急激に向上し、しかもいずれのプロセスの素子でもESD耐圧の向上が、図中に一点鎖線で示したほぼ同一のライン上に沿って生じることがわかる。これは明らかに、図中に破線で示したpn接合面におけるアバランシェ降伏による効果であると考えられる。
この一点鎖線を外挿すると、基板濃度比が1を超えれば、すなわちp型拡散領域51Pが、p型Si基板の濃度より高い不純物濃度で形成されていれば、ESD耐圧の向上が得られることがわかる。
[第6実施例]
図23(A)〜(D)は、図7で説明したカスケード接続構造を有するESD保護/入出力回路において、本発明を適用した例を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図23(A)を参照するに、本実施例は先の図13(A)〜(D)の実施例の一変形例となっており、前記p型Si基板41上には前記n型拡散領域41Aを隔ててゲート電極パターン43に対向する側に、同じゲート絶縁膜42を介して別のポリシリコンゲート電極パターン43'が形成されている。前記ポリシリコンゲート電極43および43'をマスクにPを20keVのK速電圧下、4×1013cm-2のドーズ量でイオン注入することにより、前記ゲート電極43の両側にn型拡散領域41A,41Bが、前記ゲート電極43'のソース側にn型拡散領域41A'が、ソース領域として形成されている。
さらに図23(A)の工程では、前記ドレインエクステンション領域41Bに対応する部分を露出するようにレジストパターン43Rを形成し、さらに前記レジストパターン43Rをマスクに、Bを60keVの加速電圧下、3.5×1013cm-2のドーズ量でイオン注入し、前記n型拡散領域41Bの下にp型拡散領域41Pが形成される。ここでは省略したが、図13(A)と同様にAsを10keVの加速電圧下、6×1013cm-2のドーズ量で、またPを10keVの加速電圧下、1×1013cm-2のドーズ量でイオン注入することにより、前記ドレインエクステンション領域41Bの表面に非常に浅いn+型拡散領域を形成してもよい。
次に図23(B)の工程において前記レジストパターン43Rは除去され、さらにSiO2膜などの絶縁膜44がCVD法により、前記Si基板41上に前記ゲート電極パターン43,43'を覆うように一様に形成される。図23(B)の工程ではさらに前記絶縁膜44上のレジストパターン44Rが形成され、図23(C)の工程において前記絶縁膜44を前記レジストパターン44Rをマスクにパターニングすることにより、前記ゲート電極パターン43'のソース側に、側壁絶縁膜の距離を隔ててソース領域を露出する。また前記ゲート電極43のドレイン側に側壁絶縁膜およびドレインエクステンション領域の分だけ離間してドレイン領域を露出する。
さらに図23(C)の工程では、このように露出されたソース領域およびドレイン領域に、前記図23(C)の工程でパターニングされた絶縁膜パターン44Aをマスクに、Asを40keVの加速電圧下、2×1015cm-2のドーズ量でイオン注入し、1000℃、20秒間の急速熱処理により、n+型拡散領域41Dおよび41Eを形成する。
さらに図23(D)の工程において、図23(C)の工程で前記ソース領域41Dおよびドレイン領域41Eにシリサイド膜41Fおよび41Gが形成される。図23(D)の工程では、前記絶縁膜パターン44Aはシリサイドブロックパターンとして作用する。
勿論、このようなカスケード構成のESD保護/入出力回路は、図13(A)〜(D)の素子40のみならず、その他の素子、例えば素子30あるいは50を使って構成することもできる。
図24は、図23(D)のESD保護/入出力回路の電圧電流特性の例を示す。
図24を参照するに前記ドレイン領域41Eに入来するサージ電圧が6Vを超えたあたりで放電が始まり、サージ電圧の上昇率が減少する。さらにサージ電圧が7Vを超えたあたりで横型バイポーラトランジスタが導通し、大きな放電電流がソース領域41Dとドレイン領域41Eとの間を流れる。これによりサージ電圧の上昇率はさらに抑制されるが、サージ電圧の値をさらに増大させると約15V前後の値で再び放電電圧が低下し始め、素子が破壊したことがわかる。
これに対し、図25(A)は全く同一構成のESD保護/入出力回路において、前記シリサイドブロックパターン44Aを設け、B+のイオン注入を行わなかった場合の放電特性を示す。
図25(A)よりわかるように、この場合には素子が破壊する際の放電電流が大きく低減しており、ESD保護素子としての能力が低下していることがわかる。
さらに図25(B)は、図23(D)の構成において前記p型拡散領域41Pのみならず、シリサイドブロックパターン44Aをも省略した場合を示す。この場合には、前記シリサイドブロックパターンが存在しないため、前記Si基板41の表面のうち、ゲート側壁絶縁膜の位置までシリサイド層が形成されている。
図25(B)よりわかるように、この場合には放電電流が殆ど流れることなく、素子が破壊しており、しかも10V程度の低いサージ電圧で破壊が生じているのがわかる。
[第7実施例]
ところで、このようなESD保護/入出力回路は、先に図24および図25(A),(B)でも説明したように、形成されるシリサイドブロックパターンの有無や種類により、またp型拡散領域41Pの不純物濃度によりESD耐圧が変化する。
そこで本実施例では、図23(D)に示すカスケード接続構成のESD保護/入出力回路装置について、図26(H)のシリサイドブロックパターン44Aを図26(A)〜(G)に示すように変化させ、さらに以下の表1に示すように図23(A)のBイオン注入工程の際の加速電圧(エネルギ量)およびドーズ量を変化させ、ESD耐圧を実デバイスにより評価した。ただし図26(A)〜(G)の構造では、素子分離構造により画成された素子領域内に、ゲート電極43および43'を備えた図23(D)の構造が、ドレイン領域41Eで対称に折り返されて形成されている。このうち、図26(A)は図26(H)のシリサイドブロックパターン44Aを形成せず、ゲート電極パターン43,43'の側壁絶縁膜の位置までシリサイド層が形成される場合を、その他の場合はシリサイド層形成領域の位置および大きさを様々に変化させている。図中、梨地で示した部分がシリサイド形成が抑制される部分である。勿論、Si基板41のうちゲート電極43,43'直近の領域は側壁絶縁膜で覆われており、シリサイド形成はなされない。
例えば、図26(B)の例は、ドレイン領域41Eから最初のポリシリコンゲート電極パターン43までの間に、シリサイドブロック44Aが形成されない部分がある場合を示し、図26(C)の例は、ドレイン領域41Eからゲート電極パターン43までの間が完全にシリサイドブロックされるが、ゲート電極パターン43とゲート電極パターン43'との間の領域はシリサイドブロックされない場合を示し、図26(D)の例は、ドレイン領域41Eからゲート電極パターン43までの間は完全にシリサイドブロックされるが、ゲート電極パターン43とゲート電極パターン43'との間の領域は部分的にシリサイドブロックされない場合を示す。また図26(E)の例は、ドレイン領域41Eからゲート電極パターン43までの間は完全にシリサイドブロックされ、ゲート電極パターン43とゲート電極パターン43'との間の領域も完全にシリサイドブロックされるが、ゲート電極パターン43'はシリサイドブロックされない場合を示し、図26(F)の例は、ドレイン領域41Eからゲート電極パターン43までの間は完全にシリサイドブロックされ、ゲート電極パターン43とゲート電極パターン43'との間の領域も完全にシリサイドブロックされ、ゲート電極パターン43'もシリサイドブロックされるが、ゲート電極パターン43'のソース側領域はシリサイドブロックされない場合を示し、図26(G)の例はゲート電極パターン43'のソース側領域も、ソースコンタクト領域を除いてシリサイドブロックが形成される場合を示す。
また表1では、各Bイオン注入条件に対応した、横型バイポーラトランジスタ(LNPN)の動作点電圧(Vt1)も表示してある。動作点電圧は、図26に示すシリサイドブロックパターンには依存しない。
表1よりわかるように、条件1〜3では加速電圧は60keVに設定され、ドーズ量が2×10
13cm
-2から順次4.5×10
13cm
-2まで増大されている。一方条件4〜6では加速電圧は80keVに設定され、ドーズ量が1×10
13から順次5×10
13cm
-2まで増大されている。
表2および3は、図26(A)〜26(G)の各々の構成、および前記表1の各イオン注入条件の組合せに対して求めたESD保護/入出力回路の耐圧特性を、それぞれMM(マシンモデル)試験およびHBM(人体モデル)試験での耐圧値として示している。
表2を参照するに、シリサイドブロックパターン44Aを形成しない場合にはMM試験で20V程度の耐圧値、HBM試験で400V以下の耐圧値しか得られないことがわかる。また図23(A)の工程でBのイオン注入を行わなかった場合にも、MM試験で140V以下、HBM試験で1400V以下の、不満足な耐圧値しか得られない。さらに図26(B)〜(G)のシリサイドブロック構造は使ったものの、Bのイオン注入量が表2の条件4に示すように少ない場合にも、不満足な耐圧値しか得られないことがわかる。
これに対し、図26(B)の構成のESD保護/入出力回路では、MM試験ではBのイオン注入量が少ない条件1の場合を除き、所望の300V以上の耐圧値が確保できることがわかる。一方、HBM試験では、図26(B)の構成のESD保護/入出力回路では、イオン注入濃度が高い条件3の場合に所望の3000V以上の耐圧値が得られることがわかる。
それ以外の構成においては、イオン注入条件1および4を除き、いずれもMM試験で300V以上、HBM試験で3000V以上の所望の耐圧値が実現されている。
このように、カスケード接続構成のESD保護/入出力回路においても、本発明によれば、ドレインエクステンション領域下にp型拡散領域41Pを形成し、さらに前記ドレインエクステンション領域にシリサイドブロックパターンを形成することによりシリサイド形成を抑制することにより、所望のESD耐圧特性を実現することが可能になる。
以上、本発明を好ましい実施例について説明したが、本発明は上記特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
(付記1) 基板と、
前記基板上に形成されたゲート電極と、
前記基板中、前記ゲート電極の第1の側に形成された、第1の導電型を有する第1の拡散領域と、
前記基板中、前記ゲート電極の第2の側に形成された、前記第1の導電型を有する第2の拡散領域と、
前記基板中、前記第2の拡散領域の下に、前記拡散領域に接して形成された、第2の導電型を有する第3の拡散領域とを備え、
前記第3の拡散領域は、前記基板中、ゲート電極下の同じ深さの領域における第2導電型不純物の不純物濃度よりも大きな濃度で、前記第2導電型不純物を含むことを特徴とする半導体装置。
(付記2) 前記第3の拡散領域中における前記第2導電型不純物の不純物濃度は、前記基板中、ゲート電極下の同じ深さの領域における第2導電型不純物の不純物濃度よりも、5倍以上大きいことを特徴とする付記1記載の半導体装置。
(付記3) 前記ゲート電極は、0.13μmのゲート長を有することを特徴とする付記2記載の半導体装置。
(付記4) 前記第3の拡散領域中における前記第2導電型不純物の不純物濃度は、前記基板中、ゲート電極下の同じ深さの領域における第2導電型不純物の不純物濃度よりも、8倍以上大きいことを特徴とする付記1記載の半導体装置。
(付記5) 前記ゲート電極は、0.18μmのゲート長を有することを特徴とする付記4記載の半導体装置。
(付記6) 前記第2の拡散領域の表面には、前記ゲート電極の前記第2の側の側壁面に設けられた側壁絶縁膜から離間して、シリサイド層が形成されていることを特徴とする付記1〜5のうち、いずれか一項記載の半導体装置。
(付記7) 前記基板上には、前記側壁絶縁膜から連続して、前記シリサイド層の形成部分までの間の領域を覆うように、絶縁膜パターンが延在することを特徴とする付記6記載の半導体装置。
(付記8) 前記基板中には、前記シリサイド層の形成部分に対応して、前記第1の導電型のドレイン領域が形成されていることを特徴とする付記7記載の半導体装置。
(付記9) 前記基板上には、前記ゲート電極の前記第2の側に、前記側壁絶縁膜から離間して絶縁膜パターンが形成され、前記基板表面には前記絶縁膜パターンの前記第2の側に先端部に対応して第1のシリサイド領域が、また前記側壁絶縁膜と前記絶縁膜パターンとの間に第2のシリサイド領域が形成され、前記基板中には、前記第1のシリサイド領域の下に前記第1の導電型のドレイン領域が、前記第2のシリサイド領域の下には前記第1の導電型の別の拡散領域が形成されていることを特徴とする付記6記載の半導体装置。
(付記10) 前記ゲート電極上には、シリサイド層が形成されていることを特徴とする付記1〜9のうち、いずれか一項記載の半導体装置。
(付記11) 基板と、
前記基板上に形成された第1のゲート電極と、
前記基板中、前記第1のゲート電極の第1の側に形成された、第1の導電型を有する第1の拡散領域と、
前記基板中、前記第1のゲート電極の第2の側に形成された、前記第1の導電型を有する第2の拡散領域と、
前記基板中、前記第2の拡散領域の下に、前記拡散領域に接して形成された、第2の導電型を有する第3の拡散領域と、
前記基板上、前記第1のゲート電極の前記第1の側に、前記第1の拡散領域を隔てて形成された第2のゲート電極と、
前記基板中、前記第2のゲート電極の前記第1の側に形成された、前記第1の導電型を有する第4の拡散領域とを備え、
前記第3の拡散領域は、前記基板中、第1のゲート電極下の同じ深さの領域における第2導電型不純物の不純物濃度よりも大きな濃度で、前記第2導電型不純物を含むことを特徴とする半導体装置。
(付記12) 前記基板表面には、前記第1のゲート電極の前記第2の側に、前記ゲート絶縁膜の前記第2の側の側壁面を覆う側壁絶縁膜に連続して絶縁膜が延在し、前記基板中、前記絶縁膜の先端部に対応して前記第1の導電型のドレイン領域が形成され、前記基板表面には、前記ドレイン領域に対応してシリサイド層が形成されることを特徴とする付記11記載の半導体装置。
(付記13) 基板中に、ゲート電極パターンをマスクにしたイオン注入工程により、第1の導電型の第1の不純物元素を導入し、前記ゲート電極パターンの第1および第2の側に、前記第1の導電型の第1の拡散領域および第2の拡散領域を形成する工程と、
前記基板中に、前記ゲート電極および前記ゲート電極の両側壁面に形成された側壁絶縁膜をマスクに、前記第1の導電型の第2の不純物元素および第2の導電型の第3の不純物元素を導入し、前記第1および第2の拡散領域の下方に、前記第2の導電型の第3および第4の拡散領域をそれぞれ形成する工程と、
前記第3および第4の拡散領域の上方に、前記第1の導電型の第5および第6の拡散領域をそれぞれ形成する工程と、
前記第1および第2の拡散領域表面にシリサイド層を形成する工程とを含むことを特徴とする半導体装置。
(付記14) 基板中に、ゲート電極パターンをマスクにしたイオン注入工程により、第1の導電型の第1の不純物元素を導入し、前記ゲート電極パターンの第1および第2の側に、前記第1の導電型の第1および第2の拡散領域を形成する工程と、
前記基板中に、前記ゲート電極および前記ゲート電極の両側壁面に形成された側壁絶縁膜をマスクに、前記第1の導電型の第2の不純物元素および第2の導電型の第3の不純物元素を導入し、前記第1および第2の拡散領域の下方に、前記第2の導電型の第3および第4の拡散領域をそれぞれ形成する工程と、
前記基板上、前記ゲート電極の前記第2の側に、前記基板表面に沿って前記第2の側に延在する絶縁膜パターンを形成する工程と、
前記絶縁膜パターンをマスクに、前記基板表面の前記絶縁膜パターン先端部に、シリサイド層を形成する工程とよりなることを特徴とする半導体装置の製造方法。
(付記15) 基板中に、ゲート電極パターンをマスクにしたイオン注入工程により、第1の導電型の第1の不純物元素を導入し、前記ゲート電極パターンの第1および第2の側に、前記第1の導電型の第1および第2の拡散領域を形成する工程と、
前記基板中、前記第2の拡散領域が形成された領域に対応して、ただし前記第2の拡散領域よりも深い位置に、第2の導電型の不純物元素を導入し、第2の導電型の第3の拡散領域を形成する工程と、
前記基板中、前記第2の拡散領域が形成された領域に対応して、ただし前記第2の拡散領域よりも浅い位置に、第1の導電型の不純物元素を導入し、第1の導電型の第4の拡散領域を形成する工程と、
前記基板上、前記ゲート電極の前記第2の側に、前記基板表面に沿って前記第2の側に延在する絶縁膜パターンを形成する工程と、
前記絶縁膜パターンをマスクに、前記基板表面の前記絶縁膜パターン先端部に、シリサイド層を形成する工程とよりなることを特徴とする半導体装置の製造方法。
(付記16) 前記絶縁膜パターンを形成する工程の後、前記シリサイド層を形成する工程より前に、前記基板中に第1の導電型の不純物元素を導入し、前記絶縁膜パターン先端部に、ドレイン領域となる第1の導電型の拡散領域を形成することを特徴とする付記14または15記載の半導体装置の製造方法。
(付記17) 基板と、
前記基板上に形成されたゲート電極と、前記基板中、前記ゲート電極の第1の側に形成された、第1の導電型を有する第1の拡散領域と、前記基板中、前記ゲート電極の第2の側に形成された、前記第1の導電型を有する第2の拡散領域と、前記基板中、前記第2の拡散領域の下に、前記拡散領域に接して形成された、第2の導電型を有する第3の拡散領域とを備え、前記第3の拡散領域は、前記基板中、ゲート電極下の同じ深さの領域における第2導電型不純物の不純物濃度よりも大きな濃度で、前記第2導電型不純物を含むことを特徴とする半導体装置と、
前記基板上に、前記第2の拡散領域に接続して設けられた電極パッドとを備え、
前記ゲート電極パターンと前記第1の拡散領域とは、電源ラインに接続されていることを特徴とするESD保護装置。