DE112012001822B4

DE112012001822B4 - Siliciumgesteuerter Gleichrichter mit anpassbarer Auslösespannung mit Verspannungsunterstützung

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Publication number: DE112012001822B4
Application number: DE112012001822.2T
Authority: DE
Inventors: Renata Camillo-Castillo; Erik M. Dahlstrom; Robert J. Gauthier; Ephrem G. Gebreselasie; Richard A. Phelps; Yun Shi; Andreas Stricker
Original assignee: GlobalFoundries Inc
Current assignee: GlobalFoundries US Inc
Priority date: 2011-06-24
Filing date: 2012-06-01
Publication date: 2020-11-12
Anticipated expiration: 2032-06-02
Also published as: GB2505853A; US20120326766A1; CN103907191A; WO2012177375A3; WO2012177375A2; US8946799B2; US20130313607A1; CN103907191B; US8586423B2; GB2505853B; DE112012001822T5; GB201400368D0

Abstract

Verfahren zum Modulieren eines Auslösestroms bei der Herstellung eines siliciumgesteuerten Gleichrichters, im Folgenden englisch abgekürzt als SCR bezeichnet, wobei das Verfahren aufweist:Ausüben einer ersten mechanischen Verspannung von einer ersten Verspannungsschicht auf einen ersten Bereich des SCR in einem Ausmaß, das zum Anpassen des Werts des elektrischen Widerstands des ersten Bereichs ausreicht, wobei der elektrische Widerstand des ersten Bereichs in Serie mit einer Diodenkette verbunden ist zum Bereitstellen eines Spannungsauslösenetzes, welches durch eine Auslösespannung und einen Auslösestrom für den SCR gekennzeichnet ist, und dadurch zum Modulieren des Auslösestroms des SCR,wobei die erste Verspannungsschicht aus einem dielektrischen Material besteht und der Verspannungszustand der verspannten dielektrischen Schicht durch Ändern der Abscheidebedingungen derselben gesteuert wird.

Description

HINTERGRUND
Die Erfindung bezieht sich allgemein auf die Fertigung von Halbleitereinheiten und im Besonderen auf Einheitenstrukturen und Konstruktionsstrukturen für einen siliciumgesteuerten Gleichrichter wie auch auf Verfahren zum Fertigen und Betreiben eines siliciumgesteuerten Gleichrichters.
Die US 2004 / 0 075 146 A1, offenbart eine SCR ESD Struktur und ein Verfahren für deren Herstellung. US 2009 / 0 017 586 A1, offenbart einen Feldeffekt-Transistor mit einem „capping layer“, der eine mechanische Verspannung (mechanical stress) in dem Kanal des Feldeffekt-Transistors bewirkt, und ein Verfahren für dessen Herstellung. Die US 2007 / 0 020 867 A1, offenbart einen Feldeffekt-Transistor (FET) mit einer Schicht („high-stress film“), der eine mechanische Spannung in der Kanal-Region erzeugt, welche eine erhöhte Ladungsträgermobilität in der Kanal-Region bewirkt. US 2009 / 0 108 289 A1, offenbart eine Design-Struktur für einen Schaltkreis zur Bereitstellung einer für alle Finger einer Mehrfinger-Halbleiterschaltung einheitlichen Trigger-Spannung. Die US 2005 / 0 212 051 A1, offenbart einen Niederspannungs-SCR für den ESD-Schutz bei SOI-Technologien. Die US 2003 / 0 214 773 A1, offenbart eine Schutzschaltung für ein Halbleitererzeugnis.
Die US 7 274 047 B2 offenbart eine Schutzschaltung gegen elektrostatische Entladung (ESD) in einer integrierten Halbleiterschaltung (IC) mit einer geschützten Schaltung. Die ESD-Schutzschaltung umfasst einen siliziumgesteuerten Gleichrichter (SCR) mit mindestens einem Hochdotierungsbereich von einem ersten Typ, der mit einem ersten Referenzpotential der geschützten Schaltung gekoppelt ist, und mindestens einem Hochdotierungsbereich von einem zweiten Typ, der mit einem zweiten Referenzpotential des IC gekoppelt ist. Der SCR wird von einer externen On-Chip-Trigger-Vorrichtung ausgelöst, die zum Einspeisen eines Triggerstroms in mindestens ein Gate des SCR ausgebildet ist.
Bei Technologien für komplementäre Metalloxidhalbleiter (complementary metal-oxide-semiconductor, CMOS) werden p-Kanal- und n-Kanal-Feldeffekttransistoren integriert, um eine integrierte Schaltung auf einem einzigen Halbleitersubstrat auszubilden. Latch-up, das durch unerwünschte Einwirkung von parasitären Bipolartransistoren ausgelöst wird, die in Bulk-CMOS-Einheiten grundsätzlich vorhanden sind, können ein erhebliches Problem für Bulk-CMOS-Technologien darstellen. Die unerwünschte Einwirkung von parasitären Transistoren, die verschiedene Auslöser aufweist, kann einen Ausfall von Bulk-CMOS-Einheiten verursachen.
Chips mit CMOS-Einheiten können außerdem Ereignissen elektrostatischer Entladung (electrostatic discharge, ESD) ausgesetzt werden, die zu potenziell hohen und schädlichen Strömen innerhalb der integrierten Schaltung führen. Zunehmende Integrationsdichten und Anforderungen an die Leistungsfähigkeit haben zu verringerten Abmessungen von Einheiten geführt, wodurch die Anfälligkeit integrierter Schaltungen gegenüber ESD-Ereignissen gestiegen ist. Hersteller, Monteure und Benutzer von integrierten Schaltungen müssen Vorkehrungen treffen, um nicht unbeabsichtigt ESD-Ereignisse auszulösen. Beispielsweise kann ein ESD-Schutz in die integrierte Schaltung eingebaut werden, und er kann besondere Konstruktionstechniken für E/A-Anschlussstifte und - Kontaktstellen wie auch Versorgungskontaktstellen mit sich bringen, um eine Beschädigung des Chip während der Handhabung zwischen dem Fertigungszeitpunkt und dem Einbauzeitpunkt des Chip auf einer Leiterplatte und während des Einbaus des Chip auf der Leiterplatte zu vermeiden. Wenn kein ESD-Ereignis stattfindet, befindet sich die ESD-Schutzeinheit in einem nichtleitfähigen Zustand und ist elektrisch gegenüber der geschützten integrierten Schaltung isoliert. Wenn ein ESD-Ereignis erkannt wird, geht die Schutzeinheit in einen leitfähigen Zustand über, um den Strom eines ESD-Ereignisses gegen Masse und weg von den empfindlichen internen Schaltungen des Chip abzuleiten. Der leitfähige Zustand wird aufrechterhalten, bis die Spannung auf einen sicheren Pegel entladen worden ist.
Herkömmliche Bulk-CMOS-Einheiten sind anfällig für Latch-up. Beispielsweise beinhaltet ein typischer CMOS-Gleichrichter, der unter Verwendung eines p-Substrats gefertigt wird, n- und p-Wannen mit entgegengesetzter Leitfähigkeit, die über einen Wannenübergang hinweg aneinander angrenzen. Ein p-Kanal-Feldeffekttransistor (pFET) kann unter Verwendung der n-Wanne gefertigt werden, und in ähnlicher Weise kann ein n-Kanal-Feldeffekttransistor (nFET) unter Verwendung der p-Wanne gefertigt werden. Der pFET beinhaltet grundsätzlich einen parasitären p-n-p-Bipolartransistor (bipolar junction transistor, BJT), der durch eine p-Diffusion, die n-Wanne, die die p-Diffusion aufnimmt, und das p-Substrat ausgebildet wird. Der nFET beinhaltet grundsätzlich einen parasitären n-p-n-BJT, der durch eine n-Diffusion, das p-Substrat und die n-Wanne ausgebildet wird, die die entsprechende pFET-Einheit aufnimmt. Die Nähe des nFET-Transistors zu der n-Wanne erleichtert die Wechselwirkung der BJTs zum Erzeugen einer kreuzgekoppelten Struktur. Der Kollektorknoten (d.h. das p-Substrat) des p-n-p-BJT dient als Basis des n-p-n-BJT, wohingegen der Kollektor (d.h. die n-Wannendiffusion) des n-p-n-BJT als Basis des p-n-p-BJT dient. Das Vorspannen eines parasitären Transistors in Durchlassrichtung kann zu einem Vorspannen des anderen parasitären Transistors in Durchlassrichtung führen, und wenn bestimmte Bedingungen erfüllt werden, kann es zu einem Latch-up kommen, wobei die p-n-Übergänge des Gleichrichters frei leitend werden.
Ein siliciumgesteuerter Gleichrichter (silicon controlled rectifier, SCR) kann mit einer geplanten Verdrahtung eines pFET und eines nFET aufgebaut sein. Bei einem SCR, der sowohl eine geringe Kapazität als auch hohe Ausfallströme bietet, handelt es sich um einen Typ einer ESD-Einheit, die mit CMOS-Technologien aufgebaut sein kann, um ESD-Schutz in CMOS-Anwendungen bereitzustellen, zu denen Gleichrichter und sonstige logische Gatter zählen. SCR-Einheiten, die für ESD-Schutz verwendet werden, zeichnen sie durch eine Auslösespannung/einen Auslösestrom und eine Haltespannung/einen Haltestrom aus, die die Reaktion und die Wirksamkeit der Einheit während eines ESD-Ereignisses bestimmen.
Verbesserte Einheitenstrukturen, Fertigungs- und Betriebsverfahren und Konstruktionsstrukturen werden für einen siliciumgesteuerten Gleichrichter benötigt.
KU RZDARSTELLU NG
Bei einer Ausführungsform der Erfindung wird ein Verfahren zum Modulieren eines Auslösestroms eines siliciumgesteuerten Gleichrichters bereitgestellt. Das Verfahren beinhaltet ein Ausüben einer mechanischen Verspannung auf einen Bereich des siliciumgesteuerten Gleichrichters in einem Ausmaß, das zum Modulieren des Auslösestroms des siliciumgesteuerten Gleichrichters ausreicht.
Bei einer Ausführungsform der Erfindung wird ein Verfahren zum Ausbilden einer Einheitenstruktur bereitgestellt, die einen siliciumgesteuerten Gleichrichter beinhaltet. Das Verfahren weist ein Ausbilden einer Schicht an einer Stelle auf einer oberen Fläche eines Halbleitersubstrats relativ zu einem Bereich des siliciumgesteuerten Gleichrichters und so angeordnet auf, dass die Schicht eine mechanische Verspannung in dem Bereich des siliciumgesteuerten Gleichrichters in einem Ausmaß verursacht, das zum Modulieren eines Auslösestroms des SCR ausreicht.
Bei einer Ausführungsform der Erfindung beinhaltet eine Einheitenstruktur einen siliciumgesteuerten Gleichrichter mit einer Anode, einer Kathode, einem ersten Bereich in einem Halbleitersubstrat und mit einem ersten Leitfähigkeitstyp und einem zweiten Bereich in dem Halbleitersubstrat und mit einem zweiten Leitfähigkeitstyp, der gegenüber dem ersten Leitfähigkeitstyp entgegengesetzt ist. Der erste und der zweite Bereich des siliciumgesteuerten Gleichrichters sind in einem stromführenden Pfad zwischen der Anode und der Kathode des siliciumgesteuerten Gleichrichters angeordnet. Die Einheitenstruktur beinhaltet eine Schicht einer oberen Fläche eines Halbleitersubstrats. Die Schicht befindet sich an einer Stelle auf der oberen Fläche des Halbleitersubstrats relativ zu dem ersten Bereich des siliciumgesteuerten Gleichrichters und ist so angeordnet, dass sie eine mechanische Verspannung in dem ersten Bereich des siliciumgesteuerten Gleichrichters in einem Ausmaß verursacht, das zum Modulieren eines Auslösestroms des SCR ausreicht.
Bei einer Ausführungsform der Erfindung wird eine Konstruktionsstruktur bereitgestellt, die durch eine bei Konstruktion, Fertigung oder Simulation einer integrierten Schaltung verwendeten Maschine gelesen werden kann. Die Konstruktionsstruktur beinhaltet einen siliciumgesteuerten Gleichrichter mit einer Anode, einer Kathode, einem ersten Bereich in einem Halbleitersubstrat und einem zweiten Bereich in dem Halbleitersubstrat, und der einen entgegengesetzten Leitfähigkeitstyp gegenüber dem ersten Bereich aufweist. Der erste und der zweite Bereich des siliciumgesteuerten Gleichrichters sind in einem stromführenden Pfad zwischen der Anode und der Kathode des siliciumgesteuerten Gleichrichters angeordnet. Die Konstruktionsstruktur beinhaltet des Weiteren eine Schicht auf einer oberen Fläche des Halbleitersubstrats. Die Schicht ist so gestaltet, dass sie eine mechanische Verspannung in dem ersten Bereich des siliciumgesteuerten Gleichrichters in einem Ausmaß verursacht, das zum Modulieren eines Auslösestroms des siliciumgesteuerten Gleichrichters ausreicht. Die Konstruktionsstruktur kann eine Netzliste aufweisen. Die Konstruktionsstruktur kann sich außerdem auf einem Speichermedium als Datenformat befinden, das für den Austausch von Layout-Daten von integrierten Schaltungen verwendet wird. Die Konstruktionsstruktur kann sich in einem programmierbaren Gate-Array befinden.
Figurenliste
Die beigefügten Zeichnungen, die in dieser Beschreibung enthalten sind und einen Teil von ihr bilden, veranschaulichen verschiedene Ausführungsformen der Erfindung und dienen zusammen mit einer oben angeführten allgemeinen Beschreibung der Erfindung und mit der unten angeführten ausführlichen Beschreibung der Ausführungsformen als Erläuterung der Ausführungsformen der Erfindung.

1 ist eine schematische Draufsicht auf eine Einheitenstruktur gemäß einer Ausführungsform der Erfindung.
2 ist eine schematische Querschnittsansicht im Allgemeinen entlang einer Linie 2-2 in 1.
3 ist eine schematische Darstellung der elektrischen Konfiguration der Einheitenstruktur von 1 und 2.
4 ist ein Schaubild, das die Abhängigkeit des Auslösestroms von der SCR-ESD-Struktur zeigt, die in 1 bis 3 dargestellt wird, in denen Verspannungsfelder in Technology Computer-Aided Design (TCAD) erstellt wurden, um Auswirkungen von verschiedenen Orten und Verspannungspolaritäten (d.h. Druck- und/oder Zug-) zu bewerten.
5 ist ein Ablaufplan eines Konstruktionsprozesses, der bei der Konstruktion, Fertigung und/oder Prüfung von Halbleitern verwendet wird.

AUSFÜHRLICHE BESCHREIBUNG
Ausführungsformen der vorliegenden Erfindung beziehen sich auf einen verspannungstechnischen siliciumgesteuerten Gleichrichter (SCR), der eine Verspannungsstruktur beinhaltet, die so gestaltet ist, dass sie eine Auslösespannung oder einen Auslösestrom des SCR steuert und/oder modifiziert. Bei der Verspannungsstruktur kann es sich um eine Verspannungsschicht handeln, die auf einer Fläche des Substrats ausgebildet ist. Bei der durch die Verspannungsschicht in dem SCR verursachten Verspannung kann es sich um eine Zugverspannung handeln, die zu einer geringeren Auslösespannung/einem geringeren Auslösestrom als der Nennauslösespannung/dem Nennauslösestrom führt, wenn die Zugverspannung nicht besteht. Bei der durch die Verspannungsschicht ausgeübten Verspannung kann es sich um eine Druckverspannung handeln, die zu einer höheren Auslösespannung/einem höheren Auslösestrom als der Nennauslösespannung/dem Nennauslösestrom führt, wenn die Druckverspannung nicht besteht. Die Schaltspannung des SCR kann erhöht werden, um Latch-ups zu verhindern, oder alternativ kann die Schaltspannung des SCR verringert werden, um ihn als ESD-Schutzeinheit zu verwenden, ohne Kosten für spezielle Strukturelemente zu verursachen, wie zum Beispiel Photomasken für kleinere/größere Wannenabgriff-Abstandskontakte.
Unter Bezugnahme auf 1 bis 3, in denen sich gleiche Bezugszeichen auf gleiche Merkmale beziehen, und gemäß einer Ausführungsform der Erfindung beinhaltet eine Einheitenstruktur 10 eine p-Wanne 14, eine n-Wanne 16, die in der p-Wanne 14 ausgebildet ist, einen n-Kanal-Feldeffekttransistor (nFET) 18, der mithilfe der p-Wanne 14 ausgebildet ist, einen p-Kanal-Feldeffekttransistor (pFET) 20, der mithilfe den n-Wanne 16 ausgebildet ist, einen p-Wannenkontaktbereich 22, der einen elektrischen Kontakt für die p-Wanne 14 bereitstellt, einen n-Wannenkontaktbereich 24, der einen elektrischen Kontakt für die n-Wanne 16 bereitstellt, eine erste Verspannungsschicht 26, die dem nFET 18 und der p-Wanne 14 zugehörig ist, und eine zweite Verspannungsschicht 28, die dem pFET 20 und der n-Wanne 16 zugehörig ist. Die Einheitenstruktur 10 ist mithilfe eines Substrats 30 ausgebildet, bei dem es sich um ein beliebiges geeignetes Substrat handeln kann, das ein Halbleitermaterial enthält, das ein Fachmann als für die Fertigung einer integrierten Schaltung geeignet erkennen würde. Beispielsweise kann es sich bei dem Substrat 30 um eine Einheitenschicht eines Halbleiter-auf-Isolator(SOI)-Substrats oder eines Bulk-Substrats handeln, das aus dem Halbleitermaterial besteht. Das Halbleitermaterial, das das Substrat 30 bildet, kann mit einer Verunreinigung schwach dotiert werden, um seine elektrischen Eigenschaften zu verändern. Beispielsweise kann es sich bei dem Substrat 30 um ein Bulk-Siliciumsubstrat handeln, das mit einer p-Verunreinigungsspezies wie etwa Bor schwach dotiert ist, damit es zunächst den p-Typ aufweist (d.h. p-Silicium).
Die p-Wanne 14 und die n-Wanne 16 werden als dotierte Bereiche in dem Substrat 30 ausgebildet. Die p-Wanne 14 ist seitlich in dem Substrat 30 benachbart an der n-Wanne 16 positioniert und grenzt an die n-Wanne 16 an, sodass sie eine deckungsgleiche vertikale Begrenzung mit der n-Wanne 16 gemeinsam hat, die einen p-n-Übergang 32 ausbildet. Die Kontaktbereiche 22, 24 können eine obere Fläche 12 des Substrats 30 schneiden und können dieselben Leitfähigkeitstypen wie ihre jeweiligen Wannen 14, 16 aufweisen, jedoch höhere Dotierstoffkonzentrationen als ihre jeweiligen Wannen 14, 16 enthalten. Die Wannen 14, 16 schneiden die obere Fläche 12 des Substrats 30 nicht, sondern sind stattdessen unter der oberen Fläche 12 vergraben.
Der nFET 18 beinhaltet eine Source 34, einen Drain 36, einen Kanal 38 seitlich zwischen dem Drain 36 und der Source 34, und ein Gate 40, das allgemein über dem Kanal 38 liegt. Bei der Source 34 und dem Drain 36 des nFET 18 handelt es sich um stark dotierte Bereiche innerhalb der p-Wanne 14 und mit einem p-Leitfähigkeitstyp, der demjenigen der p-Wanne 14 entgegengesetzt ist. Der Kanal 38 besteht aus einem Bereich der p-Wanne 14 und weist daher einen Leitfähigkeitstyp auf, der dem Leitfähigkeitstyp der Source 34 und des Drain 36 entgegengesetzt ist. Die Source 34 und der Drain 36 des nFET 18 können durch n-Halbleiterbereiche in der p-Wanne 14 ausgebildet werden, die sich seitlich unter jeder Seite des Gate 40 ausbreiten. Eine Gate-Dielektrikumschicht 42 isoliert das Gate 40 elektrisch gegenüber dem Kanal 38. Der Kanal 38 kann die Source 34 und den Drain 36 für einen Ladungsträgerfluss verbinden, wenn eine geeignete Steuerspannung an das Gate 40 angelegt wird.
Der pFET 20 beinhaltet eine Source 44, einen Drain 46, einen Kanal 48 zwischen der Source 44 und dem Drain 46, und ein Gate 50, das allgemein über dem Kanal 48 liegt. Bei der Source 44 und dem Drain 46 des pFET 20 handelt es sich um stark dotierte Bereiche innerhalb der n-Wanne 16 und mit einem n-Leitfähigkeitstyp, der demjenigen der n-Wanne 16 entgegengesetzt ist. Der Kanal 48 besteht aus einem Bereich der n-Wanne 16 und weist daher einen Leitfähigkeitstyp auf, der dem Leitfähigkeitstyp der Source 44 und des Drain 46 entgegengesetzt ist. Die Source 44 und der Drain 46 des pFET 20 können durch p-Halbleiterbereiche in der n-Wanne 16 ausgebildet werden, die sich seitlich unter jeder Seite des Gate 50 ausbreiten. Eine Gate-Dielektrikumschicht 52 isoliert das Gate 50 elektrisch gegenüber dem Kanal 48. Der Kanal 48 kann die Source 44 und den Drain 46 für einen Ladungsträgerfluss verbinden, wenn eine geeignete Steuerspannung an das Gate 50 angelegt wird.
Grabenisolationsbereiche 54 werden durch einen herkömmlichen Prozess in dem Substrat 30 ausgebildet. Bei einer Ausführungsform können die Grabenisolationsbereiche 54 durch eine Technik einer flachen Grabenisolation (shallow trench isolation, STI) ausgebildet werden, die sich auf einen Lithographie- und Trockenätzprozess stützt, um Gräben in dem Substrat 30 zu definieren, die Gräben mit einem Dielektrikum füllt und die Schicht mithilfe eines chemischmechanischen Polier(CMP)-Prozesses bis zu der oberen Fläche 12 des Substrats 30 planarisiert. Bei dem Dielektrikum kann es sich um ein Oxid von Silicium wie zum Beispiel verdichtetes Tetraethylorthosilicat (TEOS), das durch chemische Gasphasenabscheidung (chemical vapor deposition, CVD) abgeschieden wird, oder um ein mit hochdichtem Plasma (HDP) erzeugtes Oxid handeln, das mit Plasmaunterstützung abgeschieden wird. Die Grabenisolationsbereiche 54 isolieren den p-Wannenkontaktbereich 22, den n-Wannenkontaktbereich 24, die Source 34 und den Drain 36 des nFET 18 und die Source 44 und den Drain 46 des pFET 20 elektrisch gegenüber einander.
Der nFET 18, der pFET 20 und die Kontaktbereiche 22, 24 können als Teil eines CMOS- oder BiCMOS-Chip gefertigt werden. Wie für einen Fachmann für Halbleiterfertigung ersichtlich ist, können Standard-CMOS- oder BiCMOS-Fertigungsprozesse unter Verwendung des Substrats 30 eingesetzt werden. Beispielsweise können die p-Wanne 14, die n-Wanne 16 und die Kontaktbereiche 22, 24 durch Maskieren, Implantieren geeigneter Verunreinigungsspezies mit geeigneten kinetischen Energien und elektrisches Aktivieren der implantierten Verunreinigungsspezies mit einer thermischen Temperung ausgebildet werden. Die Source 34 und der Drain 36 für den nFET 18 können durch Implantieren einer Verunreinigungsspezies wie zum Beispiel Phosphor (P), Arsen (As), Antimon (Sb) oder eines sonstigen geeigneten n-Dotierstoffs ausgebildet werden. In die Source 44 und den Drain 46 für den pFET 20 kann eine Verunreinigungsspezies wie zum Beispiel Bor (B), Aluminium (AI), Gallium (Ga) oder ein beliebiger sonstiger geeigneter p-Dotierstoff implantiert werden. Die Verunreinigungsspezies kann durch Ionenimplantation mithilfe der jeweiligen Gates 40, 50 als selbstausrichtende Blockierungsmaske und getrennte Photolackmasken während n- und p-Dotierstoffimplantationen eingebracht werden. Es können zusätzliche schräge Implantationen durchgeführt werden, um der Source 34 und dem Drain 36 des nFET 18 oder der Source 44 und dem Drain 46 des pFET 20 Halobereiche mit entgegengesetztem Leitfähigkeitstyp hinzuzufügen und um flache Source/Drain-Erweiterungen mit demselben Leitfähigkeitstyp wie der Source 34 und dem Drain 36 des nFET 18 oder der Source 44 und dem Drain 46 des pFET 20 hinzuzufügen. Die Halobereiche und die flachen Source/Drain-Bereiche werden zum Steuern von Leckströmen zwischen Source und Drain im ausgeschalteten Zustand und von Strömen im eingeschalteten Zustand für den nFET 18 und den pFET 20 verwendet. Die implantierte Verunreinigungsspezies kann durch eine thermische Temperung elektrisch aktiviert werden.
Das Gate 40 und die Gate-Dielektrikumschicht 42 des nFET 18 und das Gate 50 und die Gate-Dielektrikumschicht 52 des pFET 20 können durch Abscheiden eines Schichtstapels ausgebildet werden, der eine oder mehrere Isolatorschichten und eine oder mehrere leitfähige Schichten beinhaltet. Anschließend können Photolithographie und RIE verwendet werden, um die Gates 40, 50 aus dem Schichtstapel zu definieren. Die eine oder mehreren Schichten der Gates 40, 50 können aus dotiertem polykristallinem Silicium (Polysilicium) und/oder einem Metall bestehen. Bei verschiedenen Ausführungsformen kann das Metall aus Wolfram (W), Tantal (Ta), Titannitrid (TiN), Zirconiumnitrid (ZrN), Hafniumnitrid (HfN), Vanadiumnitrid (VN), Niobnitrid (NbN), Tantalnitrid (TaN), Wolframnitrid (WN), Titanaluminiumnitrid (TiAIN), Tantalcarbid (TaC), Tantalmagnesiumcarbid (TaMgC), Tantalcarbonitrid (TaCN), einer Kombination oder einer Legierung davon oder analogen Materialien ausgewählt werden, die ein Fachmann erkennen würde. Die Materialbestandteile der Gates 40, 50 können durch CVD, ALD, physikalische Gasphasenabscheidung (physical vapor deposition, PVD) usw. abgeschieden werden. Seitenwand-Abstandselemente (ohne Abbildung), die aus einem dielektrischen Material wie zum Beispiel Si₃N₄ bestehen, können durch einen herkömmlichen Abstandselemente-Ausbildungsprozess auf den Seitenwänden jedes der Gates 40, 50 ausgebildet werden.
Die eine oder mehreren Schichten der Gate-Dielektrikumschichten 42, 52 können aus einem Isolationsmaterial (z.B. einem Nichtleiter) mit einer Dielektrizitätskonstante (z.B. einer Permittivität) bestehen, die für ein High-k-Dielektrikum charakteristisch ist. So, wie sie hierin verwendet werden, wird davon ausgegangen, dass mögliche High-k-Dielektrika für die Gate-Dielektrikumschichten 42, 52 eine Dielektrizitätskonstante aufweisen, die höher als 10 ist und bevorzugt in einem Bereich von 10 bis 100 liegt. Luft, bei der es sich um einen anerkannten Richtwert für Werte relativer Permittivität oder einer relativen Dielektrizitätskonstante handelt, weist eine Dielektrizitätskonstante von ungefähr eins auf. Zu typischen dielektrischen Materialien für die Gate-Dielektrikumschicht zählen dielektrische Materialien auf der Grundlage von Hafnium wie Hafniumoxid (HfO₂), Hafniumsilicat (HfSiO) oder ein nitriertes Hafniumsilicat (HfSiON), Aluminiumoxid (Al₂O₃), Lanthanoxid (La₂O₃), Titandioxid (TiO₂), Tantaloxid (Ta₂O₅), Zirconiumoxid (ZrO₂), Zirconiumsiliciumoxid (ZrSiO), Yttriumoxid (Y₂O₃), Strontiumoxid (SrO) oder Strontiumtitanoxid (SrTiO), Mischungen davon oder Schichtstapel aus diesen und anderen dielektrischen Materialien, ohne auf diese beschränkt zu sein. Diese Typen von dielektrischen High-k-Materialien können durch Atomlagenabscheidung (atomic layer deposition, ALD), chemische Gasphasenabscheidung (CVD) oder eine sonstige herkömmliche Abscheidetechnik abgeschieden werden. Bei einer Verwendung eines High-k-Dielektrikums in einer Transistor-Gate-Struktur ist eine deutliche Verringerung von Ableitströmen beobachtet worden, wodurch die Leistungsaufnahme für einen Feldeffekttransistor verringert wird.
Eine gewöhnliche Back-End-of-Line(BEOL)-Bearbeitung kann auf die Ausbildung der Einheitenstruktur 10 folgen, um eine BEOL-Verbindungsstruktur auszubilden. Jede Ebene der BEOL-Verbindungsstruktur kann durch Damaszener-Prozesse gefertigt werden, zum Beispiel durch einen dualen Damaszener-Prozess, bei dem eine dielektrische Schicht abgeschieden wird, Durchkontaktierungen und Gräben in die dielektrische Schicht geätzt werden und die Durchkontaktierungen und Gräben mithilfe einer einzigen durchgehenden Abscheidung, gefolgt von einer Planarisierung, mit einem Leiter gefüllt werden. Der Damaszener-Prozess kann wiederholt werden, um mehrere Verdrahtungsebenen zu stapeln, sodass ein Gerüst von leitfähigen Verbindungen mit mehreren Ebenen ausgebildet wird. Damaszener-Prozesse und in Damaszener-Prozessen verwendete Materialien sind für einen Fachmann nachvollziehbar.
Die Metallisierung der BEOL-Verbindungsstruktur kann verschiedene Verdrahtungspfade definieren, darunter einen Verdrahtungspfad, der eine Eingangs-/Ausgangs(E/A)-Anschlussstelle 68 mit der Source 44 des pFET 20 verbindet, und einen Verdrahtungspfad, der die Source 34 des nFET mit einer Masseanschlussstelle 70 verbindet, die während des Betriebs der Einheit elektrisch mit einer Masseverbindung GND verbunden ist. Die E/A-Anschlussstelle 68 ist des Weiteren mit Funktionseinheiten einer integrierten Schaltung 67 auf dem Chip verbunden. Die Metallisierung der BEOL-Verbindungsstruktur kann außerdem einen Verdrahtungspfad von der p-Wanne 14 durch den p-Wannenkontaktbereich 22 zu einer Diodenkette 72 beinhalten, die eine Vielzahl von seriell verbundenen Dioden beinhaltet und die mit der Masseverbindung GND verbunden ist. Bei einer alternativen Ausführungsform kann die Diodenkette 72 durch eine Kette von durch Dioden verbundene Transistoren ersetzt werden.
Wie am besten in 3 dargestellt, und bei der typischen Ausführungsform definieren die Source 34 des nFET 18, die p-Wanne 14, die n-Wanne 16 und die Source 44 des pFET 20 in der Einheitenstruktur 10 einen SCR 62 als vierschichtige Struktur, die so dotiert ist, dass sie abwechselnde Leitfähigkeitstypen aufweist, insbesondere eine n-Leitfähigkeit und eine p-Leitfähigkeit, und die drei p-n-Übergänge beinhaltet. Einer der Übergänge des SCR 62 wird durch einen p-n-Übergang 32 definiert. Ein weiterer Übergang 31 des SCR 62 wird entlang einer deckungsgleichen horizontalen Begrenzung zwischen der Source 34 des nFET 18 und der p-Wanne 14 definiert. Ein noch weiterer Übergang 33 des SCR 62 wird entlang einer deckungsgleichen horizontalen Begrenzung zwischen der n-Wanne 16 und dem Drain 46 des pFET 20 definiert. Der Übergang 32 ist aufgrund der Anordnung der Source 34 des nFET 18, der p-Wanne 14, der n-Wanne 16 und der Source 44 des pFET 20 in Querrichtung zu den Übergängen 31, 33 ausgerichtet. Bei der typischen Ausführungsform ist der Übergang 32 im Verhältnis zu der oberen Fläche 12 des Substrats 30 horizontal ausgerichtet, und die Übergänge 31, 33 sind im Verhältnis zu der oberen Fläche 12 des Substrats 30 vertikal ausgerichtet.
Der SCR 62, bei dem es sich bei der typischen Ausführungsform um eine mehrschichtige NPNP-Struktur handelt, beinhaltet einen parasitären PNP-Bipolartransistor 64 und einen parasitären NPN-Bipolartransistor 66, der mit dem PNP-Bipolartransistor 64 kreuzgekoppelt ist. Der PNP-Bipolartransistor 64 wird durch die p-Wanne 14 und die n-Wanne 16 und die Source 44 des pFET 20 definiert. Ein Kollektorbereich des PNP-Bipolartransistors 64 und ein Basisbereich des NPN-Bipolartransistors 66 werden gemeinsam durch die p-Wanne 14 dargestellt. Der NPN-Bipolartransistor 66 wird durch die Source 34 des nFET 18, die p-Wanne 14 und die n-Wanne 16 definiert. Die Source 34 des nFET 18 arbeitet als Emitter des NPN-Bipolartransistors 66 und dient als Kathode 65 des SCR 62. Ein Basisbereich des PNP-Bipolartransistors 64 und ein Kollektorbereich des NPN-Bipolartransistors 66 werden gemeinsam durch die n-Wanne 16 dargestellt. Die Source 44 des pFET 20 arbeitet als Emitter des PNP-Bipolartransistors 64 und dient als Anode 63 des SCR 62.
Der SCR 62 kann dazu verwendet werden, einen ESD-Schutz für die Einheiten einer oder mehrerer integrierter Schaltungen auf dem Chip bereitzustellen, wie am besten in 3 dargestellt wird. Zu diesem Zweck sind der SCR 62 und die integrierte(n) Schaltung(en) 67 des Chip durch einen gemeinsamen Signalpfad mit der E/A-Anschlussstelle 68 elektrisch verbunden. Genauer gesagt, die Source 44 des pFET 20 (d.h. die Anode 63 des SCR 62) ist mit der E/A-Anschlussstelle 68 verbunden, und die Source 34 des NFET 18 (d.h. die Kathode 65 des SCR 62) ist mit der Masseanschlussstelle 70 verbunden, die auf Masse gelegt wird, wenn der Chip nicht mit Leistung versorgt wird. Der SCR 62 kann einen niederohmigen stromführenden Pfad von der E/A-Anschlussstelle 68 zu der Masseanschlussstelle 70 für den Strom eines ESD-Ereignisses bereitstellen und leitet dadurch den Strom des ESD-Ereignisses ab, sodass er die integrierte(n) Schaltung(en) 67 auf dem Chip nicht erreicht und nicht beschädigt. Der Strom aus dem ESD-Ereignis wird durch den stromführenden Pfad geleitet, der mehrere Bereiche des SCR 62 beinhaltet, und zwar die Source 34 des nFET 18, die p-Wanne 14, die n-Wanne 16 und die Source 44 des pFET 20.
Bei der typischen Ausführungsform wird der SCR 62 ausgelöst, sodass er den ESD-Strom von einem ESD-Ereignis im positiven Modus an der E/A-Anschlussstelle 68 an die Massesammelleitung (GND) an einer Masseanschlussstelle 70 ableitet. Während des ESD-Ereignisses im positiven Modus schaltet sich der PNP-Bipolartransistor 64 ein, und der Kollektorstrom des PNP-Bipolartransistors 64 erhöht das Potential des Substrats 30. In Reaktion darauf, dass das Potential des Substrats 30 etwa 0,7 Volt erreicht, schaltet sich der NPN-Bipolartransistor 66 ein. Wenn das Produkt der Stromverstärkungen für die Bipolartransistoren 64, 66 eins überschreitet, wird die Einschaltbedingung aufrechterhalten, sodass der SCR 62 im niederohmigen Zustand gesperrt wird und den ESD-Strom von der E/A-Anschlussstelle 68 durch den SCR 62 zu der Massesammelleitung an der Masseanschlussstelle 70 leitet. Wenn der Chip im normalen Betrieb mit Leistung versorgt wird, ist der SCR 62 zwischen der E/A-Anschlussstelle 68 und der Massesammelleitung an der Masseanschlussstelle 70 hochohmig, sodass Signale, die über den Signalpfad zwischen der E/A-Anschlussstelle 68 und der integrierten Schaltung 67 übertragen werden, durch das Vorhandensein des SCR 62 relativ wenig beeinträchtigt werden.
Die p-Wanne 14 ist durch einen elektrischen Widerstand 74 gekennzeichnet, und in ähnlicher Weise ist die n-Wanne 16 durch einen elektrischen Widerstand 76 gekennzeichnet. Der elektrische Widerstand 76 der n-Wanne 16 ist in Serie mit der Diodenkette 72 verbunden, um ein Spannungsauslösenetz bereitzustellen, das durch eine Auslösespannung und einen Auslösestrom gekennzeichnet ist, damit der SCR 62 in einen niederohmigen Zustand übergeht. Der Auslösestrom und die Auslösespannung für den SCR 62 können durch Variieren der Größe des elektrischen Widerstands 76 der n-Wanne 16 moduliert werden.
Bei einer alternativen Ausführungsform kann die Position der Diodenkette 72 so verschoben werden, dass die Diodenkette 72 in Serie mit dem elektrischen Widerstand 74 der p-Wanne 14 verbunden ist. Diese Auslöseanordnung ist in der Lage, den Strom eines ESD-Ereignisses im positiven Modus abzuleiten. Wie oben erörtert, können die Auslösespannung und der Auslösestrom für den SCR 62 mit dieser Auslöseanordnung durch Variieren der Größe des elektrischen Widerstands 74 der p-Wanne 14 moduliert werden.
Bei einer alternativen Ausführungsform können der nFET 18 und der pFET 20 durch entsprechende Diodenstrukturen ersetzt werden, die zusammen den SCR 62 definieren. Im Besonderen können der Drain 36 und die Gate-Struktur des nFET 18 und der Drain 46 und die Gate-Struktur des pFET 20 aus dem Aufbau der Einheit weggelassen werden.
Die erste Verspannungsschicht 26, die dem nFET 18 zugehörig ist, und die zweite Verspannungsschicht 28, die dem pFET 20 zugehörig ist, können jeweils entweder mit einer inneren Druckverspannung oder einer inneren Zugverspannung ausgebildet werden. Bei einer Ausführungsform kann die erste Verspannungsschicht 26 unter einer Zugverspannung stehen, die zu der p-Wanne 14 übertragen wird und eine Druckverspannung in dem Halbleitermaterial verursacht, das die p-Wanne 14 aufweist. Alternativ kann die erste Verspannungsschicht 26 unter einer Druckverspannung stehen, die zu der p-Wanne 14 übertragen wird und eine Zugverspannung in dem Halbleitermaterial verursacht, das die p-Wanne 14 aufweist. Bei einer Ausführungsform kann die zweite Verspannungsschicht 28 unter einer Zugverspannung stehen, die zu der p-Wanne 14 übertragen wird und eine Druckverspannung in dem Halbleitermaterial verursacht, das die p-Wanne 14 aufweist. Alternativ kann die zweite Verspannungsschicht 28 unter einer Druckverspannung stehen, die zu der p-Wanne 14 übertragen wird und eine Zugverspannung in dem Halbleitermaterial verursacht, das die p-Wanne 14 aufweist. Verspannung ist ein Maß für die durchschnittliche innere Kraft pro Flächeneinheit einer Fläche innerhalb des Körpers eines Halbleitermaterials, das die n-Wanne 16 bildet, oder des Körpers eines Halbleitermaterials, das die p-Wanne 14 bildet, als jeweilige Reaktionen auf äußere Kräfte, die von den Verspannungsschichten 26, 28 aufgenommen werden.
Bei einer Ausführungsform können die Verspannungsschichten 26, 28 der Einheitenstruktur 10 jeweils aus einer Schicht eines dielektrischen Materials bestehen, das nichtleitfähig und elektrisch isolierend ist. Das dielektrische Material in jeder Schicht kann entweder einer inneren Druckverspannung oder einer inneren Zugverspannung unterliegen. Die Verspannungsschichten 26, 28 können durch eine entgegengesetzte Polarität (d.h. einen entgegengesetzten Verspannungstyp, der aus Zugverspannung oder Druckverspannung ausgewählt wird) gekennzeichnet sein. Die Größe der Zugverspannung kann im Bereich von 600 MPa (Megapascal) bis 1.500 MPa liegen, und die Größe der Druckverspannung kann im Bereich von - 600 MPa bis -1.500 MPa liegen.
Bei einer typischen Ausführungsform kann das dielektrische Material in den Verspannungsschichten 26, 28 aus Siliciumnitrid (Si₃N₄) oder nichtstöchiometrischem Siliciumnitrid (Si_xN_y) bestehen, das durch einen CVD-Prozess wie zum Beispiel eine plasmaunterstützte CVD abgeschieden wird. Die Abscheidungsbedingungen wie zum Beispiel die Substrattemperatur, die Plasmaleistung und die Gasdurchflussmengen für den CVD-Prozess werden so gesteuert, dass die Reaktionsgeschwindigkeit innerhalb der Abscheidungskammer geändert wird und dadurch ermöglicht wird, den Verspannungszustand der abgeschiedenen dielektrischen Schicht zu steuern. Der Verspannungszustand der verspannten dielektrischen Schicht kann durch Ändern der Abscheidungsbedingungen gesteuert werden. Im Besonderen können die Abscheidungsbedingungen so angepasst werden, dass sie entweder eine Druckverspannung oder eine Zugverspannung in einem geplanten Ausmaß in die Verspannungsschichten 26, 28 einbringen. Die Verspannungsschichten 26, 28 können jeweils eine physische Dicke zwischen 20 Nanometern und 50 Nanometern aufweisen.
Die Verspannungsschichten 26, 28 der Einheitenstruktur 10 können nacheinander durch einen Fertigungsprozess mithilfe von Abscheidung, Photolithographie und Ätzen ausgebildet werden. Im Besonderen kann die erste Verspannungsschicht 26 als durchgehende Schicht über die gesamte Oberfläche der Halbleitereinheit abgeschieden werden. Die durchgehende Schicht kann mit einer Dicke konform sein, die unabhängig von der Topologie der darunterliegenden Strukturmerkmale ist. Bei einer Ausführungsform können die Abscheidungsbedingungen so ausgewählt werden, dass die erste Verspannungsschicht 26 einer Druckverspannung unterliegt, die eine Zugverspannung auf die p-Wanne 14 ausübt. Die erste Verspannungsschicht 26 wird dann zum Beispiel durch Maskieren und Ätzen von zumindest denjenigen Gebieten auf dem Substrat 30 teilweise entfernt, für die die ausgeübte Zugverspannung vorteilhaft ist und für die die zweite Verspannungsschicht 28 vorteilhaft sein kann, beispielsweise über der n-Wanne 16. Eine dünne Ätzstoppschicht unter der ersten Verspannungsschicht 26 oder eine zeitlich festgelegte Ätzung können dazu verwendet werden, darunterliegende Strukturen zu schützen, wenn die erste Verspannungsschicht 26 teilweise entfernt wird.
Nachdem die erste Verspannungsschicht 26 abgeschieden worden ist, wird eine Photolackschicht, die aus einem strahlungsempfindlichen organischen Material besteht, durch Rotationsbeschichtung aufgebracht, vorgehärtet, einer Strahlung ausgesetzt, um ein latentes Bild eines Musters zu übertragen, das die Verspannungsschicht 26 über der beabsichtigten Oberfläche erhält, die der p-Wanne 14 entspricht, gehärtet und anschließend mit einem chemischen Entwickler entwickelt. Es kann ein Trockenätzprozess wie zum Beispiel ein reaktives lonenätzen (reactive ion etching, RIE) dazu verwendet werden, Abschnitte der ersten Verspannungsschicht 26 von Oberflächen zu entfernen, die nicht durch die Photolackschicht maskiert sind. Nach dem Strukturieren ist die erste Verspannungsschicht 26 durch eine äußere Grenze 25 begrenzt, die durch eine Länge und Breite gekennzeichnet ist. Bei der typischen Ausführungsform ist die äußere Grenze 25 der ersten Verspannungsschicht 26 in eine äußere Grenze der p-Wanne 14 einbeschrieben und von der p-Wanne 14 durch die Source 34, den Drain 36, den Kanal 38, das Gate 40 und die Gate-Dielektrikumschicht 42 des nFET 18 getrennt, sodass die Verspannungsübertragung indirekt erfolgt. Die Photolackschicht wird anschließend durch Sauerstoff-Plasmaveraschung oder nasschemische Ablösung entfernt. Prozeduren zum Aufbringen und lithographischen Strukturieren der Photolackschicht mithilfe einer Photomaske und eines Lithographiewerkzeugs sind Fachleuten bekannt.
In einer nachfolgenden Fertigungsphase des Prozessablaufs kann die zweite Verspannungsschicht 28 als durchgehende Schicht über die gesamte Oberfläche der Halbleitereinheit abgeschieden werden. Die durchgehende Schicht kann mit einer Dicke konform sein, die unabhängig von der Topologie der darunterliegenden Strukturmerkmale ist. Die Abscheidungsbedingungen für die durchgehende Schicht werden so ausgewählt, dass die Verspannung die entgegengesetzte Polarität zu der Verspannung aufweist, die in die erste Verspannungsschicht 26 eingebracht worden ist. Bei einer Ausführungsform können die Abscheidungsbedingungen so ausgewählt werden, dass die zweite Verspannungsschicht 28 einer Zugverspannung unterliegt, die eine Druckverspannung auf die n-Wanne 16 ausübt. Die zweite Verspannungsschicht 28 wird dann zum Beispiel durch Maskieren und Ätzen von zumindest denjenigen Gebieten auf dem Substrat 30 teilweise entfernt, für die die ausgeübte Druckverspannung vorteilhaft ist und für die die erste Verspannungsschicht 26 vorteilhaft sein kann, beispielsweise über der p-Wanne 14. Eine dünne Ätzstoppschicht unter der zweiten Verspannungsschicht 28 oder eine zeitlich festgelegte Ätzung können dazu verwendet werden, darunterliegende Strukturen zu schützen, wenn die zweite Verspannungsschicht 28 teilweise entfernt wird. Die erste Verspannungsschicht 26 kann dadurch während des Prozesses zum Ausbilden der zweiten Verspannungsschicht 28 maskiert werden.
Nachdem die zweite Verspannungsschicht 28 abgeschieden worden ist, wird eine Photolackschicht, die aus einem strahlungsempfindlichen organischen Material besteht, durch Rotationsbeschichtung aufgebracht, vorgehärtet, einer Strahlung ausgesetzt, um ein latentes Bild eines Musters zu übertragen, das die Verspannungsschicht 28 über der beabsichtigten Oberfläche erhält, die der n-Wanne 16 entspricht, gehärtet und anschließend mit einem chemischen Entwickler entwickelt. Es kann ein Trockenätzprozess wie zum Beispiel eine RIE dazu verwendet werden, Abschnitte der zweiten Verspannungsschicht 28 von Oberflächen zu entfernen, die nicht durch die Photolackschicht maskiert sind. Nach dem Strukturieren ist die zweite Verspannungsschicht 28 durch eine äußere Grenze 27 begrenzt, die durch eine Länge und Breite gekennzeichnet ist. Bei der typischen Ausführungsform ist die äußere Grenze 27 der zweiten Verspannungsschicht 28 in eine äußere Grenze der n-Wanne 16 einbeschrieben und von der n-Wanne 16 durch die Source 44, den Drain 46, den Kanal 48, das Gate 50 und die Gate-Dielektrikumschicht 52 des pFET 20 getrennt, sodass die Verspannungsübertragung indirekt erfolgt. Die Photolackschicht wird anschließend durch Sauerstoff-Plasmaveraschung oder nasschemische Ablösung entfernt.
Die Reihenfolge des Ausbildens der Verspannungsschichten 26, 28 kann vertauscht werden, sodass die Verspannungsschicht 28 vor der Verspannungsschicht 26 ausgebildet wird. Im Allgemeinen kann eine Druckverspannungsschicht vor oder nach einer Zugverspannungsschicht oder in umgekehrter Reihenfolge ausgebildet werden. Bei einer alternativen Ausführungsform kann eine der Verspannungsschichten 26, 28 aus der Einheitenstruktur weggelassen werden, sodass eine mechanische Verspannung lediglich auf die p-Wanne 14 übertragen wird oder eine mechanische Verspannung lediglich auf die n-Wanne 16 übertragen wird. Wenn beide Verspannungsschichten 26, 28 in der Einheitenstruktur 10 vorhanden sind, sind die Verspannungsschichten 26, 28 nichtüberlappend und so beabstandet, dass die Verspannungsschicht 26 eine mechanische Verspannung vor allem auf die p-Wanne 14 ausübt und die Verspannungsschicht 28 eine mechanische Verspannung vor allem auf die n-Wanne 16 ausübt. Bevorzugt übt die Verspannungsschicht 26 eine unwesentliche mechanische Verspannung auf die n-Wanne 16 aus, und die Verspannungsschicht 28 übt eine unwesentliche mechanische Verspannung auf die p-Wanne 14 aus.
Die mechanische Verspannung, die jeweils durch die Verspannungsschichten 26, 28 in der p-Wanne 14 und der n-Wanne 16 verursacht wird, wirkt sich auf die Ladungsträgerbeweglichkeit aus. Die Ladungsträgerbeweglichkeit in der p-Wanne 14 und die Ladungsträgerbeweglichkeit in der n-Wanne 16 reagieren unterschiedlich auf verschiedene Typen mechanischer Verspannung. Der Flächenwiderstand der p-Wanne 14 und der n-Wanne 16 folgt der Änderung in der Ladungsträgerbeweglichkeit umgekehrt. Beispielsweise kann die Ladungsträgerbeweglichkeit in der p-Wanne 14 durch eine durch die Verspannungsschicht 26 verursachte Druckverspannung erhöht werden, wodurch der elektrische Widerstand 74 verringert wird. Als weiteres Beispiel kann die Ladungsträgerbeweglichkeit in der p-Wanne 14 durch eine durch die Verspannungsschicht 26 verursachte Zugverspannung verringert werden, wodurch der elektrische Widerstand 74 erhöht wird. Als noch weiteres Beispiel kann die Ladungsträgerbeweglichkeit in der n-Wanne 16 durch eine durch die Verspannungsschicht 28 verursachte Zugverspannung erhöht werden, wodurch der elektrische Widerstand 76 verringert wird. Als noch weiteres Beispiel kann die Ladungsträgerbeweglichkeit in der n-Wanne 16 durch eine durch die Verspannungsschicht 28 verursachte Druckverspannung verringert werden, wodurch der elektrische Widerstand 76 erhöht wird.
Es können Verspannungstechniken eingesetzt werden, um die Einheitenleistungsfähigkeit des SCR 62 durch Anpassen des Wertes des elektrischen Widerstands 74 der p-Wanne 14 durch Auswahl der mechanischen Verspannung in der p-Wanne 14, die durch die Verspannungsschicht 26 erzeugt wird, und/oder durch Anpassen des Wertes des elektrischen Widerstands 76 der n-Wanne 16 durch Auswahl der mechanischen Verspannung in der n-Wanne 16, die durch die Verspannungsschicht 28 erzeugt wird, zu verbessern. Der elektrische Widerstand 74 der p-Wanne 14 kann im Verhältnis zu einem Zustand, in dem keine mechanische Verspannung in der p-Wanne 14 vorhanden ist, erhöht oder gesenkt werden. Der elektrische Widerstand 76 der n-Wanne 16 kann im Verhältnis zu einem Zustand, in dem keine mechanische Verspannung in der n-Wanne 16 vorhanden ist, erhöht oder gesenkt werden.
Diese Anpassungen der elektrischen Widerstände 74, 76, die allein oder gemeinsam vorgenommen werden können, können dazu verwendet werden, die Auslösespannung und/oder den Auslösestrom für den SCR 62 auszuwählen. Im Besonderen kann die Einheitenstruktur 10 eine oder beide der Verspannungsschichten 26, 28 beinhalten. Beispielsweise kann die Einheitenstruktur 10 nur die Verspannungsschicht 26 beinhalten, und die Verspannungsschicht 28 kann weggelassen werden. Infolge der Möglichkeit, die Verspannungsschichten 26, 28 unabhängig voneinander einzubeziehen, können einer oder beide der elektrischen Widerstände 74, 76 geändert werden, um elektrische Eigenschaften des SCR 62 wie zum Beispiel die Auslösespannung und den Auslösestrom für den SCR 62 auszuwählen.
Unter Bezugnahme auf 4 wurde die Leistungsfähigkeit des SCR 62 durch Technology-Computer-Aided-Design(TCAD)-Simulationen für verschiedene Typen mechanischer Verspannungen in der p-Wanne 14 und der n-Wanne 16 der Diodenvariante der Einheitenstruktur 10 simuliert. Das Ergebnis der Simulation wird als Reihe von Kurven des Einheitenstroms als Funktion der Einheitenspannung dargestellt. Jede Kurve wurde durch eine TCAD-Simulation bei unterschiedlichen in die Simulation eingegebenen Bedingungen für Verspannungsfelder erzeugt, die die mechanische Verspannung darstellten. Die Größe der mechanischen Verspannung, die unter jeder spezifischen Bedingung in der p-Wanne 14 oder der n-Wanne 16 vorhanden war, betrug etwa 1 GPa, und die Polarität der mechanischen Verspannung wurde entweder als Zug- oder Druckverspannung gewählt. Technology Computer-Aided Design (TCAD) bezieht sich auf die Verwendung von numerischen Computer-Simulationen für das Entwickeln und Optimieren von Halbleiterbearbeitungstechnologien und -einheiten. TCAD-Simulationen können dazu verwendet werden, die elektrischen Eigenschaften einer Einheit auf der Grundlage eines physischen Modells der Einheit zu analysieren. Die Methodik und Anwendbarkeit von TCAD-Simulationen wie auch die Einheitenmodelle sind Fachleuten vertraut.
Die Kurve 200 stellt das Verhalten des SCR 62 dar, wenn die Verspannungsschichten 26, 28 nicht vorhanden sind und folglich keine mechanische Verspannung besteht. Während eines ESD-Ereignisses wird der SCR 62 durch den Betrieb der Diodenkette 72 in einen niederohmigen Zustand versetzt, sodass der Strom aus dem ESD-Ereignis in den stromführenden Pfad durch den SCR 62 zu der Masseanschlussstelle 70 geleitet wird. Wenn die angelegte Vorspannung über dem SCR 62 entlang eines Abschnitts 202 der Strom-Spannung-Kurve steigt, steigt der Strom, der von der Kathode 65 des SCR 62 zu der Anode 63 des SCR 62 fließt, mit steigender Spannung monoton an.
Bei einem Auslösestrom 204 in der Strom-Spannung-Kurve kommt es zu einem Spannungsrücksprung 206, bei dem die Spannung über dem SCR 62 sofort abfällt, wohingegen der Strom etwa konstant bleibt. Ein Haltestrom 208 kennzeichnet den Abschluss des Spannungsrücksprungs 206, und danach folgt der SCR 62 einem Strom-Spannung-Pfad 210 in der Strom-Spannung-Kurve. Der SCR 62 bleibt gesperrt, bis das ESD-Ereignis nachlässt und der Anoden-Kathodenstrom über dem SCR 62 unter den Haltestrom 208 fällt.
Die Kurve 215 stellt den Einfluss von Zugverspannung in der p-Wanne 14 dar, wenn keine mechanische Verspannung auf die n-Wanne 16 ausgeübt wird. Die Kurve 220 stellt den Einfluss von Druckverspannung auf die n-Wanne 16 dar, wenn keine mechanische Verspannung auf die p-Wanne 14 ausgeübt wird. Bei jedem Satz von Simulationsbedingungen und im Vergleich zu der Kurve 200, bei der in den Wannen 14, 16 keine mechanische Verspannung vorhanden ist, wird der Wert des Auslösestroms für den SCR 62, der in jeder der Strom-Spannung-Kurven 215, 220 dargestellt wird, gesenkt, da der Flächenwiderstand der jeweiligen Wanne erhöht wird. Der Anstieg im Flächenwiderstand verursacht eine Erhöhung des elektrischen Widerstands 74 der p-Wanne 14 und verursacht eine Erhöhung des elektrischen Widerstands 76 der n-Wanne 16.
In jeder der Strom-Spannung-Kurven 215, 220 weist die mechanische Verspannung, die auf die jeweilige Wanne des SCR 62 ausgeübt wird, ein ausreichendes Ausmaß auf, um einen Auslösestrom des SCR 62 zu modulieren. Im Besonderen ist das Ausmaß der mechanischen Verspannung ausreichend, um den Auslösestrom des SCR 62 zu verringern. Die Abnahme des Auslösestroms kann zum Optimieren der Reaktion des SCR 62 auf ein ESD-Ereignis vorteilhaft sein.
Die Kurve 225 stellt den Einfluss von Druckverspannung in der p-Wanne 14 dar, wenn keine mechanische Verspannung auf die n-Wanne 16 ausgeübt wird. Die Kurve 230 stellt den Einfluss von Zugverspannung auf die n-Wanne 16 dar, wenn keine mechanische Verspannung auf die p-Wanne 14 ausgeübt wird. Bei jedem Satz von Simulationsbedingungen und im Vergleich zu der Kurve 200, bei der in den Wannen 14, 16 keine mechanische Verspannung vorhanden ist, wird der Wert des Auslösestroms für den SCR 62 erhöht, da der Flächenwiderstand gesenkt wird. Die Verringerung des Flächenwiderstands verursacht eine Abnahme des elektrischen Widerstands 74 der p-Wanne 14 und verursacht eine Abnahme des elektrischen Widerstands 76 der n-Wanne 16.
In jeder der Kurven 225, 230 weist die mechanische Verspannung, die auf den jeweiligen Bereich des SCR 62 ausgeübt wird, ein ausreichendes Ausmaß auf, um einen Auslösestrom des SCR 62 zu modulieren. Im Besonderen ist das Ausmaß der mechanischen Verspannung ausreichend, um den Auslösestrom des SCR 62 zu erhöhen. Der Anstieg des Auslösestroms kann zum Optimieren der Beständigkeit des SCR 62 gegenüber Latch-ups durch Verringern der Anfälligkeit der Einheit für Latch-ups vorteilhaft sein.
5 stellt ein Blockschaubild eines beispielhaften Konstruktionsablaufs 100 dar, der zum Beispiel bei Konstruktion, Simulation, Test, Layout und Fertigung von Halbleiter-IC-Logik verwendet wird. Der Konstruktionsablauf 100 beinhaltet Prozesse, Maschinen und/oder Mechanismen zum Verarbeiten von Konstruktionsstrukturen oder Einheiten zum Erzeugen logisch oder auf andere Weise funktional gleichwertiger Darstellungen der oben beschriebenen und in 1 bis 4 dargestellten Konstruktionsstrukturen und/oder Einheiten. Die durch den Konstruktionsablauf 100 verarbeiteten und/oder erzeugten Konstruktionsstrukturen können auf maschinenlesbaren Übertragungs- oder Speichermedien so codiert werden, dass sie Daten und/oder Befehle beinhalten, die beim Ausführen oder anderweitigen Verarbeiten in einem Datenverarbeitungssystem eine logisch, strukturell, mechanisch oder auf andere Weise funktional gleichwertige Darstellung von Hardware-Komponenten, Schaltungen, Einheiten oder Systemen erzeugen. Maschinen beinhalten jede Maschine, die in einem IC-Konstruktionsprozess wie zum Beispiel zum Konstruieren, Fertigen oder Simulieren einer Schaltung, Komponente, Einheit oder eines Systems verwendet wird, sie sind jedoch nicht auf diese beschränkt. Zu Maschinen gehören beispielsweise folgende: Lithographiemaschinen, Maschinen und/oder Anlagen zum Herstellen von Masken (z.B. Elektronenstrahlschreiber), Computer oder Anlagen zum Simulieren von Konstruktionsstrukturen, jegliche im Fertigungs- oder Prüfverfahren eingesetzten Vorrichtungen oder jegliche Maschinen zum Programmieren von funktional gleichwertigen Darstellungen der Konstruktionsstrukturen auf einem beliebigen Medium (z.B. eine Maschine zum Programmieren eines programmierbaren Gate-Arrays).
Der Konstruktionsablauf 100 kann je nach Art der Darstellung, die konstruiert wird, variieren. Ein Konstruktionsablauf 100 zum Herstellen einer anwendungsspezifischen integrierten Schaltung (application specific IC, ASIC) kann sich zum Beispiel von einem Konstruktionsablauf 100 zum Konstruieren einer Standardkomponente oder von einem Konstruktionsablauf 100 zum Instanziieren der Konstruktion in einem programmierbaren Array, zum Beispiel einem von Altera® Inc. bzw. Xilinx® Inc. angebotenen programmierbaren Gate-Array (PGA) oder feldprogrammierbaren Gate-Array (FPGA) unterscheiden.
5 veranschaulicht mehrere solcher Konstruktionsstrukturen, darunter eine Eingabekonstruktionsstruktur 102, die bevorzugt durch einen Konstruktionsprozess 104 verarbeitet wird. Bei der Konstruktionsstruktur 102 kann es sich um eine durch den Konstruktionsprozess 104 erzeugte und verarbeitete Logiksimulations-Konstruktionsstruktur zum Herstellen einer logisch gleichwertigen Funktionsdarstellung einer Hardware-Einheit handeln. Die Konstruktionsstruktur 102 kann außerdem oder alternativ Daten und/oder Programmbefehle aufweisen, die bei der Verarbeitung durch den Konstruktionsprozess 104 eine Funktionsdarstellung der physischen Struktur einer Hardware-Einheit erzeugen. Ganz gleich, ob sie Merkmale einer Funktions- und/oder Strukturkonstruktion darstellt, kann die Konstruktionsstruktur 102 unter Verwendung von ECAD (electronic computer-aided design, rechnergestütztes Konstruieren elektronischer Systeme) erzeugt werden, wie sie zum Beispiel durch einen Kernentwickler/-konstrukteur umgesetzt wird. Wenn sie auf einem maschinenlesbaren Datenübertragungs-, Gate-Array- bzw. Speichermedium codiert ist, ist die Konstruktionsstruktur 102 durch ein bzw. mehrere Hardware- und/oder Software-Module in dem Konstruktionsprozess 104 zugreifbar und verarbeitbar, um ein Elektronikbauteil, eine elektronische Schaltung, einen Elektronik- bzw. Logikbaustein, eine Vorrichtung, eine Einheit bzw. ein System wie zum Beispiel die in 1 bis 4 abgebildeten zu simulieren bzw. auf andere Weise funktional darzustellen. Die Konstruktionsstruktur 102 kann als solche Dateien oder sonstige Datenstrukturen aufweisen, unter anderem menschen- und/oder maschinenlesbaren Quellcode, kompilierte Strukturen und computerausführbare Codestrukturen, die Schaltungen oder andere Ebenen einer Hardware-Logikkonstruktion funktional simulieren oder auf andere Weise darstellen, wenn sie durch ein Konstruktions- oder Simulations-Datenverarbeitungssystem verarbeitet werden. Derartige Datenstrukturen können Konstruktionsentitäten in einer Hardware-Beschreibungssprache (HDL) oder sonstige Datenstrukturen, die niedrigeren HDL-Konstruktionssprachen wie zum Beispiel Verilog und VHDL und/oder höheren Konstruktionssprachen wie C bzw. C++ entsprechen und/oder mit diesen kompatibel sind, beinhalten.
Der Konstruktionsprozess 104 verwendet und enthält bevorzugt Hardware- und/oder Software-Module zum Synthetisieren, Übersetzen oder anderweitigen Verarbeiten einer funktionalen Konstruktions-/Simulationsentsprechung der in 1 bis 4 dargestellten Komponenten, Schaltungen, Einheiten oder logischen Strukturen zum Erzeugen einer Netzliste 106, die Konstruktionsstrukturen wie zum Beispiel die Konstruktionsstruktur 102 enthalten kann. Die Netzliste 106 kann zum Beispiel kompilierte oder auf andere Weise verarbeitete Datenstrukturen aufweisen, die eine Liste von Drähten, diskreten Bauelementen, logische Gatter, Steuerschaltungen, E/A-Einheiten, Modellen usw. darstellen, die die Verbindungen zu anderen Elementen und Schaltungen in einer IC-Konstruktion beschreibt. Die Netzliste 106 kann mithilfe eines Iterationsverfahrens synthetisiert werden, in dem die Netzliste 106 abhängig von der Konstruktionsbeschreibung und den Konstruktionsparametern für die Einheit einmal oder mehrmals resynthetisiert wird. Wie bei anderen hierin beschriebenen Typen von Konstruktionsstrukturen kann die Netzliste 106 auf einem maschinenlesbaren Datenspeichermedium aufgezeichnet oder in ein programmierbares Gate-Array programmiert werden. Bei dem Medium kann es sich um ein nichtflüchtiges Speichermedium wie zum Beispiel ein Magnetplattenlaufwerk oder ein optisches Plattenlaufwerk, ein programmierbares Gate-Array, einen Compact-Flash-Speicher oder einen sonstigen Flash-Speicher handeln. Zusätzlich oder alternativ kann es sich bei dem Medium um einen System- oder Cachespeicher, einen Pufferspeicher oder elektrisch oder optisch leitfähige Einheiten und Materialien handeln, auf denen Datenpakete über das Internet oder eine sonstige geeignete Netzwerkeinrichtung übertragen und zwischengespeichert werden können.
Der Konstruktionsprozess 104 kann Hardware- und Software-Module zum Verarbeiten einer Vielfalt an Typen von Eingabedatenstrukturen wie zum Beispiel die Netzliste 106 beinhalten. Solche Datenstrukturtypen können sich zum Beispiel in Bibliothekselementen 108 befinden und einen Satz gebräuchlicher Elemente, Schaltungen und Einheiten, unter anderem Modelle, Layouts und symbolische Darstellungen, für eine bestimmte Fertigungstechnologie (z.B. verschiedene Technologieknoten, 32 nm, 45 nm, 90 nm usw.) beinhalten. Die Datenstrukturtypen können des Weiteren Konstruktionsbeschreibungen 110, Charakterisierungsdaten 112, Prüfdaten 114, Konstruktionsregeln 116 und Testdatendateien 118 beinhalten, die Eingabetestmuster, Ausgabetestergebnisse und sonstige Testdaten beinhalten können. Der Konstruktionsprozess 104 kann des Weiteren zum Beispiel Standardprozesse der Mechanikkonstruktion wie zum Beispiel Spannungsermittlung, Thermoanalyse, Simulation mechanischer Ereignisse, Prozesssimulation für Vorgänge wie Gießen, Formen und Gesenkpressen usw. beinhalten. Ein Fachmann für Mechanikkonstruktion erkennt das Ausmaß möglicher Werkzeuge und Anwendungen für die Mechanikkonstruktion, die im Konstruktionsprozess 104 verwendet werden, ohne vom Umfang und Gedanken der Erfindung abzuweichen. Der Konstruktionsprozess 104 kann außerdem Module zum Ausführen von Standardprozessen in der Schaltungskonstruktion wie zum Beispiel Laufzeitanalyse, Überprüfung, Konstruktionsregelprüfung, Platzierungs- und Verbindungsvorgänge usw. beinhalten.
Der Konstruktionsprozess 104 verwendet und bezieht Werkzeuge für die Logikkonstruktion und die physische Konstruktion wie zum Beispiel HDL-Kompilierer und Simulationsmodell-Erstellungswerkzeuge zum Verarbeiten der Konstruktionsstruktur 102 zusammen mit einigen oder allen dargestellten Hilfsdatenstrukturen (ggf.) gemeinsam mit einer beliebigen zusätzlichen Mechanikkonstruktion oder Daten ein, um eine zweite Konstruktionsstruktur 120 zu erzeugen. Die Konstruktionsstruktur 120 befindet sich auf einem Speichermedium oder in einem programmierbaren Gate-Array in einem Datenformat, das für den Austausch von Daten von mechanischen Einheiten und Strukturen verwendet wird (z.B. Daten, die in einem Format wie IGES, DXF, Parasolid XT, JT, DRG bzw. einem beliebigen anderen geeigneten Format zum Speichern bzw. Wiedergeben derartiger Strukturen mechanischer Konstruktionen gespeichert sind). Ähnlich wie die Konstruktionsstruktur 102 umfasst die Konstruktionsstruktur 120 bevorzugt eine oder mehrere Dateien, Datenstrukturen oder sonstige computercodierte Daten oder Befehle, die sich auf Übertragungs- oder Datenspeichermedien befinden und die eine logisch oder auf andere Weise funktional gleichwertige Form einer oder mehrerer der in 1 bis 4 dargestellten Ausführungsformen der Erfindung erzeugen, wenn sie durch ein ECAD-System verarbeitet werden. Bei einer Ausführungsform kann die Konstruktionsstruktur 120 ein kompiliertes, ausführbares HDL-Simulationsmodell aufweisen, das die in 1 bis 4 dargestellten Einheiten funktional simuliert.
Die Konstruktionsstruktur 120 kann außerdem ein Datenformat, das für den Austausch von Layout-Daten von integrierten Schaltungen verwendet wird, und/oder ein symbolisches Datenformat (z.B. Daten, die in GDSII (GDS2), GL1, OASIS, Map-Dateien oder jedem anderen geeigneten Format zum Speichern derartiger Konstruktionsdatenstrukturen gespeichert sind) einsetzen. Die Konstruktionsstruktur 120 umfasst möglicherweise zum Beispiel Daten wie symbolische Daten, Map-Dateien, Testdatendateien, Konstruktionsinhaltsdateien, Fertigungsdaten, Layout-Parameter, Drähten, Metallebenen, Durchkontaktierungen, Formen, Daten zum Fertigungsfluss und alle anderen Daten, die von einem Hersteller oder einem anderen Entwerfer/Entwickler benötigt werden, um eine Einheit bzw. Struktur wie oben beschrieben und in 1 bis 4 dargestellt, herzustellen. Die Konstruktionsstruktur 120 kann anschließend zu einer Phase 122 übergehen, in der die Konstruktionsstruktur 120 zum Beispiel: zur Übergabe der Layout-Daten (tapeout) übergeht, zur Fertigung freigegeben wird, an ein Maskenhaus übergeben wird, an ein weiteres Konstruktionshaus gesendet wird, zurück zum Kunden gesendet wird usw.
Das oben beschriebene Verfahren wird bei der Fertigung von integrierten Schaltungs-Chips verwendet. Die resultierenden integrierten Schaltungs-Chips können durch den Hersteller in Form eines Roh-Wafers (das heißt, als einzelner Wafer, der mehrere gehäuselose Chips aufweist), als bloßer Chip oder in einem Gehäuse vertrieben werden. Im letzteren Fall wird der Chip in einem Einzel-Chip-Gehäuse (wie zum Beispiel auf einem Kunststoffträger mit Zuleitungen, die an einer Hauptplatine oder einem sonstigen übergeordneten Träger befestigt sind) oder in einem Mehrfach-Chip-Gehäuse angebracht (wie zum Beispiel auf einem Keramikträger, der entweder Oberflächenverbindungen oder vergrabene Verbindungen oder beides aufweist). In jedem Fall wird der Chip anschließend mit anderen Chips, diskreten Schaltungselementen und/oder sonstigen Signalverarbeitungseinheiten als Teil entweder (a) eines Zwischenproduktes wie zum Beispiel einer Hauptplatine oder (b) eines Endproduktes integriert. Bei dem Endprodukt kann es sich um ein beliebiges Produkt handeln, das integrierte Schaltungs-Chips beinhaltet, von Spielzeug und sonstigen einfachen Anwendungen bis hin zu hochentwickelten Computerprodukten, die eine Anzeige, eine Tastatur oder eine sonstige Eingabeeinheit und einen Zentralprozessor aufweisen.
Es versteht sich, dass, wenn ein Element als mit einem anderen Element „verbunden“ oder an ein anderes Element „angeschlossen“ beschrieben wird, es direkt mit dem anderen Element verbunden oder daran angeschlossen sein kann oder stattdessen ein oder mehrere dazwischenliegende Elemente vorhanden sein können. Wenn ein Element dagegen als mit einem anderen Element „direkt verbunden“ oder als an ein anderes Element „direkt angeschlossen“ beschrieben wird, sind keine dazwischenliegenden Elemente vorhanden. Wenn ein Element als mit einem anderen Element „indirekt verbunden“ oder als an ein anderes Element „indirekt angeschlossen“ beschrieben wird, ist zumindest ein dazwischenliegendes Element vorhanden.
Die hierin verwendete Terminologie dient lediglich der Beschreibung bestimmter Ausführungsformen und soll die Erfindung nicht beschränken. So, wie sie hierin verwendet werden, sollen die Singularformen „ein“, „eine“ und „der“, „die“, „das“ auch die Pluralformen beinhalten, sofern dies aus dem Kontext nicht eindeutig anders hervorgeht. Es versteht sich darüber hinaus, dass die Begriffe „aufweist“ und/oder „aufweisend“, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein von angegebenen Merkmalen, Ganzzahlen, Schritten, Vorgängen, Elementen und/oder Komponenten bezeichnen, jedoch nicht das Vorhandensein oder die Beifügung von einem/einer oder mehreren anderen Merkmalen, Ganzzahlen, Schritten, Vorgängen, Elementen, Komponenten und/oder Gruppen davon ausschließen.
Die entsprechenden Strukturen, Materialien, Vorgänge und Entsprechungen aller Mittel oder Schritt-plus-Funktion-Elemente in den nachstehenden Ansprüchen sollen jede Struktur, jedes Material bzw. jeden Vorgang zum Ausführen der Funktion in Kombination mit anderen beanspruchten Elementen als ausdrücklich beansprucht beinhalten. Die Beschreibung der vorliegenden Erfindung erfolgte zum Zweck der Veranschaulichung und Beschreibung, ist jedoch nicht erschöpfend oder auf die Erfindung in der dargestellten Form beschränkt gemeint. Viele Modifizierungen und Varianten sind für Fachleute ersichtlich, ohne vom Umfang und Gedanken der Erfindung abzuweichen. Die Ausführungsform wurde ausgewählt und beschrieben, um die Grundgedanken der Erfindung und die praktische Anwendung am besten zu erläutern und um anderen Fachleuten das Verständnis der Erfindung für verschiedene Ausführungsformen mit verschiedenen, für den in Betracht gezogenen Einsatz geeigneten Modifizierungen zu ermöglichen.

Claims

Verfahren zum Modulieren eines Auslösestroms bei der Herstellung eines siliciumgesteuerten Gleichrichters, im Folgenden englisch abgekürzt als SCR bezeichnet, wobei das Verfahren aufweist: Ausüben einer ersten mechanischen Verspannung von einer ersten Verspannungsschicht auf einen ersten Bereich des SCR in einem Ausmaß, das zum Anpassen des Werts des elektrischen Widerstands des ersten Bereichs ausreicht, wobei der elektrische Widerstand des ersten Bereichs in Serie mit einer Diodenkette verbunden ist zum Bereitstellen eines Spannungsauslösenetzes, welches durch eine Auslösespannung und einen Auslösestrom für den SCR gekennzeichnet ist, und dadurch zum Modulieren des Auslösestroms des SCR, wobei die erste Verspannungsschicht aus einem dielektrischen Material besteht und der Verspannungszustand der verspannten dielektrischen Schicht durch Ändern der Abscheidebedingungen derselben gesteuert wird.
Verfahren nach Anspruch 1, wobei das Ausüben der ersten mechanischen Verspannung von der ersten Verspannungsschicht auf den ersten Bereich des SCR aufweist: Verringern des Auslösestroms des SCR in Reaktion auf die erste mechanische Verspannung.
Verfahren nach Anspruch 1, wobei das Ausüben der ersten mechanischen Verspannung von der ersten Verspannungsschicht auf den ersten Bereich des SCR aufweist: Erhöhen des Auslösestroms des SCR in Reaktion auf die erste mechanische Verspannung.
Verfahren nach Anspruch 1, wobei sich der erste Bereich in einem Halbleitersubstrat befindet, das Halbleitersubstrat eine obere Fläche aufweist und wobei die erste Verspannungsschicht an einer Stelle auf der oberen Fläche des Halbleitersubstrats angeordnet und so gestaltet ist, dass sie die erste mechanische Verspannung in dem ersten Bereich verursacht.
Verfahren nach Anspruch 1, das des Weiteren aufweist: Ausüben einer zweiten mechanischen Verspannung auf einen zweiten Bereich des SCR in einem Ausmaß, das zum Anpassen des Werts des elektrischen Widerstands des zweiten Bereichs ausreicht.
Verfahren nach Anspruch 5, wobei die erste mechanische Verspannung und die zweite mechanische Verspannung entgegengesetzte Polaritäten aufweisen, die aus Zugverspannung oder Druckverspannung ausgewählt werden.
Verfahren nach Anspruch 5, wobei es sich bei dem ersten Bereich des SCR um eine erste Wanne eines Halbleitersubstrats handelt, es sich bei dem zweiten Bereich des SCR um eine zweite Wanne des Halbleitersubstrats handelt und die einen entgegengesetzten Leitfähigkeitstyp gegenüber der ersten Wanne aufweist, die erste Wanne seitlich in dem Halbleitersubstrat angrenzend an die zweite Wanne entlang eines p-n-Übergangs positioniert ist, der SCR eine Anode und eine Kathode beinhaltet und die erste und die zweite Wanne in einem stromführenden Pfad zwischen der Anode und der Kathode angeordnet sind.
Verfahren nach Anspruch 1, wobei der SCR einen zweiten Bereich, der einen entgegengesetzten Leitfähigkeitstyp gegenüber dem ersten Bereich aufweist, eine Anode und eine Kathode beinhaltet und der erste und der zweite Bereich in einem stromführenden Pfad zwischen der Anode und der Kathode angeordnet sind.
Verfahren nach Anspruch 8, wobei die Kathode des SCR mit einer Eingangs-/Ausgangs-Anschlussstelle verbunden ist und die Anode des SCR mit einer Masseanschlussstelle verbunden ist.
Verfahren zum Ausbilden einer Einheitenstruktur, die einen siliciumgesteuerten Gleichrichter, im Folgenden englisch abgekürzt als SCR bezeichnet, beinhaltet, wobei das Verfahren aufweist: Abscheiden einer ersten Verspannungsschicht auf einer oberen Fläche eines Halbleitersubstrats an einer ersten Stelle relativ zu einem ersten Bereich des SCR, und die so eingerichtet ist, dass die erste Verspannungsschicht eine erste mechanische Verspannung in dem ersten Bereich des SCR in einem Ausmaß verursacht, das zum Anpassen des Werts des elektrischen Widerstands des ersten Bereichs ausreicht, wobei der elektrische Widerstand des ersten Bereichs in Serie mit einer Diodenkette verbunden ist zum Bereitstellen eines Spannungsauslösenetzes, welches durch eine Auslösespannung und einen Auslösestrom für den SCR gekennzeichnet ist, und dadurch zum Modulieren des Auslösestroms des SCR ausreicht, wobei die erste Verspannungsschicht aus einem dielektrischen Material besteht und der Verspannungszustand der verspannten dielektrischen Schicht durch Ändern der Abscheidebedingungen derselben gesteuert wird.
Verfahren nach Anspruch 10, das des Weiteren aufweist: Abscheiden einer zweiten Verspannungsschicht auf der oberen Fläche des Halbleitersubstrats an einer zweiten Stelle relativ zu einem zweiten Bereich des SCR, und die so eingerichtet ist, dass die zweite Schicht eine zweite mechanische Verspannung in dem zweiten Bereich des SCR verursacht zum Anpassen des Werts des elektrischen Widerstands des zweiten Bereichs.
Verfahren nach Anspruch 11, wobei die erste mechanische Verspannung und die zweite mechanische Verspannung entgegengesetzte Polaritäten aufweisen, die aus Zugverspannung oder Druckverspannung ausgewählt werden.
Verfahren nach Anspruch 10, wobei das Abscheiden der ersten Verspannungsschicht an der ersten Stelle auf der oberen Fläche des Halbleitersubstrats aufweist: Abscheiden der ersten Schicht auf der oberen Fläche des Halbleitersubstrats unter Abscheidungsbedingungen, die eine innere Verspannung in der ersten Schicht verursachen; und Strukturieren der ersten Schicht, um die erste Verspannungsschicht an der ersten Stelle auf der oberen Fläche des Halbleitersubstrats auszubilden.
Einheitenstruktur, die mithilfe eines Halbleitersubstrats ausgebildet ist, das eine obere Fläche aufweist, wobei die Einheitenstruktur aufweist: einen siliciumgesteuerten Gleichrichter, im Folgenden englisch abgekürzt als SCR bezeichnet, der eine Anode, eine Kathode, einen ersten Bereich in dem Halbleitersubstrat und mit einem ersten Leitfähigkeitstyp und einen zweiten Bereich in dem Halbleitersubstrat und mit einem zweiten Leitfähigkeitstyp, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, beinhaltet, wobei der erste und der zweite Bereich des SCR in einem stromführenden Pfad zwischen der Anode und der Kathode des SCR angeordnet sind; und eine erste Verspannungsschicht auf der oberen Fläche des Halbleitersubstrats, wobei sich die erste Verspannungsschicht an einer Stelle auf der oberen Fläche des Halbleitersubstrats befindet und so eingerichtet ist, dass sie eine erste mechanische Verspannung in dem ersten Bereich des SCR in einem Ausmaß verursacht, das zum Anpassen des Werts des elektrischen Widerstands des ersten Bereichs ausreicht, wobei der elektrische Widerstand des ersten Bereichs in Serie mit einer Diodenkette verbunden ist zum Bereitstellen eines Spannungsauslösenetzes, welches durch eine Auslösespannung und einen Auslösestrom für den SCR gekennzeichnet ist, und dadurch zum Modulieren des Auslösestroms des SCR ausreicht, wobei die erste Verspannungsschicht aus einem dielektrischen Material besteht und der Verspannungszustand der verspannten dielektrischen Schicht durch Ändern der Abscheidebedingungen derselben gesteuert wurde.
Einheitenstruktur nach Anspruch 14, die des Weiteren aufweist: eine zweite Verspannungsschicht auf der oberen Fläche des Halbleitersubstrats, wobei die zweite Verspannungsschicht so eingerichtet ist, dass sie eine zweite mechanische Verspannung auf den zweiten Bereich des SCR in einem Ausmaß überträgt, das zum weiteren Modulieren des Auslösestroms des SCR ausreicht, wobei die zweite Verspannungsschicht aus einem dielektrischen Material besteht und der Verspannungszustand der verspannten dielektrischen Schicht durch Ändern der Abscheidebedingungen derselben gesteuert wurde.
Einheitenstruktur nach Anspruch 15, wobei die erste mechanische Verspannung und die zweite mechanische Verspannung entgegengesetzte Polaritäten aufweisen, die aus Zugverspannung oder Druckverspannung ausgewählt sind.
Einheitenstruktur nach Anspruch 14, wobei es sich bei dem ersten Bereich des SCR um eine erste Wanne in einem Halbleitersubstrat handelt und es sich bei dem zweiten Bereich um eine zweite Wanne in dem Halbleitersubstrat handelt und wobei die erste Wanne seitlich in dem Halbleitersubstrat angrenzend an die zweite Wanne entlang eines ersten p-n-Übergangs positioniert ist.
Einheitenstruktur nach Anspruch 17, wobei es sich bei der Anode des SCR um einen dritten Bereich in der ersten Wanne handelt und sie den zweiten Leitfähigkeitstyp aufweist, es sich bei der Kathode des SCR um einen vierten Bereich in der zweiten Wanne handelt und sie den ersten Leitfähigkeitstyp aufweist und der dritte und der vierte Bereich des SCR in dem stromführenden Pfad zwischen der Anode und der Kathode angeordnet sind.
Einheitenstruktur nach Anspruch 18, wobei der dritte Bereich zwischen der ersten Wanne und der oberen Fläche des Halbleitersubstrats angeordnet ist und der vierte Bereich zwischen der zweiten Wanne und der oberen Fläche des Halbleitersubstrats angeordnet ist.
Einheitenstruktur nach Anspruch 14, die des Weiteren aufweist: eine Eingangs-/Ausgangs-Anschlussstelle, die mit der Anode des SCR verbunden ist; und eine Masseanschlussstelle, die mit der Kathode des SCR verbunden ist.
Einheitenstruktur nach Anspruch 14, wobei die erste Schicht aus Siliciumnitrid besteht, das eine innere Verspannung mit entgegengesetzter Polarität gegenüber der ersten mechanischen Verspannung beinhaltet.
Konstruktionsstruktur, die durch eine bei Konstruktion, Fertigung oder Simulation einer integrierten Schaltung verwendeten Maschine gelesen werden kann, wobei die Konstruktionsstruktur aufweist: einen siliciumgesteuerten Gleichrichter, im Folgenden englisch abgekürzt als SCR bezeichnet, der eine Anode, eine Kathode, einen ersten Bereich in einem Halbleitersubstrat mit einem ersten Leitfähigkeitstyp und einen zweiten Bereich in dem Halbleitersubstrat mit einem zweiten Leitfähigkeitstyp, der dem Leitfähigkeitstyp des ersten Bereichs entgegengesetzt ist, beinhaltet, wobei der erste und der zweite Bereich des SCR in einem stromführenden Pfad zwischen der Anode und der Kathode des SCR angeordnet sind; und eine erste Verspannungsschicht auf einer oberen Fläche des Halbleitersubstrats, wobei die erste Verspannungsschicht an einer Stelle auf der oberen Fläche des Halbleitersubstrats angeordnet und so eingerichtet ist, dass sie eine erste mechanische Verspannung in dem ersten Bereich des SCR in einem Ausmaß verursacht, das zum Anpassen des Werts des elektrischen Widerstands des ersten Bereichs ausreicht, wobei der elektrische Widerstand des ersten Bereichs in Serie mit einer Diodenkette verbunden ist zum Bereitstellen eines Spannungsauslösenetzes, welches durch eine Auslösespannung und einen Auslösestrom für den SCR gekennzeichnet ist, und dadurch zum Modulieren eines Auslösestroms des SCR ausreicht, wobei die erste Verspannungsschicht aus einem dielektrischen Material besteht und der Verspannungszustand der verspannten dielektrischen Schicht durch Ändern der Abscheidebedingungen derselben gesteuert wurde.
Konstruktionsstruktur nach Anspruch 22, wobei die Konstruktionsstruktur eine Netzliste aufweist.
Konstruktionsstruktur nach Anspruch 22, wobei sich die Konstruktionsstruktur auf einem Speichermedium als Datenformat befindet, das für den Austausch von Layout-Daten von integrierten Schaltungen verwendet wird.
Konstruktionsstruktur nach Anspruch 22, wobei sich die Konstruktionsstruktur in einem programmierbaren Gate-Array befindet.