DE112011100948T5 - Integrierte Schaltung mit Finfets und MIM-FIN-Kondensator - Google Patents

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Abstract

Eine integrierte Schaltung mit FinFETs (60a, b) und einem Metall-Isolator-Metall(MIM)-Fin-Kondensator (65) und Fertigungsverfahren werden offenbart. Das Verfahren beinhaltet das Bilden eines ersten FinFET (60a), der ein erstes Dielektrikum (25) und einen ersten Leiter (30) umfasst; das Bilden eines zweiten FinFET (60b), der ein zweites Dielektrikum (40) und einen zweiten Leiter (45) umfasst; und das Bilden eines Fin-Kondensators (65), der den ersten Leiter (25), das zweite Dielektrikum (40) und den zweiten Leiter (45) umfasst.

Description

  • GEBIET DER ERFINDUNG
  • Die Erfindung bezieht sich auf Halbleiterstrukturen und Herstellungsverfahren und insbesondere auf eine integrierte Schaltung mit FinFETs und einem Metall-Isolator-Metall(MIM)-Fin-Kondensator und Herstellungsverfahren.
  • HINTERGRUND
  • Da integrierte Schaltungen fortwährend kleiner skaliert werden, wird der FinFET (Finnen-Feldeffekttransistor) zu einem attraktiven Bauelement für den Einsatz bei kleineren Knoten, z. B. dem 22-nm-Knoten und darunter. Bei einem FinFET wird der Kanal durch eine Halbleiter-Finne gebildet und eine Gate-Elektrode befindet sich auf mindestens zwei Seiten der Finne. Aufgrund des vorteilhaften Merkmals der vollständigen Verarmung in einem FinFET verbessert die erhöhte Anzahl der Seiten, auf denen die Gate-Elektrode den Kanal des FinFET steuert, die Steuerbarkeit des Kanals in einem FinFET im Vergleich zu einem planaren MOSFET. Die verbesserte Steuerung des Kanals ermöglicht geringere Bauelement-Abmessungen mit weniger Kurzkanaleffekten sowie einem größeren elektrischen Strom, der schnell geschaltet werden kann. Ein FinFET-Bauelement hat im Allgemeinen kürzere Schaltzeiten, eine äquivalente oder höhere Stromdichte und eine stark verbesserte Kurzkanalsteuerung gegenüber der planaren CMOS-Technologie mit ähnlichen kritischen Abmessungen.
  • Damit die FinFET-Technologie durchführbar ist, ist es notwendig, Bauelemente mit unterschiedlichen Betriebs- und Schwellenspannungen aufbauen zu können. Beispielsweise kann es ein Schaltungsentwurf erfordern, dass mit einer ersten Spannung betriebene Eingangs-/Ausgangsbauelemente und mit einer zweiten, anderen Spannung betriebene Hochleistungs-Logikbauelemente auf einem Chip hergestellt werden. Zusätzlich können Chips Bauelemente mit verschiedenen Schwellenspannungen (Vt) beinhalten, um verschiedene Anforderungen an die Leistungsfähigkeit und/oder Leistung eines Entwurfs zu erfüllen.
  • Darüber hinaus werden Chipkondensatoren üblicherweise als Entkopplungskondensatoren verwendet, um das Versorgungsrauschen zu unterdrücken. Planare Metall-Isolator-Metall(MIM)-Kondensatoren leiden an einer geringen Kapazität pro Fläche. Finnen-basierte Metall-Oxid-Halbleiter(FinMOS)-Kondensatoren weisen eine relativ bessere Kapazität pro Fläche auf als planare MIM-Kondensatoren; jedoch haben herkömmliche FinMOS-Kondensatoren eine schlechte Leistungsfähigkeit aufgrund des hohen Widerstands der schmalen Halbleiter-Finnen.
  • Demzufolge besteht in der Technik eine Notwendigkeit, die oben beschriebenen Unzulänglichkeiten und Begrenzungen zu überwinden.
  • KURZDARSTELLUNG
  • Nach einem ersten Aspekt der Erfindung liegt ein Verfahren zum Herstellen einer Halbleiterstruktur vor. Das Verfahren beinhaltet das Bilden eines ersten FinFET, der ein erstes Dielektrikum und einen ersten Leiter umfasst; das Bilden eines zweiten FinFET, der ein zweites Dielektrikum und einen zweiten Leiter umfasst; und das Bilden eines Fin-Kondensators, der den ersten Leiter, das zweite Dielektrikum und den zweiten Leiter umfasst.
  • Nach einem weiteren Aspekt der Erfindung liegt ein Verfahren zum Herstellen einer Halbleiterstruktur vor. Das Verfahren beinhaltet: Bilden einer ersten, zweiten und dritten Finne aus Halbleitermaterial auf einem Substrat; Bilden eines ersten FinFET, der ein erstes Dielektrikum und einen ersten Leiter auf der ersten Finne umfasst; Bilden eines zweiten FinFET, der ein zweites Dielektrikum und einen zweiten Leiter auf der ersten Finne umfasst; und Bilden eines Fin-Kondensators, der den ersten Leiter, das zweite Dielektrikum und den zweiten Leiter auf der dritten Finne umfasst. Der erste FinFET hat eine erste Schwellenspannung und der zweite FinFET hat eine zweite, von der ersten Schwellenspannung verschiedene Schwellenspannung.
  • Nach einem noch weiteren Aspekt der Erfindung liegt ein Verfahren zum Herstellen einer Halbleiterstruktur vor. Das Verfahren beinhaltet: Bilden einer Schicht eines ersten Dielektrikums auf einer ersten Finne, einer zweiten Finne und einer dritten Finne; Bilden einer Schicht eines ersten Leiters auf der Schicht des ersten Dielektrikums über der ersten Finne, der zweiten Finne und der dritten Finne; und Entfernen des ersten Dielektrikums und des ersten Leiters von der dritten Finne. Das Verfahren beinhaltet auch: Bilden einer Schicht eines zweiten Dielektrikums über der ersten Finne, der zweiten Finne und der dritten Finne; Bilden einer Schicht eines zweiten Leiters über der ersten Finne, der zweiten Finne und der dritten Finne; und Entfernen des zweiten Dielektrikums und des zweiten Leiters von der ersten Finne.
  • Gemäß weiterer Aspekte der Erfindung liegt eine Halbleiterstruktur vor, die Folgendes beinhaltet: einen ersten FinFET, der einen Teil einer Schicht eines ersten Dielektrikums und einen Teil einer Schicht eines ersten Leiters umfasst; einen zweiten FinFET, der einen Teil einer Schicht eines zweiten Dielektrikums und einen Teil einer Schicht eines zweiten Leiters umfasst; und einen Fin-Kondensator, der einen weiteren Teil der Schicht des ersten Leiters, einen weiteren Teil der Schicht des zweiten Dielektrikums und einen weiteren Teil der Schicht des zweiten Leiters umfasst.
  • KURZBESCHREIBUNG DER MEHREREN ANSICHTEN DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird in der folgenden detaillierten Beschreibung unter Bezugnahme auf die angegebene Vielzahl von Zeichnungen anhand nicht einschränkender Beispiele beispielhafter Ausführungsformen der vorliegenden Erfindung beschrieben.
  • 1 bis 7, 8A, 8B, 9A, 9B, 10, 11A und 11B zeigen Prozessschritte und Strukturen, die mit Aspekten der Erfindung verbunden sind; und
  • 12 ist ein Ablaufdiagramm des Entwurfsprozesses, der bei einem Halbleiterentwurf, bei der Halbleiterfertigung und/oder bei der Halbleiterprüfung angewandt wird.
  • DETAILLIERTE BESCHREIBUNG
  • Die Erfindung bezieht sich auf Halbleiterstrukturen und Herstellungsverfahren und insbesondere auf eine integrierte Schaltung mit FinFETs und einem MIM-Fin-Kondensator und Herstellungsverfahren. Gemäß Aspekten der Erfindung wird ein Verfahren zum Bilden mehrerer FinFETs mit verschiedenen Schwellenspannungen (Vt) und eines oder mehrerer Metall-Isolator-Metall(MIM)-Fin-Kondensatoren auf demselben integrierten Schaltungschip bereitgestellt. In Ausführungsformen werden die MIM-Fin-Kondensatoren gleichzeitig mit dem FinFET-Prozess (Herstellungs-)-Ablauf gebildet, was dazu führt, dass MIM-Fin-Kondensatoren in Bezug auf Extra-Prozessschritte im Wesentlichen kostenfrei sind.
  • Gemäß weiteren Aspekten der Erfindung werden die MIM-Fin-Kondensatoren auf Finnen gebildet, was im Vergleich zu herkömmlichen planaren MIM-Kondensatoren zu einer verbesserten Kapazität pro Fläche führt. Außerdem haben die MIM-Fin-Kondensatoren von Ausführungsformen der Erfindung aufgrund des geringeren Widerstands der Metallschichten im Vergleich zu demjenigen der bei FinMOS-Kondensatoren verwendeten Halbleiter-Finnen eine bessere Leistungsfähigkeit als FinMOS-Kondensatoren.
  • Bei Ausführungsformen werden mindestens zwei FinFETs und mindestens ein MIM-Fin-Kondensator gleichzeitig auf einem Chip gebildet. Gemäß Aspekten der Erfindung umfasst ein erster FinFET ein erstes Dielektrikum und einen ersten Leiter auf einer ersten Finne, ein zweiter FinFET umfasst ein zweites Dielektrikum und einen zweiten Leiter auf einer zweiten Finne; und ein MIM-Fin-Kondensator umfasst den ersten Leiter, das zweite Dielektrikum und den zweiten, auf einer dritten Finne gebildeten Leiter.
  • 1 bis 7, 8A, 8B, 9A, 9B, 10, 11A und 11B zeigen Prozessschritte und Strukturen, die mit dem Bilden eines Halbleiter-Bauelements gemäß Aspekten der Erfindung verbunden sind. Wie in 1 bildlich dargestellt, werden mindestens drei Finnen 10a bis c auf einer Isolatorschicht 15 über einem Substrat 20 gebildet. Die Finnen 10a bis c können z. B. einen Monolithen aus Silicium oder einem anderen geeigneten Halbleitermaterial umfassen, der auf der Isolatorschicht 15 unter Anwendung herkömmlicher Halbleiterprozesstechniken gebildet wird. Bei Ausführungsformen umfasst die Isolatorschicht 15 eine Schicht eines vergrabenen Oxids (BOX), die über dem Substrat 10 auf jede gewünschte herkömmliche Weise gebildet wird. Bei Ausführungsformen hat jede der Finnen 10a bis c eine Höhe von ca. 30 nm und eine Breite von ca. 15 nm; die Erfindung ist jedoch nicht auf diese Werte beschränkt und Finnen mit beliebigen geeigneten Abmessungen können innerhalb des Umfangs der Erfindung verwendet werden. Darüber hinaus können mehr als drei Finnen verwendet werden, um mehr als eine beliebige gewünschte Anzahl der hier beschriebenen Bauelemente zu bilden.
  • Wie in 2 bildlich dargestellt, wird eine Schicht eines ersten Dielektrikums 25 auf den Finnen 10a bis c und der freiliegenden oberen Fläche der Isolatorschicht 15 gebildet. Bei Ausführungsformen umfasst das erste Dielektrikum 25 ein Dielektrikum mit hohem k-Wert wie Hafniumoxid, das unter Anwendung der chemischen Gasphasenabscheidung (CVD) gebildet wird. Die Erfindung ist jedoch nicht auf die Verwendung von Hafniumoxid beschränkt, und das erste Dielektrikum 25 kann aus anderen Materialien bestehen, insbesondere: Siliciumoxid, Siliciumnitrid, Siliciumoxinitrid, Materialien mit hohem k-Wert oder jede Kombination dieser Materialien. Beispiele für Materialien mit hohem k-Wert sind insbesondere Metalloxide wie Hafniumoxid, Hafniumsiliciumoxid, Hafniumsiliciumoxinitrid, Lanthanoxid, Lanthanaluminiumoxid, Zirkonoxid, Zirkonsiliciumoxid, Zirkonsiliciumoxinitrid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat. Das Material mit hohem k-Wert kann ferner Dotierstoffe wie Lanthan, Aluminium etc. beinhalten.
  • Darüber hinaus kann das erste Dielektrikum 25, obwohl CVD zum Bilden des ersten Dielektrikums 25 beschrieben wird, durch einen beliebigen geeigneten Prozess gebildet werden, z. B.: thermische Oxidation, chemische Oxidation, thermische Nitridation, Atomschichtabscheidung (ALD), Molekularschichtabscheidung (MLD), chemische Gasphasenabscheidung (CVD), chemische Niederdruck-Gasphasenabscheidung (LPCVD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD), chemische Gasphasenabscheidung mit hochdichtem Plasma (HDPCVD), chemische Gasphasenabscheidung unterhalb Atmosphärendruck (SACVD), schnelle thermische chemische Gasphasenabscheidung (RTCVD), radikalengestützte In-situ-Abscheidung, Hochtemperatur-Oxidabscheidung (HTO), Niedertemperatur-Oxidabscheidung (LTO), Ozon-/TEOS-Abscheidung, CVD mit begrenztem Reaktionsprozess (LRPCVD), chemische Gasphasenabscheidung im Ultrahochvakuum (UHVCVD), metallorganische chemische Gasphasenabscheidung (MODVD), Molekularstrahlepitaxie (MBE), physikalische Gasphasenabscheidung, Sputtern, Plattieren, Verdampfung, Rotationsbeschichtung, Ionenstrahlabscheidung, Elektronenstrahlabscheidung, lasergestützte Abscheidung, nasschemische Abscheidung oder eine beliebige Kombination der oben Genannten.
  • Gemäß Aspekten der Erfindung fungiert das erste Dielektrikum 25 als Gate-Dielektrikum für einen ersten FinFET. Von daher beeinflussen die Dicke und Materialzusammensetzung des ersten Dielektrikums 25 die Betriebseigenschaften (z. B. Schwellenspannung etc.) des ersten FinFET. Bei Ausführungsformen hat das erste Dielektrikum 25 eine Dicke von ca. 10 Ångström bis ca. 50 Ångstrom; die Erfindung ist jedoch nicht auf diese Werte beschränkt und beliebige geeignete Dicken können innerhalb des Umfangs der Erfindung verwendet werden.
  • Wie in 3 bildlich dargestellt, wird auf dem ersten Dielektrikum 25 eine Schicht des ersten Leiters 30 gebildet. Bei Ausführungsformen umfasst der erste Leiter 30 durch CVD abgeschiedenes Titannitrid (TiN). Die Erfindung ist jedoch nicht auf die Verwendung von Titannitrid beschränkt, und der erste Leiter 30 kann aus anderen Materialien bestehen, insbesondere: polykristallinem oder amorphem Silicium, Germanium, Siliciumgermanium, einem Metall (z. B. Wolfram, Titan, Tantal, Ruthenium, Zirkon, Kobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber, Gold), einem leitenden metallischen Verbundmaterial (z. B. Tantalnitrid, Titannitrid, Wolframsilicid, Wolframnitrid, Rutheniumoxid, Kobaltsilicid, Nickelsilicid), einer Kohlenstoffnanoröhre, leitendem Kohlenstoff oder einer beliebigen geeigneten Kombination dieser Materialien. Das leitende Material kann ferner Dotierstoffe umfassen, die während oder nach der Abscheidung eingebaut werden. Darüber hinaus ist der erste Leiter 30 nicht auf die Bildung unter Anwendung von CVD beschränkt, sondern ein beliebiger geeigneter Prozess wie die oben Beschriebenen kann zum Bilden des ersten Leiters 30 angewandt werden.
  • Gemäß Aspekten der Erfindung fungiert der erste Leiter 30 als Gate-Leiter für den ersten FinFET. Bei Ausführungsformen hat der erste Leiter 30 eine Dicke von ca. 30 Ångström bis ca. 100 Ångstrom; die Erfindung ist jedoch nicht auf diese Werte beschränkt und eine beliebige geeignete Dicke kann innerhalb des Umfangs der Erfindung verwendet werden.
  • Wie in 4 bildlich dargestellt, wird eine Maske 35 auf dem ersten Leiter 30 über einer Finne, die dem ersten FinFET (z. B. Finne 10a) entspricht, und einer Finne, die dem Kondensator (z. B. Finne 10b) entspricht, gebildet. Die Maske 35 kann eine beliebige geeignete Maske sein, z. B. ein Photoresist-Material oder eine Hartmaske (z. B. Oxid, Nitrid etc.), die unter Anwendung herkömmlicher Halbleiterherstellungstechniken gebildet und strukturiert wird. Gemäß Aspekten der Erfindung wird die Maske 35 so strukturiert, dass sie eine Finne, die dem zweiten FinFET (z. B. Finne 10c) entspricht, nicht bedeckt. Gemäß weiteren Aspekten der Erfindung wird die Maske 35 so strukturiert, dass sie zwischen der Finne 10a des ersten FinFET und der Finne 10b des Kondensators nicht durchgehend ist und damit einen Teil des ersten Leiters 30 zwischen dem ersten FinFET und dem Kondensator freiliegend lässt.
  • Wie in 5 bildlich dargestellt, werden die nicht-maskierten Teile des ersten Leiters 30 und des ersten Dielektrikums 25 entfernt, wonach die Maske entfernt wird. Gemäß Aspekten der Erfindung ergibt dieses Entfernen, dass der erste Leiter 30 und das erste Dielektrikum 25 von der Finne 10c des zweiten FinFET entfernt werden, und ergibt auch, dass im ersten Leiter 30 und ersten Dielektrikum 25 eine Unterbrechung zwischen dem ersten FinFET und dem Kondensator gebildet wird. Bei Ausführungsformen werden die nicht-maskierten Teile des ersten Leiters 30 und des ersten Dielektrikums 25 unter Anwendung verschiedener Ätzprozesse entfernt.
  • Beispielsweise kann, wenn der erste Leiter 30 Titannitrid umfasst, eine Nassätzlösung mit Wasserstoffperoxid und Ammoniak verwendet werden, um das Titannitrid zu entfernen. Darüber hinaus kann, wenn das erste Dielektrikum 25 Hafniumoxid umfasst, Ionenbeschuss in Verbindung mit Nassätzen verwendet werden, um das Hafniumoxid zu entfernen. Die Erfindung ist jedoch nicht auf diese spezifischen Materialenffernungsprozesse beschränkt und beliebige geeignete Verfahren können verwendet werden. Beispielsweise kann, wenn das erste Dielektrikum 25 Siliciumoxid umfasst, eine flusssäurehaltige Nassätzlösung verwendet werden, um das Siliciumoxid zu entfernen.
  • Wie in 6 bildlich dargestellt, wird eine Schicht des zweiten Dielektrikums 40 auf den freiliegenden oberen Flächen der Halbleiterstruktur gebildet. Außerdem wird eine Schicht des zweiten Leiters 45 auf dem zweiten Dielektrikum 40 gebildet. Bei Ausführungsformen besteht das zweite Dielektrikum 40 aus lanthandotiertem, durch CVD abgeschiedenem Hafniumoxid und der zweite Leiter 45 besteht aus durch CVD abgeschiedenem Titannitrid. Die Erfindung ist jedoch nicht auf diese Materialien und Abscheidungsprozesse beschränkt, und beliebige geeignete Materialien und Prozesse wie die oben beschriebenen können verwendet werden, um das zweite Dielektrikum 40 und den zweiten Leiter 45 zu bilden. Bei Ausführungsformen dient das zweite Dielektrikum 40 als Gate-Dielektrikum für den zweiten FinFET und der zweite Leiter 45 fungiert als Gate-Leiter für den zweiten FinFET. Entsprechend kann bei Realisierungen der Erfindung die Dicke und/oder das Material mindestens eines von dem zweiten Dielektrikum 40 und dem zweiten Leiter 45 selektiv so gewählt werden, dass dem zweiten FinFET die gewünschten Bauelementeigenschaften (z. B. Schwellenspannung etc.) verliehen werden.
  • Wie in 7 abgebildet, wird eine Maske 50 über der Finne 10c des zweiten FinFET und der Finne 10b des Kondensators gebildet. Die Maske 50 kann auf ähnliche Weise wie die oben beschriebene Maske 35 gebildet werden. Die Maske 50 wird so gebildet, dass sie nicht die Gesamtheit des mit dem Kondensator verbundenen ersten Leiters 30 bedeckt. Auf diese Weise kann ein Teil des ersten Leiters 30 des Kondensators in nachfolgenden Schritten freigelegt werden, wie hier detaillierter beschrieben.
  • Wie in 8A bildlich dargestellt, werden die nicht-maskierten Teile des zweiten Leiters 45 und des zweiten Dielektrikums 40 entfernt, wonach die Maske 50 entfernt wird. Bei Ausführungsformen werden die nicht-maskierten Teile des zweiten Leiters 45 und des zweiten Dielektrikums 40 unter Anwendung der jeweiligen Ätzprozesse auf ähnliche Weise entfernt wie diejenige, die oben in Bezug auf das Entfernen der nicht-maskierten Teile des ersten Leiters 30 und des ersten Dielektrikums 25 beschrieben wird. Bei Ausführungsformen werden der zweite Leiter 45 und das zweite Dielektrikum 40 vom ersten FinFET 60a vollständig entfernt. Außerdem wird ein Teil des zweiten Leiters 45 und des zweiten Dielektrikums 40 vom Kondensator 65 entfernt.
  • 8B ist eine Draufsicht, die 8A entspricht, und stellt die jeweilige Bedeckung des ersten Leiters 30 und des zweiten Leiters 45 über Flächen des ersten FinFET 60a mit Finne 10a, des zweiten FinFET 60b mit Finne 10c und des Kondensators 65 mit Finne 10b bildlich dar. Wie in 8B bildlich dargestellt und wie oben beschrieben, wird ein Teil des zweiten Leiters 45 und des zweiten Dielektrikums 40 vom Kondensator entfernt, um einen Teil des ersten Leiters 30 freizulegen. Dies ergibt, dass der Kondensator eine erste Kontaktfläche 50a des freigelegten ersten Leiters 30 und eine zweite Kontaktfläche 50b des freigelegten zweiten Leiters 45 hat.
  • Wie in 9A und 9B bildlich dargestellt, werden der erste und der zweite FinFET 60a und 60b bearbeitet, um die jeweiligen Gates und Kontakte für diese Bauelemente zu bilden. 9B ist eine Draufsicht, die 9A entspricht. Bei Ausführungsformen wird eine Schicht Polysilicium 55 auf dem ersten und dem zweiten FinFET gebildet, wonach das Polysilicium 55, der erste Leiter 30, der zweite Leiter 45, das erste Dielektrikum 25 und das zweite Dielektrikum 40 auf jedem jeweiligen FinFET strukturiert werden, um ein Gate 56 an jedem FinFET zu bilden. Die Gates 56 können gleichzeitig am ersten und am zweiten FinFET gebildet werden. Außerdem können Source- und Drain-Zonen 57 im ersten und zweiten FinFET gebildet werden, indem eine Ionenimplantation in die Finnen 10a und 10c durchgeführt wird. Darüber hinaus können am ersten und am zweiten FinFET an gewünschten Stellen Silicidzonen 58 gebildet werden, z. B. für Kontakte. Die Gates 56, Source- und Drain-Zonen 57 und Silicidzonen 58 können unter Anwendung herkömmlicher Halbleiterprozesstechniken gebildet werden.
  • Die resultierende Struktur beinhaltet: einen ersten FinFET 60a, bei dem das erste Dielektrikum 25 ein Gate-Dielektrikum ist und der erste Leiter 30 ein Gate-Leiter ist (z. B. Gate-Metall); einen zweiten FinFET 60b, bei dem das erste Dielektrikum 40 ein Gate-Dielektrikum ist und der zweite Leiter 45 ein Gate-Leiter ist (z. B. Gate-Metall); und einen MIM-Fin-Kondensator 65, bei dem der erste Leiter 30 ein erster Kondensatorleiter ist, das zweite Dielektrikum 40 das Kondensatordielektrikum ist und der zweite Leiter 45 der zweite Kondensatorleiter ist. Von daher ermöglichen Realisierungen der Erfindung die gleichzeitige Bildung von mindestens zwei FinFETs und mindestens einem MIM-Fin-Kondensator auf einem Chip, bei dem der MIM-Fin-Kondensator mit jedem der jeweiligen FinFETs gemeinsame Materialien beinhaltet.
  • Wie in 8A, 8B, 9A und 9B dargestellt, sind der erste FinFET 60a, der zweite FinFET 60b und der Kondensator 65 alle voneinander isoliert. Dies ist z. B. durch Isolationslücken 69 zwischen den Bauelementen bildlich dargestellt. Die Isolationslücken 69 stellen Unterbrechungen der jeweiligen Schichten (z. B. 25, 30, 40 und 45) dar, so dass die Bauelemente durch diese Schichten elektrisch nicht miteinander verbunden sind.
  • Wie in 10 bildlich dargestellt, kann eine dielektrische Schicht 70 über die gesamte Struktur gebildet werden, und leitende Kontakte 75 können in der dielektrischen Schicht gebildet werden, um elektrische Verbindungen zu den jeweiligen Teilen des ersten FinFET 60a und des zweiten FinFET 60b und des Kondensators 65 bereitzustellen. Die dielektrische Schicht 70 und die Kontakte 75 können unter Anwendung herkömmlicher Halbleiterprozesstechniken gebildet werden. Die Kontakte 75 können aus einem beliebigen geeigneten Material sein, insbesondere Kupfer, Wolfram etc.
  • Wie in 11A und 11B bildlich dargestellt und gemäß weiteren Aspekten der Erfindung kann der MIM-Fin-Kondensator gebildet werden, indem mehr als eine Finne verwendet wird. 11B ist eine Draufsicht, die 11A entspricht. Die Prozessschritte sind im Wesentlichen dieselben wie oben in Bezug auf 1A und 1B bis 10A und 10B beschrieben, ausgenommen dass die verschiedenen Schichten, die den Kondensator 65 bilden, über viele Finnen, z. B. Finne 10b, 10d und 10e, abgeschieden werden. Bei Ausführungsformen erhöht die Verwendung vieler Finnen im MIM-Fin-Kondensator die Kapazität. Obwohl drei Finnen 10b, 10d und 10e dargestellt sind, ist die Erfindung nicht auf eine bestimmte Anzahl Finnen beschränkt; stattdessen kann ein MIM-Fin-Kondensator 65 mit einer beliebigen gewünschten Anzahl Finnen innerhalb des Umfangs der Erfindung gebildet werden. Zwischen den jeweiligen Bauelementen sind Isolationslücken 69 vorhanden; jedoch gibt es zwischen den vielen Finnen des Kondensators 65 keine solchen Lücken.
  • Gemäß Aspekten der Erfindung kann der erste und der zweite FinFET mit verschiedenen Bauelementeigenschaften ausgebildet werden, indem die Materialien des ersten Dielektrikums, des ersten Leiters, des zweiten Dielektrikums und des zweiten Leiters entsprechend ausgewählt werden. Bei Ausführungsformen besteht das erste Dielektrikum aus einem anderen Material als das zweite Dielektrikum und/oder der erste Leiter besteht aus einem anderen Material als der zweite Leiter. Beispielsweise kann das erste Dielektrikum aus Hafniumoxid bestehen, während das zweite Dielektrikum aus lanthandotiertem Hafniumoxid besteht. Auf diese Weise haben der erste und der zweite FinFET verschiedene Gate-Stapel aufgrund der verschiedenen Gate-Dielektrikumsmaterialien und haben somit auch verschiedene Schwellenspannungen. Entsprechend können bei Realisierungen der Erfindung zwei FinFETs mit verschiedenen Bauelementeigenschaften auf demselben Chip gebildet werden.
  • Gemäß weiteren Aspekten der Erfindung können die jeweiligen Dicken des ersten Dielektrikums und des zweiten Dielektrikums so ausgewählt werden, dass eine bestimmte Eigenschaft in dem Kondensator erzeugt wird. Bei einer besonderen Ausführungsform ist das erste Dielektrikum um das ca. 1,5- bis ca. 2,0fache dicker als das zweite Dielektrikum, was einen hochdichten MIM-Fin-Kondensator ergibt. Bei einer weiteren Ausführungsform ist das zweite Dielektrikum um das ca. 1,5- bis ca. 2,0fache dicker als das erste Dielektrikum, was einen MIM-Fin-Kondensator mit niedriger Leistung ergibt. Entsprechend werden bei Realisierungen der Erfindung die Betriebseigenschaften des MIM-Fin-Kondensators ausgebildet, indem das erste und das zweite Dielektrikum mit verschiedenen Dicken gebildet werden.
  • 12 ist ein Ablaufdiagramm eines Entwurfsprozesses, der beim Halbleiterentwurf, bei der Halbleiterfertigung und/oder bei der Halbleiterprüfung angewandt wird. 12 zeigt ein Blockschema eines beispielhaften Entwurfsablaufs 900, der z. B. beim Entwurf, bei der Simulation, bei der Prüfung, beim Layout und bei der Fertigung einer integrierten Halbleiterlogikschaltung angewandt wird. Der Entwurfsablauf 900 beinhaltet Prozesse, Maschinen und/oder Mechanismen für die Verarbeitung von Entwurfsstrukturen oder Bauelementen, um logisch oder in anderer Weise funktional äquivalente Darstellungen der oben beschriebenen und in den 1 bis 7, 8A, 8B, 9A, 9B, 10, 11A und 11B dargestellten Entwurfsstrukturen und/oder Bauelemente zu erzeugen. Die durch den Entwurfsablauf 900 verarbeiteten und/oder erzeugten Entwurfsstrukturen können auf maschinenlesbaren Übertragungs- oder Speichermedien so codiert werden, dass sie Daten und/oder Anweisungen beinhalten, die bei Ausführung oder sonstiger Verarbeitung auf einem Datenverarbeitungssystem eine logisch, strukturell, mechanisch oder in sonstiger Weise funktional äquivalente Darstellung von Hardware-Komponenten, Schaltungen, Bauelementen oder Systemen erzeugen. Maschinen sind insbesondere jede Maschine, die in einem IC-Entwurfsprozess wie Entwerfen, Herstellen oder Simulieren einer Schaltung, einer Komponente, eines Bauelements oder Systems verwendet wird. Beispielsweise können Maschinen sein: Lithographiemaschinen, Maschinen und/oder Anlagen zum Erzeugen von Masken (z. B. Elektronenstrahl-Lithographiesysteme), Computer oder Anlagen zum Simulieren von Entwurfsstrukturen, jegliche im Herstellungs- oder Prüfprozess genutzte Vorrichtung oder jegliche Maschinen zum Programmieren funktional äquivalenter Darstellungen der Entwurfsstrukturen in jedes Medium (z. B. eine Maschine zum Programmieren eines programmierbaren Gate-Array).
  • Der Entwurfsablauf 900 kann je nach Art der Darstellung, die entworfen wird, variieren. Beispielsweise kann sich ein Entwurfsablauf 900 zum Aufbauen einer anwendungsspezifischen integrierten Schaltung (ASIC) von einem Entwurfsablauf 900 zum Entwerfen einer Standardkomponente oder von einem Entwurfsablauf 900 zum Instanziieren des Entwurfs in ein programmierbares Array, z. B. ein programmierbares Gate-Array (PGA), oder ein feldprogrammierbares Gate-Array (FPGA), das von Altera® Inc. oder Xilinx® Inc. angeboten wird, unterscheiden.
  • 12 veranschaulicht viele solche Entwurfsstrukturen, unter anderem eine Eingangsentwurfsstruktur 920, die vorzugsweise von einem Entwurfsprozess 910 bearbeitet wird. Die Entwurfsstruktur 920 kann eine Logiksimulation-Entwurfsstruktur sein, die vom Entwurfsprozess 910 erzeugt und verarbeitet wird, um eine logisch äquivalente funktionale Darstellung eines Hardware-Bauelements zu erzeugen. Die Entwurfsstruktur 920 kann auch oder alternativ Daten und/oder Programmanweisungen umfassen, die bei Verarbeitung durch den Entwurfsprozess 910 eine funktionale Darstellung der physischen Struktur eines Halbleiter-Bauelements erzeugen. Ob sie nun funktionale und/oder strukturelle Entwurfsmerkmale darstellt, kann die Entwurfsstruktur 920 unter Anwendung eines elektronischen computergestützten Entwurfssystems (ECAD) erzeugt werden, wie von einem Hauptentwickler/Designer implementiert. Wenn die Entwurfsstruktur 920 auf einem maschinenlesbaren Datenübertragungs-, Gate-Array- oder Speichermedium codiert ist, kann sie von einem oder mehreren Hardware- und/oder Software-Modulen innerhalb des Entwurfsprozesses 910 abgerufen und verarbeitet werden, um eine elektronische Komponente, eine Schaltung, ein elektronisches oder logisches Modul, eine Vorrichtung, ein Bauelement oder System wie die in 1 bis 7, 8A, 8B, 9A, 9B, 10, 11A und 11B gezeigten zu simulieren oder in sonstiger Weise funktional darzustellen. Von daher kann die Entwurfsstruktur 920 Dateien oder sonstige Datenstrukturen, unter anderem human lesbaren und/oder maschinenlesbaren Quellcode, kompilierte Strukturen und computerausführbare Codestrukturen, umfassen, die bei Verarbeitung durch ein Entwurfs- oder Simulationsdatenverarbeitungssystem Schaltungen oder sonstige Ebenen des Hardware-Logikentwurfs funktional simulieren oder in sonstiger Weise darstellen. Solche Datenstrukturen können Entwurfsentitäten in Hardware-Beschreibungssprache (HDL) oder andere Datenstrukturen in Konformität und/oder kompatibel mit niedrigen HDL-Entwurfssprachen wie Verilog und VHDL und/oder höhere Entwurfssprachen wie C oder C++ beinhalten.
  • Der Entwurfsprozess 910 setzt und bezieht vorzugsweise Hardware- und/oder Software-Module zum Synthetisieren, Übersetzen oder sonstigen Verarbeiten eines funktionalen Entwurfs-/Simulationsäquivalents der in 1 bis 7, 8A, 8B, 9A, 9B, 10, 11A und 11B dargestellten Komponenten, Schaltungen, Bauelemente oder Logikstrukturen ein, um eine Netzliste 980 zu erzeugen, die Entwurfsstrukturen wie die Entwurfsstruktur 920 enthalten kann. Die Netzliste 980 kann z. B. kompilierte oder in sonstiger Weise verarbeitete Datenstrukturen umfassen, die eine Liste von Leitungen, diskreten Komponenten, Logikgattern, Steuerschaltungen, E/A-Bauelementen, Modellen etc. umfassen, die die Verbindungen zu anderen Elementen und Schaltungen im Entwurf einer integrierten Schaltung beschreibt. Unter Anwendung eines iterativen Prozesses, bei dem die Netzliste 980 je nach Entwurfsspezifikationen und Parametern für das Bauelement einmal oder mehrmals resynthetisiert wird, kann die Netzliste 980 synthetisiert werden. Wie bei anderen hier beschriebenen Entwurfsstrukturtypen kann die Netzliste 980 auf einem maschinenlesbaren Datenspeichermedium aufgezeichnet oder in ein programmierbares Gate-Array einprogrammiert werden. Das Medium kann ein nichtflüchtiges Speichermedium wie eine magnetische oder optische Speicherplatte, ein programmierbares Gate-Array, ein kompakter Flash-Speicher oder ein sonstiger Flash-Speicher sein. Außerdem oder alternativ kann das Medium ein System- oder Cache-Speicher, Pufferraum oder elektrisch oder optisch leitendes Medium und Material sein, auf dem Datenpakete über das Internet oder andere für den Netzwerkbetrieb geeignete Mittel übertragen und zwischengespeichert werden.
  • Der Entwurfsprozess 910 kann Hardware- und Software-Module zum Verarbeiten einer Vielfalt von Eingangsdatenstrukturtypen, unter anderem die Netzliste 980, beinhalten. Solche Datenstrukturtypen können z. B. innerhalb der Bibliothekselemente 930 liegen und einen Satz gebräuchlicher Elemente, Schaltungen und Bauelemente, darunter Modelle, Layouts und symbolische Darstellungen, für eine bestimmte Herstellungstechnologie beinhalten (z. B. Knoten in verschiedener Technologie, 32 nm, 45 nm, 90 nm etc.). Die Datenstrukturtypen können ferner Entwurfsspezifikationen 940, Charakterisierungsdaten 950, Verifikationsdaten 960, Entwurfsregeln 970 und Prüfdatendateien 985, die Eingangsprüfstrukturen, Ausgangstestergebnisse und andere Prüfinformationen beinhalten können, beinhalten. Der Entwurfsprozess 910 kann ferner z. B. mechanische Standardentwurfsprozesse wie die Analyse mechanischer Spannung, die thermische Analyse, die mechanische Ereignissimulation, die Prozesssimulation für Vorgänge wie Gießen, Formen und Formpressen etc. beinhalten. Ein Fachmann für mechanische Konstruktion kann den Umfang möglicher mechanischer Konstruktionswerkzeuge und -anwendungen, die ohne Abweichung vom Umfang und Geist der Erfindung im Entwurfsprozess 910 verwendet werden, einschätzen. Der Entwurfsprozess 910 kann auch Module zum Durchführen standardmäßiger Entwurfsprozesse wie Zeitsteuerungsanalyse, Verifikation, Prüfen von Entwurfsregeln, Orts- und Leitungsführungsfunktionen etc. beinhalten.
  • Der Entwurfsprozess 910 setzt und bezieht logische und physische Entwurfswerkzeuge ein, z. B. HDL-Kompilierer und Werkzeuge zum Aufbau von Simulationsmodellen, um die Entwurfsstruktur 920 zusammen mit manchen oder allen der abgebildet dargestellten unterstützenden Datenstrukturen und mit jeglichen zusätzlichen mechanischen Entwürfen oder mechanischen Daten (falls zutreffend) zu verarbeiten, um eine zweite Entwurfsstruktur 990 zu erzeugen.
  • Die Entwurfsstruktur 990 liegt auf einem Speichermedium oder einem programmierbaren Gate-Array in einem Datenformat, das für den Austausch von Daten mechanischer Bauelemente und Strukturen verwendet wird (z. B. in IGES, DXF, Parasolid XT, JT, DRG oder einem sonstigen geeigneten Format zum Speichern oder Wiedergeben solcher mechanischer Entwurfsstrukturen gespeicherte Daten). Ähnlich wie Entwurfsstruktur 920 umfasst die Entwurfsstruktur 990 vorzugsweise eine oder mehrere Dateien, Datenstrukturen oder andere computercodierte Daten oder Anweisungen, die auf Übertragungs- oder Datenspeichermedien liegen und die bei Verarbeitung durch ein ECAD-System eine logisch oder in sonstiger Weise funktional äquivalente Form einer oder mehrerer der in 1 bis 7, 8A, 8B, 9A, 9B, 10, 11A und 11B dargestellten Ausführungsformen erzeugen. Bei einer Ausführungsform kann die Entwurfsstruktur 990 ein kompiliertes, ausführbares HDL-Simulationsmodell umfassen, das die in 1 bis 7, 8A, 8B, 9A, 9B, 10, 11A und 11B dargestellten Bauelemente funktional simuliert.
  • Die Entwurfsstruktur 990 kann auch ein Datenformat, das für den Austausch von Layout-Daten integrierter Schaltungen verwendet wird, und/oder ein symbolisches Datenformat (z. B. in GDSII (GDS2), GL1, OASIS, MAP-Dateien oder jedem anderen geeigneten Format zum Speichern solcher Entwurfsdatenstrukturen gespeicherte Daten) verwenden. Die Entwurfsstruktur 990 kann Daten wie z. B. symbolische Daten, MAP-Dateien, Prüfdatendateien, Entwurfsinhaltsdateien, Fertigungsdaten, Layout-Parameter, Leitungen, Metallebenen, Kontaktlöcher, Formen, Daten zur Führung durch die Herstellungslinie und andere Daten umfassen, die von einem Hersteller oder anderem Designer/Entwickler benötigt werden, um eine Bauelementstruktur wie oben beschrieben und in 1 bis 7, 8A, 8B, 9A, 9B, 10, 11A und 11B dargestellt herzustellen. Die Entwurfsstruktur 990 kann dann in ein Stadium 995 gelangen, in dem z. B. die Entwurfsstruktur 990: zum Tape-out (Abgabe bei der Fertigung) gelangt, für die Fertigung freigegeben wird, für die Maskenfirma freigegeben wird, an eine andere Entwurfsfirma gesendet wird, zurück zum Kunden gesendet wird, etc.
  • Das Verfahren wie oben beschrieben wird bei der Herstellung von Chips mit integrierten Schaltungen verwendet. Die resultierenden Chips mit integrierten Schaltungen können vom Hersteller in Form eines Rohwafers (d. h. als einzelner Wafer mit vielen ungekapselten Chips), als bloßer Chip oder in gekapselter Form vertrieben werden. In letzterem Fall wird der Chip in ein Einzelchipgehäuse (z. B. einen Kunststoffträger mit Anschlüssen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in ein Mehrchipgehäuse (z. B. einen Keramikträger, der Oberflächen-Zwischenverbindungen oder vergrabene Zwischenverbindungen oder beides aufweist) montiert. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder Signalverarbeitungseinheiten als Teil entweder (a) eines Zwischenprodukts, z. B. einer Hauptplatine, oder (b) eines Endprodukts integriert. Das Endprodukt kann ein beliebiges Produkt sein, das Chips mit integrierten Schaltungen beinhaltet, von Spielzeugen und anderen Anwendungen des unteren Segments bis zu hochentwickelten Computerprodukten mit Anzeige, Tastatur oder einem anderen Eingabegerät und einem zentralen Prozessor.
  • Die hier verwendete Terminologie dient nur dem Zweck, besondere Ausführungsformen zu beschreiben, und soll die Erfindung nicht einschränken. Wie hier verwendet, sollen die Singularformen „ein”, „eine” und „der, die, das” auch die Pluralformen einschließen, sofern es der Kontext nicht anders angibt. Es ist ferner anzumerken, dass die Ausdrücke „umfasst” und/oder „umfassend”, wenn sie in dieser Spezifikation verwendet werden, das Vorhandensein der genannten Merkmale, Ganzzahlen, Schritte, Operationen, Elemente und/oder Komponenten angeben, aber nicht das Vorhandensein oder Hinzufügen eines/r oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon ausschließen.
  • Die entsprechenden Strukturen, Materialien, Handlungen und Äquivalente aller Mittel oder Schritte plus der Funktionselemente in den Ansprüchen, sofern zutreffend, sollen jede Struktur, jedes Material oder jede Handlung für die Durchführung der Funktion in Verbindung mit anderen beanspruchten Elementen, wie im Besonderen beansprucht, einschließen. Die Beschreibung der vorliegenden Erfindung wurde zum Zweck der Veranschaulichung und Beschreibung dargestellt, soll aber nicht erschöpfend oder auf die Erfindung in der offenbarten Form beschränkt sein. Viele Modifikationen und Variationen werden für den Fachmann offensichtlich sein, ohne vom Umfang und Geist der Erfindung abzuweichen. Die Ausführungsform wurde gewählt und beschrieben, um die Prinzipien der Erfindung und die praktische Anwendung am besten zu erläutern, und um andere Fachleute zu befähigen, die Erfindung für verschiedene Ausführungsformen mit verschiedenen Modifikationen nachzuvollziehen, die für den besonders betrachteten Gebrauch geeignet sind. Entsprechend erkennen Fachleute, dass die Erfindung, obwohl sie in Bezug auf Ausführungsformen beschrieben wurde, mit Modifikationen und im Geist und Umfang der angehängten Ansprüche praktisch ausgeführt werden kann.

Claims (25)

  1. Verfahren zum Herstellen einer Halbleiterstruktur, das Folgendes umfasst: Bilden eines ersten FinFET, der ein erstes Dielektrikum und einen ersten Leiter umfasst; Bilden eines zweiten FinFET, der ein zweites Dielektrikum und einen zweiten Leiter umfasst; und Bilden eines Fin-Kondensators, der den ersten Leiter, das zweite Dielektrikum und den zweiten Leiter umfasst.
  2. Verfahren nach Anspruch 1, wobei das Bilden eines Fin-Kondensators Folgendes umfasst: Bilden eines ersten Kondensatorleiters mit dem ersten Leiter; Bilden eines zweiten Kondensatorleiters mit dem zweiten Leiter; Bilden eines Kondensatordielektrikums mit dem zweiten Dielektrikum.
  3. Verfahren nach Anspruch 2, das ferner das Bilden des Kondensatordielektrikums zwischen dem ersten Kondensatorleiter und dem zweiten Kondensatorleiter umfasst.
  4. Verfahren nach Anspruch 1, das ferner Folgendes umfasst: gleichzeitiges Bilden des ersten Leiters in dem ersten FinFET und in dem Fin-Kondensator; und gleichzeitiges Bilden des zweiten Leiters in dem zweiten FinFET und in dem Fin-Kondensator.
  5. Verfahren nach Anspruch 1, das ferner das Bilden des ersten Dielektrikums aus einem anderen Material als das zweite Dielektrikum umfasst.
  6. Verfahren nach Anspruch 1, das ferner das Bilden des ersten Leiters aus einem anderen Material als der zweite Leiter umfasst.
  7. Verfahren nach Anspruch 1, das ferner das Bilden des ersten Dielektrikums mit einer ersten Dicke und des zweiten Dielektrikums mit einer zweiten, von der ersten Dicke verschiedenen Dicke umfasst.
  8. Verfahren nach Anspruch 1, das ferner Folgendes umfasst: Bilden des ersten Dielektrikums mit einer ersten Dicke; und Bilden des zweiten Dielektrikums mit einer zweiten Dicke, wobei die erste Dicke ca. 1,5- bis 2mal größer ist als die zweite Dicke.
  9. Verfahren nach Anspruch 1, das ferner Folgendes umfasst: Bilden des ersten Dielektrikums mit einer ersten Dicke; und Bilden des zweiten Dielektrikums mit einer zweiten Dicke, wobei die zweite Dicke ca. 1,5- bis 2mal größer ist als die erste Dicke.
  10. Verfahren zum Herstellen einer Halbleiterstruktur, das Folgendes umfasst: Bilden einer ersten, zweiten und dritten Finne aus Halbleitermaterial auf einem Substrat; Bilden eines ersten FinFET, der ein erstes Dielektrikum und einen ersten Leiter auf der ersten Finne umfasst; Bilden eines zweiten FinFET, der ein zweites Dielektrikum und einen zweiten Leiter auf der ersten Finne umfasst; und Bilden eines Fin-Kondensators, der den ersten Leiter, das zweite Dielektrikum und den zweiten Leiter auf der dritten Finne umfasst, wobei der erste FinFET eine erste Schwellenspannung hat und der zweite FinFET eine zweite, von der ersten Schwellenspannung verschiedene Schwellenspannung hat.
  11. Verfahren zum Herstellen einer Halbleiterstruktur, das Folgendes umfasst: Bilden einer Schicht eines ersten Dielektrikums auf einer ersten Finne, einer zweiten Finne und einer dritten Finne; Bilden einer Schicht eines ersten Leiters auf der Schicht des ersten Dielektrikums über der ersten Finne, der zweiten Finne und der dritten Finne; Entfernen des ersten Dielektrikums und des ersten Leiters von der dritten Finne; Bilden einer Schicht eines zweiten Dielektrikums über der ersten Finne, der zweiten Finne und der dritten Finne; Bilden einer Schicht eines zweiten Leiters über der ersten Finne, der zweiten Finne und der dritten Finne; und Entfernen des zweiten Dielektrikums und des zweiten Leiters von der ersten Finne.
  12. Verfahren nach Anspruch 11, das ferner das Bilden von Polysilicium auf dem ersten Leiter über der ersten Finne und auf dem zweiten Leiter über der dritten Finne umfasst.
  13. Verfahren nach Anspruch 12, das ferner Folgendes umfasst: Strukturieren des Polysiliciums, des ersten Leiters und des ersten Dielektrikums zum Bilden eines ersten Gate auf der ersten Finne; und Strukturieren des Polysiliciums, des zweiten Leiters und des zweiten Dielektrikums zum Bilden eines zweiten Gate auf der dritten Finne.
  14. Verfahren nach Anspruch 13, das ferner Folgendes umfasst: Bilden von Gate-Kontakten auf dem ersten Gate und dem zweiten Gate; Bilden von Source-/Drain-Kontakten auf der ersten Finne und der dritten Finne; Bilden mindestens eines ersten Kondensatorkontakts auf dem ersten, der zweiten Finne benachbarten Leiter; und Bilden mindestens eines zweiten Kondensatorkontakts auf dem zweiten, der zweiten Finne benachbarten Leiter.
  15. Verfahren nach Anspruch 11, das ferner Folgendes umfasst: Bilden des ersten Dielektrikums aus einem ersten Material und mit einer ersten Dicke; Bilden des zweiten Dielektrikums aus einem zweiten, von dem ersten Material verschiedenen Material und mit einer zweiten, von der ersten Dicke verschiedenen Dicke. Bilden des ersten Leiters aus einem dritten Material; und Bilden des zweiten Leiters aus einem vierten, von dem dritten Material verschiedenen Material.
  16. Verfahren nach Anspruch 11, das ferner das Bilden der ersten Finne, der zweiten Finne und der dritten Finne aus einem Halbleitermaterial auf einem Substrat umfasst.
  17. Verfahren nach Anspruch 11, wobei das Entfernen des ersten Dielektrikums und des ersten Leiters von der dritten Finne Folgendes umfasst: Maskieren der ersten Finne und der zweiten Finne; und Ätzen eines nicht-maskierten, die dritte Finne umgebenden Gebiets.
  18. Verfahren nach Anspruch 17, wobei das Entfernen des zweiten Dielektrikums und des zweiten Leiters von der ersten Finne Folgendes umfasst: Maskieren der zweiten Finne und der dritten Finne; und Ätzen eines nicht-maskierten, die erste Finne umgebenden Gebiets.
  19. Verfahren nach Anspruch 11, das ferner das Freilegen eines Teils des ersten, der zweiten Finne benachbarten Leiters durch Entfernen eines Teils des zweiten Leiters und eines Teils des zweiten Dielektrikums, die der zweiten Finne benachbart sind, umfasst.
  20. Verfahren nach Anspruch 19, wobei das Entfernen des Teils des zweiten Leiters und des Teils des zweiten Dielektrikums, die der zweiten Finne benachbart sind, und das Entfernen des zweiten Dielektrikums und des zweiten Leiters von der ersten Finne gleichzeitig durchgeführt werden.
  21. Halbleiterstruktur, die Folgendes umfasst: einen ersten FinFET, der einen Teil einer Schicht eines ersten Dielektrikums und einen Teil einer Schicht eines ersten Leiters umfasst; einen zweiten FinFET, der einen Teil einer Schicht eines zweiten Dielektrikums und einen Teil einer Schicht eines zweiten Leiters umfasst; und einen Fin-Kondensator, der einen weiteren Teil der Schicht des ersten Leiters, einen weiteren Teil der Schicht des zweiten Dielektrikums und einen weiteren Teil der Schicht des zweiten Leiters umfasst.
  22. Struktur nach Anspruch 21, wobei: das Dielektrikum eine erste Dicke aufweist; und das zweite Dielektrikum eine zweite Dicke aufweist; und eines des Folgenden zutrifft: die erste Dicke ist ca. 1,5 bis ca. 2 mal größer als die zweite Dicke, oder die zweite Dicke ist ca. 1,5 bis ca. 2 mal größer als die erste Dicke.
  23. Struktur nach Anspruch 21, wobei: der erste FinFET auf einer ersten Halbleiter-Finne gebildet wird; der Kondensator auf einer zweiten Halbleiter-Finne gebildet wird; der zweite FinFET auf einer dritten Halbleiter-Finne gebildet wird; jeweilige Teile der Schicht des ersten Leiters ein erster Kondensatorleiter des Kondensators und ein Gate-Leiter des ersten FinFET sind; jeweilige Teile der Schicht der zweiten Leiterschicht ein zweiter Kondensatorleiter des Kondensators und ein Gate-Leiter des zweiten FinFET sind; und jeweilige Teile der Schicht der zweiten dielektrischen Schicht ein Kondensatordielektrikum des Kondensators und ein Gate-Dielektrikum des zweiten FinFET sind.
  24. Struktur nach Anspruch 21, wobei die Schicht des ersten Leiters aus einem anderen Material als die Schicht des zweiten Leiters besteht.
  25. Struktur nach Anspruch 21, wobei der erste FinFET eine erste Schwellenspannung hat und der zweite FinFET eine zweite, von der ersten Schwellenspannung verschiedene Schwellenspannung hat.
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