DE112011103549B4 - Halbleiterstruktur und Herstellungsverfahren - Google Patents

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Abstract

Verfahren zur Herstellung einer Halbleiterstruktur, aufweisend: Bilden mindestens eines Dorns (14) auf einer Siliciumschicht (10c) eines Substrats, welches eine darunter liegende Isolatorschicht (10b) aufweist; Ätzen der Siliciumschicht, um mindestens eine Siliciuminsel (18') unter dem mindestens einen Dorn (14) zu bilden; Ionenimplantation (5) in Seitenwände der mindestens einen Siliciuminsel (18'), um dotierte Zonen (20) auf den Seitenwänden zu bilden; Anwachsen von epitaxialem Material (22) auf den dotierten Seitenwandzonen (20); Bilden einer Dielektrikumsschicht (26) auf dem Substrat, von welcher eine obere Fläche so planarisiert wird, dass sie mit einer oberen Fläche des mindestens einen Dorns (14) coplanar ist; Entfernen des mindestens einen Dorns (14), um eine Öffnung (28) in der Dielektrikumsschicht (26) zu bilden; und Ätzen der mindestens einen Siliciuminsel (18'), um mindestens eine diskrete Finnenstruktur (30) zu bilden, welche dotierte Source- und Drain-Zonen aufweist.

Description

  • GEBIET DER ERFINDUNG
  • Die Erfindung betrifft Halbleiterstrukturen und Herstellungsverfahren und insbesondere ein in ein FinFET-Ende implantiertes Halbleiterband und Herstellungsverfahren.
  • HINTERGRUND
  • Die Geometrie der Komponenten, aus welchen Finnen-Feldeffekttransistoren (FinFETs) mit Mehrfachfinnen und Doppel-Gate aufgebaut sind, kann zu Komplikationen während der Herstellung führen. Zum Beispiel wird die Dotierung von Erweiterungen in FinFETs durch einen Schattenbildungseffekt blockierender Resiste kompliziert, wenn eine herkömmliche abgewinkelte Ionenimplantation angewendet wird. Speziell verursacht das Seitenverhältnis der Dicke des blockierenden Resists zum Abstand der Finnen Probleme hinsichtlich einer Schattenbildung auf den Seiten der Struktur während der Ionenimplantation. Dieser Schattenbildungseffekt kann zu einer eingeschränkten Schaltungsdichte führen.
  • Herkömmliche Lösungen umfassen die Verwendung eines Chevron-Layouts der Finnen mit schrägen Implantationen in zu der Gate-Zone nahezu orthogonalen Verdrehrichtungen und das Implantieren in am Ende geätzte Finnen in zu der Gate-Zone nahezu orthogonalen Verdrehwinkeln. Das erstere herkömmliche Verfahren ist auf Chevron-Layout-Schemen beschränkt, während das letztere herkömmliche Verfahren von einer Finnenerweiterung mit selektivem Silicium auf sehr kleinen Strukturen abhängt, was sehr schwierig sein kann.
  • Dementsprechend besteht auf dem Fachgebiet ein Bedarf dafür, die vorstehend beschriebenen Nachteile und Einschränkungen zu überwinden. Aus dem Stand der Technik bekannt ist eine in US 2004/0262690 A1 offenbarte geschichtete Inselstruktur eines MOS-Transistors hoher Dichte. Ferner ist in US 2010/0038679 A1 ein FinFET mit Längsspannung in einem Kanal dargestellt. Die US 2007/0004117 A1 zeigt ein Halbleiterbauelement mit einer Vielzahl von Finnenstrukturen auf einer isolierenden Schicht sowie eine Methode zur Herstellung derselben.
  • KURZDARSTELLUNG
  • Die zuvor dargestellte Aufgabe der Überwindung der eingangs beschriebenen Nachteile und Einschränkungen wird erfindungsgemäß gelöst durch die Verfahren und die Vorrichtung der unabhängigen Patentansprüche 1, 12 und 18. In einer ersten Erscheinungsform der Erfindung weist ein Verfahren das Bilden mindestens eines Dorns auf einer Siliciumschicht eines Substrats auf, welches eine darunter liegende Isolatorschicht aufweist. Das Verfahren weist ferner das Ätzen der Siliciumschicht auf, um mindestens eine Siliciuminsel unter dem mindestens einen Dorn zu bilden. Das Verfahren weist ferner das Ionenimplantieren in Seitenwände der mindestens einen Siliciuminsel auf, um dotierte Zonen auf den Seitenwänden zu bilden. Das Verfahren weist ferner das Anwachsen von epitaxialem Material auf den dotierten Seitenwandzonen auf. Das Verfahren weist ferner das Bilden einer Dielektrikumsschicht auf dem Substrat auf, von welcher eine obere Fläche derart planarisiert wird, dass sie mit einer oberen Fläche des mindestens einen Dorns coplanar ist. Das Verfahren weist ferner das Entfernen des mindestens einen Dorns auf, um eine Öffnung in der Dielektrikumsschicht zu bilden. Das Verfahren weist ferner das Ätzen der mindestens einen Siliciuminsel auf, um mindestens eine Finneninsel zu bilden, welche dotierte Source- und Drain-Zonen aufweist.
  • In einer anderen Erscheinungsform der Erfindung weist ein Verfahren das Bilden mehrerer Opferstrukturen auf einer Silicium-Dünnschicht eines Substrats auf. Das Verfahren weist ferner das selektive Ätzen der Silicium-Dünnschicht auf, um mehrere diskrete Inseln zu bilden, die durch einen Graben getrennt sind. Das Verfahren weist ferner das Bilden dotierter Zonen auf Seitenwänden der Silicium-Dünnschicht auf. Das Verfahren weist ferner das Bilden epitaxialen Materials auf den dotierten Zonen auf den Seitenwänden der Silicium-Dünnschicht auf. Das Verfahren weist ferner das Entfernen der mehreren Opferstrukturen auf der Silicium-Dünnschicht und das Ätzen von Gräben in die Siliciuminseln auf, um diskrete Finnenstrukturen zu bilden. Das Verfahren weist ferner das Bilden von Gate-Dielektrikums-Material und Gate-Elektroden-Material über den diskreten Finnenstrukturen auf, um diskrete FinFETs zu bilden, welche auf ihren Enden Source- und Drain-Zonen aufweisen, die durch die dotierten Zonen gebildet werden.
  • In noch einer anderen Erscheinungsform der Erfindung weist eine Struktur mehrere monokristalline Siliciumfinnen mit einem Abstand voneinander auf. Die Struktur weist ferner eine dotierte monokristalline Silicium-Source-Zone, welche an ein Ende der mehreren monokristallinen Siliciumfinnen mit Abstand voneinander stößt, und eine dotierte monokristalline Silicium-Drain-Zone auf, welche an ein anderes Ende der mehreren monokristallinen Siliciumfinnen mit Abstand voneinander stößt. Die Struktur weist ferner einen epitaxialen Siliciumkontakt auf, der an die dotierte monokristalline Silicium-Source-Zone und -Drain-Zone stößt.
  • In einer weiteren Erscheinungsform der Erfindung wird eine Design-Struktur, die materiell in einem maschinenlesbaren Speichermedium verkörpert ist, zum Design, Herstellen oder Prüfen einer integrierten Schaltung bereitgestellt. Die Design-Struktur weist die Strukturen der vorliegenden Erfindung auf. In weiteren Ausführungsformen weist eine Hardware-Description-Language(HDL)-Design-Struktur, die auf einem maschinenlesbaren Datenspeichermedium codiert ist, Elemente auf, die, wenn sie in einem System des computerunterstützten Designs verarbeitet werden, eine von einer Maschine ausführbare Darstellung der FinFET-Strukturen erzeugen, welche die Strukturen der vorliegenden Erfindung aufweist. In noch weiteren Ausführungsformen wird in einem System des computerunterstützten Designs ein Verfahren zum Erzeugen eines funktionellen Design-Modells der FinFET-Strukturen bereitgestellt. Das Verfahren weist das Erzeugen einer funktionellen Darstellung der strukturellen Elemente der FinFET-Strukturen auf.
  • KURZBESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird in der folgenden detaillierten Beschreibung in Bezug auf die mehreren Zeichnungen mittels nicht beschränkender Beispiele für beispielhafte Ausführungsformen der vorliegenden Erfindung beschrieben.
  • 1 bis 11 zeigen Verfahrensschritte und entsprechende Strukturen zum Bilden dichter FinFET-Strukturen mit selbstausgerichteten Erweiterungen gemäß Erscheinungsformen der vorliegenden Erfindung und
  • 12 ist ein Ablaufplan eines Design-Verfahrens, welches beim Design, bei der Herstellung und bei der Prüfung von Halbleitern angewendet wird.
  • DETAILLIERTE BESCHREIBUNG
  • Die Erfindung betrifft Halbleiterstrukturen und Herstellungsverfahren und insbesondere ein in ein FinFET-Ende implantiertes Halbleiterband und Herstellungsverfahren. Speziell stellt die vorliegende Erfindung dichte FinFET-Strukturen mit selbstausgerichteten Erweiterungen und Herstellungsverfahren bereit. In Ausführungsformen umfasst das Verfahren der vorliegenden Erfindung das Implantieren in einen Silicium-Endblock und das Ätzen von Finnen innerhalb des Blocks vor der Gate-Bildung des FinFET. Hierdurch wird vorteilhafter Weise die Bildung einer dichten FinFET-Integration mit selbstausgerichteten Erweiterungen ermöglicht. In Ausführungsformen können die FinFETs eine monokristalline Struktur aufweisen, welche für Strukturen mit niedrigerem Widerstand als bei herkömmlichen FinFET-Strukturen sorgt. Dies ist dadurch möglich, dass das Implantationsverfahren für die Bildung von Source- und Drain-Zonen in einem steilen Winkel und im Vergleich zu herkömmlichen Herstellungsverfahren mit niedrigerer Dosierung und Energie durchgeführt wird. Dies ist aufgrund des Eliminierens einer blockierenden Maske und/oder von benachbarten Finnen möglich, welche typischerweise als Sperre dagegen wirken, dass der Dotierstoff in einem steilen Winkel in das darunter liegende Silicium implantiert wird.
  • 1 zeigt Verfahrensschritte und eine resultierende Struktur gemäß Erscheinungsformen der Erfindung. 1 zeigt eine Struktur 5, welche einen Wafer 10 aufweist. In Ausführungsformen kann es sich bei dem Wafer 10 zum Beispiel um ein BULK-Material oder Silicium-auf-Isolator (SOI) handeln. Bei der SOI-Variante ist ein Oxid oder eine andere Isolationszone 10b zwischen einer Siliciumschicht 10a und einer Silicium-Dünnschicht 10b angeordnet. Bei der Variante des BULK-Materials kann die Bezugszahl 10b für eine beliebige Isolationszone oder Übergangsisolation stehen. In Ausführungsformen wird in dem Wafer 10 eine Struktur einer flachen Grabenisolierung (Shallow Trench Isolation, STI) 12 gebildet. Die STI 12 kann auf eine beliebige herkömmliche Weise gebildet werden, wie zum Beispiel durch Verfahren der Photolithographie und des Ätzens. In Ausführungsformen weist die STI 12 Oxid auf.
  • Mehrere Opferstrukturen (z. B. Dorne) 14 werden auf dem Wafer 10 und insbesondere auf der Silicium-Dünnschicht 10c gebildet. Die Opferstrukturen 14 sind Opferstrukturen, welche durch Abscheiden eines Materials auf dem Wafer 10 und Strukturieren des Materials unter Anwendung herkömmlicher Strukturierungstechniken gebildet werden, wie zum Beispiel Techniken des reaktiven Ionenätzens (Reactive Ion Etching, RIE), welche dem Fachmann bekannt sind. In Ausführungsformen können die Opferstrukturen 14 aus Siliciumnitrid, einem Siliciumoxid oder Polysilicium oder einem geeigneten Stapel dieser Materialien zusammengesetzt sein. In weiteren Ausführungsformen werden die Opferstrukturen 14 aus einem anderen Material als die darunter angeordnete Dünnschicht 10c gebildet. In Ausführungsformen sind die Opferstrukturen 14 in Abhängigkeit vom Design der Gate-Strukturen etwa 8 nm bis etwa 25 nm breit, etwa 60 nm bis etwa 600 nm hoch und etwa 50 nm bis etwa 300 nm lang.
  • 2a zeigt weitere Verfahrensschritte und eine resultierende Struktur gemäß Erscheinungsformen der Erfindung. 2b zeigt eine Draufsicht auf die Struktur der 2a. In Ausführungsformen wird auf den Opferstrukturen 14 ein formangepasstes Material gebildet, um Seitenwandstrukturen 16 zu bilden. Das formangepasste Material kann durch Abscheiden des Materials auf den Opferstrukturen 14 und den frei liegenden Flächen der Struktur (z. B. STI 12 und Dünnschicht 10c) gebildet werden. In Ausführungsformen kann es sich bei dem formangepassten Material zum Beispiel um SiN oder SiO2 handeln. In Ausführungsformen kann es sich bei dem formangepassten Material um andere Materialien handeln, zum Beispiel eine Kombination aus SiN und SiO2. In weiteren Ausführungsformen wird ein isotropes Ätzverfahren durchgeführt, um die Seitenwandstrukturen (z. B. Abstandhalter) 16 auf Seiten der Opferstrukturen 14 zu bilden. In Ausführungsformen wird durch das isotrope Ätzverfahren ein oberer Abschnitt der Opferstrukturen 14 frei gelegt. Die Seitenwandstrukturen können ungefähr 1,5 nm bis etwa 5 nm betragen, sind aber vorzugsweise so bemessen, dass ermöglicht wird, dass die fertige implantierte Source- und Drain-Zone um etwa 10% der physischen Gate-Länge, welche einen FinFET bildet, unter die fertige Gate-Elektrode diffundiert.
  • 3 zeigt weitere Verfahrensschritte und eine resultierende Struktur gemäß Erscheinungsformen der vorliegenden Erfindung. Wie in 3 dargestellt, werden Gräben 18 auf den Seiten der Opferstrukturen 14 gebildet. Die Gräben 18 bilden Siliciuminseln 18', welche ungefähr 15 nm bis 35 nm hoch und 7 nm bis 30 nm breit sein können. In Ausführungsformen weisen die Siliciuminseln 18' eine selbe Abmessung wie die Seitenwandstrukturen 16 und die Opferstrukturen 14 auf. Zum Beispiel kann die Länge der Siliciuminseln 18' ungefähr 50 nm bis 300 nm betragen, wodurch eine umfassende Breite zum Rekristallisieren während des Temperverfahrens eines FinFET bereitgestellt wird. In Ausführungsformen werden die Gräben 18 durch ein gerichtetes Ätzen mit einer Chemie gebildet, welche frei liegende Abschnitts der Silicium-Dünnschicht 10c selektiv entfernt, z. B. die Silicium-Dünnschicht 10c, welche nicht von den Opferstrukturen 14 und den Seitenwandstrukturen 16 geschützt ist. In Ausführungsformen handelt es sich bei den Opferstrukturen 14 nicht um dasselbe Material wie bei der darunter liegenden Dünnschicht, um sicherzustellen, dass die Opferstrukturen 14 während des gerichteten Ätzverfahrens nicht entfernt werden.
  • 4a zeigt weitere Verfahrensschritte und eine resultierende Struktur gemäß Erscheinungsformen der vorliegenden Erfindung. 4b ist eine Draufsicht auf die Struktur der 4a. Wie in 4a und 4b dargestellt, durchlaufen die Siliciuminseln 18' ein Implantationsverfahren auf frei liegenden Seitenwänden (ersten und zweiten, gegenüberliegenden Seitenwänden), um zum Beispiel nFETs oder pFETs zu bilden.
  • In Ausführungsformen können die nFETs mit Arsen oder Phosphor dotiert sein; während die pFETs mit Bor dotiert sein können. Aufgrund vieler Faktoren, zum Beispiel der Richtung der Implantation, dem Eliminieren einer blockierenden Maske oder eines benachbarten FinFETs, welcher die Implantationen blockiert, ist es nun möglich, eine geringere Dosierung und Energie in einem steileren Winkel als bei herkömmlichen Implantationsverfahren bereitzustellen. Vorteilhafter Weise minimiert das Implantationsverfahren so jegliche Beschädigung der Siliciuminseln 18', stellt z. B. sicher, dass das Kristallgitter der Si-Inseln 18' durch die Ionenimplantation nur minimal auseinander gerissen wird. Hierdurch wird wiederum sichergestellt, dass das Silicium der Siliciuminseln 18' während des folgenden Temperverfahrens der Bildung des FinFET rekristallisieren kann. Auf diese Weise können die FinFETs vorteilhafte Weise aus monokristallinem Silicium gebildet werden.
  • 5 zeigt weitere Verfahrensschritte und eine resultierende Struktur gemäß Erscheinungsformen der vorliegenden Erfindung. Wie in 5 dargestellt, weisen die Siliciuminseln 18' dotierte Zonen (erste und zweite dotierte Zonen) 20 auf. In Ausführungsformen dringen die dotierten Zonen 20 in die Siliciuminseln 18' auf deren Seiten um einen vorgegebenen Prozentsatz ein, welcher durch die Dosierung und Energie der Implantationen und die Seitenwandstrukturen 16 gesteuert wird. In Ausführungsformen beträgt der vorgegebene Prozentsatz typischerweise weniger als 10% der Opferstrukturen 14, was z. B. zu einer Unterdiffusion von 10% der Gate-Länge nach dem Tempern führt. In Ausführungsformen dringen die dotierten Zonen 20 in die Siliciuminseln 18' bis zu einer Tiefe ein, die geringfügig die der Seitenwandstrukturen 16 übersteigt. Auch wird für die Abstandhalter 16 eine solche Größe gewählt, dass die dotierten Zonen 20 ungefähr 10 Prozent der Gate-Länge betragen.
  • In 6 lässt man auf den Seiten der Siliciuminseln 18' selektiv SiGe-, SiC- oder Si-Material 22 anwachsen. In Ausführungsformen lässt man SiGe anwachsen, und dieses wird zur Verwendung mit einem pFET mit Bor dotiert, um einen niedrigeren Widerstand für den FET bereitzustellen. In Ausführungsformen wird zwischen Material 22 auf benachbarten Siliciuminseln 18' ein Spalt 19 bereitgestellt, um zu ermöglichen, dass weitere Metallsilicidzonen 24 über einen größeren Flächenbereich des Materials 22 in Kontakt stehen; verglichen mit dem Material 22, welches man anwachsen lässt, um den Spalt zu füllen (wie es in Ausführungsformen vorgesehen ist). Die Silicidzonen 24 werden durch ein Metallsilicidverfahren bereitgestellt. In Ausführungsformen ist es vorteilhaft, den Spalt 19 zu belassen, um einen größeren Kontaktbereich für das Metallsilicid 24 zu ermöglichen, wodurch ein niedriger Widerstand der Struktur bereitgestellt wird.
  • In 7, wird über der Struktur eine Schicht eines Zwischenschichtdielektrikums (Interlevel Dielectric, ILD) 26 abgeschieden. In Ausführungsformen kann es sich bei dem ILD 26 zum Beispiel um Siliciumdioxid (SiO2) handeln. Nach dem Abscheidungsverfahren kann das ILD 26 planarisiert werden, um obere Abschnitte der Opferstrukturen 14 frei zu legen, z. B. so planarisiert werden, dass es mit oberen Flächen der Opferstrukturen 14 coplanar ist. Die Opferstrukturen 14 werden dann durch ein selektives Ätzverfahren entfernt, um Grabenstrukturen 28 zu bilden. In Ausführungsformen können die Seitenwandstrukturen 16 oder Abschnitte derselben während des selektiven Ätzverfahrens ebenfalls entfernt werden.
  • 8 zeigt weitere Verfahrensschritte und entsprechende Draufsichten auf eine Struktur (entlang verschiedenen Querschnitten) gemäß Erscheinungsformen der vorliegenden Erfindung. Wie in 8 dargestellt, werden Abschnitte der frei liegenden Siliciuminseln 18' geätzt, um diskrete Finnenstrukturen 30 zu bilden, die voneinander getrennt sind. In Ausführungsformen werden durch das Ätzverfahren selektive Abschnitte der Siliciuminseln 18' entfernt, um die darunter liegende isolierende Schicht 10b' frei zu legen. In Ausführungsformen umfasst das selektive Entfernen eine Grabenbildung, um isolierte Siliciuminseln oder Finnenstrukturen 30 zu bilden.
  • Das Ätzverfahren kann durch Abscheiden einer Maske über den Siliciuminseln 18' und Strukturieren der Maske zum Bereitstellen von Öffnungen durchgeführt werden. Anschließend werden die frei liegenden darunter angeordneten Siliciuminseln 18' geätzt, wobei zum Beispiel ein herkömmliches Verfahren des reaktiven Ionenätzens (RIE) angewendet wird, um die getrennten diskreten Finnenstrukturen 30 zu bilden.
  • In Ausführungsformen werden die Finnenstrukturen 30 durch das Ätzverfahren voneinander isoliert. In Ausführungsformen werden durch das Ätzverfahren nicht die dotierten Zonen 20 auf den Seiten der verbleibenden diskreten Finnenstrukturen 30 entfernt, da diese durch die Seitenwandstrukturen 16 oder einen Abschnitt derselben geschützt sind. In Ausführungsformen können die Seitenwandstrukturen 16 nach dem Bilden der Finnenstrukturen 30 vollständig entfernt werden.
  • 9 ist eine Draufsicht auf die Struktur der vorliegenden Erfindung vor dem Bilden der Gate-Körper. In Ausführungsformen ist jede der Finnenstrukturen 30 durch Isolatorzonen 10b' getrennt. Die Finnenstrukturen 30 weisen jeweils eine Source- und Drain-Zone 30a auf, welche aus einer monokristallinen Struktur ausgebildet sind, d. h. die dotierten Zonen 20. Vorteilhafter Weise weist die Struktur der vorliegenden Erfindung Mehrfach-Finnenstrukturen 30 mit einer monokristallinen Formation auf. Hierdurch wird ein im Vergleich zu herkömmlichen Verfahren niedriger Widerstand bereitgestellt. Die Finnenstrukturen 30 sind auch von den Silicidzonen 24 umgeben, um den Widerstand weiter zu verringern.
  • Wie in 10 dargestellt, werden in den Gräben 28 durch herkömmliche Abscheidungsverfahren Gate-Zonen 32 gebildet. Zum Beispiel wird auf den diskreten Finnenstrukturen 30 (z. B. den strukturierten Siliciuminseln 18'), umfassend die dotierten Zonen 20, welche nun Source- und Drain-Zonen 30a bilden, ein Dielektrikumsmaterial 32a abgeschieden. Bei dem Dielektrikumsmaterial 32a kann es sich zum Beispiel um ein High-k-Dielektrikum wie SiO2 handeln, gefolgt von einem Material auf Hafniumbasis, um eine gestapelte Struktur zu bilden. Über der Dielektrikumsschicht 32a wird eine Gate-Elektrode 32b abgeschieden. In Ausführungsformen kann es sich bei der Gate-Elektrode 32b zum Beispiel um ein Metall oder einen Metallstapel handeln. In Ausführungsformen kann dem Metall eine Abscheidung eines dotierten Polys folgen. In weiteren Ausführungsformen kann eine Dielektrikumsschicht 32c die Gate-Elektrode 32b umgeben.
  • In 10 können die Dielektrikumsschicht 32a und die Gate-Elektrode 32b überdeckend über den Mehrfach-Finnenstrukturen 30 abgeschieden werden. Die Dielektrikumsschicht 32a und die Gate-Elektrode 32b werden auch über den Isolatorzonen 10b' gebildet. Auf diese Weise erstrecken sich die Dielektrikumsschicht 32a und die Gate-Elektrode 32b, welche die Gate-Struktur 32 bilden, über die Mehrfach-Finnenstrukturen 30. In Ausführungsformen liegen die Source- und Drain-Zonen 30a senkrecht zu der Länge der Gate-Zone 32, z. B. an Enden der Finnenstrukturen 30.
  • 11 ist ein Ablaufplan eines Design-Verfahrens, welches beim Design, bei der Herstellung und/oder Prüfung von Halbleitern angewendet wird. 11 zeigt ein Blockschaubild eines beispielhaften Design-Ablaufs 900, der zum Beispiel beim Design, bei der Simulation, bei der Prüfung, beim Layout und bei der Herstellung einer Halbleiter-IC-Logik angewendet wird. Der Design-Ablauf 900 weist Verfahren, Maschinen und/oder Mechanismen zur Verarbeitung von Design-Strukturen oder Einheiten auf, um logisch oder auf andere Weise funktionell gleichwertige Verkörperungen der Design-Strukturen und/oder Einheiten zu erzeugen, die oben beschrieben und in 1 bis 10 dargestellt sind. Die in dem Design-Ablauf 900 verarbeiteten und/oder erzeugten Design-Strukturen können auf maschinenlesbaren Übertragungs- oder Speichermedien codiert sein, so dass sie Daten und/oder Befehle umfassen, die, wenn sie auf einem Datenverarbeitungssystem ausgeführt oder auf andere Weise verarbeitet werden, eine logisch, strukturell, mechanisch oder auf andere Weise funktionell gleichwertige Verkörperung von Hardware-Komponenten, Schaltungen, Einheiten oder Systemen erzeugen. Maschinen umfassen, ohne darauf beschränkt zu sein, beliebige Maschinen, die in einem IC-Design-Verfahren benutzt werden, z. B. beim Design, bei der Herstellung oder beim Simulieren einer Schaltung, einer Komponente, einer Einheit oder eines Systems. Zum Beispiel können Maschinen umfassen: Lithographiemaschinen, Maschinen und/oder Geräte zum Erzeugen von Masken (z. B. Elektronenstrahl-Schreibeinheiten), Computer oder Geräte zum Simulieren von Design-Strukturen, beliebige Vorrichtungen, die beim Herstellungs- oder Prüfverfahren benutzt werden, oder beliebige Maschinen zum Programmieren funktionell gleichwertiger Verkörperungen der Design-Strukturen in ein beliebiges Medium (z. B. eine Maschine zum Programmieren eines programmierbaren Gate-Arrays).
  • Der Design-Ablauf 900 kann in Abhängigkeit von der Art der konstruierten Verkörperung variieren. Zum Beispiel kann sich ein Design-Ablauf 900 zum Bau einer anwendungsspezifischen IC (ASIC) von einem Design-Ablauf 900 zum Design einer Standardkomponente oder von einem Design-Ablauf 900 zum Instanziieren des Designs in ein programmierbares Array, zum Beispiel ein programmierbares Gate-Array (PGA) oder ein feldprogrammierbares Gate-Array (FPGA), angeboten von Altera®, Inc., oder Xilinx®, Inc., unterscheiden.
  • 11 veranschaulicht mehrere solche Design-Strukturen, z. B. eine Eingangs-Design-Struktur 920, welche vorzugsweise über ein Design-Verfahren 910 verarbeitet wird. Bei der Design-Struktur 920 kann es sich um eine logische Simulations-Design-Struktur handeln, die über das Design-Verfahren 910 erzeugt und verarbeitet wird, um eine logisch gleichwertige funktionelle Verkörperung einer Hardware-Einheit herzustellen. Die Design-Struktur 920 kann außerdem oder alternativ Daten und/oder Programmbefehle aufweisen, die, wenn sie über das Design-Verfahren 910 verarbeitet werden, eine funktionelle Verkörperung der physischen Struktur einer Hardware-Einheit erzeugen. Gleich, ob sie funktionelle und/oder strukturelle Design-Elemente verkörpert, die Design-Struktur 920 kann unter Anwendung des elektronischen computerunterstützten Designs (Electronic Computer-Aided Design, ECAD) erzeugt werden, realisiert z. B. durch einen Core-Entwickler/Designer. Wenn sie auf einem maschinenlesbaren Datenübertragungs-, Gate-Array- oder Speichermedium codiert ist, kann in dem Design-Verfahren 910 durch ein oder mehrere Hardware- und/oder Softwaremodule auf die Design-Struktur 920 zugegriffen werden und diese verarbeitet werden, um eine elektronische Komponente, eine Schaltung, ein elektronisches oder logisches Modul, eine Vorrichtung, eine Einheit oder ein System wie jene in 1 bis 10 dargestellten zu simulieren oder auf andere Weise funktionell zu verkörpern. So kann die Design-Struktur 920 Dateien oder andere Datenstrukturen umfassen, z. B. für Menschen lesbaren und/oder maschinenlesbaren Quellcode, kompilierte Strukturen und von einem Computer ausführbare Code-Strukturen, die, wenn sie von einem Design- oder Simulations-Datenverarbeitungssystem verarbeitet werden, Schaltungen oder andere Ebenen des Hardware-Logik-Designs funktionell simulieren oder auf andere Weise verkörpern. Solche Datenstrukturen können Hardware-Beschreibungssprache(Hardware-Description-Language, HDL)-Design-Einheiten oder andere Datenstrukturen umfassen, welche an niedere HDL-Design-Sprachen wie Verilog und VHDL und/oder höhere Design-Sprachen wie C oder C++ angepasst oder mit diesen kompatibel sind.
  • In dem Design-Verfahren 910 werden vorzugsweise Hardware- und/oder Software-Module zum Synthetisieren, Umsetzen oder anderen Verarbeiten eines funktionellen Design/Simulations-Äquivalents der Komponenten, Schaltungen, Einheiten oder Logikstrukturen die in 1 bis 10 dargestellt sind, verwendet und sind darin integriert, um eine Netzliste 980 zu erzeugen, welche Design-Strukturen, wie die Design-Struktur 920 enthalten kann. Die Netzliste 980 kann zum Beispiel kompilierte oder auf andere Weise verarbeitete Datenstrukturen aufweisen, welche eine Liste von Leitungen, diskreten Komponenten, Verknüpfungsgliedern, Steuerschaltungen, E/A-Einheiten, Modelle usw. verkörpern, die die Verbindungen zu anderen Elementen und Schaltungen in einem IC-Design beschreibt. Die Netzliste 980 kann unter Anwendung eines iterativen Verfahrens synthetisiert werden, wobei die Netzliste 980 in Abhängigkeit von den Design-Spezifikationen und Parametern für die Einheit einmal oder mehrfach neu synthetisiert wird. Wie bei anderen hierin beschriebenen Design-Strukturtypen kann die Netzliste 980 auf einem maschinenlesbaren Datenspeichermedium gespeichert oder in ein programmierbares Gate-Array programmiert werden. Bei dem Medium kann es sich um ein permanentes Speichermedium wie ein magnetisches oder optisches Plattenlaufwerk, ein programmierbares Gate-Array, einen Compact-Flash-Speicher oder einen anderen Flash-Speicher handeln. Außerdem oder alternativ kann es sich bei dem Medium um einen System- oder Cache-Speicher, Pufferspeicherraum oder elektrisch oder optisch Leitfähige Einheiten und Materialien handeln, auf welche Datenpakete über das Internet oder andere geeignete Netzwerkmittel übertragen und dort zwischengespeichert werden können.
  • Das Design-Verfahren 910 kann Hardware- und Software-Module zum Verarbeiten einer Vielfalt von Typen von Eingabedatenstrukturen, z. B. der Netzliste 980, umfassen. Solche Datenstrukturtypen können sich zum Beispiel in Bibliothekselementen 930 befinden und einen Satz häufig verwendeter Elemente, Schaltungen und Einheiten, z. B. Modelle, Layouts und symbolische Verkörperungen, für eine gegebene Herstellungstechnik (z. B. Knoten verschiedener Technologien, 32 nm, 45 nm, 90 nm usw.) umfassen. Die Datenstrukturtypen können ferner Design-Spezifikationen 940, Charakterisierungsdaten 950, Verifikationsdaten 960, Design-Regeln 970 und Testdatendateien 985 umfassen, welche eingegebene Testmuster, ausgegebene Testergebnisse und andere Testdaten umfassen können. Das Design-Verfahren 910 kann zum Beispiel ferner mechanische Standard-Design-Verfahren wie die Spannungsermittlung, die thermische Analyse, die Simulation mechanischer Ereignisse, Verfahrenssimulationen für Vorgänge wie das Gießen, die Formgebung und das Gesenkpressen usw. umfassen. Der Fachmann auf dem Gebiet des mechanischen Designs kann den Umfang möglicher mechanischer Design-Werkzeuge und Anwendungen erkennen, die im Design-Verfahren 910 genutzt werden, ohne vom Umfang und von der Idee der Erfindung abzuweichen. Das Design-Verfahren 910 kann auch Module zur Durchführung von Standard-Schaltungsentwicklungsverfahren, wie z. B. der Timing-Analyse, der Verifikation, der Design-Regeln-Prüfung, der Anordnungs- und Leitungsoperationen usw., umfassen.
  • In dem Design-Verfahren 910 werden logische und physische Entwurfswerkzeuge, wie z. B. HDL-Kompilierer und Simulationsmodell-Errichtungswerkzeuge, verwendet und sind in dieses integriert, um die Design-Struktur 920 zusammen mit einigen oder allen der dargestellten unterstützenden Datenstrukturen sowie beliebigen weiteren mechanischen Entwürfen oder Daten (falls anwendbar) zu verarbeiten, um eine zweite Design-Struktur 990 zu erzeugen.
  • Die Dosign-Struktur 990 befindet sich in einem Datenformat, welches für den Austausch von Daten mechanischer Einheiten und Strukturen verwendet wird (z. B. von Informationen, die in einem IGES-, DXF-, Parasolid-XT-, JT-, DRG-Format oder irgendeinem anderen geeigneten Format zum Speichern oder Berechnen solcher mechanischen Design-Strukturen gespeichert sind), auf einem Speichermedium oder programmierbaren Gate-Array. Ähnlich der Design-Struktur 920 weist die Design-Struktur 990 vorzugsweise eine oder mehrere Dateien, Datenstrukturen oder andere für Computer codierte Daten oder Befehle auf, welche sich auf Übertragungs- oder Datenspeichermedien befinden und welche, wenn sie von einem ECAD-System verarbeitet werden, eine logisch oder auf andere Weise funktionell äquivalente Form einer oder mehrerer der Ausführungsformen der Erfindung erzeugen, die in 1 bis 10 dargestellt sind. In einer Ausführungsform kann die Design-Struktur 990 ein kompiliertes ausführbares HDL-Simulationsmodell aufweisen, welches die in 1 bis 10 dargestellten Einheiten funktionell simuliert.
  • Bei der Design-Struktur 990 kann auch ein Datenformat, welches für den Austausch von Layout-Daten integrierter Schaltungen genutzt wird, und/oder ein symbolisches Datenformat verwendet werden (z. B. für Daten, die in einem GDSII-(GDS2-), GL1-, OASIS-Format, Speicherabbilddatei-Format oder irgendeinem anderen geeigneten Format zum Speichern solcher Entwurfs-Datenstrukturen gespeichert sind). Die Design-Struktur 990 kann Informationen wie zum Beispiel symbolische Daten, Speicherabbilddateien, Testdatendateien, Design-Inhaltsdateien, Herstellungsdaten, Layout-Parameter, Verdrahtungen, Metallebenen, Durchkontaktierungen, Formen, Daten zum Führen durch die Fabrikationslinie und andere Daten umfassen, die von einem Hersteller oder anderen Designer/Entwickler benötigt werden, um eine Einheit oder Struktur herzustellen, wie sie oben beschrieben und in 1 bis 10 dargestellt sind. Die Design-Struktur 990 kann anschließend zu einer Stufe 995 übergehen, wo die Design-Struktur 990 zum Beispiel: ans Tape-Out übergeben wird, für die Fabrikation freigegeben wird, für eine Maskierungsstelle freigegeben wird, einer anderen Design-Stelle zugesendet wird, zum Kunden zurückgesendet wird usw.

Claims (19)

  1. Verfahren zur Herstellung einer Halbleiterstruktur, aufweisend: Bilden mindestens eines Dorns (14) auf einer Siliciumschicht (10c) eines Substrats, welches eine darunter liegende Isolatorschicht (10b) aufweist; Ätzen der Siliciumschicht, um mindestens eine Siliciuminsel (18') unter dem mindestens einen Dorn (14) zu bilden; Ionenimplantation (5) in Seitenwände der mindestens einen Siliciuminsel (18'), um dotierte Zonen (20) auf den Seitenwänden zu bilden; Anwachsen von epitaxialem Material (22) auf den dotierten Seitenwandzonen (20); Bilden einer Dielektrikumsschicht (26) auf dem Substrat, von welcher eine obere Fläche so planarisiert wird, dass sie mit einer oberen Fläche des mindestens einen Dorns (14) coplanar ist; Entfernen des mindestens einen Dorns (14), um eine Öffnung (28) in der Dielektrikumsschicht (26) zu bilden; und Ätzen der mindestens einen Siliciuminsel (18'), um mindestens eine diskrete Finnenstruktur (30) zu bilden, welche dotierte Source- und Drain-Zonen aufweist.
  2. Verfahren nach Anspruch 1, wobei es sich bei der mindestens einen diskreten Finnenstruktur (30) um mehrere FinFETs handelt, welche durch Abscheiden von Dielektrikumsmaterial auf der mindestens einen Finnenstruktur (30) und Abscheiden von Gate-Elektroden-Material auf dem Dielektrikumsmaterial senkrecht zu einer Länge der mehreren FinFETs gebildet werden.
  3. Verfahren nach Anspruch 1, welches ferner das Bilden formangepasster Seitenwandstrukturen (16) auf Seiten des mindestens einen Dorns (14) vor dem Entfernen des mindestens einen Dorns (14) aufweist.
  4. Verfahren nach Anspruch 3, wobei die Seitenwandstrukturen (16) eine Tiefe der Ionenimplantation (5) in die Seitenwände steuern.
  5. Verfahren nach Anspruch 4, wobei die Ionenimplantation in die Seitenwände in etwa 10% einer Gate-Länge eindringt.
  6. Verfahren nach Anspruch 1, wobei das anwachsende epitaxiale Material auf den dotierten Seitenwandzonen eines aus SiG, SiC und Si ist.
  7. Verfahren nach Anspruch 1, welches ferner das Silicidieren des epitaxialen Materials vor dem Entfernen des mindestens einen Dorns aufweist.
  8. Verfahren nach Anspruch 1, wobei sich die dotierten Source- und Drain-Zonen (20) auf Enden der mindestens einen diskreten Finnenstruktur (30) befinden.
  9. Verfahren nach Anspruch 1, wobei es sich bei dem Substrat um Silicium-auf-Isolator und bei der Isolatorschicht (10b) um vergrabenes Oxid handelt.
  10. Verfahren nach Anspruch 1, wobei durch das Ätzen Gräben (18) durch die mindestens eine Siliciuminsel (18') gebildet werden und das Ätzen bis zu der Isolatorschicht (10b) fortschreitet, wobei die mindestens eine diskrete Finnenstruktur (30) gebildet wird.
  11. Verfahren nach Anspruch 1, wobei der Dorn (14) aus einem anderen Material als die Siliciumschicht (10c) gebildet wird, so dass die Siliciumschicht selektiv ätzbar ist, ohne dass eine Maske den Dorn (14) bedeckt.
  12. Verfahren zur Herstellung einer Halbleiterstruktur, aufweisend: Bilden mehrerer Opferstrukturen (14) auf einer Silicium-Dünnschicht (10c) eines Substrats; selektives Ätzen der Silicium-Dünnschicht (10c), um mehrere diskrete Inseln (18') zu bilden, welche durch einen Graben (18) getrennt sind; Bilden dotierter Zonen (20) auf Seitenwänden der Silicium-Dünnschicht (10c); Bilden von epitaxialem Material (22) auf den dotierten Zonen (20) auf den Seitenwänden der Silicium-Dünnschicht (10c); Entfernen der mehreren Opferstrukturen (14) auf der Silicium-Dünnschicht und Ätzen von Gräben (18) in die Siliciuminseln, um diskrete Finnenstrukturen zu bilden; und Bilden von Gate-Dielektrikums-Material (32a) und Gate-Elektroden-Material (32b) über den diskreten Finnenstrukturen (30), um diskrete FinFETs zu bilden, welche auf ihren Enden Source- und Drain-Zonen aufweisen, welche durch die dotierten Zonen (20) gebildet werden.
  13. Verfahren nach Anspruch 12, wobei die Source- und Drain-Zonen (20) aus einer monokristallinen Struktur gebildet werden.
  14. Verfahren nach Anspruch 13, wobei die Opferstrukturen (14) aus einem anderen Material als die Silicium-Dünnschicht (10c) gebildet werden, so dass die Silicium-Dünnschicht selektiv ätzbar ist..
  15. Verfahren nach Anspruch 14, wobei das selektive Ätzen der Silicium-Dünnschicht (10c) an einer darunter liegenden Isolatorschicht (10b) des Substrats endet, wodurch Abschnitte der darunter liegenden Isolatorschicht in dem Graben und zwischen den mehreren diskreten Inseln frei gelegt werden.
  16. Verfahren nach Anspruch 15, ferner aufweisend: Abscheiden von Seitenwandstrukturen (16) auf Seitenwänden der mehreren Opferstrukturen (14), wobei die Seitenwandstrukturen eine Eindringtiefe der dotierten Zonen steuern; Abscheiden von Zwischenschichtdielektrikums-Material (26) auf den mehreren Opferstrukturen (14) und frei liegenden Abschnitten des darunter liegenden Isolators (10b); Planarisieren des Zwischenschichtdielektrikums (26), so dass es mit einer Fläche der mehreren Opferstrukturen (14) coplanar ist, wobei: durch das Entfernen der mehreren Opferstrukturen (14) die Siliciuminseln (18') frei gelegt werden; das Ätzen von Gräben (18) in die Siliciuminseln (18') das Strukturieren einer Maske über den Siliciuminseln aufweist, so dass sie den diskreten Finnenstrukturen (30) entspricht; und das Bilden des Gate-Dielektrikums-Materials (32a) und des Gate-Elektroden-Materials (32) das überdeckende Abscheiden des Gate-Dielektrikums-Materials und des Gate-Elektroden-Materials über mehreren der diskreten Finnenstrukturen (30) aufweist.
  17. Verfahren nach Anspruch 16, welches ferner das Bilden von Silicidzonen (24) über dem epitaxialen Material (22) aufweist.
  18. Halbleiterstruktur, aufweisend: mehrere monokristalline Siliciumfinnen (30), welche durch einen Spalt (19) voneinander beabstandet sind; eine dotierte monokristalline Silicium-Source-Zone (20), welche an ein Ende der mehreren monokristallinen Siliciumfinnen (30) stößt, die durch einen Spalt (19) voneinander beabstandet sind, und eine dotierte monokristalline Silicium-Drain-Zone (20), welche an ein anderes Ende der mehreren monokristallinen Siliciumfinnen (30) stößt, die durch einen Spalt (19) voneinander beabstandet sind; epitaxiales Material (22), welches an die dotierte monokristalline Silicium-Source-Zone und an die dotierte monokristalline Silicium-Drain-Zone stößt; und je eine Metallsilicidzone (24) zur elektrischen Kontaktierung der Silicium-Source-Zone und der Silizium-Drain-Zone, die jeweils an ein Ende des epitaxialen Materials (22) stößt und dabei von einer ihr benachbarten oder gegenüberliegenden Metallsilicidzone (24) durch einen Spalt (19) beabstandet und durch eine den Spalt (19) teilweise ausfüllende Dielektrikumsschicht (26) elektrisch getrennt ist.
  19. Struktur nach Anspruch 18, ferner aufweisend: ein Gate-Dielektrikum (32a) auf Seitenwänden und oberen Flächen der mehreren monokristallinen Siliciumfinnen (30), die einen Abstand voneinander aufweisen; und eine Gate-Elektrode (32b) auf der Gate-Dielektrikums-Schicht (32a).
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