DE102006062862B4 - Verfahren zum Herstellen von Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden - Google Patents

Verfahren zum Herstellen von Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden Download PDF

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Abstract

Verfahren zum Bilden einer Halbleitervorrichtung, mit folgenden Schritten: gleichzeitiges Bilden von Gräben (1120) in einer Halbleiterschicht (1105), um eine erste aktive Region und eine zweite aktive Region zu definieren, unter Verwendung von jeweils einem ersten Maskenschichtmuster und einem zweiten Maskenschichtmuster (1115); Ätzen des ersten Maskenschichtmusters (1115) in der ersten aktiven Region, um eine Breite des ersten Maskenschichtmusters (1115) in einer lateralen Richtung um eine erste Strecke zu reduzieren; nach dem Ätzen des ersten Maskenschichtmusters Vorsehen einer dritten Maskenschicht (1125a, 1130) an der ersten aktiven Region bis mindestens zu einer Ebene der ersten Maskenschichtmusters (1115) und Bilden eines dritten Maskenschichtmusters aus der dritten Maskenschicht, wobei das Vorsehen der dritten Maskenschicht ein Füllen der Gräben umfasst; Entfernen des ersten Maskenschichtmusters (1115) in der ersten aktiven Region; Bilden einer vertikalen Öffnung (1140) in einer vertikalen Richtung in der Halbleiterschicht (1105) in der ersten aktiven Region unter Verwendung des...

Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtungen, und insbesondere auf ein Verfahren zum Herstellen von Dünnkörpertransistoren.
  • Aus der Druckschrift US 2005/0032322 A1 ist ein Verfahren zur Herstellung von Metalloxidhalbleitertransistoren mit dreidimensionalen Kanälen bekannt.
  • Aus der Druckschrift US 2004/0150071 A1 ist ein Verfahren zur Herstellung einer Anordnung mit Film-Feldeffekttransistoren und einem planaren Feldeffekttransistor bekannt.
  • In den letzten Jahren hat eine hohe Integration von Halbleitervorrichtungen stattgefunden, um eine Kombination einer hohen Leistung, einer hohen Geschwindigkeit und einer ökonomischen Effizienz zu erreichen. Sowie eine hohe Integration von Halbleitervorrichtungen stattfindet, kann eine Vielfalt von Betriebs- und Strukturproblemen entstehen. Sowie beispielsweise die Kanallänge eines typischen planaren Feldeffekttransistors kürzer wird, können Kurzkanaleffekte, wie z. B. ein Durchgriff, auftreten, eine parasitäre Kapazität, beispielsweise eine Übergangskapazität bzw. Grenzschichtkapazität, zwischen Übergangsregionen bzw. Grenzschichtregionen und dem Substrat kann vergrößert sein, und ein Leckstrom kann vergrößert sein.
  • Um sich einigen der vorhergehenden Probleme zuzuwenden, wurden Dünnkörper-Feldeffekttransistoren unter Verwendung eines Silicium-auf-Isolator-(SOI-; SOI = Silicon-on-Insulator) Verfahrens vorgeschlagen. Solche Vorrichtungen können jedoch gegenüber Schwebekörpereffekten anfällig sein, die durch Wärme, die während des Vorrichtungsbetriebs erzeugt wird, und/oder durch eine Ansammlung von heißen Hochenergieträgern verursacht werden können. Eine Rückvorspannung bzw. Sperrvorspannung kann zusätzlich nicht angelegt werden, um Änderungen einer Schwellenspannung aufgrund der Isolatorschicht zu kompensieren, so dass eine Vorrichtungsleistung beeinflusst sein kann. Probleme, die Spannungen aufgrund von Unterschieden von thermischen Ausdehnungskoeffizienten zwischen dem Substrat und der Isolationsschicht zugeordnet sind, können ebenfalls auftreten. Da das SOI-Feldeffekttransistorverfahren ferner das Verbinden von zwei Substraten erfordern kann, kann der Verarbeitungsaufwand vergrößert sein, und die Fertigung kann relativ kompliziert werden.
  • Es ist Aufgabe der vorliegenden Erfindung, das Herstellungsverfahren für eine Halbleitervorrichtung mit einem Dünnköpertransistor und mit einem Planartransistor zu vereinfachen.
  • Die Aufgabe wird gelöst durch ein Verfahren nach Anspruch 1. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorhergehenden und weitere Aufgaben, Merkmale und Vorteile der Erfindung sind aus der besonderen Beschreibung von bevorzugten Ausführungsbeispielen der Erfindung offensichtlich, wie in den beigefügten Zeichnungen, in denen sich gleiche Bezugszeichen durch unterschiedliche Ansichten hindurch auf gleiche Teile beziehen, dargestellt ist. Die Zeichnungen sind nicht notwendigerweise maßstabsgerecht, stattdessen wird ein Schwerpunkt auf das Darstellen der Prinzipien der Erfindung gelegt.
  • 1A ist eine perspektivische Ansicht einer bekannten Halbleitervorrichtung;
  • 1B ist eine Querschnittsansicht der bekannten Halbleitervorrichtung entlang einer Linie I-I in 1A;
  • 1C ist eine Querschnittsansicht der bekannten Halbleitervorrichtung entlang einer Linie II-II in 1A;
  • 2A bis 11A sind perspektivische Ansichten, die ein bekanntes Verfahren zum Herstellen der Halbleitervorrichtung aus 1A darstellen;
  • 2B bis 11B sind Querschnittsansichten, die das bekannte Verfahren zum Herstellen der Halbleitervorrichtung aus 1A entlang einer Linie I-I in 1A darstellen;
  • 2C bis 11C sind Querschnittsansichten, die das bekannte Verfahren zum Herstellen der Halbleitervorrichtung aus 1A entlang einer Linie II-II in 1A darstellen;
  • 12 ist eine perspektivische Ansicht einer Halbleitervorrichtung, die mit dem erfindungsgemäßen Verfahren hergestellt werden kann;
  • 13A ist eine Draufsicht der Halbleitervorrichtung von 12;
  • 13B ist eine Querschnittsansicht der Halbleitervorrichtung von 12 entlang einer Linie B-B' in 12;
  • 13C ist eine Querschnittsansicht der Halbleitervorrichtung von 12 entlang einer Linie C-C' in 12;
  • 14A bis 24A sind Draufsichten eines Verfahrens zum Herstellen der Halbleitervorrichtung von 12 und 13A bis 13C;
  • 14B bis 24B und 14C bis 24C sind Querschnittsansichten, die jeweils 14A bis 24A entlang von Linien B-B' und C-C' der Halbleitervorrichtung von 12 entsprechen;
  • 25 ist eine perspektivische Ansicht einer weiteren Halbleitervorrichtung, die mit dem erfindungsgemäßen Verfahren hergestellt werden kann;
  • 26A ist eine Draufsicht der Halbleitervorrichtung von 25;
  • 26B ist eine Querschnittsansicht der Halbleitervorrichtung von 25 entlang einer Linie B-B' in 25;
  • 26C ist eine Querschnittsansicht der Halbleitervorrichtung von 25 entlang einer Link C-C' in 25;
  • 27A bis 30A sind Draufsichten eines Verfahrens zum Herstellen der Halbleitervorrichtung von 25 und 26A bis 26C;
  • 27B bis 30B und 27C bis 30C sind Querschnittsansichten, die 27A bis 30A entsprechen, entlang von Linien B-B' bzw. C-C' in 25;
  • 31 ist eine perspektivische Ansicht einer weiteren Halbleitervorrichtung, die mit dem erfindungsgemäßen Verfahren hergestellt werden kann;
  • 32A ist eine Draufsicht der Halbleitervorrichtung von 31;
  • 32B ist eine Querschnittsansicht der Halbleitervorrichtung von 31 entlang einer Linie B-B' in 31;
  • 32C ist eine Querschnittsansicht der Halbleitervorrichtung von 31 entlang einer Linie C-C' in 31;
  • 33A bis 35A sind Draufsichten eines Verfahrens zum Herstellen der Halbleitervorrichtung von 31 und 32A bis 32C; und
  • 33B bis 35B und 33C bis 35C sind Querschnittsansichten, die 33A bis 35A entsprechen, entlang von Linien B-B' bzw. C-C' in 31.
  • DETAILLIERTE BESCHREIBUNG VON BEVORZUGTEN AUSFÜHRUNGSBEISPIELEN
  • In den Zeichnungen sind die Dicken von Schichten und Regionen zur Verdeutlichung übertrieben dargestellt. Es ist offensichtlich, dass, wenn auf ein Element, wie z. B. eine Schicht, Region oder ein Substrat, als ”an” bzw. ”auf” einem anderen Element Bezug genommen wird, dasselbe direkt an bzw. auf dem anderen Element sein kann oder dazwischen liegende Elemente ebenfalls vorhanden sein können. Es ist offensichtlich, dass, wenn auf ein Element, wie z. B. eine Schicht, eine Region oder ein Substrat als ”unter” einem anderen Element Bezug genommen wird, dasselbe direkt unter dem anderen Element sein kann oder dazwischenliegende Elemente ebenfalls vorhanden sein können.
  • Ausführungsbeispiele der Erfindung sind hierin unter Bezugnahme auf Querschnittsdarstellungen, die schematische Darstellungen von idealisierten Ausführungsbeispielen (und Zwischenstrukturen) der Erfindung sind, beschrieben. Als solches sind Variationen von den Formen der Darstellungen als Resultat von beispielsweise Herstellungsverfahren und/oder -toleranzen zu erwarten. Eine implantierte Region, die als ein Rechteck dargestellt ist, wird beispielsweise typischerweise abgerundete oder gekrümmte Merkmale und/oder einen Gradienten der Implantationsstoffkonzentration an den Rändern derselben und nicht eine binäre Änderung von einer implantierten zu einer nicht implantierten Region aufweisen. Ähnlicherweise kann eine vergrabene Region, die durch eine Implantation gebildet wird, zu einer gewissen Implantation in der Region zwischen der vergrabenen Region und der Oberfläche, durch die die Implantation stattfindet, führen. Die Regionen, die in den Figuren dargestellt sind, sind daher hinsichtlich ihrer Natur und ihrer Form schematisch und sollen nicht die tatsächliche Form einer Region einer Vorrichtung darstellen.
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung mit Feldeffekttransistoren und insbesondere mit Dünnkörpertransistoren ohne ein SOI-Substrat. Ein herkömmlicher Dünnkörpertransistor an einem SOI-Substrat kann einen horizontalen Kanal aufweisen und kann eine vergrabene Oxidschicht (BOX), einen Dünnkörper und eine Gate-Elektrode, die in einer aufeinander folgenden Reihenfolge auf dem Substrat gestapelt sind, aufweisen. Ein mit dem Verfahren der Erfindung hergestellter Dünnkörpertransistor weist jedoch einen vertikalen Kanal (d. h. einen vertikalen Dünnkörper) auf und weist eine Struktur auf, derart, dass ein Abschnitt der Gate-Elektrode vertikal ausgerichtet ist, um eine Region zwischen Abschnitten des vertikalen Dünnkörpers zu Pillen (d. h. die Gate-Elektrode ist durch den vertikalen Dünnkörper umgeben). Mindestens ein Abschnitt der vertikal ausgerichteten Gate-Elektrode befindet sich, mit anderen Worten, innerhalb eines Hohlraums innerhalb des Dünnkörpers. Bei anderen gemäß der Erfindung hergestellten Halbleitervorrichtungen kann die Gate-Elektrode einen horizontal oder lateral ausgerichteten Abschnitt und einen vertikal ausgerichteten Abschnitt (der die Form eines ”T” bildet) aufweisen, und die vertikalen Dünnkörper können den vertikal ausgerichteten Abschnitt der Gate-Elektrode umgeben.
  • Aus der US 2005/0062109 A1 bekannte vertikale Dünnkörpertransistoren sind im Folgenden unter Bezugnahme auf die beigefügten 1A bis 1C beschrieben. 1A ist eine perspektivische Ansicht, die einen Feldeffekttransistor darstellt. 1B und 1C sind Querschnittsansichten, die den Feldeffekttransistor von 1A entlang von Linien I-I und II-II von 1A darstellen.
  • Bezug nehmend auf 1A bis 1C weist der bekannte Transistor eine Gate-Leitung 130 und einen vertikal vorstehenden Dünnkörperabschnitt 106a des Halbleitersubstrats 100 auf, in dem ein Inversionsschichtkanal gebildet sein kann. Die Gate-Leitung 130 weist einen lateral ausgerichteten Abschnitt 128 und einen vertikal ausgerichteten Abschnitt 126, die eine T-Form bilden, auf. Eine erste Öffnung oder ein erster Hohlraum 116 ist innerhalb des vertikalen Dünnkörpers 106a durch gegenüberliegende Seitenwände des vertikal vorstehenden Abschnittes des Substrats 100 definiert. Die erste Öffnung oder der erste Hohlraum 116 kann, mit anderen Worten, durch einen U-förmigen Abschnitt des Substrats 100 definiert sein. Obere Isolationsschichten 112 und 108a sind an dem vertikalen Dünnkörper 106a gebildet. Die oberen Isolationsschichten 112 und 108a weisen eine zweite Öffnung 114, die mit der ersten Öffnung oder dem ersten Hohlraum 116 ausgerichtet ist, auf. Die obere Isolationsschicht 108a kann eine Vorrichtungstrennschicht sein. Der vertikal ausgerichtete Abschnitt 126 der Gate-Leitung 130 ist mindestens teilweise durch den vertikalen Dünnkörper 106a und die oberen Isolationsschichten 112 und 108a umgeben. Der sich vertikal erstreckende Abschnitt 126 der Gate-Leitung 130 füllt, mit anderen Worten, die erste Öffnung oder den ersten Hohlraum 116 in dem vertikalen Dünnkörper 106a, und die zweite Öffnung 114 in den oberen Isolationsschichten 112 und 108a. Ein oberer Abschnitt des vertikal ausgerichteten Abschnitts 126 der Gate-Leitung 130 kann höher als der vertikale Dünnkörper 106a sein. Der obere Abschnitt des vertikal ausgerichteten Abschnitts 126 der Gate-Leitung 130 kann ferner eine Breite aufweisen, die größer als ein unterer Abschnitt des vertikal ausgerichteten Abschnitts 126 der Gate-Leitung 130 innerhalb der Öffnung oder des Hohlraums 116 ist. Der lateral ausgerichtete Abschnitt 128 der Gate-Leitung 130 bedeckt den vertikal ausgerichteten Abschnitt 126 der Gate-Leitung 130 und läuft über eine oberste Oberfläche der oberen Isolationsschichten 112 und 108a.
  • Der vertikal ausgerichtete Abschnitt 126 der Gate-Leitung 130 kann aus Silicid oder Polysilicium gebildet sein. Der lateral ausgerichtete Abschnitt 128 der Gate-Leitung 130 kann aus Polysilicium, Metall (wie z. B. Wolfram) oder Silicid gebildet sein. Silicide weisen beispielsweise Wolframsilicid, Nickelsilicid, Titansilicid, Chromsilicid, etc. auf.
  • Die Breite des lateral ausgerichteten Abschnitts 128 der Gate-Leitung 130 ist zusätzlich breiter als dieselbe des vertikal ausgerichteten Abschnitts 126 der Gate-Leitung 130.
  • Eine Gate-Isolationsschicht 120 ist an dem Boden und an inneren Seitenwänden der ersten Öffnung oder des Hohlraums 116 gebildet.
  • Bei einem Beispiel ist eine optionale untere Isolationsschicht 118 zwischen dem Boden des sich vertikal erstreckenden Abschnitts 126 der Gate-Leitung 130 und der Gate-Isolationsschicht 120' an einem Boden der ersten Öffnung oder des ersten Hohlraums 116 gebildet. Bei einem solchen Fall sieht eine obere Region des Dünnkörpers 106a benachbart zu den beiden Seitenwänden des sich vertikal erstreckenden Abschnitts 126 der Gate-Leitung 130 eine Region vor, in der ein Inversionsschichtkanal gebildet sein kann, wenn der Transistor in einem Vorwärts-Ein-Zustand-Modus des Betriebs angeordnet ist. Ein Inversionsschichtkanal kann jedoch bei dem unteren Abschnitt des Dünnkörpers 106a aufgrund der unteren Isolationsschicht 118 nicht gebildet werden.
  • Bezug nehmend auf 2A bis 11A, 2B bis 11B und 2C bis 11C wird nun ein Verfahren zum Herstellen von Halbleitervorrichtungen, die in 1A bis 1C dargestellt sind, beschrieben. 2B bis 11B und 2C bis 11C sind Querschnittsansichten, die den 2A bis 11A entlang einer Linie I-I bzw. einer Linie II-II in 1A entsprechen.
  • Bezug nehmend auf 2A bis 2C wird ein Maskenmuster 102 an einem Halbleitersubstrat 100 gebildet. Das freigelegte Substrat wird dann unter Verwendung des Maskenmusters 102 als eine Ätzmaske geätzt, um einen Graben 104 zu bilden und um eine aktive Region 106 zu definieren, in der eine Dünnkörper-Kanalregion zu bilden ist. Obwohl lediglich eine aktive Region dargestellt ist, kann eine Mehrzahl von aktiven Regionen in einer vorbestimmten Anordnung an dem Substrat 100 gleichzeitig gebildet werden. Obwohl ein oberster Abschnitt der aktiven Region 106 als rechtwinklig dargestellt ist, kann der oberste Abschnitt zusätzlich in verschiedenen Formen gebildet werden.
  • Das Maskenmuster 102 kann durch Stapeln einer Siliciumoxidschicht und einer Siliciumnitridschicht gebildet werden. Bei einem solchen Fall kann die Siliciumoxidschicht durch thermisches Oxidieren eines Substrats gebildet werden, und die Siliciumnitridschicht kann unter Verwendung einer chemischen Dampfabscheidung (CVD; CVD Chemical Vapor Deposition) gebildet werden. Bezug nehmend auf 3A bis 3C wird ein Abschnitt des Maskenmusters 102 entfernt, um ein geschrumpftes Maskenmuster 102a, das einen Rand 106se bei der obersten Oberfläche der aktiven Region 106 freilegt, zu bilden. Die Breite des Rands 106se kann eine Breite des Dünnkörpers (d. h. die Breite des Kanals) bestimmen. Ein vorbestimmter Abschnitt des Maskenmusters 102 kann, mit anderen Worten, entfernt werden, um einen Dünnkörperabschnitt des Substrats 100 mit einer gewünschten Dicke zu bilden. Unter Verwendung eines Ätzmittels kann beispielsweise ein Abschnitt des Maskenmusters 102 entfernt werden. Eine Phosphorsäurelösung kann verwendet werden, um die Siliciumnitridschicht zu entfernen, und eine Fluorsäurelösung kann verwendet werden, um die Siliciumoxidschicht zu entfernen. Andere Ätzmittel, die Fachleuten gut bekannt sind, können ebenfalls verwendet werden.
  • Bezug nehmend auf 4A bis 4C wird ein Graben 104 mit Isolationsmaterial gefüllt, um eine Vorrichtungstrennschicht 108 zu bilden. Nachdem das Isolationsmaterial gebildet ist, um den Graben 104 zu füllen, wird insbesondere das Isolationsmaterial entfernt, bis das geschrumpfte Maskenmuster 102a, beispielsweise durch ein Planarisierungsverfahren, wie z. B. ein chemisch-mechanisches Polieren (CMP; CMP = Chemical-Mechanical Polishing), freigelegt ist. Das Isolationsmaterial kann Siliciumoxid sein. Obwohl es nicht in den Zeichnungen dargestellt ist, kann ein thermisches Oxidationsverfahren verwendet werden, um den Ätzschaden an dem Substrat zu heilen, und eine Siliciumnitridschicht kann an innieren Seitenwänden des Grabens als eine Oxidationsbarriereschicht vor dem Füllen des Grabens mit dem Isolationsmaterial gebildet werden.
  • Bezug nehmend auf 5A bis 5C werden die Vorrichtungstrennschicht 108 und das geschrumpfte Maskenmuster 102a gemustert bzw. strukturiert, um eine Schein- bzw. Pseudo-Gate-Leitung 110 über der aktiven Region 106 zu bilden. Eine Ätzmaske (nicht gezeigt), die die Schein-Gate-Leitung 110 definiert, wird insbesondere an der Vorrichtungstrennschicht 108 und dem geschrumpften Maskenmusters 102a gebildet. Die Abschnitte der Vorrichtungstrennschicht 108 und des geschrumpften Maskenmusters 102a, die durch die Ätzmaske freigelegt sind, werden geätzt, bis eine oberste Oberfläche 106sj der aktiven Region 106 freigelegt ist. Die Schein-Gate-Leitung 110 weist ein gemustertes geschrumpftes Maskenmuster 102b und eine gemusterte Vorrichtungstrennschicht 108a (d. h. einen Abschnitt der Vorrichtungstrennschicht 108a, der sich über die aktive Region 106 erstreckt) auf. Die Source-/Drain-Regionen für den Transistor können bei den freigelegten obersten Abschnitten 106sj der aktiven Region 106 bei einem folgenden Verfahren gebildet werden.
  • Nachdem die Ätzmaske zum Definieren der Schein-Gate-Leitung 110 entfernt ist, wird eine Isolationsschicht 112 gebildet, um den Raum 111 zwischen den Schein-Gate-Leitungen 110, wie in 6A bis 6C dargestellt ist, zu füllen. Ein Isolationsmaterial wird insbesondere an dem Substrat 100 über der Schein-Gate-Leitung 110 gebildet, um den Raum 111 zwischen den Schein-Gate-Leitungen 110 zu füllen, und dann wird ein Planarisierungsverfahren durchgeführt, bis das geschrumpfte Maskenmuster 102b freigelegt ist. Die Isolationsschicht 112 kann aus Siliciumoxid gebildet werden. Als solches verbleibt der Abschnitt des geschrumpften Maskenmusters 102b der Schein-Gate-Leitung 110 an der obersten Oberfläche der aktiven Region 106, die durch die gemusterte Vorrichtungstrennschicht 108a und die Isolationsschicht 112 umgeben ist. Die Isolationsschicht 112 kann als eine Pufferschicht bei einem folgenden Ionenimplantationsverfahren zum Bilden von Source-/Drain-Regionen dienen.
  • Bezug nehmend auf 7A bis 7C wird der Abschnitt des geschrumpften Maskenmusters 102b der Schein-Gate-Leitung 110 entfernt, nachdem ein Ionenimplantationsverfahren durchgeführt ist. Die Isolationsschicht 112 und die Vorrichtungstrennschicht 108a definieren dadurch eine zweite Öffnung 114. Die zweite Öffnung 114 legt einen Abschnitt der obersten Oberfläche der aktiven Region 106 frei.
  • Bezug nehmend 8A bis 8C wird die aktive Region 106, die durch die zweite Öffnung 114 freigelegt ist, zu einer vorbestimmten Tiefe geätzt, um einen Dünnkörperabschnitt 106a des Substrats 100, der eine erste Öffnung oder einen ersten Hohlraum 116 umgibt, zu bilden. Die erste Öffnung oder der erste Hohlraum 116 ist, mit anderen Worten, innerhalb des vertikalen Dünnkörpers 106a durch gegenüberliegende Seitenwände des vertikal vorstehenden Abschnitts des Substrats 100 definiert. Eine Breite des resultierenden Dünnkörpers 106a hängt von der Menge des Maskenmusters 102, die entfernt wird, ab. Die Menge des Maskenmusters 102, die entfernt wird, kann, mit anderen Worten, eingestellt sein, derart, dass der Dünnkörper zu einer gewünschten Breite gebildet werden kann.
  • Das Ionenimplantationsverfahren kann optional durchgeführt werden, nachdem das geschrumpfte Maskenmuster 102b entfernt ist, oder nachdem die erste Öffnung oder der erste Hohlraum 116 gebildet ist.
  • Bezug nehmend auf 9A bis 9C werden Gate-Isolationsschichten 120' und 120 in der ersten Öffnung oder dem ersten Hohlraum 116 gebildet (d. h. an einem Boden 116b bzw. beiden Seitenwänden 116w der ersten Öffnung bzw. des ersten Hohlraums 116), und eine untere Isolationsschicht 118 wird an der Gate-Isolationsschicht 120' bei dem Boden 116b der ersten Öffnung oder des ersten Hohlraums 116 optional gebildet. Die untere Isolationsschicht 118 kann einen unteren Abschnitt der ersten Öffnung oder des ersten Hohlraums 116 füllen. Als solches kann ein unterer Abschnitt der Dünnkörper-Kanalregion 106a aufgrund der unteren Isolationsschicht 118 nicht als ein Kanal dienen. Die untere Isolationsschicht 118 kann, mit anderen Worten, verhindern, dass ein Inversionsschichtkanal in dem unteren Abschnitt der Dünnkörper-Kanalregion 106a gebildet wird. Die untere Isolationsschicht 118 kann aus einer Siliciumnitridschicht, einer nicht-dotierten Siliciumschicht oder einer Siliciumoxidschicht gebildet werden.
  • Nach dem Bilden der ersten Öffnung oder des ersten Hohlraums 116 kann insbesondere ein thermisches Oxidationsverfahren durchgeführt werden, um eine Siliciumoxidschicht 120' in der ersten Öffnung oder dem ersten Hohlraum 116 (d. h. an den Seitenwänden und dem Boden der ersten Öffnung oder des ersten Hohlraums 116) zu bilden. Ein unteres Isolationsmaterial wird dann an der Isolationsschicht 112, der Vorrichtungstrennschicht 108a und der Siliciumoxidschicht 120' in der ersten Öffnung oder dem ersten Hohlraum 116 gebildet, um die erste Öffnung oder den ersten Hohlraum 116 und die zweite Öffnung 114 zu füllen. Das untere Isolationsmaterial wird dann selektiv entfernt (d. h. das untere Isolationsmaterial wird in der ersten Öffnung oder dem ersten Hohlraum 116 ausgenommen bzw. vertieft), um eine untere Isolationsschicht 118 zu bilden, die einen Abschnitt der ersten Öffnung oder des ersten Hohlraums 116 füllt. Ein Zurückätzverfahren kann beispielsweise angewendet werden, um das untere Isolationsmaterial selektiv zu ätzen, um die untere Isolationsschicht 118 an dem Boden der ersten Öffnung oder des ersten Hohlraums 116 zu bilden. Die Siliciumoxidschicht 120' an den Seitenwänden der ersten Öffnung oder des ersten Hohlraums 116, die durch die untere Isolationsschicht 118 freigelegt ist, wird dann entfernt, was einen Abschnitt der Siliciumoxidschicht 120' unter der unteren Isolationsschicht 118 hinterlässt.
  • Weiter Bezug nehmend auf 9A bis 9C wird eine Gate-Isolationsschicht 120 an den freigelegten Seitenwänden der ersten Öffnung oder des ersten Hohlraums 116 in der aktiven Region 106 gebildet. Die Gate-Isolationsschicht 120 kann durch ein thermisches Oxidationsverfahren gebildet werden. Wenn die untere Isolationsschicht 118 aus Siliciumoxid gebildet wird, kann die Siliciumoxidschicht 120' an den Seitenwänden der ersten Öffnung oder des ersten Hohlraums 116 entfernt werden, wenn das untere Isolationsmaterial vertieft wird.
  • Alternativ wird das untere Isolationsmaterial 118 nicht an dem Boden der ersten Öffnung oder des ersten Hohlraums 116 gebildet. Bei einem solchen Fall kann ein thermisches Oxidationsverfahren nach dem Bilden der ersten Öffnung oder des ersten Hohlraums 116 durchgeführt werden, um die Gate-Isolationsschicht 120 an beiden Seitenwänden und dem Boden der ersten Öffnung oder des ersten Hohlraums 116 zu bilden.
  • Bezug nehmend auf 10A bis 10C wird eine Polysiliciumschicht 122 gebildet, um die erste Öffnung oder den ersten Hohlraum 116 und die zweite Öffnung 114 zu füllen, und eine wärmbeständige Metallschicht 124 wird an einer gesamten Oberfläche des Substrats gebildet. Die wärmbeständige Metallschicht 124 kann beispielsweise Nickel, Chrom, Titan, etc. aufweisen.
  • Bezug nehmend auf 11A bis 11C wird ein thermisches Behandlungsverfahren angewendet, um eine Silicidschicht in der ersten und der zweiten Öffnung 116 und 114 zu bilden, die einen vertikal ausgerichteten Abschnitt 126 der Gate-Leitung 130 bildet. Die wärmebeständige Metallschicht 124 wird dann entfernt. Durch Steuern des thermischen Behandlungsverfahrens (z. B. der Dicke der wärmebeständigen Metallschicht 124, der Dauer des Verfahrens, etc.) kann die Silicidschicht lediglich in der ersten Öffnung oder dem ersten Hohlraum 116 oder in sowohl der ersten als auch in der zweiten Öffnung 116 und 114 gebildet werden.
  • Eine leitfähige Schicht wird dann gebildet und gemustert, um einen lateral ausgerichteten Abschnitt 128 der Gate-Leitung 130, wie in 1A bis 1C dargestellt ist, zu bilden. Die leitfähige Schicht kann aus Polysilicium, wärmebeständigem Metall oder Wolfram gebildet werden.
  • Ein Ionenimplantationsverfahren wird durchgeführt, um Source/Drain-Regionen bei einem folgenden Verfahren zu bilden.
  • Bei dem vorhergehenden Verfahren kann die Silicidschicht, die den vertikal ausgerichteten Abschnitt 126 der Gate-Leitung 130 bildet, unter Verwendung einer chemischen Dampfabscheidung (CVD) gebildet werden. Die Gate-Isolationsschicht kann insbesondere zuerst gebildet werden, und dann kann die Silicidschicht gebildet werden, um die erste und die zweite Öffnung unter Verwendung einer chemischen Dampfabscheidung zu füllen. Alternativ kann die Gate-Leitung 130 aus Polysilicium mit einer einzelnen geschichteten Struktur gebildet werden. Bei einem solchen Fall wird eine Polysiliciumschicht an der Vorrichtungstrennschicht 108a und der Isolationsschicht 112 gebildet, um die erste und die zweite Öffnung 116 und 114 zu füllen. Die Polysiliciumschicht wird dann gemustert, um einen vertikal ausgerichteten Abschnitt und einen lateral ausgerichteten Abschnitt gleichzeitig zu bilden. Dann wird eine Wolframschicht oder eine wärmbeständige Metallschicht gebildet und gemustert, um die Gate-Leitung 130 zu bilden.
  • Wenn der vertikal ausgerichtete Abschnitt 126 der Gate-Leitung 130 aus Silicid gebildet wird, besteht ein potenzieller Vorteil darin, dass ein Gate-Dotierungsverfahren zum Bilden eines p-Transistors oder eines n-Transistors möglicherweise nicht erforderlich ist.
  • Gemäß dem bekannten Verfahren kann ein vertikal ausgerichteter Dünnkörpertransistor ohne Verwenden eines SOI-Substrats, jedoch stattdessen unter Verwendung von herkömmlichen Grabentrennverfahren gebildet werden. Im Vergleich zu dem SOI-Substrat kann das Herstellungsverfahren vereinfacht sein, der Aufwand kann reduziert sein und Kurzkanaleffekte können reduziert sein. Schwebekörpereffekte können zusätzlich unterdrückt sein, und eine Sperrvorspannung kann angelegt sein. Die Größe des Maskenmusters oder die Breite der Abstandshalter kann außerdem gesteuert werden, um einen vertikal ausgerichteten Dünnkörper mit einer gewünschten Dicke zu bilden.
  • Basierend auf der vorhergehenden Erörterung kann ein Flash-Speicher verbesserte Datenladegeschwindigkeiten und einen reduzierten Leistungsverlust mit einem reduzierten Stromverbrauch aufweisen, da Eingangsdaten durch eine I/O-Anschlussfläche ausgewählt werden können, derart, dass der zu programmierende Datenladeweg aktiviert werden kann, während der zu löschende Datenladeweg deaktiviert werden kann.
  • Bei bestimmten Anwendungen des vertikal ausgerichteten Dünnkörpertransistors ist es vorteilhaft, sowohl planare Speicher als auch vertikal ausgerichtete Dünnkörpervorrichtungen, die an dem gleichen Substrat gebildet sind, aufzuweisen. Bei einem Speicher ist es beispielsweise wünschenswert, Planartransistoren in einer Peripherieregion der Vorrichtung aufzuweisen und vertikal ausgerichtete Dünnkörpertransistoren in einer Zellregion der Vorrichtung aufzuweisen. Auf diese Art und Weise können die vorteilhaften Charakteristika von jedem Vorrichtungstyp für geeignete Funktionen des Speichers angewendet werden.
  • 12 ist eine perspektivische Ansicht einer Halbleitervorrichtung, die mit einem erfindungsgemäßen Verfahren hergestellt werden kann. 13A ist eine Draufsicht der Halbleitervorrichtung von 12. 13B ist eine Querschnittsansicht der Halbleitervorrichtung von 12 entlang einer Linie B-B' in 12. 13C ist eine Querschnittsansicht der Halbleitervorrichtung von 12 entlang einer Linie C-C' in 12. Zum Zweck der folgenden Erörterung ist bei der perspektivischen Ansicht von 12 die vertikale Richtung die Richtung der Z-Achse, die horizontale Richtung die Richtung der X-Achse und die laterale Richtung die Richtung der Y-Achse.
  • Unter Bezugnahme auf 12A und 13A bis 13C weist die Halbleitervorrichtung vertikal ausgerichtete Dünnkörpertransistoren 1096, die in einer ersten Region der Vorrichtung gebildet sind, und herkömmliche Planartransistoren 1098, die in einer zweiten Region der Vorrichtung gebildet sind, auf. Die Halbleitervorrichtung weist einen Speicher auf, die erste Region weist eine Zellregion des Speichers auf, und die zweite Region weist eine Peripherieregion des Speichers auf.
  • Sowohl die vertikal ausgerichteten Dünnkörpertransistoren 1096, die in der Zellregion gebildet sind, als auch die planaren Transistoren 1098, die in der Peripherieregion gebildet sind, liegen auf einem gemeinsamen Halbleitersubstrat 1105. In der Zellregion wird ein vertikal ausgerichteter Dünnkörpertransistor 1096, beispielsweise des im Vorhergehenden beschriebenen Typs, gemäß dem im Vorhergehenden beschriebenen Herstellungsverfahren gebildet. Der vertikal ausgerichtete Dünnkörpertransistor 1096 weist einen vertikal ausgerichteten Gate-Abschnitt 1160a auf, der sich in einen vertikal ausgerichteten Hohlraum, der in dem Substrat 1105 gebildet ist, erstreckt. Source- und Drain-Regionen S, D sind an gegenüberliegenden Seiten des vertikal ausgerichteten Gate-Abschnitts 1160a gebildet. Eine Gate-Isolationsschicht 1150 ist zwischen dem vertikal ausgerichteten Gate-Abschnitt 1160a und dem Körper des Substrats 1105 vorgesehen. Grabentrennregionen 1125 definieren aktive Regionen dazwischen. Eine obere Isolationsschicht 1130a liegt auf der resultierenden Struktur, und lateral ausgerichtete Gate-Abschnitte 1160b liegen auf der oberen Isolationsschicht. Die vertikal ausgerichteten Gate-Abschnitte 1160a und die lateral ausgerichteten Gate-Abschnitte 1160b bilden zusammen eine T-förmige Struktur. Die lateral ausgerichteten Gate-Abschnitte 1160b und andere lateral ausgerichtete Leitungen 1160c dienen als Verbindungsleitungen für die Gates und andere Regionen des Transistors in der Zellregion der Vorrichtung.
  • In der Peripherieregion ist ein Planartransistor 1098 vorgesehen. Der Planartransistor 1098 weist einen lateral ausgerichteten Gate-Abschnitt 1160b', der sich in einer lateralen Richtung an das Substrat 1105 erstreckt, auf. Source- und Drain-Regionen S', D' sind an gegenüberliegenden Seiten des Gates 1160b' in einer aktiven Region 1110' des Substrats 1150, die zwischen benachbarten Grabentrennregionen 1125 definiert ist, gebildet. Eine Gate-Isolationsschicht 1150 ist zwischen dem leitfähigen Gate 1160b' und dem Körper des Substrats 1105 über einer Kanalregion der Vorrichtung zwischen der Source S' und der Drain D' vorgesehen. Eine obere Isolationsschicht 1130a liegt auf dem Substrat 1105 und den Grabentrennregionen 1125.
  • Bei den vertikal ausgerichteten Dünnkörpertransistoren 1096 der Zellregion ist der vertikal ausgerichtete Abschnitt 1160a des Gates zumindest teilweise durch einen vertikalen Dünnkörper 1110a des Substrats 1105 umgeben. Der vertikale Dünnkörper 1110a bildet eine Kanalregion der Vorrichtung bei Vorder-, Rück- oder sowohl Vorder- als auch Rückseiten des Gates 1160a. Die Leitfähigkeit des vertikalen Dünnkörpers 1110a wird ansprechend auf den Pegel einer Ladung, die in dem vertikal ausgerichteten Abschnitt des Gates 1160a liegt, gesteuert. Auf diese Kanalregionen wird hierin als ”laterale Kanalregionen” Bezug genommen. Die Dicken d1 der vertikalen Dünnkörper 1110a an den Vorder- und/oder Rückseiten des Gates 1160a steuern die Abmessungen der lateralen Kanalregionen und beeinflussen daher die Betriebscharakteristika der resultierenden Vorrichtung. Eine zusätzliche optionale Kanalregion 1110b ist ferner in dem Substrat bei einer Position unterhalb des Gates 1160a vorgesehen. Auf diese Kanalregion wird hierin als eine ”untere Kanalregion” Bezug genommen, und der Betrieb einer solchen Kanalregion ist in der Literatur gut untersucht und dokumentiert. Diese untere Kanalregion ist im Wesentlichen auf die gleiche Weise wie eine Kanalregion eines Vertiefungskanal-Arraytransistors (RCAT; RACT = Recessed Channel Array Transistor) in Betrieb, die eine grabenartige Gate-Elektrode, wie z. B. dieselbe, die in der Patentschrift US 6 063 669 A offenbart ist, aufweist.
  • Bezug nehmend nun auf 14A bis 24A, 14B bis 24B und 14C bis 24C wird ein erfindungsgemäßes Verfahren zum Herstellen von Halbleitervorrichtungen, die in 12 und 13A bis 13C dargestellt sind, beschrieben. 14A bis 24A sind Draufsichten eines Verfahrens zum Herstellen der Halbleitervorrichtung von 12 und 13A bis 13C. 14B bis 24B und 14C bis 24C sind Querschnittsansichten, die 14A bis 24A entsprechen, entlang von Linien B-B' bzw. C-C' in 12.
  • Bezug nehmend auf 14A bis 14C wird eine Pufferschicht an einem Halbleitersubstrat 1105 vorgesehen. Die Pufferschicht kann ein Pufferoxid, beispielsweise SiO2, das zu einer Dicke von 10 bis 50 nm (100 bis 500 Å) unter Verwendung einer thermischen Oxidation gebildet wird, aufweisen. Eine erste Maskenschicht wird an der Pufferschicht vorgesehen. Bei einem Ausführungsbeispiel weist die erste Maskenschicht eine Hartmaskenschicht auf, die aus SiN unter Verwendung einer chemischen Dampfabscheidung (CVD) zu einer Dicke von 80 bis 200 nm gebildet wird. Die Hartmaskenschicht und die Pufferschicht werden gemustert und geätzt, um ein Hartmaskenschichtmuster 1115, ein Pufferschichtmuster 1113 und Gräben 1120, die aktive Regionen 1110, 1110' des Halbleitersubstrats 1105 in sowohl der Zellregion als auch der Peripherieregion der Vorrichtung definieren, zu bilden, Bei einem Ausführungsbeispiel werden die Gräben zu einer Tiefe von 150 bis 350 nm gebildet. Alternativ kann das Halbleitersubstrat eine Halbleiterschicht, beispielsweise eine Silicium-auf-Isolator-(SOI-)Schicht, eine Silicium-Germanium-Schicht (SiGe) oder eine Silicium-Germanium-auf-Isolator-(SGOI-)Schicht aufweisen.
  • Bezug nehmend auf 15A bis 15C wird ein Abschnitt der ersten Maskenschicht 1115 bei einem ”Zurückzieh”-Verfahren entfernt, um ein zweites geschrumpftes Maskenmuster 1115a in sowohl den Zellregionen als auch den Peripherieregionen der Vorrichtung zu bilden. Bei einem Beispiel wird das Zurückziehverfahren unter Verwendung von Phosphorsäure H3PO4 bei einer isotropen Ätzprozedur oder einer Deckenätzprozedur durchgeführt. Während der Zurückziehprozedur schützt das Pufferschichtmuster 1113 das darunter liegende Substrat davor, geätzt zu werden. Bei einem Beispiel wird die Zurückziehoperation unter Verwendung einer isotropen Ätzung bei einer niedrigen Temperatur von 60 bis 80°C, beispielsweise 70°C,, und bei einer niedrigen Ätzrate durchgeführt. Der Ätzungsgrad steuert die Breite d1 des entfernten Abschnitts bei der Vorderseite und der Rückseite des zweiten Maskenmusters 1115a (siehe 15C). Die resultierende Breite d1 definiert direkt die Dicke der lateralen Kanalregionen 1110a der resultierenden Vorrichtung, wie im Vorhergehenden beschrieben ist.
  • Bezug nehmend auf 16A bis 16C wird eine Abscheidung eines Isolationsmaterials in sowohl den Zellregionen als auch den Peripherieregionen der Vorrichtung durchgeführt, um Flachgrabentrenn-(STI-)Strukturen 1125 in den Gräben 1120 zwischen den aktiven Regionen 1110, 1110' zu bilden. Bei einem Beispiel wird eine Abscheidung von Hochdichteplasma-(HDP-)Oxid oder O3-TEOS bis zu einer Ebene über dem zweiten Maskenmuster 1115a durchgeführt. Eine Planarisierung wird dann an der resultierenden Struktur beispielsweise unter Verwendung eines chemisch-mechanischen Polierens (CMP) oder eines Zurückätzverfahrens unter Verwendung der Hartmaske des zweiten Maskenmusters 1115a als eine Ätzstoppschicht durchgeführt, derart, dass ein oberer Abschnitt des Isolationsmaterials 1125b mit einem oberen Abschnitt des zweiten Maskenschichtmusters 1115a eben ist.
  • Bezug nehmend auf 17A bis 17C werden das zweite Maskenmuster 1115a und das Isolationsmaterial 1125b in der Zellregion ein zweites Mal geätzt, um ein drittes Maskenmusters 1115b und ein zweites Isolationsmaterialmuster 1125a zu bilden. Das darunter liegende Pufferschichtmuster 1113 wird ähnlich geätzt, um ein zweites Pufferschichtmuster 1113b zu bilden. Die Ätzprozedur wird bei einem Beispiel unter Verwendung von Standard-Photolithographieverfahren und einem Trockenätzverfahren durchgeführt. Die Ätzrate ist vorzugsweise gesteuert, derart, dass die Ätzraten des Isolationsmaterials 1125b und der Abschnitte der Hartmaske 1115a, die zu entfernen sind, etwa gleich sind. Bei einem Ausführungsbeispiel wird die Ätzprozedur durchgeführt, bis ein oberes Ende des Substrats 1105 freigelegt ist, wie in 17A bis 17C gezeigt ist. Dieser Lösungsansatz kann jedoch zu einer Oberflächenbeschädigung einer oberen Oberfläche des freigelegten Substrats führen, wobei bei diesem Fall eine Hochtemperaturbehandlung mit Wasserstoffgas angewendet werden kann, um die oberste Oberfläche zu reparieren. Bei einem weiteren Ausführungsbeispiel wird die Ätzprozedur zu einer Ebene etwa nahe dem Boden des Hartmaskenmusters 1115b durchgeführt. Bei diesem Lösungsansatz verbleibt die Pufferschicht 1113 an dem Substrat, um zu verhindern, dass die darunter liegende Oberfläche des Substrats während folgender Schichtabscheidungs- und Entfernungsprozeduren beschädigt wird.
  • Bezug nehmend auf 18A bis 18C wird eine Abscheidung eines Isolationsmaterials durchgeführt, um die resultierende Struktur in sowohl den Zellregionen als auch den Peripherieregionen der Vorrichtung zu beschichten. Bei einem Beispiel wird eine Abscheidung eines Hochdichteplasma-(HDP-)Oxids oder O3-TEOS zu einer Ebene über dem dritten Maskenmuster 1115b durchgeführt. Eine Planarisierung wird dann an der resultierenden Struktur beispielsweise unter Verwendung eines chemisch-mechanischen Polierens (CMP) oder eines Rückätzverfahrens unter Verwendung der Hartmaske des dritten Maskenmusters 1115b als ein Ätzstopp durchgeführt, um zu der Bildung einer zweiten Isolationsmaterialschicht 1130 zu führen, wobei ein oberer Abschnitt derselben mit einem oberen Abschnitt des dritten Maskenmusters 1115b in sowohl den Zellregionen als auch den Peripherieregionen der Vorrichtung eben ist.
  • Bezug nehmend auf 19A bis 19C wird eine zweite Maskenschicht 1135 in der Peripherieregion der Vorrichtung gebildet. Die zweite Maskenschicht 1135 weist ein Photoresistmaterial oder ein geeignetes Hartmaskenmaterial auf. Das dritte Muster 1115b der ersten Maskenschicht und das darunter liegende Pufferschichtmuster 1113b werden als Nächstes in der Zellregion entfernt. Bei einem Beispiel wird dieses Entfernungsverfahren unter Verwendung von Phosphorsäure, um das SiN-Hartmaskenmuster 1115b zu entfernen, und einer Fluorwasserstoffsäurelösung bzw. Flusssäurelösung durchgeführt, um das darunter liegende Oxidpufferschichtmuster 1113b zu entfernen.
  • Bezug nehmend auf 20A bis 20C wird die aktive Region 1110 der Zellregion zu einer vorbestimmten Tiefe, beispielsweise einer Tiefe zwischen etwa 50 und 200 nm und vorzugsweise zwischen 100 und 150 nm als Nächstes geätzt. Dadurch werden vertikal ausgerichtete Öffnungen 1140 gebildet, die Dünnkörperabschnitte 1110a bei Vorder- und Rückseiten aufweisen, die durch vertikal vorstehende Abschnitte des Substrats 1105 gebildet sind. Wie im Vorhergehenden beschrieben ist, dienen die Dünnkörperabschnitte 1110a der Funktion von Kanalregionen der Vorrichtung, wobei die Dicke derselben beim Bestimmen der resultierenden Betriebscharakteristika der Vorrichtung ein wichtiger Parameter ist. Wie im Vorhergehenden beschrieben ist, ist die Dicke der Dünnkörperabschnitte 1110a ein direktes Resultat der Tiefe d1 der Reduzierungsmenge des ersten Maskenmusters 1115a während der Zurückziehprozedur, wie es unter Bezugnahme auf 15A bis 15C gezeigt und beschrieben ist. Bei einem Beispiel wird die maximale Dicke der Dünnkörperabschnitte 1110a gesteuert, um kleiner als 40 nm und vorzugsweise zwischen 3 und 15 nm zu sein. Durch Steuern der Dicke der Dünnkörperabschnitte 1110a auf diese Art und Weise wird die Diffusion von Störstellen von den später gebildeten benachbarten Source- und Drain-Regionen minimiert, und der Kurzkanaleffekt ist daher gemildert.
  • Bei der Bildung der vertikal ausgerichteten Öffnungen 1140 und der Dünnkörperabschnitte 1110a wird eine Kanalregion-Ionenimplantation in der Zellregion der Vorrichtung durchgerührt, um Kanalregionen in den Dünnkörperabschnitten 1110a und in der Region unterhalb des unteren Abschnitts 1110b der vertikal ausgerichteten Öffnungen 1140 zu bilden.
  • Bezug nehmend auf 21A bis 21C wird die zweite Maskenschicht 1135 in der Peripherieregion entfernt, und eine dritte Maskenschicht wird an der Zellregion angebracht. Ein Beispiel einer Maskenschicht, die an der Zellregion angebracht wird, ist in 28A bis 28C gezeigt. Bei einem Beispiel weist die dritte Maskenschicht eine Photoresistschicht auf. Das dritte Muster 1115b der ersten Maskenschicht und das darunter liegende Pufferschichtmuster 1113b werden in der Peripherieregion entfernt. Bei einem Beispiel wird dieses Entfernungsverfahren unter Verwendung von Phosphorsäure, um das SiN-Hartmaskenmuster 1115b zu entfernen, und einer Fluorwasserstofflösung durchgeführt, um darunter liegende Oxidpufferschichtmuster 1113b zu entfernen. Bei der Entfernung des dritten Maskenmusters 1115b und des Pufferschichtmusters 1113b wird eine Kanalregion-Ionenimplantation in der Peripherieregion der Vorrichtung durchgeführt.
  • Unter Bezugnahme auf 22A bis 22C wird als Nächstes ein Gate-Dielektrikum 1150 in sowohl der Zell- als auch der Peripherieregion der resultierenden Struktur vorgesehen. In der Zellregion weist das Gate-Dielektrikum 1150 einen ersten Abschnitt 1146, der an dem Boden der vertikal ausgerichteten Öffnung 1140 gebildet ist, und einen zweiten Abschnitt 1144, der an Seitenwänden der vertikal ausgerichteten Öffnung 1140 gebildet ist, auf. In der Peripherieregion wird das Gate-Dielektrikum 1150 an einem freigelegten Abschnitt der aktiven Halbleitersubstratregion 1110' gebildet. Bei einem Ausführungsbeispiel wird das Gate-Dielektrikum 1150 bei einem selektiven Aufwachsverfahren an freigelegten Abschnitten des Halbleitersubstrats, wie in 22A bis 22C gezeigt ist, gebildet. Bei einem weiteren Ausführungsbeispiel wird das Gate-Dielektrikum unter Verwendung einer Atomschichtabscheidung als eine Schicht, die die gesamte resultierende Struktur der Halbleitervorrichtung bedeckt, gebildet.
  • Eine Gate-Elektroden-Materialschicht 1160 wird als Nächstes an der resultierenden Struktur vorgesehen. Die Gate-Elektroden-Materialschicht 1160 füllt die vertikal ausgerichteten Öffnungen 1140 in der Zellregion und die Öffnung in der Isolationsschicht 1130 in der Peripherieregion. Die Gate-Elektroden-Materialschicht weist beispielsweise Polysilicium, W, Pt, TiN, Ta, TaN, Cr, eine Kombination oder eine Legierung derselben oder ein anderes geeignetes Material auf.
  • Unter Bezugnahme auf 23A bis 23C wird die Gate-Elektroden-Materialschicht 1160 als Nächstes gemustert, um lateral ausgerichtete Abschnitte 1160b der Gate-Elektroden in den Zellregionen, die lateral ausgerichteten Gate-Elektroden 1160b' in den Peripherieregionen und andere leitfähige Leitungen 1160c, die Verbindungen für die Vorrichtung bilden, zu bilden. Bei einem Ausführungsbeispiel wird das Mustern durch Anbringen eines SiN-Schichtmusters 1165 an der Gate-Elektroden-Materialschicht 1160 und Ätzen der Gate-Elektroden-Materialschicht 1160 unter Verwendung des SiN-Musters als eine Ätzmaske durchgeführt.
  • Bezug nehmend auf 24A bis 24C werden Seitenwandabstandshalter 1171 an der resultierenden Struktur durch Vorsehen einer dielektrischen Schicht an der resultierenden Struktur und Durchführen einer anisotropen Ätzung, um die Abstandshalter 1171 zu bilden, gebildet. Ein Ionenimplantationsverfahren wird vor oder nach einer Bildung der Abstandshalter durchgeführt, um Source- und Drain-Regionen S, D unter Verwendung der Gate-Elektroden 1160b, 1160b', der leitfähigen Leitungen 1160c und des zugeordneten SiN-Schichtmusters 1165 als eine Ätzmaske zu bilden. Während der Ionenimplantation verhindert insbesondere die Anwesenheit von den lateralen Abschnitten 1160b der Gate-Elektroden, dass die Dünnkörperregionen 1110a implantiert oder dotiert werden. Die Source/Drain-Regionen werden vorzugsweise zu einer Tiefe zwischen 40 und 80 nm, die kleiner als die Tiefe der vertikal ausgerichteten Öffnung ist, gebildet, um den Kurzkanaleffekt zu mildern oder zu verhindern.
  • Das im Vorhergehenden in Verbindung mit 14 bis 24 beschriebene Verfahren führt zu einer in 12 und 13 im Vorhergehenden gezeigten und beschriebenen Halbleitervorrichtungskonfiguration. Die Halbleitervorrichtung weist insbesondere vertikal ausgerichtete Dünnkörpertransistoren 1096, die in einer ersten Region, beispielsweise einer Zellregion, der Vorrichtung gebildet sind, und herkömmliche Planartransistoren 1098, die in einer zweiten Region, beispielsweise einer Peripherieregion, der Vorrichtung gebildet sind, auf. Auf diese Art und Weise können die vorteilhaften Charakteristika von jedem Transistortyp in einer Region des Transistors angewendet werden, in der dieselben am passendsten anwendbar sind.
  • 25 ist eine perspektivische Ansicht einer Halbleitervorrichtung die mit einem erfindungsgemäß Verfahren hergestellt werden kann. 26A ist eine Draufsicht der Halbleitervorrichtung von 25. 26B ist eine Querschnittsansicht der Halbleitervorrichtung von 25 entlang einer Linie B-B' in 25. 26C ist eine Querschnittsansicht der Halbleitervorrichtung von 25 entlang einer Linie C-C' in 25.
  • Unter Bezugnahme auf 25 und 26A bis 26C weist die Halbleitervorrichtung vertikal ausgerichtete Dünnkörpertransistoren 1096, die in einer ersten Region der Vorrichtung gebildet sind, und herkömmliche Planartransistoren 1098, die in einer zweiten Region der Vorrichtung gebildet sind, auf. Die Halbleitervorrichtung kann einen Speicher aufweisen, die erste Region kann eine Zellregion des Speichers aufweisen, und die zweite Region kann eine Peripherieregion des Speichers aufweisen.
  • Die Halbleitervorrichtung aus 25 und 26A bis 26C ist hinsichtlich der Struktur im Wesentlichen ähnlich zu der aus 12 und 13A bis 13C, und das Verfahren zum Bilden der Halbleitervorrichtung aus 12 und 13A bis 13C ist im Wesentlichen ähnlich zu dem mit 14 bis 24 im Vorhergehenden beschriebenen Verfahren. Aus diesem Grund wird eine detaillierte Erörterung von ähnlichen Abschnitten der Halbleitervorrichtung aus 25 und 26A bis 26C und des Verfahrens zum Bilden desselben hier nicht wiederholt. Bei dem vorliegenden Ausführungsbeispiel werden jedoch die vertikal ausgerichteten Gate-Abschnitte 1360 und die lateral ausgerichteten Gate-Abschnitte 1380a nicht als eine einzige, einheitliche Schicht, wie in 13C gezeigt ist (der vertikale Abschnitt 1160a und der laterale Abschnitt 1160b sind in 13C einheitlich), sondern vielmehr als unabhängige Abschnitte, beispielsweise als ein vertikal ausgerichteter Abschnitt 1360 und ein lateral ausgerichteter Abschnitt 1380a zu unterschiedlichen Zeitpunkten und aus unterschiedlichen Materialien aus den im Vorhergehenden beschriebenen Gründen gebildet.
  • Nun Bezug nehmend auf 27A bis 30A, 27B bis 30B und 27C bis 30C wird ein Verfahren zum Herstellen einer Halbleitervorrichtungen, die in 25 und 26A bis 26C dargestellt ist, beschrieben. 27A bis 30A sind Draufsichten eines Verfahrens zum Herstellen der Halbleitervorrichtung von 25 und 26A bis 26C. 27B bis 30B und 27C bis 30C sind Querschnittsansichten, die 27A bis 30A entsprechen, entlang von Linien B-B' bzw. C-C' in 25.
  • Die Anfangsschritte bei dem Verfahren zum Bilden einer Halbleitervorrichtung aus 25 und 26A bis 26C sind im Wesentlichen ähnlich zu den Schritten, die im Vorhergehenden unter Bezugnahme auf 14 bis 20 dargestellt sind. Aus diesem Grund wird eine detaillierte Erörterung von solchen Schritten hier nicht wiederholt.
  • Bezug nehmend auf 27A bis 27C verbleibt bei diesem Ausführungsbeispiel die zweite Maskenschicht 1135 bei diesem Schritt in der Peripherieregion. Ein Gate-Dielektrikum 1350 wird als Nächstes in der Zellregion der resultierenden Struktur vorgesehen. In der Zellregion weist das Gate-Dielektrikum 1350 einen ersten Abschnitt 1146 auf, der an dem Boden der vertikal ausgerichteten Öffnungen 1140 gebildet ist, und einen zweiten Abschnitt 1144, der an Seitenwänden der vertikal ausgerichteten Öffnungen 1140 gebildet ist, auf. Das Gate-Dielektrikum kann unter Verwendung eines selektiven Aufwachsverfahrens oder als eine Schicht an bzw. auf der resultierenden Struktur, wie im Vorhergehenden beschrieben ist, gebildet werden.
  • Ein erstes Anbringen einer Gate-Elektroden-Materialschicht wird als Nächstes an der resultierenden Struktur vorgesehen. Das erste Anbringen der Gate-Elektroden-Materialschicht füllt in der Zellregion die vertikal ausgerichteten Öffnungen 1140, um einen vertikal ausgerichteten Gate-Abschnitt 1360 des vertikalen Gates zu bilden. Die erste Gate-Elektroden-Materialschicht 1360 weist beispielsweise Polysilicium, W, Pt, TiN, Ta, TaN, Cr, eine Kombination oder eine Legierung derselben oder ein anderes geeignetes Material, wie im Vorhergehenden beschrieben ist, auf. Eine Ätzprozedur wird bei der ersten Gate-Elektroden-Materialschicht unter Verwendung der zweiten Isolationsmaterialschicht 1130 als ein Ätzstopp durchgeführt.
  • Unter Bezugnahme auf 28A bis 28C wird die zweite Maskenschicht 1135 in der Peripherieregion entfernt, und eine dritte Maskenschicht 1365 wird in der Zellregion angebracht. Die dritte Maskenschicht 1365 weist beispielsweise ein geeignetes Photoresistmaterial oder ein anderes geeignetes Hartmaskenmaterial auf. Das dritte Muster 1115b der ersten Maskenschicht und das darunter liegende Pufferschichtmuster 1113b werden dann in der Peripherieregion auf die im Vorhergehenden beschriebene Art und Weise entfernt. Eine Ionenimplantation der Kanalregion wird auf die im Vorhergehenden beschriebene Art und Weise durchgeführt.
  • Ein zweites Gate-Dielektrikum 1370 wird als Nächstes an der freigelegten oberen Oberfläche der aktiven Region 1110' in der Peripherieregion der resultierenden Struktur vorgesehen. Das zweite Gate-Dielektrikum 1370 wird beispielsweise unter Verwendung eines Radikalaufwachsverfahrens durchgeführt. Andere Verfahren zum Bilden des zweiten Gate-Dielektrikums 1370 sind bei der vorliegenden Erfindung gleich anwendbar. Das zweite Gate-Dielektrikum 1370 kann aus einem anderen Material, mit einer anderen Dicke und unter Verwendung eines anderen Verfahrens als dieselben des ersten Gate-Dielektrikums 1350 der Zellregion gebildet werden. Die Charakteristika der Transistoren in der Peripherieregion und derselben in der Zellregion können als ein Resultat auf die spezifischen Bedürfnisse derselben zugeschnitten werden.
  • Unter Bezugnahme auf 29A bis 29C wird die dritte Maskenschicht 1365 in der Zellregion entfernt, und eine zweite Gate-Elektroden-Materialschicht wird an der resultierenden Struktur angebracht. Die zweite Gate-Elektroden-Materialschicht wird gemustert, um die lateral ausgerichteten zweiten Abschnitte 1380a der vertikalen Gates 1360 der Dünnkörpertransistoren in der Zellregion zu bilden. Zur gleichen Zeit werden ferner leitfähige Leitungen 1380b und ein Gate 1380a' des Planartransistors in der Peripherieregion gebildet. Bei einem Ausführungsbeispiel wird ein Mustern durch Anbringen eines SiN-Schichtmusters 1165 an der zweiten Gate-Elektroden-Materialschicht 1380 und Ätzen der Gate-Elektroden-Materialschicht 1380 unter Verwendung des SiN-Musters als eine Ätzmaske durchgeführt.
  • Unter Bezugnahme auf 30A bis 30C werden Seitenwandabstandshalter 1171 an der resultierenden Struktur durch Vorsehen einer dielektrischen Schicht an der resultierenden Struktur und durch Durchführen einer anisotropen Ätzung, um die Abstandshalter 1171 zu bilden, gebildet. Ein Ionenimplantationsverfahren wird vor oder nach der Bildung der Abstandshalter 1171 durchgeführt, um Source- und Drain-Regionen S, D unter Verwendung der Gate-Elektroden 1160b, 1160b' und der leitfähigen Leitungen 1160c als eine Ätzmaske zu bilden.
  • Das Verfahren, das im Vorhergehenden in Verbindung mit 27 bis 30 beschrieben wurde, führt zu einer Halbleitervorrichtungskonfiguration, wie sie im Vorhergehenden mit 25 und 26 beschrieben wurde. Dieses Verfahren liefert insbesondere vertikal ausgerichtete Dünnkörpertransistoren 1096 in der Zellregion, die Mehrschichtelektroden aufweisen, und herkömmliche Planartransistoren 1098 in der Peripherieregion, die Einzelschichtelektroden aufweisen. Bei einem Ausführungsbeispiel weist beispielsweise die erste leitfähige Materialschicht 1360 ein Metall auf, und die zweite leitfähige Metallschicht 1380 weist Polysilicium auf. Bei einem weiteren Ausführungsbeispiel weist die erste leitfähige Materialschicht 1360 Polysilicium auf, und die zweite leitfähige Materialschicht 1380 weist Metall auf, Bei einem weiteren Ausführungsbeispiel weist die erste leitfähige Materialschicht 1360 Metall eines ersten Typs auf, und die zweite leitfähige Materialschicht 1380 weist Metall eines zweiten Typs auf.
  • Es ist bekannt, dass die Austrittsarbeit des Gate-Materials einen direkten Effekt auf die Schwellenspannung des resultierenden Transistors hat. Ein Gate-Material des vertikalen Gates 1360 des Dünnkörpertransistors 1196 ist daher ausgewählt, das zu einer vergrößerten Schwellenspannung mit einer niedrigen Kanaldotierungsmittelkonzentration führt. Bei DRAM und SRAM unterscheidet sich insbesondere die gewünschte Schwellenspannung eines Zellregiontransistors von derselben eines Peripherieregiontransistors. Um eine solche höhere Schwellenspannung zu erreichen, kann die Dotierungsmittelkonzentration der Kanalregion vergrößert werden. Es ist jedoch schwierig, die resultierende Schwellenspannung des Transistors unter Verwendung einer Störstellenkonzentration bzw. Verunreinigungskonzentration genau zu steuern, und dieser Lösungsansatz führt ebenfalls zu einer Verschlechterung der Q-Leistung des Transistors aufgrund einer Störstellenstreuung in der Kanalregion.
  • Bei diesem Ausführungsbeispiel der vorliegenden Erfindung kann zusätzlich das Gate-Dielektrikum 1370 der Planartransistoren in der Peripherieregion aus einem anderen Material, mit einer anderen Dicke, unter Verwendung eines anderen Verfahrens als dieselben des Gate-Dielektrikums 1350 des vertikal ausgerichteten Dünnkörpertransistors der Zellregion gebildet werden. Als ein Resultat sind die Charakteristika der Transistoren in der Peripherieregion und derselben in der Zellregion auf die spezifischen Bedürfnisse derselben zugeschnitten.
  • Bei einem Beispiel ist beispielsweise die Halbleitervorrichtung ein DRAM-Speicher, und die Schwellenspannung der vertikal ausgerichteten Dünnkörpertransistoren ist etwa 0,7 Volt, und die Schwellenspannung der Planartransistoren liegt in einem Bereich von etwa 0,3 Volt bis 0,7 Volt. Bei einem weiteren Beispiel ist die Halbleitervorrichtung ein SRAM-Speicher, und die Schwellenspannung der vertikal ausgerichteten Dünnkörpertransistoren ist etwa 0,5 Volt, und die Schwellenspannung der Planartransistoren ist etwa 0,7 Volt.
  • 31 ist eine perspektivische Ansicht einer weiteren Halbleitervorrichtung die mit einem Verfahren gemäß der vorliegenden Erfindung hergestellt werden kann. 32A ist eine Draufsicht der Halbleitervorrichtung von 31. 32B ist eine Querschnittsansicht der Halbleitervorrichtung von 31 entlang einer Linie B-B' in 31. 32C ist eine Querschnittsansicht der Halbleitervorrichtung von 31 entlang einer Linie C-C' in 31.
  • Unter Bezugnahme auf 32B weist die Halbleitervorrichtung ein Gate-Dielektrikum 1250, 1250' auf, das als eine Schicht abgeschieden wird oder auf freigelegten Oberflächen des Substrats in sowohl der Zellregion als auch der Peripherieregion der Vorrichtung gleichzeitig aufgewachsen wird. Diese Halbleitervorrichtung eliminiert die Notwendigkeit zur Bildung der zweiten Isolationsmaterialschicht 1130 an der Substratoberfläche, wie es im Vorhergehenden unter Bezugnahme auf die 18A bis 18C beschrieben wurde.
  • Die Halbleitervorrichtung aus 31 ist im Wesentlichen hinsichtlich der Struktur ähnlich zu der aus 12, und das Verfahren zur Bildung derselben ist im Wesentlichen ähnlich zu den mit 14 bis 24 und mit 27 bis 30 im Vorhergehenden beschriebenen Verfahren. Aus diesem Grund wird eine detaillierte Erörterung von ähnlichen Abschnitten der Halbleitervorrichtung und des Verfahrens zur Bildung derselben hier nicht wiederholt.
  • Bezug nehmend auf 33A bis 35A, 33B bis 35B und 33C bis 35C wird nun ein Verfahren zum Herstellen einer Halbleitervorrichtungen, die in 31 und 32A bis 32C dargestellt ist, beschrieben. 33A bis 35A sind Draufsichten eines Verfahrens zum Herstellen der Halbleitervorrichtung aus 31 und 32A bis 32C. Die 33B bis 35B und 33C bis 35C sind Querschnittansichten, die 33A bis 35A entsprechen, entlang von Linien B-B' bzw. C-C' in 31.
  • Bezug nehmend auf 33A bis 33C ist bei der Halbleitervorrichtung ein Gate-Dielektrikum 1250, 1250' in sowohl der Zellregion als auch der Peripherieregion vorgesehen. In der Zellregion weist das Gate-Dielektrikum 1250 einen ersten Abschnitt 1146, der an dem Boden der vertikal ausgerichteten Öffnungen 1140 gebildet ist, einen zweiten Abschnitt 1144, der an Seitenwänden der vertikal ausgerichteten Öffnungen 1140 gebildet ist, und einen dritten Abschnitt 1142, der an einer oberen Oberfläche der freigelegten aktiven Halbleitersubstratregion 1110 gebildet ist, auf. Das Gate-Dielektrikum 1250' ist ferner in der Peripherieregion gebildet. Das Gate-Dielektrikum kann unter Verwendung eines selektiven Aufwachsverfahrens oder als eine Schicht an der resultierenden Struktur, wie im Vorhergehenden beschrieben ist, gebildet werden.
  • Bezug nehmend auf 34A bis 34C wird als Nächstes eine Gate-Elektroden-Materialschicht 1260 an der resultierenden Struktur vorgesehen. Ein vertikaler Abschnitt 1260a der Gate-Elektroden-Materialschicht 1260 füllt die vertikal ausgerichteten Öffnungen 1140 in der Zellregion. Die Gate-Elektroden-Materialschicht 1260 weist beispielsweise Polysilicium, W, Pt, TiN, Ta, TaN, Cr, eine Kombination oder eine Legierung derselben oder ein anderes geeignetes Material, wie im Vorhergehenden beschrieben ist, auf.
  • Bezug nehmend auf 35A bis 35C wird als Nächstes die Gate-Elektroden-Materialschicht 1260 gemustert, um lateral ausgerichtete Abschnitte 1260b der Gate-Elektroden in den Zellregionen, die lateral ausgerichteten Gate-Elektroden 1260b' in den Peripherieregionen und andere leitfähige Leiungen 1260c, die Verbindungen für die Vorrichtung bilden, zu bilden. Bei einem Ausführungsbeispiel wird das Mustern durch Anbringen eines SiN-Schichtmusters 1260 an der Gate-Elektroden-Materialschicht 1260 und Ätzen der Gate-Elektroden-Materialschicht 1260 unter Verwendung des SiN-Musters als eine Ätzmaske durchgeführt.
  • Zurückkehrend zu 31 und 32A bis 32C werden Seitenwand-Abstandshalter 1171 an der resultierenden Struktur durch Vorsehen einer dielektrischen Schicht an der resultierenden Struktur und Durchführen einer anisotropen Ätzung, um die Abstandshalter 1171 zu bilden, gebildet. Ein Ionenimplantationsverfahren wird vor oder nach der Bildung der Abstandshalter durchgeführt, um Source- und Drain-Regionen S, D unter Verwendung der Gate-Elektroden 1260b, 1260b' und der leitfähigen Leitungen 1260c als eine Ätzmaske zu bilden. Während der Ionenimplantation verhindert insbesondere die Anwesenheit der lateralen Abschnitte 1260b der Gate-Elektroden, dass die Dünnkörperregionen 1110a implantiert oder dotiert werden.
  • Das im Vorhergehenden in Verbindung mit 33 bis 35 beschriebene Verfahren führt zu einer wie im Vorhergehenden in 31 und 32 beschriebenen Halbleitervorrichtungskonfiguration. Bei diesem Ausführungsbeispiel reduziert die vorliegende Erfindung insbesondere die Zahl der Verarbeitungsschritte, die für eine Herstellung erforderlich sind.

Claims (21)

  1. Verfahren zum Bilden einer Halbleitervorrichtung, mit folgenden Schritten: gleichzeitiges Bilden von Gräben (1120) in einer Halbleiterschicht (1105), um eine erste aktive Region und eine zweite aktive Region zu definieren, unter Verwendung von jeweils einem ersten Maskenschichtmuster und einem zweiten Maskenschichtmuster (1115); Ätzen des ersten Maskenschichtmusters (1115) in der ersten aktiven Region, um eine Breite des ersten Maskenschichtmusters (1115) in einer lateralen Richtung um eine erste Strecke zu reduzieren; nach dem Ätzen des ersten Maskenschichtmusters Vorsehen einer dritten Maskenschicht (1125a, 1130) an der ersten aktiven Region bis mindestens zu einer Ebene der ersten Maskenschichtmusters (1115) und Bilden eines dritten Maskenschichtmusters aus der dritten Maskenschicht, wobei das Vorsehen der dritten Maskenschicht ein Füllen der Gräben umfasst; Entfernen des ersten Maskenschichtmusters (1115) in der ersten aktiven Region; Bilden einer vertikalen Öffnung (1140) in einer vertikalen Richtung in der Halbleiterschicht (1105) in der ersten aktiven Region unter Verwendung des dritten Maskenschichtmusters (1125a, 1130) als eine Ätzmaske, wobei Seitenwände der vertikalen Öffnung in einer horizontalen Richtung benachbart Source- und Drain-Regionen (S, D) der ersten aktiven Region und in der lateralen Richtung benachbart mindestens eine vertikal ausgerichtete Dünnkörper-Kanalregion der ersten aktiven Region entlang einer Seitenwand der vertikalen Öffnung (1140) aufweisen; Vorsehen eines ersten Gate-Dielektrikums (1350) an einem Boden und den Seitenwänden der vertikalen Öffnung (1140) in der ersten aktiven Region; Vorsehen einer ersten Gate-Elektrode (1360) in einem verbleibenden Abschnitt der Öffnung an dem Gate-Dielektrikum (1350) in der ersten aktiven Region, um einen ersten Transistor (1096) mit der vertikal ausgerichteten Dünnkörper-Kanalregion in der ersten aktiven Region zu bilden; Entfernen des zweiten Maskenschichtmusters, um eine Oberfläche der Halbleiterschicht in der zweiten aktiven Region freizulegen; Vorsehen eines zweiten Gate-Dielektrikums (1370) an der Halbleiterschicht (1105) in der zweiten aktiven Region; und Vorsehen einer zweiten Gate-Elektrode (1380a') an dem zweiten Gate-Dielektrikum (1370) in der zweiten aktiven Region, um einen zweiten Transistor (1098) in der zweiten aktiven Region zu bilden, wobei der zweite Transistor (1098) ein Planartransistor ist, der in einem planaren Bereich der Halbleiterschicht (1105) gebildet wird, wobei die horizontale Richtung und die laterale Richtung zueinander senkrechte Richtungen parallel zu der Halbleiterschicht (1105) sind, und die vertikale Richtung eine Richtung senkrecht zu der der horizontalen und der lateralen Richtung ist.
  2. Verfahren nach Anspruch 1, bei dem die vertikal ausgerichtete Dünnkörper-Kanalregion in der ersten aktiven Region der Halbleiterschicht (1105) zwischen einem der Gräben (1120) und der vertikalen Öffnung (1140) gebildet wird.
  3. Verfahren nach Anspruch 2, bei dem die Dicke in lateraler Richtung der vertikal ausgerichteten Dünnkörper-Kanalregion durch die erste Strecke bestimmt wird.
  4. Verfahren nach Anspruch 1, das ferner das Dotieren der vertikal ausgerichteten Dünnkörper-Kanalregion aufweist, um eine laterale Kanalregion zu bilden.
  5. Verfahren nach Anspruch 1, das ferner das Dotieren der ersten aktiven Region unter der vertikalen Öffnung (1140) aufweist, um eine untere Kanalregion zu bilden.
  6. Verfahren nach Anspruch 1, das ferner das Dotieren der Source- und Drain-Regionen (S, D) der ersten aktiven Region aufweist.
  7. Verfahren nach Anspruch 1, das ferner das Bilden einer Pufferschicht (1113) an der ersten aktiven Region und der zweiten aktiven Region zwischen der Halbleiterschicht (1105) und dem ersten Maskenmuster aufweist, und bei dem die Pufferschicht (1113) eine obere Oberfläche der ersten aktiven Region während des Ätzens des ersten Maskenschichtmusters schützt.
  8. Verfahren nach Anspruch 1, bei dem beim Ätzen des ersten Maskenschichtmusters ferner das zweite Maskenschichtmuster in der zweiten aktiven Region geätzt wird.
  9. Verfahren nach Anspruch 1, bei dem beim Schritt des Bildens einer vertikalen Öffnung (1140) mehrere vertikale Öffnungen unter Verwendung des dritten Maskenschichtmusters als eine Ätzmaske gebildet werden.
  10. Verfahren nach Anspruch 1, bei dem das Vorsehen der ersten Gate-Elektrode (1360, 1380a) das Vorsehen eines ersten Abschnitts, der sich in die Halbleiterschicht (1105) in der vertikalen Richtung erstreckt, und das Vorsehen eines zweiten Abschnitts, der sich auf der Halbleiterschicht (1105) in der horizontalen oder der lateralen Richtung erstreckt, aufweist.
  11. Verfahren nach Anspruch 10, bei dem der erste Abschnitt aus einem anderen Material als der zweite Abschnitt gebildet wird.
  12. Verfahren nach Anspruch 10, bei dem das Material des ersten Abschnitts Polysilizium und das Material des zweiten Abschnitts Metall aufweisen oder umgekehrt.
  13. Verfahren nach Anspruch 1, bei dem die erste Gate-Elektrode (1360, 1380a) einen T-förmigen Querschnitt aufweist.
  14. Verfahren nach Anspruch 1, bei dem die erste aktive Region eine Speicherzellregion der Halbleitervorrichtung ist und bei dem die zweite aktive Region eine Peripherieregion der Halbleitervorrichtung ist.
  15. Verfahren nach Anspruch 1, bei dem die Halbleiterschicht (1105) ein Halbleitersubstrat ist.
  16. Verfahren nach Anspruch 1, bei dem die Halbleiterschicht (1105) eine Schicht ist, die aus einer Gruppe ausgewählt ist, die aus einer SOI-(Silizium-auf-Isolator-), SiGe-(Silizium-Germanium-) und einer SGOI-(Silizium-Germanium-auf-Isolator-)Schicht besteht.
  17. Verfahren nach Anspruch 1, bei dem die vertikal ausgerichtete Dünnkörper-Kanalregion des ersten Transistors (1096) eine erste laterale Kanalregion und eine zweite laterale Kanalregion auf in der lateralen Richtung gegenüberliegenden Seiten der ersten Gate-Elektrode (1096) aufweist, wobei sich jede derselben in einer horizontalen Richtung zwischen der Source-Region (S) und der Drain-Region (D) erstreckt.
  18. Verfahren nach Anspruch 1, bei dem das zweite Gate-Dielektrikum (1370) eine andere Dicke als das erste Gate-Dielektrikum (1350) aufweist.
  19. Verfahren nach Anspruch 1, bei dem das zweite Gate-Dielektrikum (1370) ein anderes Materials als das erste Gate-Dielektrikum (1350) aufweist.
  20. Verfahren nach Anspruch 1, bei dem sich eine Schwellenspannung des ersten Transistors (1096) und eine Schwellenspannung des zweiten Transistors (1098) unterscheiden.
  21. Verfahren nach Anspruch 1, das das Vorsehen von zwei der ersten Transistoren (1096) in der ersten Region, die in der horizontalen Richtung zueinander benachbart positioniert sind, aufweist, und bei dem die zwei ersten Transistoren (1096) eine gemeinsame Drain-Region (D) gemeinsam verwenden.
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