KR100942961B1 - 주상 구조의 폴리실리콘 게이트전극을 구비한 반도체소자의제조 방법 - Google Patents

주상 구조의 폴리실리콘 게이트전극을 구비한 반도체소자의제조 방법 Download PDF

Info

Publication number
KR100942961B1
KR100942961B1 KR1020070107357A KR20070107357A KR100942961B1 KR 100942961 B1 KR100942961 B1 KR 100942961B1 KR 1020070107357 A KR1020070107357 A KR 1020070107357A KR 20070107357 A KR20070107357 A KR 20070107357A KR 100942961 B1 KR100942961 B1 KR 100942961B1
Authority
KR
South Korea
Prior art keywords
polysilicon film
semiconductor device
manufacturing
film
pattern
Prior art date
Application number
KR1020070107357A
Other languages
English (en)
Other versions
KR20090041708A (ko
Inventor
양홍선
조흥재
최원준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070107357A priority Critical patent/KR100942961B1/ko
Priority to US11/965,734 priority patent/US7816209B2/en
Priority to CN2008100018974A priority patent/CN101419905B/zh
Publication of KR20090041708A publication Critical patent/KR20090041708A/ko
Application granted granted Critical
Publication of KR100942961B1 publication Critical patent/KR100942961B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 심(Seam)의 이동을 방지하면서도 단순화된 공정을 적용할 수 있는 벌브형 리세스 채널을 구비한 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 NMOS 영역과 PMOS 영역이 구비된 기판의 상기 NMOS 영역에 다면채널을 위한 패턴을 형성하는 단계; 상기 기판의 전면에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 패턴을 매립하는 주상(Columnar)구조의 폴리실리콘막을 형성하는 단계; 상기 NMOS 영역의 폴리실리콘막에 N형 불순물을 주입하는 단계; 상기 PMOS 영역의 폴리실리콘막에 P형 불순물을 주입하는 단계; 열처리를 진행하는 단계를 포함하고, 상술한 본 발명은 벌브형 리세스패턴 내부에 매립되는 게이트전극 물질인 폴리실리콘막을 최초 증착시 주상구조로 하여 증착하므로써 후속 PIA 공정을 진행하더라도 심의 성장 및 이동을 방지할 수 있는 효과가 있고, 또한, 한번의 증착공정을 통해 벌브형 리세스패턴 내부를 매립하므로 공정을 단순화시킬 수 있다.
벌브형리세스패턴, 폴리실리콘막, 비정질실리콘막, 주상구조, 결정립, PIA

Description

주상 구조의 폴리실리콘 게이트전극을 구비한 반도체소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH COLUMNAR POLYSILICON GATE ELECTRODE}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 벌브형 리세스 채널(Bulb type recess channel)을 구비한 반도체소자의 제조 방법에 관한 것이다.
최근에는 리세스 채널보다 더 우수한 데이터유지시간 특성 및 전류 특성을 얻기 위해 리세스 채널의 길이를 더 늘리는 방법이 제안되었고, 이를 구현하기 위해 리세스 채널의 트렌치 하부를 볼(Ball) 형태로 추가 식각하여, 소위 벌브형 리세스 채널(Bulb type Recess channel)을 형성하였다. 이와 같이 벌브형 리세스 채널을 갖는 반도체소자를 BRCAT(Bulb type Recess Channel Array Transistor, BRCAT)라고 한다.
도 1a 및 도 1b는 종래기술에 따른 벌브형 리세스 채널을 구비한 반도체소자의 제조 방법을 간략히 도시한 도면이다.
도 1a에 도시된 바와 같이, 기판(11)에 트렌치패턴(12A)과 볼패턴(12B)으로 이루어진 벌브형 리세스 패턴(12)을 형성한다.
이어서, 벌브형 리세스 패턴(12)의 표면 상에 게이트절연막(13)을 형성한 후, 게이트절연막(13) 상에 벌브형 리세스패턴(12)을 채우는 비정질실리콘막(14)을 형성한다. 이어서, 비정질실리콘막(14)에 불순물을 도핑한다.
도 1b에 도시된 바와 같이, 비정질실리콘막(14)에 대해 열처리를 진행하여 비정질실리콘막(14)을 폴리실리콘막(14A)으로 변환시킨다.
위와 같이, 종래기술은 폴리실리콘막(14A) 형성을 위해, 비정질실리콘막(14)을 증착한 후에 불순물을 도핑하고, 이후 불순물의 활성화를 위한 열처리 공정(이를 PIA(Pos Implant Anneal) 공정이라 함)을 진행하면서 이때 비정질실리콘막(14)을 폴리실리콘막(14A)으로 변환시킨다.
그러나, 종래기술은 비정질실리콘막(14) 증착 중에 볼패턴(12B) 내부에서 심(Seam, 15)이 발생하는 것을 피하기 어렵고, 후속 열처리 공정시에 심의 성장 및 이동현상이 발생하는 문제가 있다. 즉, 증착 상태에서 마이크로보이드(Micro void)와 같은 미세한 심을 갖는 비정질실리콘막(14)은 후속 열처리를 통해 폴리실리콘막(14A)으로 변환하고, 이때 수반되는 부피 및 스트레스의 변화에 의해 심(15)의 성장 및 이동이 발생한다.
특히, 도 1b에 도시된 것처럼, 심(15)이 이동하게 되면 게이트절연막(13) 위에서 빈공간(15A 참조)이 존재하게 되어 폴리실리콘막(14A)이 없는 지역이 존재하게 되고, 이는 반도체소자의 유효채널면적감소를 초래하여 전류량의 감소를 발생시키는 요인이 되고 있다. 그리고, 이는 tWR 페일의 원인으로도 작용하고 있다.
위와 같은 심의 성장 및 이동현상을 방지하기 위해 다단계 공정을 이용한 제조 방법이 제안된 바 있다.
도 1c는 종래기술에 따른 다단계 공정을 이용한 폴리실리콘막 형성 방법을 도시한 도면이다.
도 1c를 참조하면, 기판(11)에 트렌치패턴(12A)과 볼패턴(12B)으로 이루어진 벌브형리세스패턴(12)을 형성한 후, 게이트절연막(13)을 형성하고, 1차 비정질실리콘막(14C) 증착, 1차 열처리, 세정, 2차 비정질실리콘막(14D) 증착의 순서로 진행하는 다단계 공정(Multi step)이 제안된 바 있다. 이처럼, 다단계 공정을 진행하면, 1차열처리에 의해 1차 비정질실리콘막이 폴리실리콘막으로 변환되기 때문에 2차 비정질실리콘막(14D) 증착후의 후속 고온 열처리가 진행되어도 상변태가 일어나지 않게 되어 2차 비정질실리콘막(14D) 증착시 발생된 심(16)의 이동을 억제할 수 있다.
그러나, 다단계 공정은 심의 이동을 방지할 수는 있으나, 공정이 매우 복잡해지고, 이에 따라 제조시간 증가 등 제조원가 상승의 요인이 되고 있으므로, 단순화된 공정이 필요하다.
또한, 종래기술들은 비정질실리콘막을 열처리하여 얻은 폴리실리콘막을 게이트전극으로 사용하므로, 폴리실리콘막의 측벽 어택(Side attack)이 과도하게 발생하거나 또는 게이트 식각공정시 게이트의 식각프로파일이 불균일해지는 문제가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 게이트전극으로 사용되는 폴리실리콘막의 심의 이동을 방지하면서도 단순화된 공정을 적용할 수 있는 벌브형 리세스 채널을 구비한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 게이트의 식각프로파일 분포가 균일한 반도체소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 다면채널(Multi plane channel)을 위한 패턴이 구비된 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 패턴을 매립하고 불순물이 도핑되어 있는 주상(Columnar)구조의 폴리실리콘막을 형성하는 단계; 상기 불순물의 활성화를 위한 열처리를 진행하는 단계; 상기 폴리실리콘막 상에 금속계 전극과 게이트하드마스크막을 적층하는 단계; 상기 게이트하드마스크막부터 상기 폴리실리콘막의 일부까지 1차 식각하는 단계; 상기 1차 식각된 구조의 전면에 캡핑막을 형성하는 단계; 상기 캡핑막을 전면식각하는 단계; 남아있는 상기 폴리실리콘막을 2차 식각하는 단계; 및 상기 폴리실리콘막의 노출된 측벽을 선택적으로 산화시키는 단계를 포함하는 것을 특징으로 하고, 상기 주상구조의 폴리실리콘막은 680∼800℃ 범위의 온도에서 증착하는 것을 특징으로 하며, 상기 패턴은 벌브형 리세스패턴을 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체소자의 제조 방법은 NMOS가 형성될 셀영역과 NMOS와 PMOS가 동시에 형성될 주변회로영역이 구비된 기판의 상기 셀영역에 다면채널을 위한 패턴을 형성하는 단계; 상기 기판의 전면에 게이트절연막을 형성하는 단계; 상기 패턴을 매립하도록 상기 기판의 전면에 주상(Columnar)구조의 폴리실리콘막을 형성하는 단계; 상기 NMOS가 형성될 영역의 폴리실리콘막에 N형 불순물을 주입하는 단계; 상기 PMOS가 형성될 영역의 폴리실리콘막에 P형 불순물을 주입하는 단계; 상기 N형 불순물 및 P형 불순물의 활성화를 위한 열처리를 진행하는 단계; 상기 폴리실리콘막 상에 금속계 전극과 게이트하드마스크막을 적층하는 단계; 상기 게이트하드마스크막부터 폴리실리콘막의 일부까지 1차 식각하는 단계; 상기 1차 식각된 구조의 전면에 캡핑막을 형성하는 단계; 상기 캡핑막을 전면식각하는 단계; 남아있는 상기 폴리실리콘막을 2차 식각하는 단계; 및 상기 폴리실리콘막의 노출된 측벽을 선택적으로 산화시키는 단계를 포함하는 것을 특징으로 하고, 상기 주상구조의 폴리실리콘막은 680∼800℃ 범위의 온도에서 증착하는 것을 특징으로 하며, 상기 패턴은 벌브형 리세스패턴을 포함하는 것을 특징으로 한다.
상술한 본 발명은 벌브형 리세스패턴 내부에 매립되는 게이트전극 물질인 폴리실리콘막을 최초 증착시 주상구조로 하여 증착하므로써 후속 PIA 공정을 진행하더라도 심의 성장 및 이동을 방지할 수 있는 효과가 있다.
또한, 본 발명은 한번의 증착공정을 통해 벌브형 리세스패턴 내부를 매립하므로 공정을 단순화시킬 수 있다.
또한, 본 발명은 주상구조의 폴리실리콘막을 적용하므로써 후속 PIA 공정시에도 결정립크기변화가 적고 최초 증착시 결정구조를 유지하여 게이트식각 프로파일의 분포를 균일하게 유지할 수 있는 효과가 있다.
또한, 본 발명은 주상구조의 폴리실리콘막이 비정질실리콘막이 PIA후 성장하는 폴리실리콘막의 결정립계보다 작기 때문에 폴리실리콘공핍현상을 감소시킬 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예들에서, 벌브형 리세스패턴 내부에 폴리실리콘막을 형성할 때, 단일스텝(Single step)으로 진행하고, 이때 폴리실리콘막은 비정질실리콘막 증착 및 열처리에 의해 얻어지는 것이 아니라, 최초 증착시에 주상(Columnar) 구조를 갖도록 하여 증착한다.
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 벌브형 리세스채널을 구비한 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(21)에 트렌치패턴(22A)과 볼패턴(22B)으로 이루어진 벌브형 리세스패턴(23)을 형성한다. 이때, 볼패턴(22B)은 트렌치패턴(22A)에 비해 그 폭이 더 크다.
다음으로, 기판(21) 상에 게이트절연막(24)을 형성한다. 이때, 게이트절연막(24)은 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 실리콘질화막(Si3N4), 하프늄실리케이트(Hf-silicate) 또는 하프늄실리옥시나이트라이드(Hf-silioxynitride, Hf-Si-O-N) 중에서 선택된 적어도 어느 하나이다. 여기서, 실리콘산화질화막은 실리콘산화막을 형성한 후에 플라즈마산화를 통해 형성할 수 있다.
이어서, 벌브형 리세스패턴(23)의 내부를 매립하도록 폴리실리콘막(25)을 증 착한다. 이때, 폴리실리콘막(25)은 주상(Columnar) 구조의 결정구조를 갖는다.
바람직하게, 폴리실리콘막(25)의 증착시, 싱글웨이퍼형(Single wafer type) 챔버 또는 퍼니스(Furnace)에서 화학기상증착법(Chemical Vapor Deposition)으로 진행하되 증착온도는 680∼800℃ 범위로 하며, SiH4(50sccm), PH3(280∼600sccm), H2(2000sccm)를 주입하여 형성한다. 이때, 압력은 10mTorr∼500mTorr(바람직하게는 50mTorr)으로 하고, 증착시간은 100초 이내(바람직하게는 10초∼100초)로 하고, 두께는 500∼1000Å으로 한다. 도핑가스로서 PH3 가스를 도입함에 따라 폴리실리콘막(25) 내에는 인(P)이 1E20∼1E21atoms/cm3의 농도를 갖고 인시튜로 도핑될 수 있다.
위와 같이, 폴리실리콘막(25)은 벌브형 리세스패턴(23)의 내부를 매립하도록 한번에 증착하는데(단일스텝(Single step)), 이에 따라 트렌치패턴(22A)에는 모두 매립된다.
한편, 트렌치패턴(22A)보다 폭이 더 큰 볼패턴(22B)의 내부에서는 심(26)이 형성될 수도 있다. 그러나, 폴리실리콘막(25)이 주상구조를 갖고 증착되기 때문에 후속 열공정(예, 불순물 활성화를 위한 열처리)이 진행되더라도 심(26)이 성장하거나 이동하지 않는다. 이는, 주상구조의 폴리실리콘막(25)은 후속 열처리에 의해 결정립크기(Grain size)의 변화가 적기 때문이다. 부연하면, 주상구조의 폴리실리콘막(25)은 증착상태(as-deposition)가 폴리실리콘막이면서 후속 열처리에 의해 결정립크기 변화가 일어나지 않는 구조적으로 안정된 폴리실리콘막이기 때문이다. 아울 러, 주상구조의 폴리실리콘막(25)은 비정질실리콘막에 비해 단차피복성(Step coverage)이 우수하여 미세 심이 발생하는 사이트(site)가 적으므로, 비정질실리콘막 증착시 발생되는 심보다 그 크기가 더 작다.
도 3a는 비정질실리콘막을 열처리하여 얻은 폴리실리콘막의 결정립을 도시한 도면이고, 도 3b는 주상구조의 폴리실리콘막의 결정립을 도시한 도면이다. 도 3b에서 주상구조의 폴리실리콘막은 680∼800℃ 온도구간에서 증착된 폴리실리콘막이다.
비정질(amorphous) 실리콘막은 실리콘 원자 배열의 규칙성이 결여되어 결정립(grain) 및 결정립계가 존재하지 않는 구조를 가지고 있으며, 단결정 실리콘막은 원자 배열이 규칙적인 하나의 결정립으로 이루어진 실리콘막이고, 폴리실리콘(polysilicon)은 복수의 결정립이 모여 이루어지는 실리콘막을 일컫는다. 폴리실리콘의 결정 구조는 그 결정립의 형상에 따라 주상(columnar) 구조를 가질 수도 있는데, 주상구조는 680∼800℃ 온도구간에서 증착하므로써 얻을 수 있다.
도 2b에 도시된 바와 같이, 폴리실리콘막(25) 내에 주입되어 있는 불순물인 인(Ph)의 활성화를 위한 열처리를 진행한다. 이러한 열처리는 PIA(Post Implantation Anneal)이라고 하며, PIA 공정은 급속열처리를 이용하여 600∼1000℃에서 10초∼60분동안 진행한다.
한편, 열처리 전에 폴리실리콘막(25)에 인(Ph)과 같은 불순물을 추가로 주입할 수도 있으며, 이때는 이온주입 방식보다는 플라즈마도핑 방식을 적용하므로써 벌브형리세스패턴에 내부에 형성된 폴리실리콘막에서 균일한 불순물의 분포를 얻도록 한다.
상술한 바와 같은 PIA 공정을 진행하더라도 폴리실리콘막(25)에 존재하던 심(26)이 성장 및 이동하지는 않는다. 이는, 전술한 바와 같이 폴리실리콘막(25)이 최초 증착시 주상구조를 갖기 때문이다. 주상구조의 폴리실리콘막(25)은 비정질실리콘막과 다르게 PIA 공정을 진행하더라도 결정립의 크기 변화가 발생하지 않고, 이에 따라 최초 증착상태의 결정 상태를 유지하게 되므로 심이 성장 및 이동하지 않는다.
비정질실리콘막은 PIA 공정후에 폴리실리콘막으로 변환되면서 결정립의 크기가 800Å 수준으로 증가하나, 주상구조의 폴리실리콘막은 PIA 공정을 진행하더라도 결정립크기가 200∼300Å 수준으로 비정질실리콘막보다 매우 작다. 이는, 주상구조의 폴리실리콘막은 결정립계(Grain boundary)가 PIA 공정후의 비정질실리콘막보다 더 증대되는 효과가 발생된다.
이와 같이, 결정립크기 변화가 없기 때문에 주상구조의 폴리실리콘막을 사용하면, 결정립계의 증대효과로 불순물의 확산이 촉진되어 게이트절연막과 폴리실리콘막간 계면의 폴리실리콘공핍 현상이 감소하는 효과를 부가적으로 얻을 수 있다. 이에 따라, 반도체소자의 턴온(Turn on) 전류가 증가한다.
한편, 비정질실리콘막은 PIA 공정을 진행하면 결정립크기가 더 커지거나 결정립계가 더 적어져 불순물이 폴리실리콘막과 게이트절연막간 계면으로 확산하는 불순물량이 적어지는 폴리실리콘공핍현상이 발생한다.
도 2c에 도시된 바와 같이, 폴리실리콘막(25) 상에 금속계 전극막(27)을 형성한다. 이때, 금속계 전극막(27)은 텅스텐질화막, 텅스텐막을 포함하며, 바람직하 게는 텅스텐질화막과 텅스텐막이 적층된다. 여기서, 텅스텐질화막은 확산배리어막 역할을 한다.
이어서, 금속계 전극막(27) 상에 게이트하드마스크막(28)을 형성한다. 이때, 게이트하드마스크막(28)은 질화막을 포함하며, 바람직하게는 실리콘질화막을 포함한다.
이어서, 게이트하드마스크막(28)과 금속계 전극막(27)을 식각하고 연속해서 폴리실리콘막(25)의 일부를 식각하는 1차 게이트식각을 진행한다.
도 2d에 도시된 바와 같이, 전면에 캡핑막(29)을 증착한 후 전면식각을 진행하고, 연속해서 남아있는 폴리실리콘막(25)을 식각하여 게이트스택을 완성한다. 이때, 캡핑막(29)은 폴리실리콘막의 상부 일부, 금속계 전극막(27) 및 게이트하드마스크막(28)의 측벽에 잔류한다.
이어서, 후속 공정으로 선택적산화 공정을 진행하여 산화막(30)을 형성한다. 여기서, 선택적산화공정은 수소 분위기에서 진행하므로써 측벽이 노출되어 있는 폴리실리콘막(25)의 측벽을 선택적으로 산화시키며, 캡핑막(29)에 의해 금속계 전극막(27)의 측벽은 산화되지 않는다. 이와 같은 선택적산화 공정은 게이트스택의 하단부 모서리에 버즈빅(Bird's beak)을 갖는 산화막(30)을 형성하기 위한 것으로서, 이러한 버즈빅에 의해 게이트스택의 모서리에서 전계가 집중되는 것을 방지할 수 있다.
도 4a 내지 도 4e는 본 발명의 제2실시예에 따른 벌브형 리세스채널을 구비하는 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, NMOS가 형성될 셀영역과 NMOS와 PMOS가 동시에 형성될 주변회로영역이 정의된 기판(41)의 셀영역에 트렌치패턴(42A)과 볼패턴(42B)으로 이루어진 벌브형리세스패턴(42)을 형성한다. 여기서, 셀영역은 벌브형리세스채널(Bulb type recess channel)을 갖는 NMOS가 형성될 영역일 수 있고, 주변회로영역은 플라나채널(Planar channel)을 갖는 NMOS 및 PMOS가 형성될 영역일 수 있다.
이어서, 기판(41)의 전면에 게이트절연막(43)을 형성한다. 이때, 게이트절연막(43)은 실리콘산화막(SiO2)일 수 있다. 그리고, 게이트절연막(43)은 셀영역과 주변회로영역에서 두께가 서로 다른 듀얼게이트절연막(Dual gate oxide) 구조를 가질 수도 있다. 이때, 셀영역에서의 두께가 주변회로영역에서의 두께보다 더 얇을 수 있는데, 셀영역에서는 20∼30Å 두께로 형성되고, 주변회로영역에서는 40∼60Å의 두께로 형성될 수 있다.
이어서, 플라즈마질화(Plasma nitridation) 공정을 통해 게이트절연막(43)을 질화시킨다. 예컨대, 게이트절연막(43)이 실리콘산화막인 경우, 플라즈마질화를 통해 실리콘산화막은 실리콘산화질화막(SiON)으로 변환된다.
이어서, 게이트절연막(43) 상에 벌브형 리세스패턴(42)의 내부를 매립하도록 폴리실리콘막(44)을 증착한다. 이때, 폴리실리콘막(44)은 주상(Columnar) 구조의 결정구조를 갖는다.
바람직하게, 폴리실리콘막(44)의 증착시, 싱글웨이퍼형(Single wafer type) 챔버 또는 퍼니스(Furnace)에서 진행하되 증착온도는 680∼800℃ 범위로 하여 주상구조로 결정화된 폴리실리콘막을 증착한다. 그리고, 폴리실리콘막(44) 증착시 소스가스는 SiH4(50sccm)를 사용하며, 선택적으로 H2(2000sccm)를 첨가할 수도 있다. 이때, 압력은 10mTorr∼500mTorr(바람직하게는 50mTorr)으로 하고, 증착시간은 100초 이내(바람직하게는 10초∼100초)로 하고, 두께는 500∼1000Å으로 한다. 한편, 불순물도핑가스로서 PH3(280∼600sccm)를 더 첨가할 수도 있는데, PH3 가스를 도입함에 따라 폴리실리콘막(44) 내에는 인(Ph)이 1E20∼1E21atoms/cm3의 농도를 갖고 인시튜로 도핑될 수 있다.
위와 같이, 폴리실리콘막(44)은 벌브형 리세스패턴(42)의 내부를 매립하도록 한 번에 증착(Single step)하는데, 이에 따라 트렌치패턴(42A)에는 모두 매립된다. 한편, 트렌치패턴(42A)보다 폭이 더 큰 볼패턴(42B)의 내부에서는 미세한 크기의 심(45)이 형성될 수도 있다. 여기서, 주상구조의 폴리실리콘막(44) 증착시 발생되는 심(45)은 비정질실리콘막 증착시 발생되는 심에 비해 그 크기가 현저히 작다. 이는, 주상구조의 폴리실리콘막(44)은 비정질실리콘막에 비해 단차피복성(Step coverage)이 우수하여 미세한 심(45)이 발생하는 사이트(site)가 적기 때문이다.
후술하겠지만, 폴리실리콘막(44)이 주상구조를 갖고 증착되기 때문에 후속 열공정(예, 불순물 활성화를 위한 열처리)이 진행되더라도 심이 이동하지는 않는다. 이는, 주상구조의 폴리실리콘막(44)은 후속 열처리에 의해 그레인크기의 변화가 적기 때문이다. 부연하면, 주상구조의 폴리실리콘막(44)은 증착상태(as- deposition)가 폴리실리콘막이면서 후속 열처리에 의해 그레인크기 변화가 일어나지 않는 구조적으로 안정된 폴리실리콘막이기 때문이다.
도 4b에 도시된 바와 같이, 폴리실리콘막(44)에 대해 각각 NPG(N type impurity doped polysilicon) 및 PPG(P type impurity doped polysilicon) 형성을 위한 불순물의 이온주입을 진행한다. 불순물의 이온주입은 각각 포토마스크공정을 이용한 감광막을 이온주입마스크로 사용하여 진행할 수 있다. 여기서, NPG 및 PPG 공정은 듀얼폴리게이트 구조를 위한 것이다.
예컨대, NPG 형성을 위해 주입되는 N형 불순물은 인(Ph)을 포함할 수 있고, PPG 형성을 위해 주입되는 불순물은 보론(Boron)을 포함할 수 있다. 인이 도핑되어 있던 폴리실리콘막(44)에 보론을 주입하면 카운터도핑(Counter doping)에 의해 폴리실리콘막은 보론이 도핑된 P형 폴리실리콘막으로 변환된다.
결국, 각각 불순물의 이온주입에 의해 NMOS의 게이트전극이 되는 폴리실리콘막은 N형 폴리실리콘막(N+, 44A)으로 변환되고, PMOS의 게이트전극이 되는 폴리실리콘막은 P형 폴리실리콘막(P+, 44B)이 변환된다.
위와 같이, 각각 불순물을 이온주입한 후에는 도 4c에 도시된 바와 같이, 불순물의 활성화를 위한 PIA 공정을 진행한다. 예컨대, PIA 공정은 급속열처리를 이용하여 600∼1000℃에서 10초∼60분동안 진행한다.
상술한 바와 같은 PIA 공정을 진행하더라도 폴리실리콘막(44A, 44B)에 존재하던 심(45)이 성장 및 이동하지는 않는다. 이는, 전술한 바와 같이 폴리실리콘 막(44A, 44B)이 최초 증착시 주상구조를 갖기 때문이다. 주상구조의 폴리실리콘막은 비정질실리콘막과 다르게 PIA 공정을 진행하더라도 결정립의 크기 변화가 발생하지 않고, 이에 따라 최초 증착상태의 결정 상태를 유지하게 되므로 심이 성장 및 이동하지 않는다.
비정질실리콘막은 PIA 공정후에 폴리실리콘막으로 변환되면서 결정립의 크기가 800Å 수준으로 증가하나, 주상구조의 폴리실리콘막은 PIA 공정을 진행하더라도 결정립크기가 200∼300Å 수준으로 비정질실리콘막보다 매우 작다. 이는, 주상구조의 폴리실리콘막은 결정립계(Grain boundary)가 PIA 공정후의 비정질실리콘막보다 더 증대되는 효과가 발생된다.
이와 같이, 결정립크기 변화가 없기 때문에 주상구조의 폴리실리콘막을 사용하면, 결정립계의 증대효과로 불순물의 확산이 촉진되어 게이트절연막과 폴리실리콘막간 계면의 폴리실리콘공핍 현상이 감소하는 효과를 부가적으로 얻을 수 있다. 이에 따라, 반도체소자의 턴온(Turn on) 전류가 증가한다. 이러한 특성으로 인해 NPG 공정을 생략하는 경우에, 추가 주입해야 하는 PPG의 불순물 도즈량을 감소시킬 수 있다.
한편, 비정질실리콘막은 PIA 공정을 진행하면 결정립크기가 더 커지거나 결정립계가 더 적어져 불순물이 폴리실리콘막과 게이트절연막간 계면으로 확산하는 불순물량이 적어지는 폴리실리콘공핍현상이 발생한다.
도 4d에 도시된 바와 같이, 각각의 폴리실리콘막(44A, 44B) 상에 금속계 전극막(46)을 형성한다. 이때, 금속계 전극막(46)은 텅스텐질화막, 텅스텐막을 포함 하며, 바람직하게는 텅스텐질화막과 텅스텐막이 적층된다. 여기서, 텅스텐질화막은 확산배리어막 역할을 한다.
이어서, 금속계 전극막(46) 상에 게이트하드마스크막(47)을 형성한다. 이때, 게이트하드마스크막(47)은 질화막을 포함하며, 바람직하게는 실리콘질화막을 포함한다.
이어서, 게이트하드마스크막(47)과 금속계 전극막(46)을 식각하고 연속해서 폴리실리콘막의 일부를 식각하는 1차 게이트식각을 진행한다.
도 4e에 도시된 바와 같이, 전면에 캡핑막(48)을 증착한 후 전면식각을 진행하고, 연속해서 남아있는 N형 및 P형 폴리실리콘막(44A, 44B)을 식각하여 게이트스택을 완성한다. 이때, 캡핑막(48)은 폴리실리콘막의 상부 일부, 금속계 전극막(46) 및 게이트하드마스크막(47)의 측벽에 잔류한다.
이어서, 후속 공정으로 선택적산화 공정을 진행하여 산화막(49)을 형성한다. 여기서, 선택적산화공정은 수소 분위기에서 진행하므로써 측벽이 노출되어 있는 폴리실리콘막 및 기판(41) 표면만 선택적으로 산화시키며, 캡핑막(48)에 의해 금속계 전극막(46)의 측벽은 산화되지 않는다. 이와 같은 선택적산화 공정은 게이트스택의 하단부 모서리에 버즈빅(Bird's beak)을 형성하기 위한 것으로서, 이러한 버즈빅에 의해 게이트스택의 모서리에서 전계가 집중되는 것을 방지할 수 있다.
도 5는 종래기술과 본 발명에 따른 심의 이동을 비교한 도면이다.
도 5에 도시된 것처럼, 종래기술에서는 심이 게이트절연막쪽으로 이동하고 있는데 반해, 본 발명의 실시예에서는 종래기술보다 심의 크기가 작을뿐만 아니라 심이 이동하지도 않음을 알 수 있다.
도 6은 종래기술과 본 발명에 따른 게이트의 식각프로파일을 비교한 도면이다.
도 6을 참조하면, 종래기술에서는 게이트의 식각프로파일(P2)이 불균일하게 형성되고 있는데 반해, 본 발명의 실시예는 웨이퍼의 전 영역에 걸쳐서 게이트의 식각프로파일(폴리실리콘막의 프로파일, P1)이 균일함을 알 수 있다. 또한, 본 발명에서는 게이트의 식각프로파일이 수직하게 형성되고 있으나, 종래기술에서는 게이트의 측벽에서 어택이 심하게 발생하고 있음을 알 수 있다.
이와 같이 본 발명의 실시예에서 게이트의 식각프로파일의 균일하게 나타는 이유는 주상구조의 폴리실리콘막을 사용하기 때문이다.
상술한 실시예들에서 채널이 형성되는 모양을 벌브형 리세스패턴에 대해 한정하였으나, 본 발명은 리세스채널, 새들형 채널, 핀형 채널, 새들핀형 채널과 같이 다면 채널(Multi-plane channel)을 갖는 반도체소자 제조시 게이트전극으로서 주상구조의 폴리실리콘막을 적용할 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1b는 종래기술에 따른 벌브형 리세스 채널을 구비한 반도체소자의 형성 방법을 간략히 도시한 도면.
도 1c는 종래기술에 따른 다단계 공정을 이용한 폴리실리콘막 형성 방법을 도시한 도면.
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 벌브형 리세스채널을 구비한 반도체소자의 제조 방법을 도시한 공정 단면도.
도 3a는 비정질실리콘막을 열처리하여 얻은 폴리실리콘막의 결정립을 도시한 도면.
도 3b는 주상구조의 폴리실리콘막의 결정립을 도시한 도면.
도 4a 내지 도 4e는 본 발명의 제2실시예에 따른 벌브형 리세스채널을 구비하는 반도체소자의 제조 방법을 도시한 공정 단면도.
도 5는 종래기술과 본 발명에 따른 심의 이동을 비교한 도면.
도 6은 종래기술과 본 발명에 따른 게이트의 식각프로파일을 비교한 도면.
* 도면의 주요 부분에 대한 부호의 설명
41 : 기판 42 : 벌브형 리세스패턴
43 : 게이트절연막 44 : 주상구조의 폴리실리콘막
45 : 심 46 : 금속계 전극
47 : 게이트하드마스크막

Claims (22)

  1. 다면채널(Multi plane channel)을 위한 패턴이 구비된 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 패턴을 매립하고 불순물이 도핑되어 있는 주상(Columnar)구조의 폴리실리콘막을 형성하는 단계;
    상기 불순물의 활성화를 위한 열처리를 진행하는 단계;
    상기 폴리실리콘막 상에 금속계 전극과 게이트하드마스크막을 적층하는 단계;
    상기 게이트하드마스크막부터 상기 폴리실리콘막의 일부까지 1차 식각하는 단계;
    상기 1차 식각된 구조의 전면에 캡핑막을 형성하는 단계;
    상기 캡핑막을 전면식각하는 단계;
    남아있는 상기 폴리실리콘막을 2차 식각하는 단계; 및
    상기 폴리실리콘막의 노출된 측벽을 선택적으로 산화시키는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 주상구조의 폴리실리콘막은,
    680∼800℃의 온도에서 증착하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 주상구조의 폴리실리콘막은,
    화학기상증착법(Chemical Vapor Deposition)으로 증착하는 반도체소자의 제조 방법.
  4. 제3항에 있어서,
    상기 화학기상증착법은 싱글웨이퍼형(Single wafer type) 챔버 또는 퍼니스(Furnace)에서 진행하는 반도체소자의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 주상(Columnar)구조의 폴리실리콘막은,
    단일스텝(Single step)의 증착공정을 통해 형성하는 반도체소자의 제조 방법.
  6. 제1항에 있어서,
    상기 폴리실리콘막 형성시 인시튜로 불순물을 도핑하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 불순물은 인(Ph) 또는 보론(Boron)을 포함하는 반도체소자의 제조 방법.
  8. 제1항에 있어서,
    상기 패턴은 벌브형 리세스패턴을 포함하는 반도체소자의 제조 방법.
  9. 제1항에 있어서,
    상기 기판은 셀영역과 주변회로영역을 포함하고, 상기 패턴은 상기 셀영역에 형성하는 반도체소자의 제조 방법.
  10. 제1항에 있어서,
    상기 기판은 NMOS가 형성될 NMOS 영역과 PMOS가 형성될 PMOS 영역을 포함하고, 상기 패턴은 상기 NMOS 영역에 형성하는 반도체소자의 제조 방법.
  11. 삭제
  12. 제1항에 있어서,
    상기 열처리는,
    600∼1000℃에서 급속열처리로 진행하는 반도체소자의 제조 방법.
  13. NMOS가 형성될 셀영역과 NMOS와 PMOS가 동시에 형성될 주변회로영역이 구비된 기판의 상기 셀영역에 다면채널을 위한 패턴을 형성하는 단계;
    상기 기판의 전면에 게이트절연막을 형성하는 단계;
    상기 패턴을 매립하도록 상기 기판의 전면에 주상(Columnar)구조의 폴리실리콘막을 형성하는 단계;
    상기 NMOS가 형성될 영역의 폴리실리콘막에 N형 불순물을 주입하는 단계;
    상기 PMOS가 형성될 영역의 폴리실리콘막에 P형 불순물을 주입하는 단계;
    상기 N형 불순물 및 P형 불순물의 활성화를 위한 열처리를 진행하는 단계;
    상기 폴리실리콘막 상에 금속계 전극과 게이트하드마스크막을 적층하는 단계;
    상기 게이트하드마스크막부터 폴리실리콘막의 일부까지 1차 식각하는 단계;
    상기 1차 식각된 구조의 전면에 캡핑막을 형성하는 단계;
    상기 캡핑막을 전면식각하는 단계;
    남아있는 상기 폴리실리콘막을 2차 식각하는 단계; 및
    상기 폴리실리콘막의 노출된 측벽을 선택적으로 산화시키는 단계
    를 포함하는 반도체소자의 제조 방법.
  14. 제13항에 있어서,
    상기 주상구조의 폴리실리콘막은,
    680∼800℃의 온도에서 증착하는 반도체소자의 제조 방법.
  15. 제14항에 있어서,
    상기 주상구조의 폴리실리콘막은,
    화학기상증착법(Chemical Vapor Deposition)으로 증착하는 반도체소자의 제조 방법.
  16. 제15항에 있어서,
    상기 화학기상증착법은 싱글웨이퍼형(Single wafer type) 챔버 또는 퍼니스(Furnace)에서 진행하는 반도체소자의 제조 방법.
  17. 제13항 내지 제16항 중 어느 한 항에 있어서,
    상기 주상(Columnar)구조의 폴리실리콘막은,
    단일스텝(Single step)의 증착공정을 통해 형성하는 반도체소자의 제조 방법.
  18. 제17항에 있어서,
    상기 폴리실리콘막 증착시, 인시튜(In-situ)로 불순물을 주입하는 반도체소자의 제조 방법.
  19. 제18항에 있어서,
    상기 불순물은 인(Ph)을 포함하는 반도체소자의 제조 방법.
  20. 제13항에 있어서,
    상기 패턴은 벌브형 리세스패턴을 포함하는 반도체소자의 제조 방법.
  21. 제13항에 있어서,
    상기 열처리는,
    600∼1000℃에서 급속열처리(RTP)로 진행하는 반도체소자의 제조 방법.
  22. 삭제
KR1020070107357A 2007-10-24 2007-10-24 주상 구조의 폴리실리콘 게이트전극을 구비한 반도체소자의제조 방법 KR100942961B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070107357A KR100942961B1 (ko) 2007-10-24 2007-10-24 주상 구조의 폴리실리콘 게이트전극을 구비한 반도체소자의제조 방법
US11/965,734 US7816209B2 (en) 2007-10-24 2007-12-28 Method for fabricating semiconductor device
CN2008100018974A CN101419905B (zh) 2007-10-24 2008-01-17 制造半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070107357A KR100942961B1 (ko) 2007-10-24 2007-10-24 주상 구조의 폴리실리콘 게이트전극을 구비한 반도체소자의제조 방법

Publications (2)

Publication Number Publication Date
KR20090041708A KR20090041708A (ko) 2009-04-29
KR100942961B1 true KR100942961B1 (ko) 2010-02-17

Family

ID=40583372

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070107357A KR100942961B1 (ko) 2007-10-24 2007-10-24 주상 구조의 폴리실리콘 게이트전극을 구비한 반도체소자의제조 방법

Country Status (3)

Country Link
US (1) US7816209B2 (ko)
KR (1) KR100942961B1 (ko)
CN (1) CN101419905B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7915659B2 (en) * 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
KR20100051137A (ko) * 2008-11-07 2010-05-17 삼성전자주식회사 반도체 소자 및 그 제조 방법.
KR101061321B1 (ko) * 2009-03-02 2011-08-31 주식회사 하이닉스반도체 융기된 랜딩 플러그 콘택을 갖는 새들 핀 트랜지스터 및 그형성 방법
US9196547B2 (en) 2009-04-03 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Dual shallow trench isolation and related applications
KR101868630B1 (ko) * 2011-02-14 2018-06-18 에스케이하이닉스 주식회사 원주 구조의 나노 입자를 갖는 반도체 소자의 게이트 및 그 제조방법
JPWO2014002353A1 (ja) * 2012-06-27 2016-05-30 パナソニックＩｐマネジメント株式会社 固体撮像素子及びその製造方法
US9704751B1 (en) * 2016-02-26 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
US9704752B1 (en) * 2016-02-26 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
KR20220114345A (ko) 2021-02-08 2022-08-17 주식회사 티제이 아이씨카드 소켓의 이물질 제거장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050067730A (ko) * 2003-12-29 2005-07-05 동부아남반도체 주식회사 듀얼 게이트 전극의 제조 방법
KR20070017787A (ko) * 2005-08-08 2007-02-13 삼성전자주식회사 리세스드 채널 어레이 트랜지스터 및 그 제조 방법
KR20070030022A (ko) * 2005-09-12 2007-03-15 삼성전자주식회사 리세스된 게이트 전극용 구조물과 그 형성 방법 및리세스된 게이트 전극을 포함하는 반도체 장치 및 그 제조방법.
KR20070056766A (ko) * 2005-11-30 2007-06-04 주식회사 유진테크 다결정 폴리실리콘 박막 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060192249A1 (en) * 2004-09-20 2006-08-31 Samsung Electronics Co., Ltd. Field effect transistors with vertically oriented gate electrodes and methods for fabricating the same
US7230312B2 (en) * 2003-12-31 2007-06-12 Micron Technology, Inc. Transistor having vertical junction edge and method of manufacturing the same
KR100618861B1 (ko) * 2004-09-09 2006-08-31 삼성전자주식회사 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법
KR100562657B1 (ko) * 2004-12-29 2006-03-20 주식회사 하이닉스반도체 리세스게이트 및 그를 구비한 반도체장치의 제조 방법
US7501673B2 (en) * 2005-04-04 2009-03-10 Samsung Electronics Co., Ltd. Semiconductor device multilayer structure, fabrication method for the same, semiconductor device having the same, and semiconductor device fabrication method
KR100642650B1 (ko) * 2005-09-22 2006-11-10 삼성전자주식회사 측방확장 활성영역을 갖는 반도체소자 및 그 제조방법
KR100689840B1 (ko) * 2005-10-04 2007-03-08 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체소자 및 그의 제조방법
US7977736B2 (en) * 2006-02-23 2011-07-12 Samsung Electronics Co., Ltd. Vertical channel transistors and memory devices including vertical channel transistors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050067730A (ko) * 2003-12-29 2005-07-05 동부아남반도체 주식회사 듀얼 게이트 전극의 제조 방법
KR20070017787A (ko) * 2005-08-08 2007-02-13 삼성전자주식회사 리세스드 채널 어레이 트랜지스터 및 그 제조 방법
KR20070030022A (ko) * 2005-09-12 2007-03-15 삼성전자주식회사 리세스된 게이트 전극용 구조물과 그 형성 방법 및리세스된 게이트 전극을 포함하는 반도체 장치 및 그 제조방법.
KR20070056766A (ko) * 2005-11-30 2007-06-04 주식회사 유진테크 다결정 폴리실리콘 박막 제조방법

Also Published As

Publication number Publication date
CN101419905B (zh) 2012-08-29
CN101419905A (zh) 2009-04-29
KR20090041708A (ko) 2009-04-29
US7816209B2 (en) 2010-10-19
US20090111254A1 (en) 2009-04-30

Similar Documents

Publication Publication Date Title
KR100942961B1 (ko) 주상 구조의 폴리실리콘 게이트전극을 구비한 반도체소자의제조 방법
KR101396422B1 (ko) 반도체장치 및 그 제조방법
US8741710B2 (en) Methods of fabricating semiconductor devices using a plasma process with non-silane gas including deuterium
KR100459725B1 (ko) 금속 게이트 패턴을 갖는 반도체소자의 제조방법
KR100607413B1 (ko) 스택형 반도체 장치 및 그 제조 방법
CN110957260A (zh) 鳍状场效晶体管的制作方法
TWI697039B (zh) 半導體裝置及其形成方法
KR100954875B1 (ko) 트랜지스터 성능 향상을 위한 복합 스페이서 라이너
US7129127B2 (en) Integration scheme to improve NMOS with poly cap while mitigating PMOS degradation
US7235469B2 (en) Semiconductor device and method for manufacturing the same
KR100752201B1 (ko) 반도체 소자의 제조 방법
KR20090111481A (ko) 주상폴리실리콘막을 이용한 폴리실리콘게이트 제조 방법 및그를 이용한 반도체장치 제조 방법
TWI596674B (zh) 半導體裝置及其製造方法
KR100390956B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR20080074647A (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
KR20080088973A (ko) 반도체 소자의 제조방법
KR100798790B1 (ko) 반도체 소자 제조 방법
KR100422819B1 (ko) 반도체 장치 제조 방법
KR100672757B1 (ko) 얕은 접합 형성을 위한 반도체 소자 제조 방법
KR100756766B1 (ko) 반도체 소자의 제조 방법
KR100431300B1 (ko) 플래쉬 메모리 셀 형성 방법
KR100871355B1 (ko) 반도체소자의 보론 침투 방지방법
KR100691937B1 (ko) 반도체 소자의 제조 방법
CN112349586A (zh) 半导体结构的形成方法
KR20030048206A (ko) 반도체 소자의 게이트 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee