KR20100051137A - 반도체 소자 및 그 제조 방법. - Google Patents

반도체 소자 및 그 제조 방법. Download PDF

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Abstract

반도체 소자 및 그 제조 방법에서, 상기 반도체 소자는 제1 영역의 기판에 구비되고, 제1 실리콘 산화막, 금속 산화막 패턴, 금속 패턴 및 제1 도전 패턴을 포함하는 제1 게이트 구조물들을 포함한다. 상기 제1 게이트 구조물들 양측의 제1 영역의 기판에는 P형 불순물이 도핑된 제1 불순물 영역들이 구비된다. 제2 영역의 기판에는, 제2 실리콘 산화막 및 제2 도전 패턴을 포함하는 제2 게이트 구조물들이 구비된다. 또한, 상기 제2 게이트 구조물들 양측의 제2 영역의 기판에는 N형 불순물이 도핑된 제2 불순물 영역들이 포함된다. 이와같이, 상기 반도체 소자는 고성능의 N형 및 P형 트랜지스터를 포함한다.

Description

반도체 소자 및 그 제조 방법.{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 듀얼 게이트를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
MOS 트랜지스터는 채널의 종류에 따라 NMOS 트랜지스터와 PMOS 트랜지스터로 나눌 수 있으며, 상기 NMOS 트랜지스터와 PMOS 트랜지스터가 하나의 반도체 기판에 형성되는 경우 이를 CMOS 트랜지스터라 한다.
상기 MOS 트랜지스터의 게이트 절연막으로는 실리콘 산화물이 주로 사용되어 왔다. 그러나, 반도체 소자의 크기가 축소됨에 따라 상기 게이트 절연막의 두께가 계속하여 감소되고 있으며, 이로인해 상기 실리콘 산화물로 이루어지는 게이트 절연막에서 누설 전류가 매우 증가되는 등의 문제가 발생된다. 때문에, 상기 게이트 절연막으로써 상기 실리콘 산화물 대신 고유전율을 갖는 금속 산화물을 사용하는 것이 연구되고 있다.
그러나, 상기 고유전율을 갖는 금속 산화물로 게이트 절연막을 형성하는 경우, 폴리실리콘을 게이트 전극으로 채용하는 것이 어려워진다. 그 이유로, 상기 폴 리실리콘을 게이트 전극으로 사용하면, 금속과 실리콘 본딩 등에 의한 페르미 레벨 피닝 현상에 따른 문턱 전압 상승 문제가 발생되며, 게이트 전극과 게이트 절연막 사이에 공핍층이 발생되어 트랜지스터의 등가 산화막 두께(equivalent oxide thickness; EOT)를 증가시키기 때문에, 트랜지스터의 구동 전류를 크게 감소시키는 요인으로 작용한다.
상기 폴리실리콘 게이트 전극의 공핍 효과 및 페르미 레벨 고정 현상들은 PMOS 트랜지스터에서 훨씬 심각하게 나타난다. 특히, PMOS 트랜지스터의 경우, 폴리실리콘에 도핑된 붕소가 기판 쪽으로 확산되어 플랫밴드 전압 및 문턱 전압을 변화시키는 문제도 발생하게 된다.
따라서, 고유전율을 갖는 금속 산화물을 사용하면서도 상기 열거된 문제들이 발생되지 않는 PMOS 트랜지스터를 포함하는 반도체 소자들을 구현하기 위한 연구가 계속 진행되고 있다.
본 발명의 제1 목적은 금속 산화물을 포함하고 고성능을 갖는 PMOS 트랜지스터가 구비되는 반도체 소자를 제공하는데 있다.
본 발명의 제2 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 제1 영역의 기판에 구비되고, 제1 실리콘 산화막, 금속 산화막 패턴, 금속 패턴 및 제1 도전 패턴을 포함하는 제1 게이트 구조물들을 포함한다. 상기 제1 게이트 구조물들 양측의 제1 영역의 기판에는 P형 불순물이 도핑된 제1 불순물 영역들이 구비된다. 제2 영역의 기판에는 제2 실리콘 산화막 및 제2 도전 패턴을 포함하는 제2 게이트 구조물들이 구비된다. 그리고, 상기 제2 게이트 구조물들 양측의 제2 영역의 기판에는 N형 불순물이 도핑된 제2 불순물 영역들을 포함한다.
본 발명의 일 실시예로, 상기 제1 및 제2 도전 패턴은 폴리실리콘을 포함한다.
본 발명의 일 실시예로, 상기 제2 실리콘 산화막은 기판을 선택적으로 열산화시켜 형성된 실리콘 산화물로 이루어진다.
본 발명의 일 실시예로, 상기 제2 게이트 구조물들 중 적어도 일부는 리세스 채널 어레이 트랜지스터의 게이트 구조, 플레너 트랜지스터의 게이트 구조 및 핀 트랜지스터의 게이트 구조로 이루어진 군에서 선택된 어느 하나의 구조일 수 있다.
본 발명의 일 실시예로, 상기 제2 영역의 일부 기판에는 금속 산화막 패턴, 금속 패턴 및 제1 도전 패턴을 포함하는 제3 게이트 구조물들이 구비될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 제1 영역의 기판에 제1 실리콘 산화막, 금속 산화막 및 금속막을 순차적으로 형성한다. 상기 제2 영역의 기판에 제2 실리콘 산화막을 형성한다. 상기 금속막 및 제2 실리콘 산화막 상에 도전막을 형성한다. 상기 도전막, 금속막, 금속 산화막을 순차적으로 패터닝하여, 상기 제1 영역의 기판에 제1 실리콘 산화막, 금속 산화막 패턴, 금속 패턴 및 제1 도전 패턴을 포함하는 제1 게이트 구조물과, 상 기 제2 영역의 기판에 제2 실리콘 산화막 및 제2 도전 패턴을 포함하는 제2 게이트 구조물을 형성한다. 상기 제2 게이트 구조물 양측의 제2 영역의 기판에 N형 불순물이 도핑하여 제2 불순물 영역들을 형성한다. 다음에, 상기 제1 게이트 구조물 양측의 제1 영역의 기판에 P형 불순물이 도핑하여 제1 불순물 영역들을 형성한다.
본 발명의 일 실시예로, 상기 제1 영역의 기판에 제1 실리콘 산화막, 금속 산화막 및 금속막을 형성하기 위하여, 상기 제1 및 제2 영역의 기판에 금속 산화막 및 금속막을 적층한다. 상기 제1 영역의 기판에 형성된 금속막을 덮는 마스크 패턴을 형성한다. 다음에, 상기 제2 영역의 기판이 노출되도록 상기 제2 영역의 기판에 형성된 제1 실리콘 산화막, 금속 산화막 및 금속막을 제거한다.
본 발명의 일 실시예로, 상기 제2 실리콘 산화막은 산화 공정을 통해 형성될 수 있다. 상기 제2 실리콘 산화막은 금속은 산화시키지 않으면서 기판 표면만을 선택적으로 산화시키는 산화 공정을 통해 형성될 수 있다.
본 발명의 일 실시예로, 상기 산화 공정은 수소 및 산소 분위기에서 수행되며, 상기 수소에 의해 금속이 환원 반응이 일으키는 산화 조건을 갖는다.
설명한 것과 같이 본 발명의 반도체 소자는 고유전율을 갖는 금속 산화물을 포함하는 PMOS 트랜지스터가 구비된다. 또한, 상기 반도체 소자의 NMOS 트랜지스터는 식각에 의한 어택이 발생되지 않는 실리콘 산화물로 이루어진다. 때문에, 본 발명의 반도체 소자는 고 성능 및 고 신뢰성을 갖는다. 또한, 본 발명의 반도체 소자를 구현하기 위한 공정이 간단하므로, 양산성이 증가된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명에서, 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정하는 것으로 해석되어서는 안된다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, PMOS 트랜지스터가 형성되기 위한 제1 영역과 NMOS 트랜지스터가 형성되기 위한 제2 영역을 포함하는 반도체 기판(100)이 구비된다. 상기 제1 영역은 반도체 소자의 페리 코아 회로 영역에서 PMOS 트랜지스터들이 형성되는 영역이고, 상기 제2 영역은 반도체 소자의 셀 영역과 페리 코아 회로 영역에서 NMOS 트랜지스터들이 형성되는 영역이다.
상기 반도체 기판(100)의 상기 제1 영역에는 PMOS 트랜지스터들이 구비된다. 상기 PMOS 트랜지스터는 제1 실리콘 산화막(106), 금속 산화막 패턴(108a), 금속 패턴(110a) 및 제1 도전 패턴(120b)을 포함하는 제1 게이트 구조물(126)을 포함한다. 또한, 상기 제1 게이트 구조물(126) 양측의 제1 영역의 반도체 기판(100)에는 P형 불순물이 도핑된 제1 불순물 영역(124)들이 구비된다.
상기 제1 실리콘 산화막(106)은 열 산화 공정을 통해 형성된 실리콘 산화물로 이루어진다. 상기 제1 실리콘 산화막(106)의 두께가 증가되면, 게이트 절연막의 등가 산화막 두께가 증가되어 바람직하지 않다. 그러므로, 상기 제1 실리콘 산화막(106)은 10 내지 50Å의 얇은 두께를 갖는다. 다른 실시예로, 상기 제1 실리콘 산화막(106)이 형성되지 않고, 상기 반도체 기판(100) 상에 금속 산화막 패턴(108a)만이 형성될 수도 있다. 이 경우, 게이트 절연막의 등가 산화막 두께가 더 감소된다.
상기 금속 산화막 패턴(108a)은 실리콘 질화물에 비해 고유전율을 갖는 물질로 이루어진다. 사용할 수 있는 상기 금속 산화막 패턴(108a)의 예로는 HfO2, ZrO2, TiO2, Ta2O5, Nb2O3, Al2O3, Ce2O3, La2O3, Pr2O3, Dy2O3, Er2O3, Y2O3, ZrSiO4, ZrSiON, HfSiO, HfSiON, HfAlO, HfAlON, AlSiO, AlSiON, BaSiO4, PbSiO4, BST, PZT 등을 들 수 있다. 이들은 단독으로 사용되거나 또는 2 이상이 적층된 형상을 가질 수 있다.
상기 금속 산화막 패턴(108a)이 30Å이하의 두께를 가지면 누설 전류가 증가되고, 상기 금속 산화막 패턴(108a)이 100Å이상의 두께를 가지면 등가 산화막 두께가 증가되어 바람직하지 않다. 그러므로, 상기 금속 산화막 패턴(108a)은 30 내 지 100Å의 두께를 갖는 것이 바람직하다.
상기 금속 패턴(110a)은 PMOS 트랜지스터에 적합한 일함수를 갖는 금속 물질로 이루어진다. PMOS 트랜지스터의 게이트 전극을 위한 바람직한 일 함수는 반도체 기판의 중간 갭과 전도대 사이에 있으며, 구체적으로, 진공 레벨 이하의 약 4.6eV 내지 5.2eV 사이에 있다. 그러므로, 상기 금속 패턴은 약 4.6eV 이상의 일 함수를 갖는 것이 바람직하다.
상기 금속 패턴(110a)으로 사용될 수 있는 물질의 예로는 Ta, Ti, Al, Ag, Cu, Hf, Zr, Mn, Ni, Pd, Pt, Be, Ir, Te, Re, Ru, RuO2, TiN, TaN, WN, HfN, ZrN, TaSiN, TiSiN, NiSi 등을 들 수 있다. 상기 금속 패턴은 이들 중 어느 하나를 사용하는 것이 바람직하다. 본 실시예에서, 상기 금속 패턴(110a)은 티타늄 질화물로 형성한다. 상기 금속 패턴은 30Å 정도의 얇은 두께를 갖더라도 게이트 전극으로써의 기능을 수행할 수 있다. 그러므로, 상기 금속 패턴(110a)은 30 내지 200Å의 얇은 두께를 갖는다.
상기 금속 패턴(110a)은 폴리실리콘과는 달리 불순물을 도핑시켜 일함수를 조절하지 않는다. 때문에, 상기 금속 산화막 패턴(108a)과 접촉하는 게이트 전극 물질로써 상기 금속 패턴(110a)을 사용하면, 상기 폴리실리콘을 사용할 때 발생하는 페르미 레벨 고정에 의한 문턱 전압 상승, 게이트 공핍층 생성에 따른 문제 및 붕소의 확산에 따른 문제들이 발생되지 않는다.
상기 제1 도전 패턴(120b)은 폴리실리콘을 포함한다. 상기 제1 도전 패 턴(120b)은 게이트 전극의 일함수를 결정하는 것이 아니라, 게이트 전극으로 제공되는 금속 패턴(110a)의 패터닝을 용이하게 하고 상기 금속 패턴(110a) 연결되는 배선 역할을 한다. 구체적으로, 상기 제1 도전 패턴(120b)은 폴리실리콘으로 이루어질 수 있다. 본 발명의 다른 실시예로, 상기 제1 도전 패턴(120b)은 폴리실리콘 및 금속성 물질의 적층 구조를 가질 수도 있다. 상기 제1 도전 패턴(120b)에 포함되는 금속성 물질은 W, WN, WSix를 포함할 수 있다. 이와는 달리, 상기 금속성 물질은 W/TiN/WSix 의 적층 구조를 가질 수도 있다. 상기 제1 도전 패턴(120b)에 금속성 도전 물질이 구비됨으로써 상기 게이트 전극과 연결되는 배선 저항을 감소시킬 수 있다.
한편, 상기 반도체 기판(100)의 상기 제2 영역에는 NMOS 트랜지스터들이 구비된다. 상기 NMOS 트랜지스터는 제2 실리콘 산화막(116) 및 제2 도전 패턴(120a)을 포함하는 제2 게이트 구조물(128)을 포함한다. 또한, 상기 제2 게이트 구조물(128) 양측의 제2 영역의 기판에는 N형 불순물이 도핑된 제2 불순물 영역들(122)이 구비된다.
상기 제2 실리콘 산화막(116)은 상기 제1 실리콘 산화막(106)과는 다른 단계의 산화 공정을 통해 형성된 것이다. 때문에, 상기 제1 및 제2 실리콘 산화막(106, 116)은 서로 다른 두께를 가질 수 있다. 상기 제2 실리콘 산화막(116)은 기판을 선택적으로 열산화시켜 형성된 실리콘 산화물로 이루어질 수 있다. 즉, 상기 제2 실리콘 산화막(116)은 수소 및 산소 분위기에서 수행되는 산화 공정을 통해 형성된 것이다.
상기 제2 도전 패턴(120a)은 상기 제1 도전 패턴(120b)과 동일한 도전 물질 및 적층 구조로 이루어질 수 있다. 본 실시예에서, 상기 제2 도전 패턴(120a)은 폴리실리콘을 포함하며, 상기 폴리실리콘에는 N형 불순물이 도핑되어 있다. 상기 제2 도전 패턴(120a)은 NMOS 트랜지스터의 게이트 전극으로 제공되며, 상기 폴리실리콘에 도핑되는 불순물에 의해 상기 NMOS 트랜지스터의 게이트 전극의 일함수가 결정된다. 상기 제2 도전 패턴(120a)은 상기 제1 도전 패턴(120b)과 동일하게 폴리실리콘만으로 형성될 수도 있다. 이와는 달리, 상기 제2 도전 패턴은 폴리실리콘 및 금속성 물질의 적층 구조를 가질 수도 있다.
상기 제2 영역에 형성되는 NMOS 트랜지스터는 다양한 구조를 가질 수 있다. 도시된 것과 같이, 상기 셀 영역에 형성되는 NMOS 트랜지스터는 리세스 채널 어레이 트랜지스터의 게이트 구조를 가질 수 있다. 즉, 상기 셀 영역에 형성되는 제2 게이트 구조물(128)은 기판에 형성되어 있는 리세스부(104) 내부 표면에 제2 실리콘 산화막(116)이 구비되고, 상기 리세스부 내부를 채우도록 제2 도전 패턴(120a)이 구비된다. 또한, 상기 페리 회로 영역에 형성되는 NMOS 트랜지스터는 플레너 트랜지스터의 게이트 구조를 가질 수 있다. 도시되지는 않았지만, 상기 셀 영역에 형성되는 NMOS 트랜지스터는 플레너 트랜지스터의 게이트 구조 또는 핀 전계효과 트랜지스터의 게이트 구조를 가질 수도 있다.
도 2 내지 도 8은 본 발명의 실시예 1에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 단결정 실리콘으로 이루어지는 반도체 기판(100)을 마련한다. 상기 반도체 기판(100)에 PMOS 트랜지스터가 형성되는 제1 영역과 NMOS 트랜지스터가 형성되는 제2 영역을 정의한다. 상기 제1 영역은 반도체 소자의 코아/페리 회로 영역에서 PMOS 트랜지스터 형성 영역이고, 상기 제2 영역은 반도체 소자의 셀 영역 및 코아/페리 회로 영역에서의 NMOS 트랜지스터 형성 영역이다.
상기 반도체 기판(100)에 액티브 영역 및 소자 분리 영역을 구분하기 위한 소자 분리 패턴들(102)을 형성한다. 상기 소자 분리 패턴들(102)은 셸로우 트렌치 소자 분리 공정을 통해 형성된다.
본 실시예에서, 상기 반도체 소자의 셀 영역에 형성되는 트랜지스터는 리세스 채널 트랜지스터 구조를 갖는다. 그러므로, 상기 셀 영역의 반도체 기판에서 트랜지스터의 게이트가 형성될 부위를 선택적으로 식각하여 리세스부(104)를 형성한다.
도 3을 참조하면, 상기 반도체 기판(100) 표면 상에 실리콘 산화막(106)을 형성한다. 상기 실리콘 산화막(106)은 열산화 공정을 통해 형성할 수 있다.
상기 실리콘 산화막(106) 상에 고유전율을 갖는 금속 산화막(108)을 형성한다. 상기 금속 산화막(108)은 원자층 증착법(atomic layer deposition; ALD)에 의해 형성될 수 있다. 상기 금속 산화막(108)이 30Å보다 얇으면 누설 전류 특성이 양호하지 않고, 상기 금속 산화막(108)이 100Å보다 두꺼우면 등가 산화막 두께가 증가하여 바람직하지 않다. 그러므로, 상기 금속 산화막(108)은 30 내지 100Å의 두께를 갖도록 형성되며, 바람직하게는 50Å 이하의 두께로 형성되다.
상기 금속 산화막(108)으로 사용할 수 있는 물질의 예로는 HfO2, ZrO2, TiO2, Ta2O5, Nb2O3, Al2O3, Ce2O3, La2O3, Pr2O3, Dy2O3, Er2O3, Y2O3, ZrSiO4, ZrSiON, HfSiO, HfSiON, HfAlO, HfAlON, AlSiO, AlSiON, BaSiO4, PbSiO4, BST, PZT 등을 들 수 있다. 이들은 단독으로 증착하거나 또는 2 이상을 적층할 수도 있다.
상기 금속 산화막(108) 상에 금속막(110)을 형성한다. 상기 금속막(110)은 PMOS 트랜지스터에 적합한 일함수를 갖는 금속 물질을 증착시켜 형성한다. 상기 금속막(110)으로 사용될 수 있는 물질의 예로는 Ta, Ti, Al, Ag, Cu, Hf, Zr, Mn, Ni, Pd, Pt, Be, Ir, Te, Re, Ru, RuO2, TiN, TaN, WN, HfN, ZrN, TaSiN, TiSiN, NiSi 등을 들 수 있다. 상기 금속막(110)은 이들 중 어느 하나를 사용하는 것이 바람직하다. 상기 금속막(110)을 200Å 이상으로 두껍게 형성하는 경우 상기 금속막(110)을 제거하기가 어렵다. 또한, 상기 금속막을 30Å 이하로 얇게 형성하는 경우 게이트 전극으로써 기능하기 어렵다. 때문에, 상기 금속막(110)은 30 내지 200Å의 얇은 두께로 형성된다.
도 4를 참조하면, 상기 금속막(110) 상에 제1 하드 마스크막(112)을 형성한다. 상기 제1 하드 마스크막(112)은 상기 금속막(110)과의 식각 선택비 및 금속 산화막(108)과의 식각 선택비가 각각 높은 물질로 형성된다. 본 실시예에서, 상기 제1 하드 마스크막(112)은 실리콘 산화물로 형성한다. 상기 제1 하드 마스크막(112) 상에, 상기 제1 영역의 기판(100)을 선택적으로 덮는 제2 하드 마스크 패턴(114)을 형성한다.
본 실시예에서는, 상기 제1 및 제2 하드 마스크 패턴이 적층된 것으로 설명한다. 그러나, 이와는 다른 실시예로, 상기 금속막(110) 상에 하나의 하드 마스크 패턴만을 형성하고 후속 공정들을 진행할 수도 있다 .
도 5를 참조하면, 상기 제2 하드 마스크 패턴(114)을 이용하여 상기 제1 하드 마스크막(112)을 식각함으로써 제1 하드 마스크 패턴(112a)을 형성한다. 상기 제1 및 제2 하드 마스크 패턴(112a, 114)을 이용하여 상기 제2 영역의 기판에 형성되어 있는 금속막(110), 금속 산화막(108) 및 실리콘 산화막(110)을 선택적으로 식각한다. 상기 식각 공정을 수행하면, 상기 제2 영역의 반도체 기판(100) 표면이 노출된다. 이 때, 상기 제2 영역의 반도체 기판(100) 표면이 손상되지 않도록 하기 위하여, 상기 식각 공정은 습식 식각 공정인 것이 바람직하다.
한편, 상기 제1 영역의 반도체 기판(100)에는 제1 및 제2 하드 마스크 패턴(112a, 114)이 구비되어 있으므로, 상기 식각 공정에서 상기 금속 산화막(108) 및 금속막(110)에 어택이 가해지지 않는다.
상기 공정을 수행하면, 상기 제1 영역의 반도체 기판(100)에만 제1 실리콘 산화막(106), 금속 산화막(108) 및 금속막(110)이 적층된 구조가 완성된다.
도 6을 참조하면, 상기 제2 영역의 반도체 기판(100) 표면 상에 제2 실리콘 산화막(116)을 형성한다. 상기 제2 실리콘 산화막(116)은 노출되어 있는 상기 제2 영역의 반도체 기판(100) 표면을 선택적으로 산화시켜 형성한다. 즉, 상기 산화 공정에서, 상기 제1 영역에 노출되어 있는 금속막(110)의 표면이 산화되지 않도록 하여야 한다.
구체적으로, 상기 선택적 산화 공정은 수소 및 산소 분위기에서 수행된다. 상기 수소는 금속의 환원 반응이 일어나도록 하여 상기 금속막(110) 표면이 산화되는 것을 억제한다.
상기 선택적 산화 공정은 열적 방식 또는 플라즈마 방식을 통해 수행될 수 있다. 상기 열적 방식의 산화는 열적 퍼니스 방식, 금속 열적 처리 방식을 포함한다. 상기 열적 방식의 산화는 850 내지 1050℃의 온도에서 공정이 수행된다. 또한, 상기 열적 방식의 산화에서는 상기 수소가 75 내지 99%의 유량으로 유입되며, 나머지 유량으로 산소를 포함하는 산화제가 유입된다. 상기 산화제로는 O2, O3, NO, N2O 중에서 적어도 하나를 사용할 수 있다. 또한, 금속의 산화 선택비를 상승시키기 위하여 N2, NH3 등을 첨가할 수 있다.
한편, 상기 플라즈마 방식의 산화는 20 내지 700℃의 온도에서 공정이 수행된다. 또한, 상기 플라즈마 방식의 산화에서는 상기 수소가 50 내지 99%의 유량으로 유입되며, 나머지 유량으로 산소를 포함하는 산화제가 유입된다. 바람직하게는, 상기 플라즈마 방식의 산화에서 상기 수소는 95% 이상의 유량으로 유입된다. 상기 산화제로는 O2, O3, NO, N2O 중에서 적어도 하나를 사용할 수 있다. 또한, 금속의 산화 선택비를 상승시키기 위하여 N2, NH3 등을 첨가할 수 있다.
도시된 것과 같이, 상기 셀 영역에서는 상기 리세스부(104)의 표면 및 반도체 기판(100) 상에 상기 제2 실리콘 산화막(116)이 형성된다.
도 7을 참조하면, 상기 제2 실리콘 산화막(116) 및 금속막(110) 표면 상에 폴리실리콘막(118)을 형성한다. 상기 폴리실리콘막(118)은 상기 셀 영역의 리세스부(104)를 충분히 채우도록 형성된다.
상기 제2 영역에 형성되어 있는 폴리실리콘막(118)은 NMOS 트랜지스터의 게이트 전극으로 사용된다. 때문에, 상기 제2 영역에 형성되어 있는 폴리실리콘막(118)에 N형 불순물을 도핑한다. 반면에, 상기 제1 영역에 형성되어 있는 폴리실리콘막(118)은 PMOS 트랜지스터의 게이트 전극과 연결되는 배선으로만 사용된다. 그러므로, 상기 제1 영역에 형성되어 있는 폴리실리콘막(118)은 N형 불순물이 도핑될 수도 있고, P형 불순물이 도핑될 수도 있다.
도시하지는 않았지만, 다른 실시예로, 상기 폴리실리콘막(118) 상에 금속을 포함하는 상부 도전막을 추가적을 더 증착할 수 있다. 예를들어, 상기 상부 도전막은 W, WN, WSix 중 어느 하나의 막으로 형성하거나, 또는 W/TiN/WSix을 적층시켜 형성할 수도 있다.
도 8을 참조하면, 상기 폴리실리콘막(118)을 패터닝함으로써, 상기 제2 영역에, 제2 실리콘 산화막(116) 및 제2 도전 패턴(120a)으로 이루어지는 제2 게이트 구조물(128)을 형성한다. 계속하여, 상기 금속막(110), 금속 산화막(108)을 식각함으로써, 상기 제1 영역에, 제1 실리콘 산화막(106), 금속 산화막 패턴(108a), 금속 패턴(110a) 및 제1 도전 패턴(120b)으로 이루어지는 제1 게이트 구조물(126)을 형성한다.
이 후, 상기 제2 게이트 구조물(128) 양측의 제2 영역의 기판에 N형 불순물을 도핑하여 제2 불순물 영역들(122)을 형성한다. 상기 제1 게이트 구조물(126) 양 측의 제1 영역의 기판에 P형 불순물을 도핑하여 제1 불순물 영역들(124)을 형성한다.
실시예 2
도 9는 본 발명의 실시예 2에 따른 반도체 소자의 단면도이다.
실시예 2에 따른 반도체 소자는 제1 영역의 기판(100)에 PMOS 트랜지스터들이 구비된다. 상기 PMOS 트랜지스터들 중 일부는 제1 실리콘 산화막(106), 금속 산화막 패턴(108a), 금속 패턴(110a) 및 제1 도전 패턴(120b)을 포함하는 제1 게이트 구조물(126)을 포함한다. 또한, 상기 PMOS 트랜지스터들 중 나머지 일부는 금속 산화막 패턴(108a), 금속 패턴(110a) 및 제1 도전 패턴(120b)을 포함하는 제3 게이트 구조물(130)을 포함한다.
상기 제1 및 제3 게이트 구조물(126, 130) 양측의 제1 영역의 기판에는 P형 불순물이 도핑된 제1 불순물 영역들(124)이 구비된다.
또한, 상기 반도체 기판(100)의 상기 제2 영역에는 NMOS 트랜지스터들이 구비된다. 상기 NMOS 트랜지스터는 제2 실리콘 산화막(116) 및 제2 도전 패턴(120a)을 포함하는 제2 게이트 구조물(128)을 포함한다. 또한, 상기 제2 게이트 구조물(128) 양측의 제2 영역의 반도체 기판(100)에는 N형 불순물이 도핑된 제2 불순물 영역들(122)이 구비된다. 상기 제2 영역에 구비되는 NMOS 트랜지스터는 상기 실시예 1과 동일한 구성을 갖는다.
도 10은 도 9에 도시된 반도체 소자의 제조 방법을 나타내는 단면도이다.
먼저, 도 2를 참조로 설명한 것과 같이, 반도체 기판에 소자 분리 패턴을 형성한다.
다음에, 도 10을 참조하면, 상기 반도체 기판(100) 표면 상에 실리콘 산화막(106)을 형성한다. 상기 실리콘 산화막(106)은 열산화 공정을 통해 형성할 수 있다. 상기 제1 영역에 형성된 실리콘 산화막(106) 일부를 제거한다. 상기 실리콘 산화막(106) 상에 고유전율을 갖는 금속 산화막(108)을 형성한다. 상기 금속 산화막(108) 상에 금속막(110)을 형성한다.
이 후, 도시하지는 않았지만, 도 4 내지 도 8을 참조로 설명한 공정을 수행함으로써, 도 9에 도시된 반도체 소자를 완성한다.
설명한 것과 같이, 본 발명의 일 실시예들에 따른 반도체 소자는 NMOS 트랜지스터의 게이트 절연막이 선택적 산화 공정을 통해 형성되는 실리콘 산화물로 이루어진다. 그런데, 상기 NMOS 트랜지스터의 게이트 절연막을 형성하기 위한 산화 공정에서 상기 제1 영역의 금속막 상에 금속 산화물이 생성되어 저항이 상승하게 되면, 상기 금속막과 제1 도전 패턴이 절연되어 동작 불량이 발생하게 된다. 때문에, 본 실시예에 따른 선택적 산화 공정을 수행하였을 때, 상기 제1 영역에 형성된 금속막의 저항이 상승되어서는 안된다.
이하에서는, 본 발명의 일 실시예에 따른 선택적 산화 공정을 수행한 이 후의 금속막의 저항과 일반적인 열적 라디컬 산화 공정을 수행한 이 후의 금속막의 저항을 각각 비교하였다.
비교 실험 1
샘플 1
기판 상에 텅스텐막을 형성하였다. 상기 텅스텐막 상에 선택적 플라즈마 산화 공정을 수행하였다. 산화 공정 조건으로, 800℃ 의 공정 온도에서 N2O : H2를 1 : 3의 유량으로 유입하였다.
샘플 2
기판 상에 텅스텐막을 형성하였다. 상기 텅스텐막 상에 선택적 플라즈마 산화 공정을 수행하였다. 산화 공정 조건으로, 800℃ 의 공정 온도에서 N2O : H2를 1 : 8의 유량으로 유입하였다.
비교 샘플 1
기판 상에 텅스텐막을 형성하였다. 상기 텅스텐막 상에 선택적 플라즈마 산화 공정을 수행하였다. 산화 공정 조건으로, 800℃ 의 공정 온도에서 N2O을 유입하였다.
샘플 1 내지 비교 샘플1의 텅스텐막에 대해 저항을 측정하였다. 그리고, 최초 증착하였을 때의 텅스텐막의 저항과 비교하여 비율로 나타내었다.
[표 1]
Figure 112008077105934-PAT00001
비교 실험 2
샘플 3
기판 상에 티타늄 질화막을 형성하였다. 상기 티타늄 질화막 상에 선택적 플라즈마 산화 공정을 수행하였다. 산화 공정 조건으로, 800℃ 의 공정 온도에서 N2O : H2를 1 : 3의 유량으로 유입하였다.
샘플 4
기판 상에 티타늄 질화막을 형성하였다. 상기 티타늄 질화막 상에 선택적 플라즈마 산화 공정을 수행하였다. 산화 공정 조건으로, 800℃ 의 공정 온도에서 N2O : H2를 1 : 8의 유량으로 유입하였다.
비교 샘플 2
기판 상에 티타늄 질화막을 형성하였다. 상기 티타늄 질화막 상에 선택적 플라즈마 산화 공정을 수행하였다. 산화 공정 조건으로, 800℃ 의 공정 온도에서 N2O을 유입하였다.
샘플 3 내지 비교 샘플2의 티타늄 질화막에 대해 저항을 측정하였다. 그리고, 최초 증착하였을 때의 티타늄 질화막의 저항과 비교하여 비율로 나타내었다.
[표 2]
Figure 112008077105934-PAT00002
비교 실험 1 및 2에서 보여지듯이, 선택적 산화 공정을 수행한 샘플 1 내지 4의 경우 금속막의 저항이 상승하지 않고 오히려 감소됨을 알 수 있었다. 그러므로, 상기 선택적 산화 공정을 수행함으로써 제1 영역에 구비되는 금속막의 저항을 상승시키지 않으면서 상기 제2 영역에 게이트 절연막을 형성할 수 있음을 알 수 있었다. 이와는 달리, 일반적인 열적 라디컬 산화 공정을 수행하는 경우에는 금속막이 금속 산화막으로 변화됨에 따라 저항이 매우 증가된다. 때문에, 본 발명에서 NMOS 트랜지스터의 게이트 절연막을 형성하기 위한 산화 공정으로써 일반적인 열적 라디컬 산화 공정이 적용되기는 어려움을 알 수 있었다.
한편, 본 발명의 일 실시예에 따른 반도체 소자는 NMOS 트랜지스터의 게이트 절연막은 선택적 산화 공정을 통해 형성되는 실리콘 산화물로 이루어진다. 때문에, 상기 선택적 산화 공정을 통해 형성되는 실리콘 산화물을 사용하더라도 NMOS 트랜지스터가 사용자가 원하는 동작 특성을 갖는지 확인할 필요가 있다. 이를 위하여, 상기 선택적 산화 공정을 통해 형성되는 실리콘 산화물을 사용하였을 때의 누설 전류 특성을 확인하였다.
비교 실험 3
샘플 5
기판 상에 선택적 플라즈마 산화 공정을 수행하여 게이트 절연막을 형성하였 다. 상기 선택적 플라즈마 산화 공정은 700℃ 의 공정 온도에서 수행되었으며, O2 : H2를 1 : 8의 유량으로 유입하였다. 이 후, 상기 게이트 절연막 상에 폴리실리콘으로 이루어지는 게이트 전극을 형성하고, 소오스/드레인을 형성하였다. 이로써, NMOS 트랜지스터를 완성하였다.
비교 샘플 3
기판 상에 열적 라디컬 산화 공정을 수행하여 게이트 절연막을 형성하였다. 상기 열적 라디컬 산화 공정은 700℃ 의 공정 온도에서 수행되었으며, 산화제로써는 O2를 사용하였다. 이 후, 상기 게이트 절연막 상에 폴리실리콘으로 이루어지는 게이트 전극을 형성하고, 소오스/드레인을 형성하였다. 이로써, NMOS 트랜지스터를 완성하였다.
도 11은 샘플 5의 트랜지스터 및 비교 샘플 3의 트랜지스터에 대해 스트레스에 기인하는 누설 전류 특성을 측정한 것이다.
도 11에서, 도면부호 200은 샘플 5의 트랜지스터에서 측정되는 누설 전류 특성을 나타낸 것이다. 도면 부호 202는 샘플 5의 트랜지스터에서 게이트 전극에 일정한 스트레스를 가해준 다음에 측정되는 누설 전류 특성을 나타낸 것이다. 구체적으로, 상기 게이트 전극에 초당 0.1C/㎠ 의 전류를 일정 시간 가해 준 이 후에 측정된 누설 전류 특성이다.
반면에, 도면부호 204는 비교 샘플 3의 트랜지스터에서 측정되는 누설 전류 특성을 나타낸 것이다. 도면 부호 206은 비교 샘플 3의 트랜지스터에서 게이트 전 극에 일정한 스트레스를 가해준 다음에 측정되는 누설 전류 특성을 나타낸 것이다. 구체적으로, 상기 게이트 전극에 초당 0.1C/㎠ 의 전류를 일정 시간 가해 준 이 후에 측정된 누설 전류 특성이다.
도 11을 참조하면, 스트레스를 인가한 이 후의 누설 전류 특성은 샘플 5 및 비교 샘플 3의 트랜지스터에서 거의 차이가 없었다. 즉, 선택적 플라즈마 산화 공정을 수행하여 게이트 절연막을 형성한 NMOS 트랜지스터는 일반적인 열적 라디컬 산화를 수행하여 게이트 절연막을 형성한 NMOS 트랜지스터와 유사한 전기적 특성을 나타냄을 알 수 있었다. 상기 결과에 의하면, 상기 선택적 플라즈마 산화 공정을 수행하여 NMOS 트랜지스터의 게이트 절연막을 형성하더라도, 우수한 특성을 가질 수 있음을 알 수 있다.
상술한 바와 같이 본 발명에 의하면, 하나의 기판에 우수한 특성을 갖는 NMOS 및 PMOS 트랜지스터를 각각 형성할 수 있다. 이로인해, 본 발명의 반도체 소자 및 그 제조 방법은, 고성능의 반도체 소자를 포함하는 다양한 전자 제품 및 통신 제품에 적용할 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 소자의 단면도이다.
도 2 내지 도 8은 본 발명의 실시예 1에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 실시예 2에 따른 반도체 소자의 단면도이다.
도 10은 도 9에 도시된 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 11은 샘플 5의 트랜지스터 및 비교 샘플 3의 트랜지스터에 대해 스트레스에 기인하는 누설 전류 특성을 측정한 것이다.

Claims (10)

  1. 제1 영역의 기판에 구비되고, 제1 실리콘 산화막, 금속 산화막 패턴, 금속 패턴 및 제1 도전 패턴을 포함하는 제1 게이트 구조물들;
    상기 제1 게이트 구조물들 양측의 제1 영역의 기판에 구비되고 P형 불순물이 도핑된 제1 불순물 영역들;
    제2 영역의 기판에 구비되고, 제2 실리콘 산화막 및 제2 도전 패턴을 포함하는 제2 게이트 구조물들; 및
    상기 제2 게이트 구조물들 양측의 제2 영역의 기판에 구비되고 N형 불순물이 도핑된 제2 불순물 영역들을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 및 제2 도전 패턴은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 제2 게이트 구조물들 중 적어도 일부는 리세스 채널 어레이 트랜지스터의 게이트 구조, 플레너 트랜지스터의 게이트 구조 및 핀 트랜지스터의 게이트 구조로 이루어진 군에서 선택된 어느 하나의 구조인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 제2 실리콘 산화막은 기판을 선택적으로 열산화시켜 형성된 실리콘 산화물로 이루어지는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 제2 영역의 일부 기판에는 금속 산화막 패턴, 금속 패턴 및 제1 도전 패턴을 포함하는 제3 게이트 구조물들이 구비되는 것을 특징으로 하는 반도체 소자.
  6. 제1 영역의 기판에 제1 실리콘 산화막, 금속 산화막 및 금속막을 순차적으로 형성하는 단계;
    상기 제2 영역의 기판에 제2 실리콘 산화막을 형성하는 단계;
    상기 금속막 및 제2 실리콘 산화막 상에 도전막을 형성하는 단계; 및
    상기 도전막, 금속막, 금속 산화막을 순차적으로 패터닝하여, 상기 제1 영역의 기판에 제1 실리콘 산화막, 금속 산화막 패턴, 금속 패턴 및 제1 도전 패턴을 포함하는 제1 게이트 구조물과, 상기 제2 영역의 기판에 제2 실리콘 산화막 및 제2 도전 패턴을 포함하는 제2 게이트 구조물을 형성하는 단계;
    상기 제2 게이트 구조물 양측의 제2 영역의 기판에 N형 불순물을 도핑하여 제2 불순물 영역들을 형성하는 단계; 및
    상기 제1 게이트 구조물 양측의 제1 영역의 기판에 P형 불순물을 도핑하여 제1 불순물 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 제1 영역의 기판에 제1 실리콘 산화막, 금속 산화막 및 금속막을 형성하는 것은,
    상기 제1 및 제2 영역의 기판에 금속 산화막 및 금속막을 적층하는 단계;
    상기 제1 영역의 기판에 형성된 금속막을 덮는 마스크 패턴을 형성하는 단계; 및
    상기 제2 영역의 기판이 노출되도록 상기 제2 영역의 기판에 형성된 제1 실리콘 산화막, 금속 산화막 및 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서, 상기 제2 실리콘 산화막은 산화 공정을 통해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서, 상기 제2 실리콘 산화막은 금속은 산화시키지 않으면서 기판 표면만을 선택적으로 산화시키는 산화 공정을 통해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제8항에 있어서, 상기 산화 공정은 수소 및 산소 분위기에서 수행되며, 상기 수소에 의해 금속이 환원 반응이 일으키는 산화 조건을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
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