JP2009267180A - 半導体装置 - Google Patents
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Abstract
【解決手段】p型MISトランジスタQpのゲート絶縁膜5上に設けられたp型ゲート電極7は、順に、カチオン比でAlが10%以上50%以下のTiAlNから構成される第1金属膜30と、TiNから構成され、膜厚が5nm以下の第2金属膜31と、Siを主成分として含有する導電体膜32とが積層された構造を有している。また、n型MISトランジスタQnのゲート絶縁膜5上に設けられたn型ゲート電極6は、順に、第2金属膜31と、導電体膜32とが積層された構造を有している。
【選択図】図1
Description
図1は、本実施の形態におけるn型MISトランジスタQnおよびp型MISトランジスタQpでCMIS素子を構成する半導体装置の要部を模式的に示す断面図である。
図13は、本実施の形態におけるn型MISトランジスタQnおよびp型MISトランジスタQpでCMIS素子を構成する半導体装置の要部を模式的に示す断面図である。本実施の形態における半導体装置は、前記実施の形態1の半導体装置に対して、n型ゲート電極6が、n型MISFETQnのゲート絶縁膜5と第2金属膜31との間に膜厚が1nm以下の希土類金属またはアルカリ土類金属からなる第3金属膜33を有するものである。以下、前記実施の形態1と相違する点を中心に説明する。
2 素子分離領域
3 p型ウエル
4 n型ウエル
5 ゲート絶縁膜
6 n型ゲート電極
7 p型ゲート電極
8 シリコンゲート電極
9 ゲート絶縁膜
10 n−型半導体領域
11 p−型半導体領域
12 サイドウォールスペーサ
13 n+型半導体領域(ソース、ドレイン)
14 p+型半導体領域(ソース、ドレイン)
15 層間絶縁膜
16、17 窒化シリコン膜
18 酸化シリコン膜
20 コンタクトホール
21 プラグ
22 メタル配線
25、26 ゲート電極
30 第1金属膜
31 第2金属膜
32 導電体膜
33 第3金属膜
40 アモルファスシリコン膜
41 フォトレジスト膜
Qn n型MISトランジスタ
Qp p型MISトランジスタ
Claims (5)
- nチャネル型MISFETおよびpチャネル型MISFETにそれぞれ異なる積層メタルゲート電極を具備し、
前記pチャネル型MISFETのゲート絶縁膜上に設けられたp型ゲート電極は、順に、
カチオン比でAlが10%以上50%以下のTiAlN、またはアニオン比でOが10%以上50%以下のTiONから構成される第1金属膜と、
TiN、TiSiN、TaSiN、TaN、またはTaCから構成され、膜厚が5nm以下の第2金属膜と、
Siを主成分として含有する導電体膜とが積層された構造であり、
前記nチャネル型MISFETのゲート絶縁膜上に設けられたn型ゲート電極は、順に、
前記第2金属膜と、
前記導電体膜とが積層された構造であることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1金属膜および前記第2金属膜の総膜厚が10nm以下であることを特徴とする半導体装置。 - nチャネル型MISFETおよびpチャネル型MISFETで構成されるCMIS素子を備え、
前記pチャネル型MISFETのゲート絶縁膜上に設けられたp型ゲート電極は、窒化チタンを主成分としてアルミニウムまたは酸素を含有する第1金属膜を有し、
前記nチャネル型MISFETのゲート絶縁膜上に設けられたn型ゲート電極は、窒化チタンを主成分として含有し、膜厚が5nm以下の第2金属膜と、前記第2金属膜上に設けられ、Siを主成分として含有する導電体膜とを有することを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第1金属膜は、チタンとアルミニウムの比でアルミニウムを10%以上50%以下で含有した窒化チタン、または窒素と酸素の比で酸素を10%以上50%以下で含有した窒化チタンから構成されていることを特徴とする半導体装置。 - 請求項1または4記載の半導体装置において、
前記n型ゲート電極は、前記nチャネル型MISFETのゲート絶縁膜と前記第2金属膜との間に膜厚が1nm以下の希土類金属またはアルカリ土類金属からなる第3金属膜を有することを特徴とする半導体装置。
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