JP2009267180A - 半導体装置 - Google Patents
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Abstract
【課題】メタルをゲート電極材料に用いたＣＭＩＳ素子の閾値を低減する。
【解決手段】ｐ型ＭＩＳトランジスタＱｐのゲート絶縁膜５上に設けられたｐ型ゲート電極７は、順に、カチオン比でＡｌが１０％以上５０％以下のＴｉＡｌＮから構成される第１金属膜３０と、ＴｉＮから構成され、膜厚が５ｎｍ以下の第２金属膜３１と、Ｓｉを主成分として含有する導電体膜３２とが積層された構造を有している。また、ｎ型ＭＩＳトランジスタＱｎのゲート絶縁膜５上に設けられたｎ型ゲート電極６は、順に、第２金属膜３１と、導電体膜３２とが積層された構造を有している。
【選択図】図１
【解決手段】ｐ型ＭＩＳトランジスタＱｐのゲート絶縁膜５上に設けられたｐ型ゲート電極７は、順に、カチオン比でＡｌが１０％以上５０％以下のＴｉＡｌＮから構成される第１金属膜３０と、ＴｉＮから構成され、膜厚が５ｎｍ以下の第２金属膜３１と、Ｓｉを主成分として含有する導電体膜３２とが積層された構造を有している。また、ｎ型ＭＩＳトランジスタＱｎのゲート絶縁膜５上に設けられたｎ型ゲート電極６は、順に、第２金属膜３１と、導電体膜３２とが積層された構造を有している。
【選択図】図１
Description
本発明は、半導体装置に関し、特に、ゲート電極材料にメタルを用いたｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）およびｐチャネル型ＭＩＳＦＥＴでＣＭＩＳ（Complementary MIS）素子を構成する半導体装置に適用して有効な技術に関するものである。
ＣＭＩＳ素子においては、ｎチャネル型ＭＩＳＦＥＴ（以下、ｎ型ＭＩＳトランジスタという）とｐチャネル型ＭＩＳＦＥＴ（以下、ｐ型ＭＩＳトランジスタという）の両方において低い閾値電圧を実現するために、互いに異なる仕事関数（ポリシリコンの場合、フェルミ準位）を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。例えば、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタのゲート電極を形成しているポリシリコン膜に対して、それぞれｎ型不純物とｐ型不純物を導入することにより、ｎ型ＭＩＳトランジスタのゲート電極材料の仕事関数（フェルミ準位）をシリコンの伝導体近傍にするとともに、ｐ型ＭＩＳトランジスタのゲート電極材料の仕事関数（フェルミ準位）をシリコンの価電子帯近傍にして、閾値電圧の低下を図っている。
近年、半導体集積回路を構成するＭＩＳトランジスタの微細化に伴って、ゲート酸化膜の薄膜化が急速に進んでいる。このため、ＭＩＳトランジスタをオン状態にするためにポリシリコンのゲート電極に電圧を印加した際、ゲート酸化膜界面近傍のゲート電極内に生じる空乏化の影響が次第に顕著になり、ゲート酸化膜の膜厚が見かけ上厚くなる結果、オン電流の確保が難しくなり、ＭＩＳトランジスタの動作速度の低下が顕著になってきた。
また、ゲート酸化膜の膜厚が薄くなると、ダイレクトトンネリングと呼ばれる量子効果によって電子がゲート酸化膜中を通り抜けるようになるために、リーク電流が増大する。さらに、ｐ型ＭＩＳトランジスタにおいては、ゲート電極（多結晶シリコン膜）中のホウ素がゲート酸化膜を通じて半導体基板に拡散し、チャンネル領域の不純物濃度を高めるために、閾値電圧が変動する。
そこで、ゲート絶縁膜材料を酸化シリコンから、より誘電率の高い絶縁膜（高誘電体膜、ｈｉｇｈ−ｋ膜）に置き換えると共に、ゲート電極材料をポリシリコンからメタルあるいはメタルシリサイドに置き換える検討が進められている。
これは、ゲート絶縁膜を高誘電体膜で構成した場合、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚を（高誘電体膜の誘電率／酸化シリコン膜の誘電率）倍だけ厚くできるので、結果としてリーク電流を低減することができるからである。高誘電体材料としては、Ｈｆ（ハフニウム）酸化物やＺｒ（ジルコニウム）酸化物といった種々の金属酸化物が検討されている。また、ポリシリコンを含まない材料でゲート電極を構成することにより、前述した空乏化の影響によるオン電流の低減や、ゲート電極から基板へのホウ素漏れといった問題も回避することができる。
特開２００７−１１００９１号公報（特許文献１）には、Ｈｆから作られたゲート絶縁膜と、第１の厚さを有する第１メタルゲート電極を含むＰＭＯＳトランジスタと、第２の厚さを有する第２メタルゲート電極を含むＮＭＯＳトランジスタとを含むＣＭＯＳ素子において、第１の厚さを第２の厚さよりも大きくする技術が開示されている。
特開２００７−１１００９１号公報
ポリシリコンから構成されるゲート電極の形成で行われてきたようなドーピングによる仕事関数制御技術は、半導体（ポリシリコン）ではないメタルゲート電極では用いることができない。また、同一の積層構造を有するメタル材料でｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのメタルゲート電極を形成すると（シングルメタルゲート）、それぞれの閾値は高くなってしまう。
前記特許文献１では、同一の積層構造を有するメタル材料であるが、そのゲート絶縁膜と接する金属膜（金属層）の膜厚をｎ型ＭＩＳトランジスタでは薄く、ｐ型ＭＩＳトランジスタでは厚くして、それぞれのＭＩＳトランジスタの閾値を低減する技術が開示されている。
しかしながら、ＣＭＩＳ素子において、同一の積層構造を有するメタル材料のうちゲート絶縁膜と接する金属膜の膜厚を厚くすればするほど、ｐ型ＭＩＳトランジスタの性能に深く関与する正孔移動度が劣化する傾向にあることを本発明者は見出した。
本発明の目的は、メタルをゲート電極材料に用いたＣＭＩＳ素子の閾値を低減する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の一実施の形態は、ｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタで構成されるＣＭＩＳ素子を備える。前記ｐ型ＭＩＳトランジスタのゲート絶縁膜上に設けられたｐ型ゲート電極は、順に、カチオン比でＡｌが１０％以上５０％以下のＴｉＡｌＮ、またはアニオン比でＯが１０％以上５０％以下のＴｉＯＮから構成される第１金属膜と、ＴｉＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＮ、またはＴａＣから構成され、膜厚が５ｎｍ以下の第２金属膜と、Ｓｉを主成分として含有する導電体膜とが積層された構造を有している。また、前記ｎ型ＭＩＳトランジスタのゲート絶縁膜上に設けられたｎ型ゲート電極は、順に、前記第２金属膜と、前記導電体膜とが積層された構造を有している。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
この一実施の形態によれば、メタルをゲート電極材料に用いたＣＭＩＳ素子の閾値を低減することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。
（実施の形態１）
図１は、本実施の形態におけるｎ型ＭＩＳトランジスタＱｎおよびｐ型ＭＩＳトランジスタＱｐでＣＭＩＳ素子を構成する半導体装置の要部を模式的に示す断面図である。
図１は、本実施の形態におけるｎ型ＭＩＳトランジスタＱｎおよびｐ型ＭＩＳトランジスタＱｐでＣＭＩＳ素子を構成する半導体装置の要部を模式的に示す断面図である。
例えばｐ型の単結晶Ｓｉ（シリコン）からなる半導体基板（以下、基板という）１の主面には、素子分離領域２によって周囲を規定されたｐ型ウエル３およびｎ型ウエル４が形成されている。ｐ型ウエル３上にはｎ型ＭＩＳトランジスタＱｎが形成され、ｎ型ウエル４上にはｐ型ＭＩＳトランジスタＱｐが形成されている。
ｎ型ＭＩＳトランジスタＱｎは、ｐ型ウエル３の表面に形成されたゲート絶縁膜５と、このゲート絶縁膜５上に形成されたｎ型ゲート電極６と、ｐ型ウエル３に形成されたｎ＋型半導体領域（ソース、ドレイン）１３とを備えている。また、ｐ型ＭＩＳトランジスタＱｐは、ｎ型ウエル４の表面に形成されたゲート絶縁膜５と、このゲート絶縁膜５上に形成されたｐ型ゲート電極７と、ｎ型ウエル４に形成されたｐ＋型半導体領域（ソース、ドレイン）１４とを備えている。
ｎ型ＭＩＳトランジスタＱｎのｎ＋型半導体領域（ソース、ドレイン）１３には、例えば酸化シリコンから構成される層間絶縁膜１５に形成されたコンタクトホール２０内のプラグ２１を介してメタル配線２２が接続されている。同様に、ｐ型ＭＩＳトランジスタＱｐのｐ＋型半導体領域（ソース、ドレイン）１４には、層間絶縁膜１５に形成されたコンタクトホール２０内のプラグ２１を介してメタル配線２２が接続されている。
ｎ型ＭＩＳトランジスタＱｎおよびｐ型ＭＩＳトランジスタＱｐのそれぞれのゲート絶縁膜５は、例えばＨｆＳｉＯＮ（窒化ハフニウムシリケート）などから構成されるＨｆ（ハフニウム）系絶縁膜である。また、ｎ型ＭＩＳトランジスタＱｎのｎ型ゲート電極６およびｐ型ＭＩＳトランジスタＱｐのｐ型ゲート電極７は、それぞれ異なる積層メタルゲート電極で構成されている。
具体的に、ｐ型ゲート電極７の構造は、そのゲート絶縁膜５側から順に、カチオン比でＡｌ（アルミニウム）が１０％以上５０％以下のＴｉＡｌＮ（窒化アルミニウムチタン）から構成される第１金属膜３０と、ＴｉＮ（窒化チタン）から構成され、膜厚が５ｎｍ以下の第２金属膜３１と、例えば導電性のポリシリコンなどＳｉ（シリコン）を主成分として含有する導電体膜３２との積層構造である。この場合、カチオン比は、チタンとアルミニウムの比となる。
また、ｎ型ゲート電極６の構造は、そのゲート絶縁膜５側から順に、ＴｉＮ（窒化チタン）から構成され、膜厚が５ｎｍ以下の第２金属膜３１と、例えば導電性のポリシリコンなどＳｉ（シリコン）を主成分として含有する導電体膜３２との積層構造である。
図２は、ＭＩＰＳ（metal inserted poly-Si stacks）構造のｎ型ゲート電極を備えたｎ型ＭＩＳトランジスタにおいて、メタルにＴｉＮを用いた場合の膜厚と電子移動度の関係を示す説明図である。また、図３は、ＭＩＰＳ構造のｐ型ゲート電極を備えたｐ型ＭＩＳトランジスタにおいて、メタルにＴｉＮを用いた場合の膜厚と正孔移動度の関係を示す説明図である。図２および図３に示すように、ＴｉＮの膜厚を薄くするに従い、電子移動度および正孔移動度が向上する（速くなる）ことがわかる。なお、図中には、ゲート絶縁膜を酸化シリコン膜で構成し、ゲート電極をポリシリコンのみで構成した構造（酸化シリコン膜／ポリシリコン構造）での移動度のライン（universal）も示されている。
図２に示すように、ｎ型ＭＩＳトランジスタにおいて、ＴｉＮの膜厚を１０ｎｍ、３０ｎｍと厚くするに従い、電子移動度が低下する。そこで、本実施の形態では、ｎ型ＭＩＳトランジスタにおいて、ＴｉＮを主成分とする第２金属膜３１の膜厚を、酸化シリコン膜／ポリシリコン構造（universal）での正孔移動度の７５％以上となるように、５ｎｍ以下としている。また、本実施の形態では、ＴｉＮを主成分とする第２金属膜３１の膜厚を薄くすることによって、実効仕事関数がシリコンの伝導体帯に近づき、ｎ型ＭＩＳトランジスタＱｎの閾値を低減することができる。図２および図３の結果によれば、第２金属膜３１の膜厚を薄くするほど閾値の低減効果及び高い電子移動度が得られることから、第２金属膜３１の膜厚は０．５ｎｍ以上３ｎｍ以下とするのが望ましい。
但し、本発明者が見出した知見によれば、図２の傾向、特に、第２金属膜３１が薄い場合に認められる良好な電子移動度は、第２金属膜３１上に接して、ポリシリコンなどのＳｉを主成分として含有する導電体膜３２を積層した場合にのみ認められる。そこで、本実施の形態におけるｎ型ＭＩＳトランジスタでは、ｎ型ゲート電極６における第２金属膜３１の直上にはポリシリコンなどのＳｉを主成分として含有する導電体膜３２を積層している。
図４はポリシリコン（ｐｏｌｙ-Ｓｉ）／窒化チタン（ＴｉＮ）構造のゲート電極において、ＴｉＮ膜厚と実効仕事関数の関係を示す説明図である。図４に示すように、実際にＴｉＮ膜厚を５ｎｍ以下まで薄くすることで実効仕事関数の低減が認められ、ｎ型ＭＩＳトランジスタの閾値低減に有効なことがわかる。逆に、図４によれば、ゲート絶縁膜と接するゲート電極を構成する金属膜（ＴｉＮ膜）の膜厚を厚くすることでゲート電極の実効仕事関数が増加するため、ゲート絶縁膜と接するゲート電極を構成する金属膜（ＴｉＮ膜）の膜厚を厚くすることでｐ型ＭＩＳトランジスタの閾値を低減することができる。しかし、図３に示すように、それでは正孔移動度の劣化を引き起こすことを本発明者は見出した。
そこで、本実施の形態ではｐ型ＭＩＳトランジスタにおいて、ＴｉＮを主成分とする第１金属膜３０と、ＴｉＮを主成分とする第２金属膜３１の総膜厚を、酸化シリコン膜／ポリシリコン構造（universal）での正孔移動度の７５％以上となるように、１０ｎｍ以下としている。このため、第２金属膜３１の膜厚を２ｎｍとした場合、第１金属膜３０の膜厚は８ｎｍ以下となるようにしている。
その一方で、ＴｉＮを主成分とする金属膜を１０ｎｍ以下とした場合、実効仕事関数がシリコンの価電子帯から遠ざかり、ＭＩＳトランジスタの閾値が上昇してしまう。このため、本実施の形態では、積層構造を有するメタル材料のうちゲート絶縁膜５と接する第１金属膜３０中に、Ａｌ（アルミニウム）を含有させておき、その後の熱処理（例えば１０００℃程度）によってゲート絶縁膜５にＡｌを拡散させることによって、第１金属膜３０の膜厚が薄いまま（例えば、８ｎｍ）であっても、ｐ型ＭＩＳトランジスタＱｐの閾値を低減することができる。
なお、この点において、特許文献１（特開２００７−１１００９１号公報）に記載の技術、すなわち、第１の厚さを有する第１メタルゲート電極を含むＰＭＯＳトランジスタと、第２の厚さを有する第２メタルゲート電極を含むＮＭＯＳトランジスタとを含むＣＭＯＳ素子において、第１の厚さを第２の厚さよりも大きくする技術と相違している。
本実施の形態における半導体装置は、ｎ型ＭＩＳトランジスタＱｎおよびｐ型ＭＩＳトランジスタＱｐで構成されるＣＭＩＳ素子を備えているものである。ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜５上に設けられたｐ型ゲート電極７は、窒化チタンを主成分としてアルミニウムを含有する第１金属膜３０を有し、ｎ型ＭＩＳトランジスタのゲート絶縁膜５上に設けられたｎ型ゲート電極６は、窒化チタンを主成分として含有し、膜厚が５ｎｍ以下の第２金属膜３１と、第２金属膜３１上に設けられ、Ｓｉを主成分として含有する導電体膜３２とを有するものである。これによって、ＣＭＩＳ素子の閾値を低減することができ、高いオン電流を有し、かつ消費電力の低いＣＭＩＳ素子を実現することができる。また、Ｈｆ系ゲート絶縁膜上に設けたメタルゲート電極を有するＭＩＳトランジスタの移動度の劣化を抑制することができる。
具体的には、ｐ型ＭＩＳトランジスタＱｐにおいて、第１金属膜３０として８ｎｍのＴｉＡｌＮを用い、電極形成後の工程で不純物の活性化等の目的で１０００℃程度の熱処理を行うと、それに伴って第１金属膜３０中のＡｌをゲート絶縁膜５であるＨｆＳｉＯＮに拡散させることができる。図５は、ＴｉＡｌＮ電極中のＡｌ濃度に対するゲート電極の実効仕事関数の変化を示しているが、Ａｌ濃度が１０％〜５０％の範囲で実効仕事関数が０．１ｅＶ〜０．２ｅＶ上昇することがわかる。これにより、同じ膜厚のＴｉＮの場合と比較して、０．１Ｖ〜０．２Ｖ程度閾値を低減することができる。
特許文献１（特開２００７−１１００９１号公報）に記載の技術のように、閾値を低減するためにＴｉＮから構成されるゲート電極の膜厚を例えば３０ｎｍまで厚くすると、図３に示したように、正孔移動度は４５ｃｍ２／Ｖ・ｓ程度まで低下してしまう。これに対して、本実施の形態では、第１金属膜３０（ＴｉＡｌＮ）の膜厚を薄膜化することができるので、正孔移動度を５２ｃｍ２／Ｖ・ｓ程度まで、すなわち１６％程度向上することができる。また、ｎ型ＭＩＳトランジスタＱｎでは、第２金属膜３１として、２ｎｍのＴｉＮを用いるため、図２に示したように、２５４ｃｍ２／Ｖ・ｓ程度の良好な電子移動度を得ることができる。
また、本実施の形態のｐ型ＭＩＳトランジスタＱｐでは、ｐ型ゲート電極７の第１金属膜３０として、カチオン比でＡｌが１０％以上５０％以下のＴｉＡｌＮの金属膜を適用している。カチオン比でＡｌが１０％より低い場合、ＴｉＮとしての性質が影響するため、その膜厚が薄いままであると、本発明者が見出したように、ｐ型ＭＩＳトランジスタＱｐの閾値低減の妨げとなる。一方、カチオン比でＡｌが５０％より高い場合、ＡｌＮとしての性質が影響するため、ゲート電極材料としては高抵抗となってしまう。そこで、本実施の形態では、第１金属膜３０として、カチオン比でＡｌが１０％以上５０％以下のＴｉＡｌＮの金属膜を適用することによって、ゲート電極材料として確保しつつ、ｐ型ＭＩＳトランジスタＱｐの閾値を低減している。
なお、第１金属膜３０として、アニオン比でＯ（酸素）が１０％以上５０％以下のＴｉＯＮ（窒化アルミニウムチタン）を適用した場合も同様の作用が働く。図６はＴｉＯＮ電極中のＯ濃度に対するゲート電極の実効仕事関数の変化を示している。Ｏ濃度が１０％以上の範囲にすることで、実効仕事関数を０．１ｅＶ〜０．２ｅＶ上昇させることができる。この場合も、Ｏ濃度として５０％以上になると絶縁体であるＴｉＯ２の性質が影響するために、ゲート電極材料としては高抵抗になってしまう。
このように、本実施の形態では、第１金属膜３０として、窒化チタンを主成分としてアルミニウムを含有した金属膜を適用した場合について説明したが、窒化チタンを主成分として酸素を含有した金属膜、例えば、アニオン比でＯ（酸素）が１０％以上５０％以下のＴｉＯＮであっても良い。すなわち、積層構造を有するメタル材料のうちゲート絶縁膜５と接する第１金属膜３０中に、酸素（Ｏ）を含有させておき、その後の熱処理（例えば１０００℃程度）によってゲート絶縁膜５に酸素を拡散させることによって、第１金属膜３０の膜厚が薄いまま（例えば、８ｎｍ）であっても、ｐ型ＭＩＳトランジスタＱｐの閾値を低減することができる。この場合、アニオン比は、窒素と酸素の比となる。これは、ＴｉＯＮからの酸素の供給によって、ｐ型ＭＩＳトランジスタの閾値上昇の原因と考えられるＨｆ系ゲート絶縁膜中の酸素欠損を補充できるため、あるいは、ＴｉＯＮ／Ｈｆ系ゲート絶縁膜界面に負の固定電荷が形成するために得られる効果であると考えられる。
また、本実施の形態では、第２金属膜３１として、ＴｉＮから構成される金属膜を適用した場合について説明したが、窒化チタンを主成分として含有するＴｉＳｉＮ、窒化タンタルを主成分として含有するＴａＮやＴａＳｉＮ、ＴａＳｉ、ＴａＣ、またはＴｉＣから構成される金属膜であっても良い。
また、本実施の形態のｎ型ＭＩＳトランジスタＱｎおよびｐ型ＭＩＳトランジスタＱｐは、酸化シリコンや酸窒化シリコンよりも誘電率の高い窒化ハフニウムシリケートでゲート絶縁膜５を構成することにより、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚をより厚くできるので、ダイレクトトンネリングによるリーク電流を低減することができる。
また、本実施の形態のｎ型ＭＩＳトランジスタＱｎのｎ型ゲート電極６の構造は、そのゲート絶縁膜５上に第２金属膜３１を介してポリシリコンから構成される導電体膜３２を積層する構造である。また、ｐ型ＭＩＳトランジスタＱｐのｐ型ゲート電極７の構造は、ゲート絶縁膜５上に第１金属膜３０および第２金属膜３１を介してポリシリコンから構成される導電体膜３２を積層する構造である。これにより、ポリシリコンのみで構成されるゲート電極で問題となる空乏化の影響によるオン電流の低減を防ぐことができる。
次に、図１に示した半導体装置の製造方法について、図面を参照して説明する。まず、図７に示すように、ｐ型の単結晶シリコンからなる基板１の主面に周知のＳＴＩ（Shallow Trench Isolation）技術を用いて素子分離領域２を形成した後、ｎ型ＭＩＳトランジスタ形成領域の基板１にホウ素をイオン注入し、ｐ型ＭＩＳトランジスタ形成領域の基板１にリンをイオン注入する。続いて、基板１を熱処理し、上記不純物（ホウ素およびリン）を基板１中に拡散させることにより、基板１にｐ型ウエル３とｎ型ウエル４とを形成する。
続いて、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に、ＭＩＳトランジスタの閾値電圧を調整するための不純物をイオン注入した後、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に、窒化ハフニウムシリケートからなるゲート絶縁膜５を形成する。窒化ハフニウムシリケートは、ＣＶＤ法あるいは原子層制御成膜（ＡＬＤ：Atomic Layer Deposition）法を用いて堆積し、ゲート絶縁膜５の膜厚が１．５ｎｍ〜４．０ｎｍ程度となるように形成する。
なお、本実施の形態では、ゲート絶縁膜５を窒化ハフニウムシリケートで構成するが、Ｈｆ系絶縁膜、例えばＨｆ-Ｓｉ-Ｏ、Ｈｆ-Ａｌ-Ｏ、Ｈｆ-Ａｌ-Ｏ-Ｎなどの高誘電体膜を使用することもできる。さらに、これらのＨｆ系絶縁膜に酸化タンタル、酸化Ｎｂ（ニオブ）、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウム等の酸化物を導入してもよい。これらのＨｆ系絶縁膜は、酸化シリコン膜や酸窒化シリコン膜よりも誘電率が高いので、物理膜厚を（高誘電体膜の誘電率／酸化シリコン膜の誘電率）倍だけ厚くできるので、結果としてリーク電流を低減することができる。これらのＨｆ系絶縁膜は、ＣＶＤ法、ＡＬＤ法あるいはスパッタリング法を用いて堆積することができる。
続いて、図８に示すように、基板１上に第１金属膜３０を形成する。この第１金属膜３０はゲート絶縁膜５上に設けられ、例えばスパッタ法を用いて形成された厚さが８ｎｍのＴｉＡｌＮから構成される。次いで、マスクとして使用するアモルファスシリコン膜４０を例えばスパッタ法によって形成し、リソグラフィによりフォトレジスト膜４１を形成し、ＲＩＥ法によってアモルファスシリコン膜４０のｎ型ＭＩＳトランジスタ形成領域を開口する。
続いて、アモルファスシリコン膜４０の開口部によって露出しているＴｉＡｌＮから構成される第１金属膜３０を４０℃〜８０℃の過酸化水素系水溶液を用いて除去した後、図９に示すように、６０℃程度のＮＨ４ＯＨ系水溶液で、残存しているアモルファスシリコン膜４０すべてを除去する。
続いて、図１０に示すように、基板１上に第２金属膜３１、導電体膜３２の順で形成する。この第２金属膜３１はゲート絶縁膜５上および第１金属膜３０上に設けられ、例えばＣＶＤ法を用いて堆積された厚さが２ｎｍのＴｉＮから構成される。また、導電体膜３２は第２金属膜３１上に設けられ、例えばＣＶＤ法を用いてＰ（リン）を不純物として堆積された導電性のポリシリコンから構成される。不純物として、Ｂ（ホウ素）を含まないので、ホウ素を含んだポリシリコンゲート電極で問題となる基板へのホウ素漏れに起因する閾値電圧の変動を防ぐことができる。
このように、本実施の形態では、製造工程を簡略するために、ｐ型ゲート電極７には、第１金属膜３０上に設けられた第２金属膜３１が含まれる場合について説明しているが、第２金属膜３１を含まなくても良い。この場合、基板１上に第２金属膜３１を堆積した後、リソグラフィおよびＲＩＥ法によってアモルファスシリコン膜４０のｐ型ＭＩＳトランジスタ形成領域を開口し、露出している第２金属膜３１を除去すれば良い。ｐ型ゲート電極７に第２金属膜３１を含まないことで、ＴｉＮから構成される金属膜の膜厚を薄くすることができるので、図３に示したように、より正孔移動度を向上する（速くする）ことができる。
また、本実施の形態では、導電体膜３２として、不純物をドープした導電性のポリシリコンを適用した場合について説明しているが、シリサイド膜であっても良い。この場合、第２金属膜３１上に形成されたポリシリコン膜上に例えばＮｉ（ニッケル）膜を堆積し、熱処理によって前記ポリシリコン膜をシリサイド化した後、ＣＭＰ法によって未反応のＮｉ膜を除去すると共に、平坦化すれば良い。ポリシリコンに不純物をドープしなくとも、ゲート電極材料としてＳｉを主成分として含有する導電体膜を確保することができる。
続いて、図１１に示すように、ゲート電極加工を行い、ｎ型ゲート電極６およびｐ型ゲート電極７を形成する。このとき、ｎ型ゲート電極６およびｐ型ゲート電極７の下部以外の領域のゲート絶縁膜５も除去する。
ｎ型ゲート電極６は例えばフォトレジスト膜をマスクにしたドライエッチングを用いて導電体膜３２および第２金属膜３１をパターニングすることにより、ｐ型ウエル３のゲート絶縁膜５上に形成される。また、ｐ型ゲート電極７も同様に、例えばフォトレジスト膜をマスクにしたドライエッチングを用いて、導電体膜３２、第２金属膜３１および第１金属膜３０をパターニングすることにより、ｎ型ウエル４のゲート絶縁膜５上に形成される。なお、必要に応じて導電体膜３２上にＳｉＮなどから構成されるハードマスクを堆積して、ゲート電極加工を行っても良い。
続いて、図１２に示すように、ｐ型ウエル３にリンまたはヒ素をイオン注入してｎ−型半導体領域１０を形成し、ｎ型ウエル４にホウ素をイオン注入してｐ−型半導体領域１１を形成した後、ｎ型ゲート電極６およびｐ型ゲート電極７の側壁にサイドウォールスペーサ１２を形成する。サイドウォールスペーサ１２は、基板１上にＣＶＤ法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングすることによって形成する。ｎ−型半導体領域１０は、ｎ型ＭＩＳトランジスタＱｎをＬＤＤ（Lightly Doped Drain）構造にするために形成し、ｐ−型半導体領域１１は、ｐ型ＭＩＳトランジスタＱｐをＬＤＤ構造にするために形成する。
続いて、ｐ型ウエル３にリンまたはヒ素をイオン注入し、ｎ型ウエル４にホウ素をイオン注入した後、基板１を１０００℃程度で熱処理してこれらの不純物を拡散させることにより、ｐ型ウエル３にｎ＋型半導体領域（ソース、ドレイン）１３を形成し、ｎ型ウエル４にｐ＋型半導体領域（ソース、ドレイン）１４を形成する。
本実施の形態では、この不純物拡散の熱処理において、ＴｉＡｌＮから構成される第１金属膜３０のＡｌをＨｆＳｉＯＮから構成されるゲート絶縁膜５に拡散する。これにより、第１金属膜３０の膜厚が薄いままであっても、ｐ型ＭＩＳトランジスタＱｐの閾値を低減することができる。なお、Ａｌを拡散させるための熱処理は、別工程で設けても良いが、不純物拡散の熱処理と同時に行うことで工程数を低減することができる。
続いて、図１に示すように、基板１上にＣＶＤ法で層間絶縁膜１５を堆積し、フォトレジスト膜をマスクにしたドライエッチングで層間絶縁膜１５にコンタクトホール２０を形成した後、コンタクトホール２０の内部にプラグ２１を形成する。プラグ２１を形成するには、コンタクトホール２０の内部を含む層間絶縁膜１５上にスパッタリング法で窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜とを堆積し、続いて、層間絶縁膜１５上のＴｉＮ膜とＷ膜とを化学的機械研磨法で除去する。
その後、層間絶縁膜１５上にメタル配線２２を形成する。メタル配線２２は、層間絶縁膜１５上にスパッタリング法でＷ膜、Ａｌ合金膜などの金属膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこの金属膜をパターニングすることによって形成し、本実施の形態における半導体装置が完成する（図１参照）。
（実施の形態２）
図１３は、本実施の形態におけるｎ型ＭＩＳトランジスタＱｎおよびｐ型ＭＩＳトランジスタＱｐでＣＭＩＳ素子を構成する半導体装置の要部を模式的に示す断面図である。本実施の形態における半導体装置は、前記実施の形態１の半導体装置に対して、ｎ型ゲート電極６が、ｎ型ＭＩＳＦＥＴＱｎのゲート絶縁膜５と第２金属膜３１との間に膜厚が１ｎｍ以下の希土類金属またはアルカリ土類金属からなる第３金属膜３３を有するものである。以下、前記実施の形態１と相違する点を中心に説明する。
図１３は、本実施の形態におけるｎ型ＭＩＳトランジスタＱｎおよびｐ型ＭＩＳトランジスタＱｐでＣＭＩＳ素子を構成する半導体装置の要部を模式的に示す断面図である。本実施の形態における半導体装置は、前記実施の形態１の半導体装置に対して、ｎ型ゲート電極６が、ｎ型ＭＩＳＦＥＴＱｎのゲート絶縁膜５と第２金属膜３１との間に膜厚が１ｎｍ以下の希土類金属またはアルカリ土類金属からなる第３金属膜３３を有するものである。以下、前記実施の形態１と相違する点を中心に説明する。
本実施の形態では、第１金属膜３０として８ｎｍ程度のＴｉＡｌＮ、第２金属膜３１として２ｎｍ程度のＴｉＮ、第３金属膜３３として０．５ｎｍ程度のＬａ（ランタン）、およびＳｉを主成分として含有する導電体膜３２としてポリシリコンで構成し、またゲート絶縁膜５としてＨｆＳｉＯＮで構成している。
ゲート絶縁膜５と第２金属膜３１との間に設けられた第３金属膜３３のＬａが、ゲート絶縁膜５のＨｆＳｉＯＮと混在した場合、ｎ型ＭＩＳトランジスタの閾値を０．２Ｖ〜０．５Ｖ程度低減することができる。また、第３金属膜３３のＬａがゲート絶縁膜５のＨｆＳｉＯＮと混在しない場合であっても、Ｌａの仕事関数が低いために、ｎ型ＭＩＳトランジスタの閾値を低減することができる。すなわち、ゲート絶縁膜５のＨｆＳｉＯＮに接する第３金属膜３３のＬａを設けることによって、ｎ型ゲート電極７の実効仕事関数をシリコンの伝導体側にシフトすることによって、ｎ型ＭＩＳトランジスタの閾値を低減することができる。
また、本実施の形態のｐ型ＭＩＳトランジスタでは、低抵抗のメタルとしてＬａを第３金属膜３３に適用することによって、第３金属膜３３が下地の第１金属膜３０と第２金属膜３１とで挟まれる構造としても、低抵抗のゲート電極７として機能することができる。また、第２金属膜３１のＴｉＮは、第３金属膜３３の変質を抑制するキャップ膜として機能させることができ、Ｌａの酸化や水酸化物化を抑制することができる。
また、第３金属膜３３として希土類金属またはアルカリ土類金属を適用する場合、その膜厚が１ｎｍより厚いと、熱処理によって、第３金属膜３３の下地であるゲート絶縁膜５のＨｆＳｉＯＮから酸素を欠乏させてしまう。そこで、本実施の形態では、第３金属膜３３として０．５ｎｍ程度のＬａを適用している。
次に、図１３に示した半導体装置の製造方法について、図面を参照して説明する。前記実施の形態１で図９を参照して説明した工程の後、図１４に示すように、基板１上に第３金属膜３３、第２金属膜３１、導電体膜３２の順で形成する。第３金属膜３３はゲート絶縁膜５上および第１金属膜３０上に設けられ、例えばスパッタ法を用いて形成された厚さが０．５ｎｍのＴｉＮから構成される。第２金属膜３１は第３金属膜３３上に設けられ、例えばＣＶＤ法を用いて形成された厚さが２ｎｍのＴｉＮから構成される。また、導電体膜３２は第２金属膜３１上に設けられ、例えばＣＶＤ法を用いてＰ（リン）を不純物とした導電性のポリシリコンから構成される。
続いて、図１５に示すように、ゲート電極加工を行い、ｎ型ゲート電極６およびｐ型ゲート電極７を形成する。このとき、ｎ型ゲート電極６およびｐ型ゲート電極７の下部以外の領域のゲート絶縁膜５も除去する。
ｎ型ゲート電極６は例えばフォトレジスト膜をマスクにしたドライエッチングを用いて導電体膜３２、第２金属膜３１および第３金属膜３３をパターニングすることにより、ｐ型ウエル３のゲート絶縁膜５上に形成される。また、ｐ型ゲート電極７も同様に、例えばフォトレジスト膜をマスクにしたドライエッチングを用いて、導電体膜３２、第２金属膜３１、第３金属膜３３および第１金属膜３０をパターニングすることにより、ｎ型ウエル４のゲート絶縁膜５上に形成される。なお、必要に応じて導電体膜３２上にＳｉＮなどから構成されるハードマスクを堆積して、ゲート電極加工を行っても良い。以後、前記実施の形態と同様の工程で、本実施の形態における半導体装置が完成する（図１３参照）。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、ＣＭＩＳ素子を構成するにあたり、単結晶Ｓｉからなる半導体基板に適用した場合について説明したが、ＧａＡｓ、ＳｉＣなどの化合物半導体基板やＳＯＩ（Silicon On Insulator）基板にも適用することができる。
また、例えば、前記実施の形態では、窒化チタンを主成分として含有する金属膜上に設けるＳｉを主成分として含有する導電体膜に、導電性のポリシリコンを適用した場合について説明したが、導電体膜にＴｉＳｉＮを適用することもできる。その際、ＴｉＳｉＮの導電体膜上にＷ（タングステン）などの金属膜を積層しても良い。
本発明は、半導体装置、特に、ゲート電極材料にメタルを用いたｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴでＣＭＩＳ素子を構成する半導体装置の製造業に幅広く利用されるものである。
１ 半導体基板
２ 素子分離領域
３ ｐ型ウエル
４ ｎ型ウエル
５ ゲート絶縁膜
６ ｎ型ゲート電極
７ ｐ型ゲート電極
８ シリコンゲート電極
９ ゲート絶縁膜
１０ ｎ−型半導体領域
１１ ｐ−型半導体領域
１２ サイドウォールスペーサ
１３ ｎ＋型半導体領域（ソース、ドレイン）
１４ ｐ＋型半導体領域（ソース、ドレイン）
１５ 層間絶縁膜
１６、１７ 窒化シリコン膜
１８ 酸化シリコン膜
２０ コンタクトホール
２１ プラグ
２２ メタル配線
２５、２６ ゲート電極
３０ 第１金属膜
３１ 第２金属膜
３２ 導電体膜
３３ 第３金属膜
４０ アモルファスシリコン膜
４１ フォトレジスト膜
Ｑｎ ｎ型ＭＩＳトランジスタ
Ｑｐ ｐ型ＭＩＳトランジスタ
２ 素子分離領域
３ ｐ型ウエル
４ ｎ型ウエル
５ ゲート絶縁膜
６ ｎ型ゲート電極
７ ｐ型ゲート電極
８ シリコンゲート電極
９ ゲート絶縁膜
１０ ｎ−型半導体領域
１１ ｐ−型半導体領域
１２ サイドウォールスペーサ
１３ ｎ＋型半導体領域（ソース、ドレイン）
１４ ｐ＋型半導体領域（ソース、ドレイン）
１５ 層間絶縁膜
１６、１７ 窒化シリコン膜
１８ 酸化シリコン膜
２０ コンタクトホール
２１ プラグ
２２ メタル配線
２５、２６ ゲート電極
３０ 第１金属膜
３１ 第２金属膜
３２ 導電体膜
３３ 第３金属膜
４０ アモルファスシリコン膜
４１ フォトレジスト膜
Ｑｎ ｎ型ＭＩＳトランジスタ
Ｑｐ ｐ型ＭＩＳトランジスタ
Claims (5)
- ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴにそれぞれ異なる積層メタルゲート電極を具備し、
前記ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜上に設けられたｐ型ゲート電極は、順に、
カチオン比でＡｌが１０％以上５０％以下のＴｉＡｌＮ、またはアニオン比でＯが１０％以上５０％以下のＴｉＯＮから構成される第１金属膜と、
ＴｉＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＮ、またはＴａＣから構成され、膜厚が５ｎｍ以下の第２金属膜と、
Ｓｉを主成分として含有する導電体膜とが積層された構造であり、
前記ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜上に設けられたｎ型ゲート電極は、順に、
前記第２金属膜と、
前記導電体膜とが積層された構造であることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第１金属膜および前記第２金属膜の総膜厚が１０ｎｍ以下であることを特徴とする半導体装置。 - ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴで構成されるＣＭＩＳ素子を備え、
前記ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜上に設けられたｐ型ゲート電極は、窒化チタンを主成分としてアルミニウムまたは酸素を含有する第１金属膜を有し、
前記ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜上に設けられたｎ型ゲート電極は、窒化チタンを主成分として含有し、膜厚が５ｎｍ以下の第２金属膜と、前記第２金属膜上に設けられ、Ｓｉを主成分として含有する導電体膜とを有することを特徴とする半導体装置。 - 請求項３記載の半導体装置において、
前記第１金属膜は、チタンとアルミニウムの比でアルミニウムを１０％以上５０％以下で含有した窒化チタン、または窒素と酸素の比で酸素を１０％以上５０％以下で含有した窒化チタンから構成されていることを特徴とする半導体装置。 - 請求項１または４記載の半導体装置において、
前記ｎ型ゲート電極は、前記ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜と前記第２金属膜との間に膜厚が１ｎｍ以下の希土類金属またはアルカリ土類金属からなる第３金属膜を有することを特徴とする半導体装置。
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