JP2009267180A - 半導体装置 - Google Patents

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Abstract

【課題】メタルをゲート電極材料に用いたCMIS素子の閾値を低減する。
【解決手段】p型MISトランジスタQpのゲート絶縁膜5上に設けられたp型ゲート電極7は、順に、カチオン比でAlが10%以上50%以下のTiAlNから構成される第1金属膜30と、TiNから構成され、膜厚が5nm以下の第2金属膜31と、Siを主成分として含有する導電体膜32とが積層された構造を有している。また、n型MISトランジスタQnのゲート絶縁膜5上に設けられたn型ゲート電極6は、順に、第2金属膜31と、導電体膜32とが積層された構造を有している。
【選択図】図1

Description

本発明は、半導体装置に関し、特に、ゲート電極材料にメタルを用いたnチャネル型MISFET(Metal Insulator Semiconductor Field Effect Transistor)およびpチャネル型MISFETでCMIS(Complementary MIS)素子を構成する半導体装置に適用して有効な技術に関するものである。
CMIS素子においては、nチャネル型MISFET(以下、n型MISトランジスタという)とpチャネル型MISFET(以下、p型MISトランジスタという)の両方において低い閾値電圧を実現するために、互いに異なる仕事関数(ポリシリコンの場合、フェルミ準位)を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。例えば、n型MISトランジスタとp型MISトランジスタのゲート電極を形成しているポリシリコン膜に対して、それぞれn型不純物とp型不純物を導入することにより、n型MISトランジスタのゲート電極材料の仕事関数(フェルミ準位)をシリコンの伝導体近傍にするとともに、p型MISトランジスタのゲート電極材料の仕事関数(フェルミ準位)をシリコンの価電子帯近傍にして、閾値電圧の低下を図っている。
近年、半導体集積回路を構成するMISトランジスタの微細化に伴って、ゲート酸化膜の薄膜化が急速に進んでいる。このため、MISトランジスタをオン状態にするためにポリシリコンのゲート電極に電圧を印加した際、ゲート酸化膜界面近傍のゲート電極内に生じる空乏化の影響が次第に顕著になり、ゲート酸化膜の膜厚が見かけ上厚くなる結果、オン電流の確保が難しくなり、MISトランジスタの動作速度の低下が顕著になってきた。
また、ゲート酸化膜の膜厚が薄くなると、ダイレクトトンネリングと呼ばれる量子効果によって電子がゲート酸化膜中を通り抜けるようになるために、リーク電流が増大する。さらに、p型MISトランジスタにおいては、ゲート電極(多結晶シリコン膜)中のホウ素がゲート酸化膜を通じて半導体基板に拡散し、チャンネル領域の不純物濃度を高めるために、閾値電圧が変動する。
そこで、ゲート絶縁膜材料を酸化シリコンから、より誘電率の高い絶縁膜(高誘電体膜、high−k膜)に置き換えると共に、ゲート電極材料をポリシリコンからメタルあるいはメタルシリサイドに置き換える検討が進められている。
これは、ゲート絶縁膜を高誘電体膜で構成した場合、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚を(高誘電体膜の誘電率/酸化シリコン膜の誘電率)倍だけ厚くできるので、結果としてリーク電流を低減することができるからである。高誘電体材料としては、Hf(ハフニウム)酸化物やZr(ジルコニウム)酸化物といった種々の金属酸化物が検討されている。また、ポリシリコンを含まない材料でゲート電極を構成することにより、前述した空乏化の影響によるオン電流の低減や、ゲート電極から基板へのホウ素漏れといった問題も回避することができる。
特開2007−110091号公報(特許文献1)には、Hfから作られたゲート絶縁膜と、第1の厚さを有する第1メタルゲート電極を含むPMOSトランジスタと、第2の厚さを有する第2メタルゲート電極を含むNMOSトランジスタとを含むCMOS素子において、第1の厚さを第2の厚さよりも大きくする技術が開示されている。
特開2007−110091号公報
ポリシリコンから構成されるゲート電極の形成で行われてきたようなドーピングによる仕事関数制御技術は、半導体(ポリシリコン)ではないメタルゲート電極では用いることができない。また、同一の積層構造を有するメタル材料でn型MISFETとp型MISFETのメタルゲート電極を形成すると(シングルメタルゲート)、それぞれの閾値は高くなってしまう。
前記特許文献1では、同一の積層構造を有するメタル材料であるが、そのゲート絶縁膜と接する金属膜(金属層)の膜厚をn型MISトランジスタでは薄く、p型MISトランジスタでは厚くして、それぞれのMISトランジスタの閾値を低減する技術が開示されている。
しかしながら、CMIS素子において、同一の積層構造を有するメタル材料のうちゲート絶縁膜と接する金属膜の膜厚を厚くすればするほど、p型MISトランジスタの性能に深く関与する正孔移動度が劣化する傾向にあることを本発明者は見出した。
本発明の目的は、メタルをゲート電極材料に用いたCMIS素子の閾値を低減する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の一実施の形態は、n型MISトランジスタおよびp型MISトランジスタで構成されるCMIS素子を備える。前記p型MISトランジスタのゲート絶縁膜上に設けられたp型ゲート電極は、順に、カチオン比でAlが10%以上50%以下のTiAlN、またはアニオン比でOが10%以上50%以下のTiONから構成される第1金属膜と、TiN、TiSiN、TaSiN、TaN、またはTaCから構成され、膜厚が5nm以下の第2金属膜と、Siを主成分として含有する導電体膜とが積層された構造を有している。また、前記n型MISトランジスタのゲート絶縁膜上に設けられたn型ゲート電極は、順に、前記第2金属膜と、前記導電体膜とが積層された構造を有している。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
この一実施の形態によれば、メタルをゲート電極材料に用いたCMIS素子の閾値を低減することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。
(実施の形態1)
図1は、本実施の形態におけるn型MISトランジスタQnおよびp型MISトランジスタQpでCMIS素子を構成する半導体装置の要部を模式的に示す断面図である。
例えばp型の単結晶Si(シリコン)からなる半導体基板(以下、基板という)1の主面には、素子分離領域2によって周囲を規定されたp型ウエル3およびn型ウエル4が形成されている。p型ウエル3上にはn型MISトランジスタQnが形成され、n型ウエル4上にはp型MISトランジスタQpが形成されている。
n型MISトランジスタQnは、p型ウエル3の表面に形成されたゲート絶縁膜5と、このゲート絶縁膜5上に形成されたn型ゲート電極6と、p型ウエル3に形成されたn型半導体領域(ソース、ドレイン)13とを備えている。また、p型MISトランジスタQpは、n型ウエル4の表面に形成されたゲート絶縁膜5と、このゲート絶縁膜5上に形成されたp型ゲート電極7と、n型ウエル4に形成されたp型半導体領域(ソース、ドレイン)14とを備えている。
n型MISトランジスタQnのn型半導体領域(ソース、ドレイン)13には、例えば酸化シリコンから構成される層間絶縁膜15に形成されたコンタクトホール20内のプラグ21を介してメタル配線22が接続されている。同様に、p型MISトランジスタQpのp型半導体領域(ソース、ドレイン)14には、層間絶縁膜15に形成されたコンタクトホール20内のプラグ21を介してメタル配線22が接続されている。
n型MISトランジスタQnおよびp型MISトランジスタQpのそれぞれのゲート絶縁膜5は、例えばHfSiON(窒化ハフニウムシリケート)などから構成されるHf(ハフニウム)系絶縁膜である。また、n型MISトランジスタQnのn型ゲート電極6およびp型MISトランジスタQpのp型ゲート電極7は、それぞれ異なる積層メタルゲート電極で構成されている。
具体的に、p型ゲート電極7の構造は、そのゲート絶縁膜5側から順に、カチオン比でAl(アルミニウム)が10%以上50%以下のTiAlN(窒化アルミニウムチタン)から構成される第1金属膜30と、TiN(窒化チタン)から構成され、膜厚が5nm以下の第2金属膜31と、例えば導電性のポリシリコンなどSi(シリコン)を主成分として含有する導電体膜32との積層構造である。この場合、カチオン比は、チタンとアルミニウムの比となる。
また、n型ゲート電極6の構造は、そのゲート絶縁膜5側から順に、TiN(窒化チタン)から構成され、膜厚が5nm以下の第2金属膜31と、例えば導電性のポリシリコンなどSi(シリコン)を主成分として含有する導電体膜32との積層構造である。
図2は、MIPS(metal inserted poly-Si stacks)構造のn型ゲート電極を備えたn型MISトランジスタにおいて、メタルにTiNを用いた場合の膜厚と電子移動度の関係を示す説明図である。また、図3は、MIPS構造のp型ゲート電極を備えたp型MISトランジスタにおいて、メタルにTiNを用いた場合の膜厚と正孔移動度の関係を示す説明図である。図2および図3に示すように、TiNの膜厚を薄くするに従い、電子移動度および正孔移動度が向上する(速くなる)ことがわかる。なお、図中には、ゲート絶縁膜を酸化シリコン膜で構成し、ゲート電極をポリシリコンのみで構成した構造(酸化シリコン膜/ポリシリコン構造)での移動度のライン(universal)も示されている。
図2に示すように、n型MISトランジスタにおいて、TiNの膜厚を10nm、30nmと厚くするに従い、電子移動度が低下する。そこで、本実施の形態では、n型MISトランジスタにおいて、TiNを主成分とする第2金属膜31の膜厚を、酸化シリコン膜/ポリシリコン構造(universal)での正孔移動度の75%以上となるように、5nm以下としている。また、本実施の形態では、TiNを主成分とする第2金属膜31の膜厚を薄くすることによって、実効仕事関数がシリコンの伝導体帯に近づき、n型MISトランジスタQnの閾値を低減することができる。図2および図3の結果によれば、第2金属膜31の膜厚を薄くするほど閾値の低減効果及び高い電子移動度が得られることから、第2金属膜31の膜厚は0.5nm以上3nm以下とするのが望ましい。
但し、本発明者が見出した知見によれば、図2の傾向、特に、第2金属膜31が薄い場合に認められる良好な電子移動度は、第2金属膜31上に接して、ポリシリコンなどのSiを主成分として含有する導電体膜32を積層した場合にのみ認められる。そこで、本実施の形態におけるn型MISトランジスタでは、n型ゲート電極6における第2金属膜31の直上にはポリシリコンなどのSiを主成分として含有する導電体膜32を積層している。
図4はポリシリコン(poly-Si)/窒化チタン(TiN)構造のゲート電極において、TiN膜厚と実効仕事関数の関係を示す説明図である。図4に示すように、実際にTiN膜厚を5nm以下まで薄くすることで実効仕事関数の低減が認められ、n型MISトランジスタの閾値低減に有効なことがわかる。逆に、図4によれば、ゲート絶縁膜と接するゲート電極を構成する金属膜(TiN膜)の膜厚を厚くすることでゲート電極の実効仕事関数が増加するため、ゲート絶縁膜と接するゲート電極を構成する金属膜(TiN膜)の膜厚を厚くすることでp型MISトランジスタの閾値を低減することができる。しかし、図3に示すように、それでは正孔移動度の劣化を引き起こすことを本発明者は見出した。
そこで、本実施の形態ではp型MISトランジスタにおいて、TiNを主成分とする第1金属膜30と、TiNを主成分とする第2金属膜31の総膜厚を、酸化シリコン膜/ポリシリコン構造(universal)での正孔移動度の75%以上となるように、10nm以下としている。このため、第2金属膜31の膜厚を2nmとした場合、第1金属膜30の膜厚は8nm以下となるようにしている。
その一方で、TiNを主成分とする金属膜を10nm以下とした場合、実効仕事関数がシリコンの価電子帯から遠ざかり、MISトランジスタの閾値が上昇してしまう。このため、本実施の形態では、積層構造を有するメタル材料のうちゲート絶縁膜5と接する第1金属膜30中に、Al(アルミニウム)を含有させておき、その後の熱処理(例えば1000℃程度)によってゲート絶縁膜5にAlを拡散させることによって、第1金属膜30の膜厚が薄いまま(例えば、8nm)であっても、p型MISトランジスタQpの閾値を低減することができる。
なお、この点において、特許文献1(特開2007−110091号公報)に記載の技術、すなわち、第1の厚さを有する第1メタルゲート電極を含むPMOSトランジスタと、第2の厚さを有する第2メタルゲート電極を含むNMOSトランジスタとを含むCMOS素子において、第1の厚さを第2の厚さよりも大きくする技術と相違している。
本実施の形態における半導体装置は、n型MISトランジスタQnおよびp型MISトランジスタQpで構成されるCMIS素子を備えているものである。pチャネル型MISFETQpのゲート絶縁膜5上に設けられたp型ゲート電極7は、窒化チタンを主成分としてアルミニウムを含有する第1金属膜30を有し、n型MISトランジスタのゲート絶縁膜5上に設けられたn型ゲート電極6は、窒化チタンを主成分として含有し、膜厚が5nm以下の第2金属膜31と、第2金属膜31上に設けられ、Siを主成分として含有する導電体膜32とを有するものである。これによって、CMIS素子の閾値を低減することができ、高いオン電流を有し、かつ消費電力の低いCMIS素子を実現することができる。また、Hf系ゲート絶縁膜上に設けたメタルゲート電極を有するMISトランジスタの移動度の劣化を抑制することができる。
具体的には、p型MISトランジスタQpにおいて、第1金属膜30として8nmのTiAlNを用い、電極形成後の工程で不純物の活性化等の目的で1000℃程度の熱処理を行うと、それに伴って第1金属膜30中のAlをゲート絶縁膜5であるHfSiONに拡散させることができる。図5は、TiAlN電極中のAl濃度に対するゲート電極の実効仕事関数の変化を示しているが、Al濃度が10%〜50%の範囲で実効仕事関数が0.1eV〜0.2eV上昇することがわかる。これにより、同じ膜厚のTiNの場合と比較して、0.1V〜0.2V程度閾値を低減することができる。
特許文献1(特開2007−110091号公報)に記載の技術のように、閾値を低減するためにTiNから構成されるゲート電極の膜厚を例えば30nmまで厚くすると、図3に示したように、正孔移動度は45cm/V・s程度まで低下してしまう。これに対して、本実施の形態では、第1金属膜30(TiAlN)の膜厚を薄膜化することができるので、正孔移動度を52cm/V・s程度まで、すなわち16%程度向上することができる。また、n型MISトランジスタQnでは、第2金属膜31として、2nmのTiNを用いるため、図2に示したように、254cm/V・s程度の良好な電子移動度を得ることができる。
また、本実施の形態のp型MISトランジスタQpでは、p型ゲート電極7の第1金属膜30として、カチオン比でAlが10%以上50%以下のTiAlNの金属膜を適用している。カチオン比でAlが10%より低い場合、TiNとしての性質が影響するため、その膜厚が薄いままであると、本発明者が見出したように、p型MISトランジスタQpの閾値低減の妨げとなる。一方、カチオン比でAlが50%より高い場合、AlNとしての性質が影響するため、ゲート電極材料としては高抵抗となってしまう。そこで、本実施の形態では、第1金属膜30として、カチオン比でAlが10%以上50%以下のTiAlNの金属膜を適用することによって、ゲート電極材料として確保しつつ、p型MISトランジスタQpの閾値を低減している。
なお、第1金属膜30として、アニオン比でO(酸素)が10%以上50%以下のTiON(窒化アルミニウムチタン)を適用した場合も同様の作用が働く。図6はTiON電極中のO濃度に対するゲート電極の実効仕事関数の変化を示している。O濃度が10%以上の範囲にすることで、実効仕事関数を0.1eV〜0.2eV上昇させることができる。この場合も、O濃度として50%以上になると絶縁体であるTiOの性質が影響するために、ゲート電極材料としては高抵抗になってしまう。
このように、本実施の形態では、第1金属膜30として、窒化チタンを主成分としてアルミニウムを含有した金属膜を適用した場合について説明したが、窒化チタンを主成分として酸素を含有した金属膜、例えば、アニオン比でO(酸素)が10%以上50%以下のTiONであっても良い。すなわち、積層構造を有するメタル材料のうちゲート絶縁膜5と接する第1金属膜30中に、酸素(O)を含有させておき、その後の熱処理(例えば1000℃程度)によってゲート絶縁膜5に酸素を拡散させることによって、第1金属膜30の膜厚が薄いまま(例えば、8nm)であっても、p型MISトランジスタQpの閾値を低減することができる。この場合、アニオン比は、窒素と酸素の比となる。これは、TiONからの酸素の供給によって、p型MISトランジスタの閾値上昇の原因と考えられるHf系ゲート絶縁膜中の酸素欠損を補充できるため、あるいは、TiON/Hf系ゲート絶縁膜界面に負の固定電荷が形成するために得られる効果であると考えられる。
また、本実施の形態では、第2金属膜31として、TiNから構成される金属膜を適用した場合について説明したが、窒化チタンを主成分として含有するTiSiN、窒化タンタルを主成分として含有するTaNやTaSiN、TaSi、TaC、またはTiCから構成される金属膜であっても良い。
また、本実施の形態のn型MISトランジスタQnおよびp型MISトランジスタQpは、酸化シリコンや酸窒化シリコンよりも誘電率の高い窒化ハフニウムシリケートでゲート絶縁膜5を構成することにより、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚をより厚くできるので、ダイレクトトンネリングによるリーク電流を低減することができる。
また、本実施の形態のn型MISトランジスタQnのn型ゲート電極6の構造は、そのゲート絶縁膜5上に第2金属膜31を介してポリシリコンから構成される導電体膜32を積層する構造である。また、p型MISトランジスタQpのp型ゲート電極7の構造は、ゲート絶縁膜5上に第1金属膜30および第2金属膜31を介してポリシリコンから構成される導電体膜32を積層する構造である。これにより、ポリシリコンのみで構成されるゲート電極で問題となる空乏化の影響によるオン電流の低減を防ぐことができる。
次に、図1に示した半導体装置の製造方法について、図面を参照して説明する。まず、図7に示すように、p型の単結晶シリコンからなる基板1の主面に周知のSTI(Shallow Trench Isolation)技術を用いて素子分離領域2を形成した後、n型MISトランジスタ形成領域の基板1にホウ素をイオン注入し、p型MISトランジスタ形成領域の基板1にリンをイオン注入する。続いて、基板1を熱処理し、上記不純物(ホウ素およびリン)を基板1中に拡散させることにより、基板1にp型ウエル3とn型ウエル4とを形成する。
続いて、p型ウエル3とn型ウエル4のそれぞれの表面に、MISトランジスタの閾値電圧を調整するための不純物をイオン注入した後、p型ウエル3とn型ウエル4のそれぞれの表面に、窒化ハフニウムシリケートからなるゲート絶縁膜5を形成する。窒化ハフニウムシリケートは、CVD法あるいは原子層制御成膜(ALD:Atomic Layer Deposition)法を用いて堆積し、ゲート絶縁膜5の膜厚が1.5nm〜4.0nm程度となるように形成する。
なお、本実施の形態では、ゲート絶縁膜5を窒化ハフニウムシリケートで構成するが、Hf系絶縁膜、例えばHf-Si-O、Hf-Al-O、Hf-Al-O-Nなどの高誘電体膜を使用することもできる。さらに、これらのHf系絶縁膜に酸化タンタル、酸化Nb(ニオブ)、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウム等の酸化物を導入してもよい。これらのHf系絶縁膜は、酸化シリコン膜や酸窒化シリコン膜よりも誘電率が高いので、物理膜厚を(高誘電体膜の誘電率/酸化シリコン膜の誘電率)倍だけ厚くできるので、結果としてリーク電流を低減することができる。これらのHf系絶縁膜は、CVD法、ALD法あるいはスパッタリング法を用いて堆積することができる。
続いて、図8に示すように、基板1上に第1金属膜30を形成する。この第1金属膜30はゲート絶縁膜5上に設けられ、例えばスパッタ法を用いて形成された厚さが8nmのTiAlNから構成される。次いで、マスクとして使用するアモルファスシリコン膜40を例えばスパッタ法によって形成し、リソグラフィによりフォトレジスト膜41を形成し、RIE法によってアモルファスシリコン膜40のn型MISトランジスタ形成領域を開口する。
続いて、アモルファスシリコン膜40の開口部によって露出しているTiAlNから構成される第1金属膜30を40℃〜80℃の過酸化水素系水溶液を用いて除去した後、図9に示すように、60℃程度のNHOH系水溶液で、残存しているアモルファスシリコン膜40すべてを除去する。
続いて、図10に示すように、基板1上に第2金属膜31、導電体膜32の順で形成する。この第2金属膜31はゲート絶縁膜5上および第1金属膜30上に設けられ、例えばCVD法を用いて堆積された厚さが2nmのTiNから構成される。また、導電体膜32は第2金属膜31上に設けられ、例えばCVD法を用いてP(リン)を不純物として堆積された導電性のポリシリコンから構成される。不純物として、B(ホウ素)を含まないので、ホウ素を含んだポリシリコンゲート電極で問題となる基板へのホウ素漏れに起因する閾値電圧の変動を防ぐことができる。
このように、本実施の形態では、製造工程を簡略するために、p型ゲート電極7には、第1金属膜30上に設けられた第2金属膜31が含まれる場合について説明しているが、第2金属膜31を含まなくても良い。この場合、基板1上に第2金属膜31を堆積した後、リソグラフィおよびRIE法によってアモルファスシリコン膜40のp型MISトランジスタ形成領域を開口し、露出している第2金属膜31を除去すれば良い。p型ゲート電極7に第2金属膜31を含まないことで、TiNから構成される金属膜の膜厚を薄くすることができるので、図3に示したように、より正孔移動度を向上する(速くする)ことができる。
また、本実施の形態では、導電体膜32として、不純物をドープした導電性のポリシリコンを適用した場合について説明しているが、シリサイド膜であっても良い。この場合、第2金属膜31上に形成されたポリシリコン膜上に例えばNi(ニッケル)膜を堆積し、熱処理によって前記ポリシリコン膜をシリサイド化した後、CMP法によって未反応のNi膜を除去すると共に、平坦化すれば良い。ポリシリコンに不純物をドープしなくとも、ゲート電極材料としてSiを主成分として含有する導電体膜を確保することができる。
続いて、図11に示すように、ゲート電極加工を行い、n型ゲート電極6およびp型ゲート電極7を形成する。このとき、n型ゲート電極6およびp型ゲート電極7の下部以外の領域のゲート絶縁膜5も除去する。
n型ゲート電極6は例えばフォトレジスト膜をマスクにしたドライエッチングを用いて導電体膜32および第2金属膜31をパターニングすることにより、p型ウエル3のゲート絶縁膜5上に形成される。また、p型ゲート電極7も同様に、例えばフォトレジスト膜をマスクにしたドライエッチングを用いて、導電体膜32、第2金属膜31および第1金属膜30をパターニングすることにより、n型ウエル4のゲート絶縁膜5上に形成される。なお、必要に応じて導電体膜32上にSiNなどから構成されるハードマスクを堆積して、ゲート電極加工を行っても良い。
続いて、図12に示すように、p型ウエル3にリンまたはヒ素をイオン注入してn型半導体領域10を形成し、n型ウエル4にホウ素をイオン注入してp型半導体領域11を形成した後、n型ゲート電極6およびp型ゲート電極7の側壁にサイドウォールスペーサ12を形成する。サイドウォールスペーサ12は、基板1上にCVD法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングすることによって形成する。n型半導体領域10は、n型MISトランジスタQnをLDD(Lightly Doped Drain)構造にするために形成し、p型半導体領域11は、p型MISトランジスタQpをLDD構造にするために形成する。
続いて、p型ウエル3にリンまたはヒ素をイオン注入し、n型ウエル4にホウ素をイオン注入した後、基板1を1000℃程度で熱処理してこれらの不純物を拡散させることにより、p型ウエル3にn型半導体領域(ソース、ドレイン)13を形成し、n型ウエル4にp型半導体領域(ソース、ドレイン)14を形成する。
本実施の形態では、この不純物拡散の熱処理において、TiAlNから構成される第1金属膜30のAlをHfSiONから構成されるゲート絶縁膜5に拡散する。これにより、第1金属膜30の膜厚が薄いままであっても、p型MISトランジスタQpの閾値を低減することができる。なお、Alを拡散させるための熱処理は、別工程で設けても良いが、不純物拡散の熱処理と同時に行うことで工程数を低減することができる。
続いて、図1に示すように、基板1上にCVD法で層間絶縁膜15を堆積し、フォトレジスト膜をマスクにしたドライエッチングで層間絶縁膜15にコンタクトホール20を形成した後、コンタクトホール20の内部にプラグ21を形成する。プラグ21を形成するには、コンタクトホール20の内部を含む層間絶縁膜15上にスパッタリング法で窒化チタン(TiN)膜とタングステン(W)膜とを堆積し、続いて、層間絶縁膜15上のTiN膜とW膜とを化学的機械研磨法で除去する。
その後、層間絶縁膜15上にメタル配線22を形成する。メタル配線22は、層間絶縁膜15上にスパッタリング法でW膜、Al合金膜などの金属膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこの金属膜をパターニングすることによって形成し、本実施の形態における半導体装置が完成する(図1参照)。
(実施の形態2)
図13は、本実施の形態におけるn型MISトランジスタQnおよびp型MISトランジスタQpでCMIS素子を構成する半導体装置の要部を模式的に示す断面図である。本実施の形態における半導体装置は、前記実施の形態1の半導体装置に対して、n型ゲート電極6が、n型MISFETQnのゲート絶縁膜5と第2金属膜31との間に膜厚が1nm以下の希土類金属またはアルカリ土類金属からなる第3金属膜33を有するものである。以下、前記実施の形態1と相違する点を中心に説明する。
本実施の形態では、第1金属膜30として8nm程度のTiAlN、第2金属膜31として2nm程度のTiN、第3金属膜33として0.5nm程度のLa(ランタン)、およびSiを主成分として含有する導電体膜32としてポリシリコンで構成し、またゲート絶縁膜5としてHfSiONで構成している。
ゲート絶縁膜5と第2金属膜31との間に設けられた第3金属膜33のLaが、ゲート絶縁膜5のHfSiONと混在した場合、n型MISトランジスタの閾値を0.2V〜0.5V程度低減することができる。また、第3金属膜33のLaがゲート絶縁膜5のHfSiONと混在しない場合であっても、Laの仕事関数が低いために、n型MISトランジスタの閾値を低減することができる。すなわち、ゲート絶縁膜5のHfSiONに接する第3金属膜33のLaを設けることによって、n型ゲート電極7の実効仕事関数をシリコンの伝導体側にシフトすることによって、n型MISトランジスタの閾値を低減することができる。
また、本実施の形態のp型MISトランジスタでは、低抵抗のメタルとしてLaを第3金属膜33に適用することによって、第3金属膜33が下地の第1金属膜30と第2金属膜31とで挟まれる構造としても、低抵抗のゲート電極7として機能することができる。また、第2金属膜31のTiNは、第3金属膜33の変質を抑制するキャップ膜として機能させることができ、Laの酸化や水酸化物化を抑制することができる。
また、第3金属膜33として希土類金属またはアルカリ土類金属を適用する場合、その膜厚が1nmより厚いと、熱処理によって、第3金属膜33の下地であるゲート絶縁膜5のHfSiONから酸素を欠乏させてしまう。そこで、本実施の形態では、第3金属膜33として0.5nm程度のLaを適用している。
次に、図13に示した半導体装置の製造方法について、図面を参照して説明する。前記実施の形態1で図9を参照して説明した工程の後、図14に示すように、基板1上に第3金属膜33、第2金属膜31、導電体膜32の順で形成する。第3金属膜33はゲート絶縁膜5上および第1金属膜30上に設けられ、例えばスパッタ法を用いて形成された厚さが0.5nmのTiNから構成される。第2金属膜31は第3金属膜33上に設けられ、例えばCVD法を用いて形成された厚さが2nmのTiNから構成される。また、導電体膜32は第2金属膜31上に設けられ、例えばCVD法を用いてP(リン)を不純物とした導電性のポリシリコンから構成される。
続いて、図15に示すように、ゲート電極加工を行い、n型ゲート電極6およびp型ゲート電極7を形成する。このとき、n型ゲート電極6およびp型ゲート電極7の下部以外の領域のゲート絶縁膜5も除去する。
n型ゲート電極6は例えばフォトレジスト膜をマスクにしたドライエッチングを用いて導電体膜32、第2金属膜31および第3金属膜33をパターニングすることにより、p型ウエル3のゲート絶縁膜5上に形成される。また、p型ゲート電極7も同様に、例えばフォトレジスト膜をマスクにしたドライエッチングを用いて、導電体膜32、第2金属膜31、第3金属膜33および第1金属膜30をパターニングすることにより、n型ウエル4のゲート絶縁膜5上に形成される。なお、必要に応じて導電体膜32上にSiNなどから構成されるハードマスクを堆積して、ゲート電極加工を行っても良い。以後、前記実施の形態と同様の工程で、本実施の形態における半導体装置が完成する(図13参照)。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、CMIS素子を構成するにあたり、単結晶Siからなる半導体基板に適用した場合について説明したが、GaAs、SiCなどの化合物半導体基板やSOI(Silicon On Insulator)基板にも適用することができる。
また、例えば、前記実施の形態では、窒化チタンを主成分として含有する金属膜上に設けるSiを主成分として含有する導電体膜に、導電性のポリシリコンを適用した場合について説明したが、導電体膜にTiSiNを適用することもできる。その際、TiSiNの導電体膜上にW(タングステン)などの金属膜を積層しても良い。
本発明は、半導体装置、特に、ゲート電極材料にメタルを用いたnチャネル型MISFETおよびpチャネル型MISFETでCMIS素子を構成する半導体装置の製造業に幅広く利用されるものである。
本発明の一実施の形態におけるn型MISトランジスタおよびp型MISトランジスタでCMIS素子を構成する半導体装置の要部を模式的に示す断面図である。 MIPS構造のn型ゲート電極を備えたn型MISトランジスタにおいて、メタルにTiNを用いた場合の膜厚と電子移動度の関係を示す説明図である。 MIPS構造のp型ゲート電極を備えたp型MISトランジスタにおいて、メタルにTiNを用いた場合の膜厚と正孔移動度の関係を示す説明図である。 poly-Si/TiN構造のゲート電極において、TiN膜厚と実効仕事関数の関係を示す説明図である。 TiAlN電極中のAl濃度に対するゲート電極の実効仕事関数の変化を示す説明図である。 TiON電極中のO濃度に対するゲート電極の実効仕事関数の変化を示す説明図である。 本発明の一実施の形態における製造工程中の半導体装置の要部を模式的に示す断面図である。 図7に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 図8に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 図9に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 図10に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 図11に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 本発明の他の実施の形態におけるn型MISトランジスタおよびp型MISトランジスタでCMIS素子を構成する半導体装置の要部を模式的に示す断面図である。 本発明の他の実施の形態における製造工程中の半導体装置の要部を模式的に示す断面図である。 図14に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
符号の説明
1 半導体基板
2 素子分離領域
3 p型ウエル
4 n型ウエル
5 ゲート絶縁膜
6 n型ゲート電極
7 p型ゲート電極
8 シリコンゲート電極
9 ゲート絶縁膜
10 n型半導体領域
11 p型半導体領域
12 サイドウォールスペーサ
13 n型半導体領域(ソース、ドレイン)
14 p型半導体領域(ソース、ドレイン)
15 層間絶縁膜
16、17 窒化シリコン膜
18 酸化シリコン膜
20 コンタクトホール
21 プラグ
22 メタル配線
25、26 ゲート電極
30 第1金属膜
31 第2金属膜
32 導電体膜
33 第3金属膜
40 アモルファスシリコン膜
41 フォトレジスト膜
Qn n型MISトランジスタ
Qp p型MISトランジスタ

Claims (5)

  1. nチャネル型MISFETおよびpチャネル型MISFETにそれぞれ異なる積層メタルゲート電極を具備し、
    前記pチャネル型MISFETのゲート絶縁膜上に設けられたp型ゲート電極は、順に、
    カチオン比でAlが10%以上50%以下のTiAlN、またはアニオン比でOが10%以上50%以下のTiONから構成される第1金属膜と、
    TiN、TiSiN、TaSiN、TaN、またはTaCから構成され、膜厚が5nm以下の第2金属膜と、
    Siを主成分として含有する導電体膜とが積層された構造であり、
    前記nチャネル型MISFETのゲート絶縁膜上に設けられたn型ゲート電極は、順に、
    前記第2金属膜と、
    前記導電体膜とが積層された構造であることを特徴とする半導体装置。
  2. 請求項1記載の半導体装置において、
    前記第1金属膜および前記第2金属膜の総膜厚が10nm以下であることを特徴とする半導体装置。
  3. nチャネル型MISFETおよびpチャネル型MISFETで構成されるCMIS素子を備え、
    前記pチャネル型MISFETのゲート絶縁膜上に設けられたp型ゲート電極は、窒化チタンを主成分としてアルミニウムまたは酸素を含有する第1金属膜を有し、
    前記nチャネル型MISFETのゲート絶縁膜上に設けられたn型ゲート電極は、窒化チタンを主成分として含有し、膜厚が5nm以下の第2金属膜と、前記第2金属膜上に設けられ、Siを主成分として含有する導電体膜とを有することを特徴とする半導体装置。
  4. 請求項3記載の半導体装置において、
    前記第1金属膜は、チタンとアルミニウムの比でアルミニウムを10%以上50%以下で含有した窒化チタン、または窒素と酸素の比で酸素を10%以上50%以下で含有した窒化チタンから構成されていることを特徴とする半導体装置。
  5. 請求項1または4記載の半導体装置において、
    前記n型ゲート電極は、前記nチャネル型MISFETのゲート絶縁膜と前記第2金属膜との間に膜厚が1nm以下の希土類金属またはアルカリ土類金属からなる第3金属膜を有することを特徴とする半導体装置。
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