JP2012216776A - 半導体装置、および、その製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 99
- 239000004065 semiconductor Substances 0.000 title claims description 255
- 239000000758 substrate Substances 0.000 claims abstract description 633
- 230000005669 field effect Effects 0.000 claims abstract description 127
- 239000010410 layer Substances 0.000 claims description 767
- 238000000034 method Methods 0.000 claims description 93
- 239000011229 interlayer Substances 0.000 claims description 64
- 239000000463 material Substances 0.000 claims description 60
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 150000001875 compounds Chemical class 0.000 claims description 17
- 239000007769 metal material Substances 0.000 claims description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 17
- 229910052782 aluminium Inorganic materials 0.000 claims description 11
- 239000010949 copper Substances 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 9
- 229910052802 copper Inorganic materials 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 239000010936 titanium Substances 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- 230000000694 effects Effects 0.000 claims description 3
- 230000005674 electromagnetic induction Effects 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims 8
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims 8
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims 7
- 108091006146 Channels Proteins 0.000 claims 3
- 230000005684 electric field Effects 0.000 claims 1
- 238000010030 laminating Methods 0.000 claims 1
- 230000006872 improvement Effects 0.000 abstract description 24
- 230000009467 reduction Effects 0.000 abstract description 16
- 238000010586 diagram Methods 0.000 description 120
- 239000012535 impurity Substances 0.000 description 62
- 238000002955 isolation Methods 0.000 description 37
- 230000008569 process Effects 0.000 description 30
- 229910052751 metal Inorganic materials 0.000 description 24
- 239000002184 metal Substances 0.000 description 24
- 230000015572 biosynthetic process Effects 0.000 description 22
- 238000005516 engineering process Methods 0.000 description 22
- 230000006870 function Effects 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 229910052710 silicon Inorganic materials 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- 238000005498 polishing Methods 0.000 description 16
- 230000008901 benefit Effects 0.000 description 13
- 238000005530 etching Methods 0.000 description 12
- 230000004048 modification Effects 0.000 description 12
- 238000012986 modification Methods 0.000 description 12
- 239000004020 conductor Substances 0.000 description 11
- 241000027294 Fusi Species 0.000 description 10
- 239000013078 crystal Substances 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 230000001965 increasing effect Effects 0.000 description 7
- 239000012212 insulator Substances 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000006482 condensation reaction Methods 0.000 description 2
- 239000006258 conductive agent Substances 0.000 description 2
- 230000018044 dehydration Effects 0.000 description 2
- 238000006297 dehydration reaction Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910020177 SiOF Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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Abstract
【解決手段】第1導電型の第1電界効果トランジスタを第1基板に設ける。そして、第1導電型と異なる第2導電型の第2電界効果トランジスタを第2基板に設ける。そして、第1基板と第2基板とのそれぞれを対面させて貼り合わせる。そして、第1電界効果トランジスタと第2電界効果トランジスタとの間を電気的に接続させる。
【選択図】図3
Description
この困難を打開するために、例えば、チャネル領域に応力を印加して歪みを生じさせることで、キャリア移動度を向上させ、オン電流を上げることが提案されている。
特に本技術の製造方法では、この基板貼り合わせ時に、予め各基板に形成しておいた接続構造を介して、第1電界効果トランジスタと第2電界効果トランジスタとが電気的に接続される。
1.実施形態1(nFETとpFETとを異なる基板に設けて貼り合せる場合)
2.実施形態2(ビアを一括で形成する場合)
3.実施形態3(接合部分の層間絶縁膜がlow−k材料の場合)
4.実施形態4(下部の基板の素子分離部がSTIでない場合)
5.実施形態5(シェア・ビアを用いる場合)
6.実施形態6(ゲートの長手方向がnFETとpFETとの間で直交する場合)
7.実施形態7(ゲートの長手方向がnFETとpFETとの間で45°に交差する場合)
8.実施形態8(NANDの場合)
9.実施形態9(NORの場合)
10.実施形態10(配線層の直接結合の場合)
11.実施形態11(フルシリサイド化されたソース・ドレイン領域をもつ場合)
12.実施形態12(配線層の直接結合においてチャネル方向が平行の場合と直交する場合)
13.実施形態13(finFETの場合)
14.実施形態14(3層以上の多層基板積層の場合)
15.変形例(化合物半導体を用いる場合など)
[A]装置構成
図1〜図5は、実施形態1において、半導体装置の要部を示す図である。
第1基板101は、たとえば、単結晶シリコン半導体からなる(100)基板である。
なお、本開示技術で「配線層」および「配線」は、ライン形状を特定する呼称ではなく、多層配線層内で同一の導電層を加工して形成される層を言う。従って、ライン形状に限らず、正方形、矩形、その他、平面形状は何でもよい。
第2基板201は、たとえば、単結晶シリコン半導体からなる(110)基板である。
多層配線層310は、図3〜図5に示すように、第2基板201において第1基板101に対面する面(下面)側とは反対側の面(上面)に設けられている。
以下より、上記の半導体装置1を製造する製造方法について説明する。
まず、図8に示すように、第1基板101にn型MOSFET111Nを形成する(ST10)。
たとえば、下記のような条件で、ゲート絶縁膜111Z,ゲート電極111Gを形成することが好適である。
(ゲート絶縁膜111Zの形成条件)
・材料:HfO2
・厚み:0.5〜2nm
・成膜法:CVD法、または、スパッタ法
(ゲート電極111Gの形成条件)
・下層:Al含有のTiN(Alの含有割合:0.5〜5atm%),厚み1〜2nm
・上層:AlまたはW,厚み20〜40nm
・成膜法:CVD法、または、スパッタ法
なお、上記のHfO2の他に、HfSiON,Ta2O3などの様々なhigh−k材料を用いて、ゲート絶縁膜111Zを形成しても良い。
低濃度不純物領域111AL,111BLについては、たとえば、下記のような条件で形成することが好適である。
(低濃度不純物領域111AL,111BLの形成条件)
・深さ:0.5〜20nm
・幅:10〜40nm
・不純物濃度:1×1013cm−2台
高濃度不純物領域111AH,111BHについては、たとえば、下記のような条件で形成することが好適である。
(高濃度不純物領域111AH,111BHの形成条件)
・材料:SiC(C濃度が3原子%以下)
・深さ:50〜100nm
・成膜法:CVD法
・不純物濃度:1×1015cm−2台
たとえば、下記のような条件で、ストレスライナー層121を形成することが好適である。
(ストレスライナー層121の形成条件)
・材料:SiN
・厚み:20〜200nm
・成膜法:CVD法
つぎに、図8に示すように、第2基板201にp型MOSFET211Pを形成する(ST20)。
(ゲート絶縁膜211Zの形成条件)
・材料:HfO2
・厚み:0.5〜2nm
・成膜法:CVD法、または、スパッタ法
(ゲート電極211Gの形成条件)
・下層:Al無しのTiN,厚み1〜2nm
・上層:AlまたはW,厚み20〜40nm
・成膜法:CVD法、または、スパッタ法
なお、上記のHfO2の他に、HfSiON,Ta2O3などの様々なhigh−k材料を用いて、ゲート絶縁膜111Zを形成しても良い。
(低濃度不純物領域211AL,211BLの形成条件)
・深さ:0.5〜20nm
・幅:10〜40nm
・不純物濃度:1×1013cm−2台
(高濃度不純物領域211AH,211BHの形成条件)
・材料:SiGe(Ge濃度:10〜45atm%)
・深さ:50〜100nm
・成膜法:CVD法
・不純物濃度:1×1015cm−2台
(ストレスライナー層221の形成条件)
・材料:SiN
・厚み:20〜200nm
・成膜法:CVD法
つぎに、図8に示すように、第1基板101と第2基板201とを貼り合わせる(ST30)。
つぎに、図8に示すように、第2基板201を薄膜化する(ST40)。
つぎに、図8に示すように、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続する(ST50)。
このようにして、孔V21,V22に導電材料を埋め込むことによりコンタクトが形成される。なお、本開示技術では、コンタクトのうち、特に基板を貫通するものを「接続ビア」、層間絶縁膜に設けられたものを、単に「コンタクト」と言うことがある。また、孔が形成される対象が基板か層間絶縁膜かを区別しないときも「コンタクト」と言う。
以上のように、本実施形態では、n型MOSFET111Nが設けられている第1基板101と、p型MOSFET211Pが設けられている第2基板201とを有する。第1基板101と第2基板201は、互いが対面して貼り合わされている。また、n型MOSFET111Nとp型MOSFET211Pが電気的に接続されている。
[A]製造方法
図19は、実施形態2において、半導体装置の製造方法の要部を示す図である。
以上のように、本実施形態においては、実施形態1と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
[A]装置構成
図20は、実施形態3において、半導体装置の要部を示す図である。
図21〜図23は、実施形態3において、半導体装置の製造方法の要部を示す図である。
まず、図8に示すように、第1基板101にn型MOSFET111Nを形成する(ST10)。
つぎに、図8に示すように、第2基板201にp型MOSFET211Pを形成する(ST20)。
つぎに、図8に示すように、第1基板101と第2基板201とを貼り合わせる(ST30)。
この後、たとえば、実施形態1の場合と同様に、第2基板201について薄膜化する(図8,ST40)。
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
[A]装置構成
図24は、実施形態4において、半導体装置の要部を示す図である。
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
[A]装置構成
図25〜図27は、実施形態5において、半導体装置の要部を示す図である。
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
[A]装置構成
図28〜図30は、実施形態6において、半導体装置の要部を示す図である。
n型MOSFET111Nは、図29に示すように、ゲート電極111Gの長手方向が、実施形態1(図6参照)の場合と異なり、x方向へ沿うように延在している。
p型MOSFET211Pは、図30に示すように、ゲート電極111Gの長手方向が、実施形態1(図7参照)の場合と同様に、y方向へ沿うように延在している。
配線層321Hは、図28〜図30に示すように、コンタクトC12を介して、配線層111HGに電気的に接続されている。これと共に、この配線層321Hは、コンタクトC22を介して、配線層211HGに電気的に接続されている。配線層321Hは、平面形状が、矩形状になるように形成されている。そして、配線層321Hは、実施形態1と同様に、他の配線とコンタクトとを介して、入力端子(In)に電気的に接続されている。
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
[A]装置構成
図31〜図33は、実施形態7において、半導体装置の要部を示す図である。
n型MOSFET111Nは、図32に示すように、ゲート電極111Gの長手方向が、実施形態6(図28参照)の場合と異なり、x方向およびy方向に対して、45°の角度で傾いた方向へ沿うように延在している。
p型MOSFET211Pは、図33に示すように、ゲート電極111Gの長手方向が、実施形態6(図30参照)の場合と同様に、y方向へ沿うように延在している。
図31,図32に示すように、n型MOSFET111Nの各部に接続された複数の配線層111HA,111HB,111HGのそれぞれは、実施形態6の場合と同様に、コンタクトC12を介して、各部に電気的に接続されている。
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
また、下記の場合には、第1基板101と第2基板201とに予め設けられている各ノッチの間を位置合わせして両者を貼り合わせることで、本実施形態の半導体装置を製造できるため、好適である。
・第1基板101:(100)基板
・nMOSFET111Nのチャネル方向:<110>
・第2基板201:(100)基板
・pMOSFET211Pのチャネル方向:<100>
[A]装置構成
図34〜図37は、実施形態8において、半導体装置の要部を示す図である。
図36に示すように、第1のn型MOSFET111Nと、第2のn型MOSFET112Nは、x方向に並ぶように設けられている。
図37に示すように、第1のp型MOSFET211Pと、第2のp型MOSFET212Pは、x方向に並ぶように設けられている。
図35,図36に示すように、n型MOSFET111N,112Nの各部に接続された複数の配線層111HA,111HG,112HB,112HGのそれぞれは、実施形態1の場合と同様に、コンタクトC12を介して、各部に電気的に接続されている。
以上のように、本実施形態においては、n型MOSFET111N,112Nとp型MOSFET211P,212Pとは、NAND回路を構成するように電気的に接続されている。ここでは、他の実施形態と同様に、n型MOSFET111N,112Nを第1基板101に設け、p型MOSFET211P,212Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111N,112N,p型MOSFET211P,212Pのそれぞれを電気的に接続させている。
[A]装置構成
図38は、実施形態9において、半導体装置の要部を示す図である。
以上のように、本実施形態においては、n型MOSFET111N,112Nとp型MOSFET211P,212Pは、NOR回路を構成するように電気的に接続されている。ここでは、他の実施形態と同様に、n型MOSFET111N,112Nを第1基板101に設け、p型MOSFET211P,212Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111N,112N,p型MOSFET211P,212Pのそれぞれを電気的に接続させている。
「第1基板に形成された第1電界効果トランジスタと、第2基板に形成した第2電界効果トランジスタとを、第2基板において第1基板と反対の側に設けられた多層配線層中の配線層を用いて電気的に接続する。」
図39は、半導体装置の要部を示す図である。なお、図39は、2つの基板を重ねた概略的な平面図であり、視認性向上のため、2つの基板にそれぞれ形成されたパターン同士を図の左右(x方向)および上下(y方向)に少しずらして示している。
n型MOSFET111Nは、第1基板101において第2基板201に対面する面(上面)側に設けられている。そして、p型MOSFET211Pは、第2基板201において第1基板101に対面する面(下面)側に設けられている。第1基板101と第2基板201とは、MOSFETが形成された側同士が貼り合わされている。
図41に示すように、n型MOSFET111Nは、ゲート電極111Gを含む。
ゲート電極111Gは、図40に示すように、平坦化膜131内に形成されたコンタクトC11を介して、トランジスタ接続配線層(配線層111HG)に接続されている。
図41においては、チャネルが形成される領域より外側の素子分離層上に位置するゲート電極111Gのy方向の一方端部に、コンタクトC11が形成されている。配線層111HGは、長辺がx方向に沿った矩形状に形成され、x方向の一方端部分がコンタクトC11を介してゲート電極111Gに接続されている。
より詳細に、配線層111HAは、上記矩形部分がy方向の正側からy方向の負側に延びて、ソース・ドレイン領域111AHのy方向寸法の半分弱ほどの領域と平面視で重なるようになっている。
これに対し、配線層111HBは、y方向の負側から正側に延び、ソース・ドレイン領域111BHのy方向正側端の手前まで延びている。
図40,図41に示すように、配線層111HAは、ソース・ドレイン領域111AHに対しコンタクトC11を介して接続されている。同様に、配線層111HBは、ソース・ドレイン領域111BHに対しコンタクトC11を介して接続されている。
図42に示すように、p型MOSFET211Pはゲート電極211Gを含む。
ゲート電極211Gは、図40に示す平坦化膜231内に形成されたコンタクトC21を介して、トランジスタ接続配線層(配線層211HG)に接続されている。
図42においては、チャネルが形成される領域より外側の素子分離層上に位置するゲート電極211Gのy方向の一方端部に、コンタクトC21が形成されている。配線層211HGは、長辺がx方向に沿った矩形状に形成され、x方向の一方端部分がコンタクトC21を介してゲート電極211Gに接続されている。
より詳細に、配線層211HBは、上記矩形部分がy方向の負側からy方向の正側に延びて、ソース・ドレイン領域211BHのy方向寸法の半分弱ほどの領域と平面視で重なるようになっている。
これに対し、配線層211HAは、y方向の負側から正側に延び、ソース・ドレイン領域211AHのy方向正側端の手前まで延びている。
図40,図42に示すように、配線層211HAは、ソース・ドレイン領域211AHに対しコンタクトC21を介して接続されている。同様に、配線層211HBは、ソース・ドレイン領域211BHに対しコンタクトC21を介して接続されている。
図40に示すように、出力(ドレイン)側の配線層111HBと211HAとが直接接合されている。
また、ゲート側の配線層111HGと211HGとが直接接合されている。
なお、図40に示すソース側の配線層111HAと211HBは断面では接触しているように見えるが、実際は、図39のように、平面視で離れて形成されているため「直接接合」はしていない。
また、図40おいて、「直接接合」される配線層は、各基板の第1層目の配線層が望ましいが、第2層目以降の配線層でも構わない。
接合する導電材料としては、銅と銅(Cu to Cu)、アルミニウムとアルミニウム(Al to Al)を好適に例示できる。また、銅またはアルミニウムに他の金属、例えばタンタル(Ta)、チタン(Ti)またはタングステン(W)等を含有させたものを用いてもよい。
配線層は単層に限らず2層以上に積層された構造でもよい。
図39〜図41に示すように、配線層211HBに対し、平坦化膜231を貫通するコンタクトC21が接続されている。また、第2基板201の素子分離層210に形成された接続ビアP21がコンタクトC21端面上に接続されている。配線層211HBは、コンタクトC21と接続ビアP21とによって、上層の配線層322Hに接続されている。
同様に、配線層211HGは、コンタクトC21と接続ビアP21とによって、上層の配線層322Gに接続されている。
図40には現れていないが、配線層322H等と同一階層に配線層322S(図39,図41参照)が設けられている。配線層111HAは、コンタクトC21と接続ビアP21とによって、上層の配線層322Sに接続されている。
図43〜図47は、実施形態10において、半導体装置の製造方法の要部を示す図である。
図43は、図40と同様に、図39のX41−X42部分の断面を示している。
ダマシン配線プロセスでは、平坦化膜131または231上に形成した層間絶縁膜に対し、その厚さ方向を貫く開口を形成し、この開口に導電材料を埋め込んで表面から研削、研磨して表面を平坦化する。これにより、導電材料が開口部ごとに分離されて各配線層となる。
そして、絶縁層311の表面から、薄膜化した第2基板201を厚さ方向に貫通する孔を形成する。この貫通孔は、図39に太い破線により示す上層の配線層が形成される位置に対応した4箇所設ける(符号P21の箇所)。この貫通孔は、下層のコンタクトC21の頭部が露出するように、一回り大きくすることが望ましい。従って、貫通孔は、アスペクト比が比較的小さく、形成が容易である。
形成した貫通孔を導電性の半導体材料または金属材料で埋め込み、余分な材料を除去すれば基板貫通型の接続ビアP21が得られる。
その後は、多層配線層310の最上層で外部端子との対応が得られるように、あるいは、不図示の他の回路のとの接続が得られるように、コンタクトと2層目以降の配線層を形成する。このときの製造方法は、通常の多層配線プロセスに準じて行い、これにより半導体装置を完成させる。
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
これに対し、本実施形態では、直接接合後は基本的に1本のコンタクトで上層の多層配線層310へ接続すればよく、1本分のコンタクト配置スペースを削減できる。この1本分のコンタクト配置スペースの削減は、ゲートドレインで達成されるため、インバータ回路では2本分のスペース削減が可能である。
特に、インバータ回路などのようにゲート同士を回路的に接続する必要がある回路に、本技術が好適に適用できる。この適用によって、インバータの入力特性が向上し、安定する。また、インバータの場合、p型MOSFETとn型MOSFETが差動で動作するため、MOSFETにできるだけ近い箇所でドレイン同士を接続して出力ノードとした方が、動作が安定しやすい。また、入力、出力ともに配線遅延抑制による特性向上も図れる。
インバータは、すべての論理回路の基本であり膨大な数が使用されるため、集積回路(半導体装置)全体では大きな効果が見込める。
[A]装置構成
図48は、実施形態11において、半導体装置の要部を示す図である。
図48に示す断面構造では、第1基板101に形成されたn型MOSFET111Nと第2基板201に形成されたp型MOSFET211Pの双方において、ソース・ドレイン領域がFUSI(Full Silliside)構造となっている。n型MOSFET111Nにおいて、FUSI構造のソース・ドレイン領域を、記号「F」を付加した参照符号「111AF,111BF」により示す。p型MOSFET211Pにおいて、FUSI構造のソース・ドレイン領域を、記号「F」を付加した参照符号「211AF,211BF」により示す。
図48においては、FUSI構造の採用にともなって、特に上層側の第2基板201においてSOI構造とすることが望ましい。この場合、フルシリサイド化されたソース・ドレイン領域は、上面と下面でコンタクトが取れるため、接続が容易であり面積縮小に寄与できる。
コンタクトC31が適宜形成された絶縁層311上に、多層配線層310(図40参照)の最下層をなす配線層321Hおよび322Hが形成されている。
なお、接続ビアP21は、図48では現れていないGND電位付与のために用い得る。接続ビアP21は、さらには、後述する基板の多層化で、ある基板内の素子には接続しないで単に縦配線として通過する中継ビアとして機能し得る。
また、フルシリサイド化の技術は、実施形態10に示す基板貼り合わせ時の配線による直接接合との組み合わせに限らず、実施形態1〜9との組み合わせも可能である。
図49〜図52は、実施形態11において、半導体装置の製造方法の要部を示す図である。
図49は、図40と同様に、図39のX41−X42部分の断面を示している。
本実施形態では、フルシリサイド化されたソース・ドレイン領域(111AF,111BF)を第1基板101に形成する。また、フルシリサイド化されたソース・ドレイン領域(211AF,211BF)を第2基板201に形成する。
その後、実施形態1等と同様な方法により、MOSFETを完成させ、平坦化膜(131または231)を形成し、コンタクト(C11またはC21)を形成して表面を平坦化する。
そして、絶縁層311の表面から、フルシリサイド化されたソース・ドレイン領域に達する孔を形成し、金属材料で孔を埋め込んでコンタクトC31を形成する。
また、必要に応じて、接続ビアP21を同時に形成する。これらのコンタクトC31および接続ビアP21の形成は、アスペクト比が比較的小さく、形成が容易である。
その後は、多層配線層310の最上層で外部端子との対応が得られるように、あるいは、不図示の他の回路のとの接続が得られるように、コンタクトと2層目以降の配線層を形成する。このときの製造方法は、通常の多層配線プロセスに準じて行い、これにより半導体装置を完成させる。
以上のように、本実施形態においては、他の実施形態と同様に、n型MOSFET111Nを第1基板101に設け、p型MOSFET211Pを、他の第2基板201に設けている。そして、第1基板101と第2基板201とを貼り合せて、n型MOSFET111Nとp型MOSFET211Pとを電気的に接続させている。
p型MOSFET211PをFUSI構造にすることで、多層配線層310の最下層の配線層と、p型MOSFET211Pとの接続を、フルシリサイド化されたソース・ドレイン領域上のコンタクトC31でとることができる。
これに対し、本実施形態では、フルシリサイド化されたソース・ドレイン領域の直上にコンタクトC31を配置し、ここに電源電圧Vddを供給するためのコンタクトを設けることが可能である。そのため、配線層211HBの配置スペースを省略でき、回路のサイズ縮小が図れる。このことは、出力(Out)をとるためのコンタクトでも同様である。
本実施形態は、実施形態10の配線層の直接接合構造を有する半導体装置に対し、p型とn型の2つのMOSFETでチャネル方向を直交させる実施形態に関する。この実施形態12の実施形態10に対する関係は、実施形態6の実施形態1に対する関係と類似する。
まず、配線層の直接接合構造において、接合する領域と非接合(絶縁)とする領域を確保するために考案したMOSFETの基本構造を説明する。
この絶縁膜IF1とコンタクトメタル層CMの平坦化された面上に、ダマシン配線プロセスで形成される第1層目の配線層M1が配置されている。配線層M1は、コンタクトメタル層CMの長さ方向(y方向)の一部に重ねて配置されている。配線層M1の周囲には、配線層M1とほぼ同じ厚さの他の絶縁膜IF2が存在する。
これに対し、本実施形態では、パターの重ね方、あるいは、配線層M1と絶縁膜IF2をコンタクトメタル層CMの長さ方向のどちら側に設けるかによって、配線層の接合と非接合を選択することができる。
装置構成1では、上述した基本構造の2つのMOSFETを重ねる際に、チャネル方向をほぼ平行とする。この構成も、配線層の直接接合を利用するため、本開示技術の実施形態の1つである。
図54(A)と図54(B)がp型MOSFETとn型MOSFETの個別の図である。図55(B)が完成図であり、図54(C)から図55(A)はその製造途中の図である。なお、2つのMOSFETを重ね合わせた図においては、他の実施形態の図と同様に、視認性向上のため、2つの基板にそれぞれ形成されたパターン同士を図の左右(x方向)および上下(y方向)に少しずらして示している。
ここで図の見方に注意を要する。図54は、第1基板側からの透視図である。これに対し、図55は、図54にさらにコンタクトと上層配線を重ねている。但し、図55も基本的に第1基板側からの透視図であるため、コンタクトや上層配線は上に重なっているように見えるが、実際には図の紙面の裏側から重なることになる。
図40の平坦化膜131に対応する膜を、図53の基本構造が適用されたことを示すため、「平坦化膜131(IF1)」と表記する。
図40のコンタクトC11に対応する層を、図53の基本構造が適用されたことを示すため、「コンタクトC11(CM)」と表記する。他のコンタクトC21についても同様である。
図40の配線層111HBに対応する層を、図53の基本構造が適用されたことを示すため、「配線層111HB(M1)」と表記する。直接接合用の他の配線層についても同様である。
以上の特徴的な構成以外は、図39〜図42と同じ参照符号を付して、ここでの詳しい説明を省略する。
このとき、n型MOSFET111Nとp型MOSFET211Pとは、ソース側が絶縁分離される。
図55(A)において、4箇所にコンタクトC21を形成し、図55(B)で上層の配線層(配線層111HB等)を形成することで、当該装置構成1が完成する。その後は、実施形態1と同様にして多層配線を行うことで、当該半導体装置を完成させる。
装置構成2では、上述した基本構造の2つのMOSFETを重ねる際に、チャネル方向をほぼ直交とする。
図56(A)と図56(B)がp型MOSFETとn型MOSFETの個別の図である。図57(B)が完成図であり、図56(C)から図57(A)はその製造途中の図である。なお、2つのMOSFETを重ね合わせた図においては、他の実施形態の図と同様に、視認性向上のため、2つの基板にそれぞれ形成されたパターン同士を図の左右(x方向)および上下(y方向)に少しずらして示している。
この前提の下では、図56(B)に示すn型MOSFET111Nは、x方向負側に配線層111HB(M1)を配置し、x方向正側に配線層111HAを配置する必要がある。
この関係は、図54(B)と逆であることに注意を要する。
図56(C)において、破線の丸部分に示す箇所で、配線層111HB(M1)と配線層211HA(M1)が交差接合し、出力(Out)となるドレイン接続が達成される。また、ゲート交差部を除く、他の3箇所の交差部では、太い斜線により示す絶縁膜IF2が少なくとも一方に存在するため絶縁された状態での交差が達成されている。
この4箇所のコンタクトC21に対して、図59(B)に示すように、対応する上層の配線層(配線層321H等)を接続することで、当該装置構成2が完成する。その後は、実施形態1と同様にして多層配線を行うことで、当該半導体装置を完成させる。
さらに、実施形態6と同様に、アライメントずれに強いレイアウトとすることができる。
チャネル方向が平行に配置する装置構成1では、直接接合の配線層の幅方向に大きなアライメントずれが生じると、接合抵抗が高くなり、接続がとれなくなる可能性が否定できない。
これに対し、本装置構成2では、交差接合であるためx方向、y方向の両方で大きなアライメントずれがあっても配線層同士の接合を低抵抗で良好に行うことができる。
装置構成3では、装置構成2と同様、上述した基本構造の2つのMOSFETを重ねる際に、チャネル方向をほぼ直交とする。
図58(A)と図58(B)がp型MOSFETとn型MOSFETの個別の図である。図59(B)が完成図であり、図58(C)から図59(A)はその製造途中の図である。なお、2つのMOSFETを重ね合わせた図においては、他の実施形態の図と同様に、視認性向上のため、2つの基板にそれぞれ形成されたパターン同士を図の左右(x方向)および上下(y方向)に少しずらして示している。
この前提の下では、図58(B)に示すn型MOSFET111Nは、x方向負側に配線層111HB(M1)を配置し、x方向正側に配線層111HA(M1)を配置する必要がある。
この関係は、図54(B)と逆であることに注意を要する。
図58(C)において、配線層111HB(M1)と配線層211HA(M1)が交差接合し、出力(Out)となるドレイン接続が達成される。また、ゲート交差部を除く、他の3箇所の交差部では、太い斜線により示す絶縁膜IF2が少なくとも一方に存在するため絶縁された状態での交差が達成されている。
この4箇所のコンタクトC21に対して、図59(B)に示すように、対応する上層の配線層(配線層321H等)を接続することで、当該装置構成2が完成する。その後は、実施形態1と同様にして多層配線を行うことで、当該半導体装置を完成させる。
さらに、実施形態6と同様に、アライメントずれに強いレイアウトとすることができる。
チャネル方向が平行に配置する装置構成1では、直接接合の配線層の幅方向の大きなアライメントずれが生じると、接合抵抗が高くなり、接続がとれなくなる可能性が否定できない。
これに対し、本装置構成2では、交差接合であるためx方向、y方向の両方で大きなアライメントずれがあっても配線層同士の接合を低抵抗で良好に行うことができる。
なお、フルシリサイド化の適用は、FETのチャネル方向を平行とする前記装置構成1においても適用可能である。
[A]装置構成(finFET)
図60,図61は、実施形態13において、半導体装置の基本デバイス(finFET)の要部を示す図である。
図61は、FINFEETの斜視図であり。また、図61に示す面Sxyが、図60の断面に相当する。なお、各図においては、図示の都合で、各部の形状(幅など)を各図の間で適宜変更している。
以下より、上記の半導体装置を製造する製造方法について説明する。
上層側のp型FET211PFは、その2つのソース・ドレイン領域211A,211Bを、実施形態11と同様な方法でフルシリサイド化してFUSI構造とすることが望ましい。
これにより、実施形態10,11と同様にトラジスタ接続配線層の直接接合が達成される。
ここでは、シリコン基板部の裏面(上面)からBOX層(絶縁膜202)までの間を研磨することによって、シリコン基板部を除去する。たとえば、CMP処理によって、本ステップを実施する。これにより、BOX層(絶縁膜202)の裏面(上面)が露出された状態になる。
ここでは、BOX層の裏面(上面)から研磨することによって、BOX層を除去する。たとえば、CMP処理によって、本ステップを実施する。これにより、p型FET211(p型finFET)の裏面(上面)が露出された状態になる。
ここでは、p型FET211PFの裏面(上面)側に、絶縁層311を形成し、絶縁層311内にコンタクトC31を設ける。コンタクトC31は、FUSI構造の2つのソース・ドレイン領域211A,211Bの直上に設けることが可能である。
その後、コンタクトC21上に接続する配線層321H、配線層322H等を形成し、さらに必要な多層配線を行なって、当該半導体装置を完成させる。
さらに、非SOI構造としてもよい。具体的には、上方側のFET(ここではp型FET211PF)のBOX層(絶縁膜202)は最終的には除去されるため、最初から存在しなくてもよい。但し、研磨のストッパとして機能させる場合には、BOX層を予め形成しておくことが望ましい。一方、下方側のFET(ここではn型FET111NF)はBOX層を有していない、バルク型のFETとすることができる。
[A]装置構成
以上の実施形態1〜13に示す半導体装置は、2枚の基板を重ねているが、さらに基板を重ねて積層数を3以上とすること(以下、「多層化」という)ができる。
本実施形態は、本開示技術における多層化を、装置断面では実施形態10の場合を例に、具体的な図面を用いて開示する。なお、以下の記載および図面は、多層化が実施形態10の応用として適用されることに限定するものでなく、実施形態11〜13に広く適用できる。実施形態1〜9は本実施形態と同様にして多層化も可能である。但し、面積縮小が可能で基板作成時に中継ビアを予め形成することが容易な実施形態10〜13に対して多層化が行いやすい。
図64(A)の構造は、既に実施形態10で記述したが、その最表面の配線層は、多層配線層310の最下層の配線層として説明した。
本実施形態では、さらに多層化するときに、この最表面の配線層が、次に重ねて接合させる基板のトランジスタ接続配線層にとって接合相手となる。
このように、最表面の配線層上に、予めトランジスタ接続配線層まで形成しておいた基板を次々に重ねて接合させるだけで多層化が可能となる。
なお、図64では、2層目以降の基板は同様な構成で図示されている。但し、各層ごとにコンタクト、接続ビアおよび中継ビアの有無、さらには、配線層のパターン形状によって、トランジスタ、その他の素子(不図示)間の配線を自由に行うことができる。
また、バルクトランジスタに限らず、SOI型、フィン型のトランジスでもよいし、これらのトランジスタのタイプを層ごとに変えて多層化してもよい。さらに、任意に組み合わせることが可能な要素としては、FUSI構造、チャネル導電型などがある。
この多層化は、同じタイプの回路の積層化が適している。
この意味では、メモリセル回路、さらにはマルチコアのCPU(中央演算処理ユニット)あるいはGPU(グラフィック処理ユニット)の多層化が好適である。
今まで述べてきた技術(特に、実施形態10〜13)を用いると、図65(A)に示すように、通常、2次元的に配置される4つのコア回路を、縦に4層積層化することが容易である。
本例のように、本開示技術を用いて多層基板の回路ブロックを形成し、さらに別の多層基板の回路ブロックを重ねる場合、実施形態で多層配線層310として説明した部分が「ローカル配線層」である。また、「ローカル配線層」同士を纏めて所望の配線接続状態を実現する多層配線層が必要になり、これが「グローバル配線層」である。
図65(B)および図65(C)に示すように、各積層コア回路(回路ブロック)を、今まで説明した技術を用いて個別に形成する。
そして、図65(D)に示すように、ローカル配線層部分を付きあわせてブロック接合を行う。
その後は特に図示しないが、さらにコア回路を重ねて、最終的には、ボンディングパッド等を含むIO部を、例えば最上層に形成して半導体装置を完成させる。
また、コア回路の積層手法は、図65に示すように、2つのコア回路を積層してブロックを形成した後、ブロック間接合を行う手法以外の手法でもよい。例えば、図64に示すようにして、コア回路を、トランジスタが形成された基板面の向きを2層目以降は同じにして順次重ねて接合する手法も採用可能である。
このコア回路の積層化においては、機能がほぼ同一で設計を同様に行うことができる同種の複数のコア回路基板、あるいは、機能が異なる複数のコア回路基板を、それぞれ別のウェハから形成する。これにより、上記の例ではCPU1〜CPU4のコア回路が形成された4枚の基板が形成される。そして、最終製品として要求されるコア回路の数や種類に応じて、所定のコア回路基板を必要な数だけ接合しながら重ねていき、最後に「グローバル配線層」を形成して最終製品として仕上げる。
このような製品製造においては、LSIの全体の設計思想に応じて、あるいは、顧客からの要求に応じて、予め形成しておいたコア回路基板を必要な種類、枚数だけ重ねて接合し、最後にIO部等を形成するだけでよい。従って、設計の自由度が高く、また、高機能な汎用またはカスタムのLSIを、製造の要求があってから短い納期で効率よく製造することができる。
その際、配線層間の直接接合のルールを規格化しておけば、既に説明した種々の利点がある配線層の直接接合による回路間接続を極めて容易に、かつ確実に行うことができる。
次に、IO部(入出力部)のバリエーションについて説明する。
IO部は、動作電圧が比較的大きいため耐圧が必要である、または、大きな電流を流す必要があるなど、ロジックやメモリセル回路とは異なる特性が要求される。このため、バルク基板側、つまり第1基板101のトランジスタでIO部を形成することが望ましい(以下、「IO構成1」という)。
この場合、上記「IO部構成1」のように、最下層の半導体基板に形成されるバルク型のトランジスタからIO部を形成できず、IO部は支持基板上に積層された積層基板内のトランジスタで形成される(以下、「IO構成2」という)。
例えば、実施形態10の図46に示すように第2基板201を、裏面から研削や研磨で一部除去して薄層化した後に、上下を反転させて、支持基板上に、直接あるいは絶縁膜等を介在させた状態で貼り合わせる。
その後、第1基板101の裏面から研削や研磨で第1基板101のバルク部分も第2基板201と同様に削除する。
その後は、多層配線層を形成するか、さらに基板積層を図64と同様に行なって、半導体基板以外の支持基板を用いた半導体装置を完成させる。
半導体以外の材料からなる支持基板に複数の基板(ここでは2層の基板)を重ねる構成では、この2つの基板の少なくとも一方にIO部の一部(トランジスタを含む回路部分)が形成される。そして、最上層の基板上には多層配線層310により、IO部の入出力端子を含む配線部分が形成される。IO部の配線部分においては、一般的に、入出力端子が半導体チップの周縁に沿って位置している。このため、入出力端子との接続のとりやすさから、IO部の回路部分も入出力端子の下方領域、つまり半導体チップの周縁部の積層基板内領域に形成されている。従って、図66(A)および図66(B)の左側に示すように、半導体チップは中央の各回路機能ブロックが積層された領域の周囲に枠状にIO部が配置されている。
半導体基板以外の支持基板を用いる場合は、IO部は多層積層基板の最上部に設けることができる。
また、半導体基板に積層された場合であっても、面積縮小の要請からIO部を最上部に配置することが望ましい場合がある。
図67は、チップ縮小の観点から、IO部を最上層の基板に形成する構成の利点を説明するための図である。ここでの前提は、IO部は、信号や電圧の増幅または変換等の機能実現のためにトランジスタ素子を含むものとする。
図67(A)および図67(B)の左側の構成、すなわちIO部がチップの周縁部に配置される場合は、図66を用いて既に記述したので、ここでは省略する。
なお、図67では、各回路ブロックを構成する下層側の積層基板と、IO部の回路部分を形成した最上層の基板との間に多層配線層310が介在する。これは、各回路ブロックとIO部の回路部分との接続配線を、多層配線層310を用いて実現する必要があることを考慮したための構成である。そのような必要がない場合は、この中間の多層配線層310は省略可能である。
また、この中間の多層配線層310(IO部の配線部分)は最上層の基板(IO部の回路部分)の上に形成してもよい。
また、IO部において、外部との間で信号、電圧、電力の入出力を行う部分が、通常の接続パッドや端子ではなく、占有面積が比較的大きな構成とする場合がある。例えば、スパイラルコイルをアンテナとして、電磁誘導結合により信号の入出力、あるいは、電力の供給を受ける装置が存在する。
このような場合、いままでの技術では、半導体装置に、このようなスパイラルコイルアンテナ、あるいは、1重のループアンテナなど大きな面積を必要とする素子の集積化は困難である。
これにより、多層積層基板の、電磁誘導結合を行いやすい最表面にアンテナを含むIO部が位置し、かつ半導体内部回路との接続が容易化される。
本技術の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形例を採用することができる。
上記全ての実施形態1〜14に適用可能な変形例を記述する。
上記においては、n型MOSFETとp型MOSFETとのそれぞれを、Siトランジスタとして形成する場合について説明したが、これに限定されない。Si以外のIV族半導体や、III−V族化合物半導体などの他の半導体をチャネル材料として用いて、n型MOSFETとp型MOSFETとのそれぞれを形成しても良い。
たとえば、下表に示すように、第1基板101としてInGaAs基板や、GaAs基板などのIII−V族化合物半導体基板を用いて、n型MOSFET111Nを形成する。また、第2基板201としてGe基板を用いて、p型MOSFET211Pを形成する(図3など参照)。
図69,図70は、断面を示している。
上記においては、第1基板101と第2基板201とについて、バルクの単結晶シリコン半導体基板を用いる場合について示したが、これに限定されない。
図71は、図3と同様に、断面を示している。
上記においては、n型MOSFETとp型MOSFETとのそれぞれについてキャリア移動度が向上するように、形成する基板,チャネル方向,ソース・ドレイン領域の材料,ストレスライナー層の材料が、両者の間で異なる場合について説明した。また、ゲート電極の材料が、n型MOSFETとp型MOSFETとの間で異なる場合について説明した。しかしながら、これらの全ての点をついて、n型MOSFETとp型MOSFETとの間で相違するように形成しなくても良い。
この場合には、下側の第1基板として単結晶シリコンからなる(110)基板を用い、その(110)面にp型MOSFETを設けることが好適である。そして、上側の第2基板として単結晶シリコンからなる(100)基板を用い、その(100)面にn型MOSFETを設けることが好適である。
また、この場合には、下側のストレスライナー層121は、圧縮応力を与えるように形成する。そして、上側のストレスライナー層221については、引張応力を与えるように形成する。
図72は、変形形態において、n型MOSFETのゲート電極を示す断面図である。
具体的には、一対のサイドウォールSW1で挟まれたトレンチの内部において、側面と底面とを被覆するように、High−k材料で、ゲート絶縁膜111Zを成膜する。
そして、そのゲート絶縁膜111Zを介して、そのトレンチの内部の側面と底面とを被覆するように、第1金属層111Gaを成膜する。たとえば、Alを含有するTiN膜を、第1金属層111Gaとして設ける。
そして、ゲート絶縁膜111Zと第1金属層111Gaとを介して、そのトレンチの内部を埋め込むように、第2金属層111Gbを成膜する。たとえば、WやAlなどの金属材料を用いて、第2配線層111Gbを形成する。
p型MOSFETのゲート電極については、図示を省略しているが、n型MOSFETのゲート電極と同様に構成しても良い。p型MOSFETの場合には、上記の第1配線層について、たとえば、Alを含有しないTiN膜で形成する。
上記実施形態1〜14は、主にインバータ回路を中心としたロジック回路の実現をチャネル領域に歪を与えるCMOSトランジスタで実現する場合を主要な例とした。
但し、本開示技術の適用は、このような機能のデバイスに限定されず、異なる基板にトランジスタを作り分けて性能を向上を図るデバイス一般に広く適用できる。この意味で第1基板と第2基板に作り分ける理由は、異なるチャネル導電型である必要はない。
その他、上記の各実施形態を、適宜、組み合わせても良い。また、公知技術を、適宜、組み合わせても良い。
第1電界効果トランジスタが設けられている第1基板と、
第2電界効果トランジスタが設けられている第2基板と
を有し、
前記第1基板と前記第2基板は、前記第1または第2電界効果トランジスタが設けられた基板面の側が互いに貼り合わされており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタとが電気的に接続されている、
半導体装置。
前記第1基板は、前記第2基板に対面する面の側に第1導電型の前記第1電界効果トランジスタが設けられており、
前記第2基板は、前記第1基板に対面する面の側に第2導電型の前記第2電界効果トランジスタが設けられており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、互いが対向するように設けられている、
(1)に記載の半導体装置。
前記第1基板は、前記第1電界効果トランジスタに接続するトランジスタ接続配線層を有し、
前記第2基板は、前記第2電界効果トランジスタに接続するトランジスタ接続配線層を有し、
前記第1基板と前記第2基板の2つの前記トランジスタ接続配線層が直接接合されている、
(2)に記載の半導体装置。
前記第2基板は、前記第1基板に対面する面に対して反対側の面の側に、配線層が設けられており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、前記配線層を介して、電気的に接続されている、
(2)に記載の半導体装置。
前記第2基板を貫通して前記第1電界効果トランジスタに電気的に接続する接続ビア
を有し、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、前記接続ビアを介して、電気的に接続されている、
(1)または(2)に記載の半導体装置。
Claims (36)
- 第1電界効果トランジスタが設けられている第1基板と、
第2電界効果トランジスタが設けられている第2基板と
を有し、
前記第1基板と前記第2基板は、前記第1または第2電界効果トランジスタが設けられた基板面の側が互いに貼り合わされており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタとが電気的に接続されている、
半導体装置。 - 前記第1基板は、前記第2基板に対面する面の側に第1導電型の前記第1電界効果トランジスタが設けられており、
前記第2基板は、前記第1基板に対面する面の側に第2導電型の前記第2電界効果トランジスタが設けられており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、互いが対向するように設けられている、
請求項1に記載の半導体装置。 - 前記第1基板は、前記第1電界効果トランジスタに接続するトランジスタ接続配線層を有し、
前記第2基板は、前記第2電界効果トランジスタに接続するトランジスタ接続配線層を有し、
前記第1基板と前記第2基板の2つの前記トランジスタ接続配線層が直接接合されている、
請求項2に記載の半導体装置。 - 前記直接接合される前記2つのトランジスタ接続配線層は、銅、アルミニウム、または、銅またはアルミニウムにタンタル、チタン、タングステンの何れかが含有された金属材料からなる、
請求項3に記載の半導体装置。 - 前記第2電界効果トランジスタは、前記第2基板に形成されたソース・ドレイン領域が厚さ方向全域でシリサイド化されているフルシリサイド層を有する、
請求項3に記載の半導体装置。 - 前記第2基板は、前記第1基板と対抗する面と反対の面に層間絶縁膜を介して形成された他の配線層を有し、
前記フルシリサイド層は、前記第1基板と対抗する面と反対側の面が、前記層間絶縁膜内に形成されたコンタクトを介して前記他の配線層に接続されている、
請求項5に記載の半導体装置。 - 前記第2基板の前記第1基板と対向する面と反対側の面に、第3電界効果トランジスタが設けられた第3基板が、1つ以上積層されている、
請求項3から6の何れか一項に記載の半導体装置。 - 前記第2基板および前記第3基板は、当該基板内の電界効果トランジスタに接続するトランジスタ接続配線層と、中継用の配線層とを、基板の一方の面と他方の面のそれぞれの側に有し、
前記トランジスタ接続配線層は、層間絶縁膜内に形成されたコンタクトを介して電界効果トランジスタのゲート電極またはソース・ドレイン領域に接続され、
基板の一方の面と他方の面のそれぞれの側に設けられた2つの前記中継用の配線層が、層間絶縁膜内に形成されたコンタクトと、基板を貫いて形成された接続ビアとによって互いに接続されている、
請求項7に記載の半導体装置。 - 前記第1および第2電界効果トランジスタを含み、前記第1および第2基板の面と直交する方向に積層された電界効果トランジスタが、フィンFET構造を有する、
請求項1,3または7に記載の半導体装置。 - 前記第1基板と前記第2基板を含む複数の基板が積層されたコア回路ブロックが、2つ以上積み上げられて、複数のコア回路部の各々が形成され、
各コア回路ブロックは、基板の積層方向の一方の側に、層間に絶縁膜を介在させて積層された複数のローカル配線層を有し、
前記コア回路部の最上層のコア回路ブロックの最上部には、さらに、層間に絶縁膜を介在させて積層された複数のグローバル配線層が形成され、
各グローバル配線層が、接続すべき対象の前記ローカル配線層に対して、基板を貫く接続ビア、層間絶縁膜内のコンタクトおよび配線層を介して接続されている、
請求項1,3,5,7,9の何れか一項に記載の半導体装置。 - 前記第1基板と前記第2基板を含む複数の基板が積層され、
前記第1基板、または、当該第1基板から最も遠い基板に信号または電圧の入出力部が形成されている
請求項1,3,5,7,9,10の何れか一項に記載の半導体装置。 - 前記入出力部が前記第1基板に形成され、
前記第1電界効果トランジスタは、前記入出力部内の回路を構成するトランジスタである、
請求項11に記載の半導体装置。 - 前記入出力部は、前記第1基板から最も遠い基板の、前記第1基板と対向する面と反対側に外部端子、または、電磁誘導コイルが配置されている
請求項11に記載の半導体装置。 - 前記第2基板は、前記第1基板に対面する面に対して反対側の面の側に、配線層が設けられており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、前記配線層を介して、電気的に接続されている、
請求項2に記載の半導体装置。 - 前記第2基板を貫通して前記第1電界効果トランジスタに電気的に接続する接続ビア
を有し、
前記第1電界効果トランジスタと前記第2電界効果トランジスタは、前記接続ビアを介して、電気的に接続されている、
請求項1または2に記載の半導体装置。 - 前記第1基板に、前記第2基板と反対の側の基板裏面からの入射光を検出する受光部が形成されている
請求項1,3,5,7,9,14の何れか一項に記載の半導体装置。 - 前記第1基板は、第1の面方位である面に、前記第1電界効果トランジスタが設けられており、
前記第2基板は、前記第1の面方位と異なる第2の面方位である面に、前記第2電界効果トランジスタが設けられている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。 - 前記第1基板は、前記第1の面方位の面が、前記第1電界効果トランジスタにおいて前記第2の面方位よりもキャリア移動度が大きい面であり、
前記第2基板は、前記第2の面方位の面が、前記第2電界効果トランジスタにおいて前記第1の面方位よりもキャリア移動度が大きい面である、
請求項17に記載の半導体装置。 - 前記第1電界効果トランジスタがn型チャネルであって、前記第2電界効果トランジスタがp型チャネルの場合には、前記第1の面方位の面が(100)面であり、前記第2の面方位の面が、(110)面であり、
前記第1電界効果トランジスタがp型チャネルであって、前記第2電界効果トランジスタがn型チャネルの場合には、前記第1の面方位の面が(110)面であり、前記第2の面方位の面が、(100)面である、
請求項18に記載の半導体装置。 - 前記第1電界効果トランジスタと前記第2電界効果トランジスタは、チャネル方向が<110>方向になるように形成されている、
請求項19に記載の半導体装置。 - 前記第1基板は、前記第1電界効果トランジスタを被覆するように第1ストレスライナー層が設けられており、
前記第2基板は、前記第2電界効果トランジスタを被覆するように第2ストレスライナー層が設けられており、
前記第1ストレスライナー層は、前記第1電界効果トランジスタのキャリア移動度を高める応力を加えるように形成されており、
前記第2ストレスライナー層は、前記第2電界効果トランジスタのキャリア移動度を高める応力を加えるように形成されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。 - 前記第1電界効果トランジスタがn型チャネルであって、前記第2電界効果トランジスタがp型チャネルの場合には、前記第1ストレスライナー層は、引張応力を与えるように形成され、前記第2ストレスライナー層は、圧縮応力を与えるように形成され、
前記第1電界効果トランジスタがp型チャネルであって、前記第2電界効果トランジスタがn型チャネルの場合には、前記第1ストレスライナー層は、圧縮応力を与えるように形成され、前記第2ストレスライナー層は、引張応力を与えるように形成されている、
請求項21に記載の半導体装置。 - 前記第1電界効果トランジスタは、当該第1電界効果トランジスタのキャリア移動度を高める応力を一対のソース・ドレイン領域が加えるように形成されており、
前記第2電界効果トランジスタは、一対のソース・ドレイン領域が、当該第2電界効果トランジスタのキャリア移動度を高める応力を加えるように、前記第1電界効果トランジスタの一対のソース・ドレイン領域と異なる材料を用いて形成されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。 - 前記第1電界効果トランジスタと前記第2電界効果トランジスタは、n型チャネルの場合には、一対のソース・ドレイン領域が引張応力を与えるSiCを用いて形成され、p型チャネルの場合には、圧縮応力を与えるSiGeを用いて形成されている、
請求項23に記載の半導体装置。 - 前記第1電界効果トランジスタと前記第2電界効果トランジスタは、シリコン酸化物よりも誘電率が高いhigh−k材料によってゲート絶縁膜が形成されており、
前記第1電界効果トランジスタと前記第2電界効果トランジスタとの間においてゲート電極が異なる金属材料を用いて形成されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。 - 前記第1電界効果トランジスタと前記第2電界効果トランジスタは、HfSiONで前記ゲート絶縁膜が形成されており、
n型チャネルの場合には、Alを含有するTiNを用いてゲート電極が形成され、p型チャネルの場合には、TiNを用いてゲート電極が形成されている、
請求項25に記載の半導体装置。 - 前記第1電界効果トランジスタと前記第2電界効果トランジスタは、n型チャネルの場合には、チャネルがIII−V族化合物半導体で形成され、p型チャネルの場合には、Geで形成されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。 - 前記第1電界効果トランジスタのチャネル方向と、前記第2電界効果トランジスタのチャネル方向とが、互いに交差するように配置されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。 - 前記第1電界効果トランジスタと前記第2電界効果トランジスタは、インバータ回路を構成するように電気的に接続されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。 - 前記第1電界効果トランジスタと前記第2電界効果トランジスタは、NAND回路を構成するように電気的に接続されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。 - 前記第1電界効果トランジスタと前記第2電界効果トランジスタは、NOR回路を構成するように電気的に接続されている、
請求項1,3,5,7,9,10,14の何れか一項に記載の半導体装置。 - 第1電界効果トランジスタを第1基板に設ける工程と、
第2電界効果トランジスタを第2基板に設ける工程と、
前記第1基板と前記第2基板を、前記第1または第2電界効果トランジスタが設けられた基板面の側から互いに貼り合わせる工程と、
前記第1電界効果トランジスタと前記第2電界効果トランジスタを電気的に接続する工程と
を有する、
半導体装置の製造方法。 - 第1電界効果トランジスタを第1基板に設ける工程と、
第2電界効果トランジスタを第2基板に設ける工程と、
前記第1電界効果トランジスタと前記第2電界効果トランジスタとの接続構造を、前記第1基板と前記第2基板のそれぞれに予め形成する工程と、
前記第1基板と前記第2基板を、前記第1または第2電界効果トランジスタが設けられた基板面の側から互いに貼り合わせ、当該基板の貼り合わせによって、前記接続構造を介して前記第1電界効果トランジスタと前記第2電界効果トランジスタとを電気的に接続する工程と
を有する、
半導体装置の製造方法。 - 前記第1基板に、前記第1電界効果トランジスタに接続するトランジスタ接続配線層を形成する工程と、
前記第2基板に、前記第2電界効果トランジスタに接続するトランジスタ接続配線層を形成する工程と、
をさらに有し、
前記第1基板と前記第2基板を張り合わせる際に、前記トランジスタ接続配線層同士を接触させて電気的接続をとる、
請求項33に記載の半導体装置の製造方法。 - 前記第2基板の前記第1基板と対向する面と反対側の面に、第3電界効果トランジスタが設けられた第3基板を、1つ以上積層する工程を、
さらに有し、
前記第2基板および前記第3基板には、当該基板内の電界効果トランジスタに接続するトランジスタ接続配線層と、当該基板の上下の他の基板間を接続する中継用の配線層とを、基板の一方の面と他方の面のそれぞれの側に予め形成し、
前記第2基板または前記第3基板の形成時に、前記トランジスタ接続配線層を、基板内の層間絶縁膜内に形成されたコンタクトを介して基板内の電界効果トランジスタのゲート電極またはソース・ドレイン領域に接続し、
前記第2基板を前記第1基板と貼り合わせる時、または、前記第3基板の積層時に、基板の一方の面と他方の面のそれぞれの側に設けられた2つの前記中継用の配線層を、層間絶縁膜内に形成されたコンタクトと、基板を貫いて形成された接続ビアとによって互いに接続する、
請求項34に記載の半導体装置の製造方法。 - 前記トランジスタ接続配線層は、層間絶縁膜の膜厚方向に貫通した部分に導電層を埋め込み、当該導電層の表面が層間絶縁膜の表面とともに平坦化された埋込配線構造を有する、
請求項34または35に記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012025310A JP6019599B2 (ja) | 2011-03-31 | 2012-02-08 | 半導体装置、および、その製造方法 |
US13/430,212 US9219077B2 (en) | 2011-03-31 | 2012-03-26 | Semiconductor device and fabrication method therefor |
CN201210092869.4A CN102738168B (zh) | 2011-03-31 | 2012-03-31 | 半导体装置及其制造方法 |
US14/924,106 US9837534B2 (en) | 2011-03-31 | 2015-10-27 | Semiconductor device and fabrication method therefor |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011079383 | 2011-03-31 | ||
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JP2012025310A JP6019599B2 (ja) | 2011-03-31 | 2012-02-08 | 半導体装置、および、その製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2012216776A true JP2012216776A (ja) | 2012-11-08 |
JP2012216776A5 JP2012216776A5 (ja) | 2015-04-02 |
JP6019599B2 JP6019599B2 (ja) | 2016-11-02 |
Family
ID=46926086
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012025310A Expired - Fee Related JP6019599B2 (ja) | 2011-03-31 | 2012-02-08 | 半導体装置、および、その製造方法 |
Country Status (3)
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---|---|
US (2) | US9219077B2 (ja) |
JP (1) | JP6019599B2 (ja) |
CN (1) | CN102738168B (ja) |
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US9660100B2 (en) | 2015-02-06 | 2017-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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KR20180048613A (ko) * | 2015-09-01 | 2018-05-10 | 소니 주식회사 | 적층체 |
JP7248050B2 (ja) | 2015-09-01 | 2023-03-29 | ソニーグループ株式会社 | 積層体 |
JP2021132228A (ja) * | 2015-09-01 | 2021-09-09 | ソニーグループ株式会社 | 積層体 |
US10347655B2 (en) | 2016-01-22 | 2019-07-09 | Kabushiki Kaisha Toshiba | Semiconductor switch |
US10727217B2 (en) | 2017-09-29 | 2020-07-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing semiconductor device that uses bonding layer to join semiconductor substrates together |
US11088131B2 (en) | 2017-09-29 | 2021-08-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device that uses bonding layer to join semiconductor substrates together |
JP2021511680A (ja) * | 2018-01-23 | 2021-05-06 | ルミエンス フォトニクス アイエヌシー. | 高性能の三次元半導体構造の製造方法、及びこの製造方法から生成される構造 |
TWI780302B (zh) * | 2018-03-06 | 2022-10-11 | 日商索尼半導體解決方案公司 | 半導體裝置及攝像裝置 |
US11482548B2 (en) | 2018-03-06 | 2022-10-25 | Sony Semiconductor Solutions Corporation | Semiconductor device and imaging unit |
WO2019171872A1 (ja) * | 2018-03-06 | 2019-09-12 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および撮像装置 |
WO2020217396A1 (ja) * | 2019-04-25 | 2020-10-29 | 株式会社ソシオネクスト | 半導体装置 |
JP7272426B2 (ja) | 2019-04-25 | 2023-05-12 | 株式会社ソシオネクスト | 半導体装置 |
JPWO2020217396A1 (ja) * | 2019-04-25 | 2020-10-29 | ||
WO2021010024A1 (ja) * | 2019-07-12 | 2021-01-21 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び撮像装置 |
US11264274B2 (en) | 2019-09-27 | 2022-03-01 | Tokyo Electron Limited | Reverse contact and silicide process for three-dimensional logic devices |
WO2021061376A1 (en) * | 2019-09-27 | 2021-04-01 | Tokyo Electron Limited | Reverse contact and silicide process for three-dimensional logic devices |
TWI828943B (zh) * | 2019-09-27 | 2024-01-11 | 日商東京威力科創股份有限公司 | 用於三維邏輯裝置的倒換接觸窗及矽化物製程 |
JP7479830B2 (ja) | 2019-12-06 | 2024-05-09 | キヤノン株式会社 | 半導体装置および機器 |
WO2023171134A1 (ja) * | 2022-03-10 | 2023-09-14 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US9837534B2 (en) | 2017-12-05 |
US20120248544A1 (en) | 2012-10-04 |
CN102738168A (zh) | 2012-10-17 |
CN102738168B (zh) | 2017-03-01 |
US20160056291A1 (en) | 2016-02-25 |
US9219077B2 (en) | 2015-12-22 |
JP6019599B2 (ja) | 2016-11-02 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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