DE112015006943T5 - Mehrschicht-Silicium/Galliumnitrid-Halbleiter - Google Patents

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Han Wui Then
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Kimin Jun
Patrick Morrow
Valluri R. Rao
Paul B. Fischer
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Abstract

Die elektrischen und elektrochemischen Eigenschaften verschiedener Halbleiter können die Verwendbarkeit verschiedener Halbleitermaterialien für einen oder mehrere Zwecke einschränken. Eine fertiggestellte Galliumnitrid- (GaN-) Halbleiterschicht, die eine Anzahl integrierter GaN-Leistungsverwaltungsschaltungs- (PMIC-) Nacktchips enthält, kann an eine fertiggestellte Siliciumhalbleiterschicht gebondet werden, die eine Anzahl komplementärer Metalloxid- (CMOS-) Steuerschaltungs-Nacktchips enthält. Die fertiggestellte GaN-Schicht und die fertiggestellte Siliciumschicht können die volle Größe aufweisen (z.B. 300 mm). Eine Schichttransferoperation kann verwendet werden, um die fertiggestellte GaN-Schicht an die fertiggestellte Siliciumschicht zu bonden. Die Schichttransferoperation kann auf Wafern voller Größe durchgeführt werden. Nach dem Abschneiden der Wafer voller Größe kann eine hohe Anzahl von Mehrschicht-Nacktchips hergestellt werden, wobei jeder eine auf einen Siliciumnacktchip transferierte GaN-Nacktchip-Schicht aufweist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung betrifft integrierte Schaltungen.
  • HINTERGRUND
  • Integrierte Schaltungen, wie beispielsweise Mikroprozessoren, Field-Programmable Gate Arrays (FPGAs), Speichervorrichtungen basieren auf dem korrekten Betrieb von Millionen von Transistoren, die eine außerordentlich kleine Fläche besetzen. In seiner einfachsten Form kann ein Transistor, der ein Gate, eine Source und einen Drain enthält, zu einem Schalter analogisiert werden, in dem die Spannungsdifferenz zwischen dem Gate und der Source den Betrieb des Transistors (d.h. den Stromfluss durch das Gerät) steuert. Eine einzelne Transistorschaltung kann eine Kapazität umfassen, die geladen oder entladen ist, um den Binärzustand des Transistors zu bestimmen. Die Taktfrequenz des Systems kann zu einem gewissen Grad von der Fähigkeit der Leistungsversorgung an das Gerät abhängen, die in der Schaltung vorhandene Kapazität rasch zu laden. Über Millionen von auf einer relativ kleinen Fläche verteilten Transistoren ausgebreitet, spielt die Leistungsverteilung eine wesentliche Rolle in der Erreichung der höheren Taktfrequenzen und Systemzuverlässigkeit, die durch die heutigen Benutzer erwartet werden.
  • Angesichts der Größe einer Leistungsversorgung (groß) und der Größe der Transistoren, die durch die Versorgung versorgt werden (klein), wird die Leistungsverteilung über eine integrierte Schaltung zu einer beträchtlichen Herausforderung. Probleme in Zusammenhang mit der Leistungszufuhr sind zahlreich und können Probleme wie Betriebslatenz, die mit einer verringerten Spannung an den Anschlussklemmen der integrierten Schaltung in Zusammenhang stehen, Zuverlässigkeitsprobleme in Zusammenhang mit Spannungsstößen, Fluktuationen im „ruhigen“ Transistorzustand aufgrund von Lecken fluktuierender Spannung in „ruhige“ Transistoren und Zeitgebungsfehler in Zusammenhang mit verschlechterten Spannungsversorgungs-Wellenformen umfassen. Innerhalb eines modernen Mikroprozessors haben Gate-Verzögerungen und Drahtverzögerungen eine Auswirkung auf die Systemtaktfrequenz. Für jeden Prozessor besteht eine eigene Spannungs-/Frequenzkurve, welche die Auswirkung von Spannung auf die Systemgeschwindigkeit (d.h. Frequenz) darstellt. Fluktuationen, die zu niedrigen Spannungen führen, haben eine nachteilige Auswirkung auf die Prozessor- (und folglich System-) Geschwindigkeit, während Fluktuationen, die zu hohen Spannungen führen, die Systemstabilität beeinträchtigen können. Somit sind eine Minimierung des Spannungsabfalls und Begrenzung von Spannungsstößen an den Anschlussklemmen einer integrierten Schaltung typische Probleme, mit denen Entwickler von Leistungssystemen konfrontiert sind.
  • Das Silicium, das für die Herstellung integrierter Schaltungen typischerweise verwendet wird, weist bei einer Temperatur von etwa 305 °C eine Bandlücke von etwa 1,1 Elektronenvolt (eV) auf. Die Bandlücke von Silicium stellt eine annehmbare Leistung bei den relativ niedrigen Spannungen bereit, die an Halbleitern wie den komplementären Metalloxidhalbleitern (CMOS), die in zahlreichen Prozessoren vorzufinden sind, angelegt werden. Zusätzlich zu seinen elektrischen und elektrochemischen Eigenschaften erleichtert die relativ einfache Herstellung von Silicium die kostengünstige Produktion relativ großer Wafer mit einem Durchmesser von 300 mm und 450 mm.
  • Die elektrischen und elektrochemischen Eigenschaften, die Silicium für die CMOS-Herstellung attraktiv machen, sind im Allgemeinen nicht vorteilhaft für die Herstellung von Leistungsversorgungskomponenten. Daher sind integrierte Mehrschicht-Siliciumschaltungen vermieden worden. Die zunehmende Dichte von Halbleiterkomponenten auf einem Nacktchip erhöht die Anforderungen an die Leistungsversorgung für den Nacktchip. Angesichts des relativ kleinen Grundrisses der meisten integrierten Schaltungen ist die für den Wärmetransfer verfügbare Oberfläche begrenzt und in der Folge sind Leistungsversorgungen hoher Effizienz (z.B. > 90 % Effizienz) wünschenswert, um Wärmestaus innerhalb eines integrierten Schaltungsgehäuses zu begrenzen. Solche Leistungsversorgungen müssen eine stabile Spannung gleichmäßig über die relativ kleine Oberfläche des Nacktchips zuführen. Die relativ geringe Bandlücke von Silicium begrenzt das Leistungszufuhrpotenzial für eine siliciumbasierte Substratleistungsversorgung. Folglich sind weitere Substrate untersucht und zur Verwendung als Leistungsversorgung für siliciumbasierte Nacktchips vorgeschlagen worden.
  • Galliumnitrid (GaN) weist eine Bandlücke von etwa 3,4 eV auf und ist ein sehr hartes, mechanisch stabiles Halbleitermaterial mit hoher Wärmekapazität und thermischer Leitfähigkeit, Seine mechanischen, elektrischen und elektrochemischen Eigenschaften machen Galliumnitrid zu einer attraktiven Wahl für die Verwendung in Leistungsversorgungsanwendungen.
  • Figurenliste
  • Merkmale und Vorteile verschiedener Ausführungsformen des beanspruchten Gegenstands erschließen sich im Zuge der folgenden ausführlichen Beschreibung und unter Bezugnahme auf die Zeichnungen, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen und in denen:
    • 1 ein Querschnitt einer beispielhaften integrierten Mehrschicht-Silicium/Galliumnitrid-Schaltung, die durch den Schichttransfer eines fertiggestellten Galliumnitridwafers voller Größe zu einer Oberfläche eines fertiggestellten Siliciumwafers voller Größe ausgebildet wird, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung ist;
    • 2 ein Querschnitt einer weiteren beispielhaften integrierten Mehrschicht-Silicium/Galliumnitrid-Schaltung, die durch den Schichttransfer eines fertiggestellten Galliumnitridwafers voller Größe zu einer Oberfläche eines fertiggestellten Siliciumwafers voller Größe ausgebildet wird, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung ist;
    • 3 ein schematisches Diagramm eines beispielhaften Herstellungssystems einer integrierten Mehrschicht-Silicium/Galliumnitrid-Schaltung, das den Schichttransfer eines fertiggestellten Galliumnitridwafers voller Größe zu einem fertiggestellten Siliciumwafer voller Größe umfasst, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung ist;
    • 4 ein schematisches Diagramm eines weiteren beispielhaften Herstellungssystems einer integrierten Mehrschicht-Silicium/Galliumnitrid-Schaltung, das den Schichttransfer eines fertiggestellten Galliumnitridwafers voller Größe zu einem fertiggestellten Siliciumwafer voller Größe umfasst, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung ist;
    • 5 ein Flussdiagramm hoher Ebene eines beispielhaften Herstellungsverfahrens einer integrierten Mehrschicht-Silicium/Galliumnitrid-Schaltung gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung ist;
    • 6 ein Flussdiagramm hoher Ebene eines beispielhaften Herstellungsverfahrens einer integrierten Mehrschicht-Silicium/Galliumnitrid-Schaltung, das die Abscheidung einer Zwischenverbindungsschicht auf der Oberfläche einer fertiggestellten Galliumnitridschicht voller Größe umfasst, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung ist;
    • 7 ein Flussdiagramm hoher Ebene eines beispielhaften Galliumnitrid-Aufwachsverfahrens, welches das Aufwachsen eines Galliumnitridwafers auf einem Siliciumsubstrat umfasst, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung ist; und
    • 8 ein Flussdiagramm hoher Ebene eines beispielhaften Herstellungsverfahrens einer integrierten Silicium/Galliumnitrid-Schaltung gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung ist.
  • Obwohl die folgende Ausführliche Beschreibung auf veranschaulichende Ausführungsformen Bezug nimmt, erschließen sich Fachleuten auf dem Gebiet der Erfindung zahlreiche Alternativen, Modifikationen und Variationen davon.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Durchbruchspannung eines elektrisch isolierenden Materials ist die Spannungsdichte (Millivolt pro Zentimeter - mV/cm), bei der das Material zu einem Leiter wird. Materialien mit höheren Durchbruchspannungen können höhere Komponentendichten unterstützen. Bei Leistungsversorgungen ermöglicht die Fähigkeit, höhere Komponentendichten bereitzustellen, einen kompakteren Nacktchip und enger beieinanderliegende Kontakte auf dem Nacktchip, was ein Vorteil ist, wenn der Nacktchip Leistungsversorgungskomponenten umfasst, die für die Zufuhr von Leistung an einen relativ kleinen Siliciumnacktchip in einem integrierten Mehrschicht-Schaltungsgehäuse zweckmäßig sind.
  • Elektronenmobilität ist ein Maß dafür, wie schnell sich ein Elektron, wenn es durch ein elektrisches Feld angezogen wird, durch ein Metall oder einen Halbleiter bewegen kann. Die Leitfähigkeit eines Materials ist proportional zur Elektronenmobilität des Materials. Die Umkehrung der Leitfähigkeit wird als der „EIN-Widerstand“ eines Materials bezeichnet. Ein in einer Leistungsversorgung verwendetes Material weist daher Eigenschaften wie beispielsweise eine relativ hohe Durchbruchspannung und eine relativ hohe Elektronenmobilität (oder umgekehrt einen relativ niedrigen EIN-Widerstand) auf. Die elektrischen und elektrochemischen Eigenschaften von Galliumnitrid (GaN) umfassen eine relativ hohe Durchbruchspannung und einen relativ niedrigen EIN-Widerstand, insbesondere im Vergleich zu siliciumbasierten Materialien.
  • Eine Schichttransferoperation führt zum Bonden eines fertiggestellten GaN-Wafers voller Größe (z.B. eines 300-mm- oder 450-mm-GaN-Wafers), der eine Anzahl von Nacktchips enthält, wobei jeder mindestens eine integrierte Leistungsverwaltungsschaltung (PMIC) enthält, an einen fertiggestellten Siliciumwafer voller Größe, der eine ähnliche Anzahl an fertiggestellten Nacktchips enthält. Das Schichttransferverfahren wird auf Ebene des Wafers voller Größe durchgeführt, wobei vorteilhafterweise Herstellungseffizienz bereitgestellt wird. Das resultierende integrierte Mehrschicht-Schaltungsgehäuse ist in der Lage, eine PMIC vorteilhaft einzusetzen, die auf einem GaN-Substrat ausgebildet ist, das geeignete elektrische und elektrochemische Eigenschaften für die Leistungsverteilung bereitstellt, wobei die PMIC auf eine CMOS-Vorrichtung schichttransferiert wird, die auf einem Siliciumsubstrat ausgebildet ist, das geeignete elektrische und elektrochemische Eigenschaften für Recheneffizienz bereitstellt. Eine Zwischenverbindungsschicht, die auf dem GaN-PMIC-Wafer hergestellt ist, koppelt die PMIC auf der GaN-Schicht leitend mit den CMOS-Vorrichtungen auf der Siliciumschicht.
  • Solche Implementierungen nutzen die elektrischen und elektrochemischen Eigenschaften von GaN, um eine PMIC-Leistungsversorgung bereitzustellen, die in der Lage ist, Leistung hoher Qualität in Zufuhrraten, die modernen Prozessorgeschwindigkeiten entsprechen, an die zugrundeliegenden integrierten Ultra-Large-Scale- (ULSI-) Schaltungen zuzuführen. Vorteilhafterweise können Vorrichtungen in dem Siliciumchip (z.B. komplementäre Metalloxidhalbleiter- (CMOS-) Vorrichtungen) verwendet werden, um mindestens einen Teil der Steuerlogik bereitzustellen, die erforderlich ist, um die GaN-PMIC zu implementieren. Ein solches Gehäuse verbindet Materialien, die für spezifische Anwendungen ausgewählt sind - GaN, das ein hohes Durchbruchfeld und hohe Mobilität aufweist, die für die Spannungsänderung innerhalb der Leistungsversorgung erforderlich sind -, mit Si-basierter ULSI-Herstellung, welche die Vorrichtungen bereitstellt, die erforderlich sind, um das PMIC-Modul effizient zu betreiben und zu steuern. Ein solches Gehäuse verbindet vorteilhafterweise Vorrichtungen in zwei verschiedenen Wafern, die unter Verwendung zweier verschiedener Technologien hergestellt wurden, mittels Schichttransfer und Zwischenverbindung, und zwar nach abgeschlossener Fertigstellung jedes Wafer. Vorteilhafterweise ermöglicht eine solche Schichttransferherstellung einer und eine integrierte GaN/Si-Vorrichtung die einzelne GaN-PMIC und den Si-CMOS, ohne auf einer monolithischen oder heterogenen Integration zu basieren, wobei die GaN-PMIC direkt auf einer Pufferschicht aufgewachsen wird, die auf dem Si-CMOS abgeschieden ist.
  • Es sind mindestens drei Schichten, eine erste Schicht, die einen fertiggestellten GaN-PMIC-Wafer voller Größe umfasst, eine zweite Schicht, die einen fertiggestellten Silicium-CMOS-Wafer voller Größe umfasst, und eine dritte, strukturierte Zwischenverbindungsschicht, welche die Vorrichtungen auf dem GaN-Wafer leitend mit den CMOS-Vorrichtungen auf dem Siliciumwafer koppelt, vorgesehen. Es können mindestens zwei verschiedene Herstellungsverfahren verwendet werden, um die Vorrichtung unter Verwendung eines Schichttransferverfahrens zusammenzufügen. Diese Herstellungsverfahren sind für die Funktionalität der GaN-Vorrichtung ausgelegt und umfassen eine strukturierte Zwischenverbindungsschicht, um eines oder beide der Folgenden zu erlauben: Leistungszufuhr von der PMIC zu dem CMOS und CMOS-Steuerung der PMIC, basierend mindestens teilweise auf einem Polarisationsvektor der GaN-Transistoren, die auf dem GaN-Wafer vorliegen. Innerhalb des GaN-Wafers zeigt der Polarisationsvektor vom Channel zum Gate.
  • In einem ersten Montageverfahren erfolgt die Herstellung eines GaN-Wafers (z.B. Herstellung einer Halbleitervorrichtung und Abscheidung einer strukturierten Leiterschicht) zunächst auf einem Siliciumsubstrat oder -träger. Der resultierende fertiggestellte GaN-Wafer voller Größe wird auf einen fertiggestellten Siliciumwafer voller Größe invertiert und schichttransferiert und das Siliciumsubstrat wird entfernt. Die resultierende Mehrschichtvorrichtung positioniert die strukturierten GaN-Schichtleiter zwischen dem GaN-Wafer und den strukturierten Leitern, die auf dem fertiggestellten Siliciumwafer abgeschieden sind. Innerhalb des resultierenden Gehäuses zeigt der Polarisationsvektor der GaN-Schicht nach unten, hin zum fertiggestellten Siliciumwafer. Der Vorteil des ersten Montageverfahrens besteht darin, dass nur ein einziger Schichttransferschritt erforderlich ist, um die fertiggestellte GaN-Schicht voller Größe direkt auf die fertiggestellte Siliciumschicht voller Größe zu transferieren. Die Positionierung der strukturierten GaN-Schicht-Leiter zwischen dem GaN-Wafer und der Siliciumschicht kann die Nacktchipgröße der GaN- und Siliciumnacktchips innerhalb des Mehrschichtgehäuses so erhöhen, dass die erweiterten strukturierten GaN-Schicht-Leiter, die zum Zwischenverbinden des GaN-Nacktchips mit dem Siliciumnacktchip verwendet werden, untergebracht sind.
  • In einem zweiten Montageverfahren wird ein fertiggestellter GaN-Wafer voller Größe auf einem Siliciumsubstrat hergestellt. Ein erster Schichttransferschritt invertiert und transferiert den fertiggestellten GaN-Wafer voller Größe auf ein zweites Silicumsubstrat. Das Siliciumsubstrat wird entfernt und ein zweiter Schichttransferschritt transferiert die fertiggestellte GaN-Schicht voller Größe auf den fertiggestellten Siliciumwafer voller Größe. Im Gegensatz zu dem ersten Montageverfahren positioniert die resultierende Mehrschichtvorrichtung den GaN-Wafer zwischen die strukturierten GaN-Schicht-Leiter und die strukturierten Leiter, die auf dem fertiggestellten Siliciumwafer voller Größe abgeschieden sind. Der Polarisationsvektor der GaN-Schicht zeigt nach oben, weg von dem fertiggestellten Siliciumwafer. Der Vorteil des zweiten Montageverfahrens besteht in einem verringerten Grundriss des GaN-PMIC-Nacktchips, der die Herstellung einer größeren Zahl von GaN-Nacktchips auf jedem 300-mm-GaN-Wafer erlaubt, trotz der Verwendung von zwei Schichttransferschritten.
  • Eine Verbindungshalbleitervorrichtung ist in verschiedenen Ausführungsformen bereitgestellt. Die Vorrichtung kann eine fertiggestellte Siliciumschicht umfassen, die eine Anzahl von Siliciumnacktchips umfasst, wobei jeder der Siliciumnacktchips mindestens eine integrierte Siliciumschaltung umfasst. Die Vorrichtung kann ferner eine fertiggestellte Galliumnitrid- (GaN-) Schicht umfassen, die eine Anzahl von GaN-Nacktchips umfasst, wobei jeder der GaN-Nacktchips mindestens eine integrierte GaN-Schaltung umfasst und die GaN-Schicht mittels Schichttransfer so an die fertiggestellte Siliciumschicht gebondet ist, dass jeder der Anzahl von Siliciumnacktchips nahe einem jeweiligen der Anzahl von GaN-Nacktchips liegt. Die Vorrichtung kann ferner eine Zwischenverbindungsschicht umfassen, die auf der fertiggestellten GaN-Schicht abgeschieden ist, wobei die Zwischenverbindungsschicht eine Anzahl von GaN-Durchkontaktierungen umfasst, welche die mindestens eine integrierte GaN-Schaltung auf jedem GaN-Nacktchip mit der mindestens einen integrierten Siliciumschaltung auf jedem Siliciumnacktchip leitend koppeln.
  • Ein Verfahren zur Ausbildung eines Verbindungshalbleiters ist in verschiedenen Ausführungsformen bereitgestellt. Das Verfahren kann das Bonden einer fertiggestellten Galliumnitrid- (GaN-) Schicht, die einen ersten Durchmesser aufweist und eine Anzahl fertiggestellter GaN-Nacktchips umfasst, an eine fertiggestellte Siliciumschicht, die einen zweiten Durchmesser aufweist und eine Anzahl fertiggestellter Siliciumnacktchips aufweist, und leitendes Koppeln mindestens einer integrierten Schaltung auf jedem der Anzahl von GaN-Nacktchips mit mindestens einer integrierten Schaltung auf jedem der fertiggestellten Siliciumnacktchips umfassen.
  • Ein System zum Ausbilden eines Verbindungshalbleiters ist in verschiedenen Ausführungsformen bereitgestellt. Das System kann ein Mittel zum Bonden einer fertiggestellten Galliumnitrid- (GaN-) Schicht, die eine Anzahl fertiggestellter GaN-Nacktchips umfasst, an eine fertiggestellte Siliciumschicht, die eine Anzahl fertiggestellter Siliciumnacktchips umfasst, und ein Mittel zum leitenden Koppeln mindestens einer integrierten Schaltung auf jedem der Anzahl von Nacktchips an mindestens eine integrierte Schaltung auf jedem der fertiggestellten Siliciumnacktchips umfassen.
  • 1 ist eine Querschnittsansicht einer integrierten Galliumnitrid- (GaN-)/Silicium- (Si-) Vorrichtung 100, in der eine fertiggestellte GaN-Schicht 120, deren Polarisation 126 nach unten zeigt, auf eine fertiggestellte Siliciumschicht 102 schichttransferiert wird, um die integrierte GaN/Si-Vorrichtung 100 auszubilden, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. Eine oder mehrere Vorrichtungen 122, die in, auf oder um die fertiggestellte GaN-Schicht 120 angeordnet ist/sind, und eine oder mehrere Vorrichtungen, die in, auf oder um die fertiggestellte Siliciumschicht 102 angeordnet sind, sind durch eine Zwischenverbindungsschicht 140 elektrisch gekoppelt. In manchen Ausführungsformen kann die Zwischenverbindungsschicht 140 strukturiert oder anderweitig auf oder über der gesamten oder einem Teil der fertiggestellten GaN-Schicht 120 ausgebildet werden, nachdem die fertiggestellte GaN-Schicht 120 auf die fertiggestellte Siliciumschicht 102 schichttransferiert wurde.
  • In Ausführungsformen kann die fertiggestellte GaN-Schicht 120 eine beliebige Anzahl, Kombination oder Typen von integrierten Schaltungen umfassen. In manchen Implementierungen kann die fertiggestellte GaN-Schicht-120 eine integrierte Leistungsverwaltungsschaltung (PMIC) umfassen, die in Ausführungsformen verwendet werden kann, um manche oder alle der Vorrichtungen 106 mit Leistung zu versorgen, die in, auf oder um die fertiggestellte Siliciumschicht 102 angeordnet sind. In weiteren Ausführungsformen kann die fertiggestellte Siliciumschicht 102 eine oder mehrere komplementäre Metalloxidhalbleiter-(CMOS-) Vorrichtungen umfassen, die in der Lage sind, eine oder mehrere Schaltungen bereitzustellen, die mit der GaN-Schicht 120 kommunikativ gekoppelt sind. Solche Schaltungen können eine beliebige Anzahl oder einen beliebigen Typ von Schaltungen umfassen. Beispielsweise kann mindestens eine der einen oder mehreren Schaltungen auf der Siliciumschicht 102 eine oder mehrere Steuerschaltungen, die in der Lage ist/sind, einen oder mehrere Aspekte einer oder mehrerer integrierter Schaltungen oder Vorrichtungen, die auf der fertiggestellten GaN-Schicht 120 angeordnet sind, zu verändern, anzupassen oder anderweitig zu steuern, umfassen, ohne darauf beschränkt zu sein. In manchen Implementierungen können die CMOS-Vorrichtungen 106 mindestens einen Teil eines oder mehrerer Prozessoren oder Mikroprozessoren bilden.
  • Die fertiggestellte Siliciumschicht 102 kann einen fertiggestellten Siliciumwafer voller Größe 104 umfassen. Der fertiggestellte Siliciumwafer voller Größe 104 kann eine beliebige Anzahl fertiggestellter Siliciumnacktchips umfassen. Jeder der fertiggestellten Siliciumnacktchips kann eine oder mehrere Schaltungen oder Systeme umfassen, beispielsweise eine komplementäre Metalloxidhalbleiter- (CMOS-) Steuerschaltung. Eine beliebige Anzahl von Vorrichtungen 106, welche die verschiedenen Schaltungen oder Systeme in jedem der Anzahl fertiggestellter Siliciumnacktchips ausbilden, kann in, auf oder um den Siliciumwafer 104 abgeschieden, strukturiert oder anderweitig ausgebildet werden. Eine Anzahl von Leitern 108, typischerweise in einer Anzahl von leitenden Schichten angeordnet, kann über den gesamten oder einen Teil jedes der Anzahl von Siliciumnacktchips, die in dem Siliciumwafer 104 umfasst sind, strukturiert oder anderweitig abgeschieden sein. Mindestens manche der Anzahl von Leitern 108 können verwendet werden, um alle oder einen Teil der Vorrichtungen 106, die in dem Siliciumwafer 104 ausgebildet sind, leitend zu koppeln, um eine oder mehrere spezialisierte Schaltungen (z.B. die CMOS-Steuerschaltung) bereitzustellen. In verschiedenen Ausführungsformen kann der Siliciumwafer 104 einen Durchmesser von etwa 25 mm bis etwa 450 mm aufweisen. In einer veranschaulichenden Ausführungsform kann der Siliciumwafer 104 einen Durchmesser von etwa 300 mm aufweisen. In verschiedenen Ausführungsformen kann die Dicke des Siliciumwafers 104 von etwa 275 Mikrometer (µm) bis etwa 925 µm reichen. In einer veranschaulichenden Ausführungsform kann ein veranschaulichender Siliciumwafer eine Dicke von etwa 775 µm aufweisen.
  • In Ausführungsformen kann der Siliciumwafer 104 im Wesentlichen reines Silicium (z.B. 99,99999+ % Reinheit) umfassen. In weiteren Ausführungsformen kann der Siliciumwafer 104 ein oder mehrere Dotierungsmittel umfassen. In Ausführungsformen kann der Siliciumwafer ein oder mehrere Dotierungsmittel wie beispielsweise Bor, Phosphor, Arsen oder Antimon umfassen, die den Wafer entweder als n-Typ-Volumshalbleiter (Arsen, Phosphor etc.) oder p-Typ-Volumshalbleiter (Antimon, Bor etc.) definieren. Eine beliebige Anzahl einzelner Siliciumnacktchips kann auf dem Siliciumwafer 104 ausgebildet sein. Der Siliciumwafer 104 kann von einem größeren monokristallinen Siliciumkristall oder Stab abgeschnitten, abgesägt oder anderweitig abgetrennt sein. Einzelne Siliciumwafer 104 sind so von dem Stab abgeschnitten, abgesägt oder anderweitig abgetrennt, dass die Oberfläche des Wafers in Bezug auf die Gitterebene oder Molekülausrichtung des Kristalls gemessen ausgerichtet ist oder in einem definierten Winkel dazu steht. In Ausführungsformen kann der Siliciumwafer 104 von dem Block oder Stab in einem Winkel abgeschnitten, abgesägt oder anderweitig abgetrennt sein, der eine Gitterebene bereitstellt, die einen Millerschen Index von 100, 110 oder 111 aufweist. In Ausführungsformen kann der Siliciumwafer 104 von dem Block oder Stab in einem festen Winkel von weniger als etwa 1°, weniger als etwa 3°, weniger als etwa 5° oder weniger als etwa 10° von einer Gitterebene, die einen Millerschen Index von 100, 110 oder 111 aufweist, abgeschnitten, abgesägt oder anderweitig abgetrennt sein.
  • Eine beliebige Anzahl und Kombination von Vorrichtungen 106 kann in, auf oder um den Siliciumwafer 104 abgeschieden, strukturiert, implantiert, injiziert oder anderweitig ausgebildet sein. In Ausführungsformen können die Vorrichtungen 106 herkömmliche elektrische Vorrichtungen (Widerstände, Kondensatoren, Induktoren etc.) und/oder Halbleitervorrichtungen (Transistoren, Dioden etc.) umfassen, ohne darauf beschränkt zu sein. Die Vorrichtungen 106 können unter Verwendung eines oder mehrerer beliebiger aktuell oder zukünftig entwickelter Verfahren abgeschieden, strukturiert, implantiert, injiziert oder anderweitig ausgebildet werden. In Ausführungsformen können die Leiter 108 als eine Anzahl von leitenden Schichten über die gesamte oder einen Teil der Oberfläche des Siliciumwafers 104 abgeschieden werden. Mindestens ein Teil der Leiter 108 kann die Vorrichtungen 106 auf eine Weise elektrisch aneinanderkoppeln, die eine oder mehrere definierte Schaltungen ausbildet oder anderweitig bereitstellt. Beispielsweise können die Leiter 108 auf mindestens einem Teil der Vorrichtungen 106 so abgeschieden werden, dass die Vorrichtungen zwischenverbunden sind, um einen Einzelkern eines Mehrkernprozessors wie eines i7-Mehrkern-Mikroprozessors, hergestellt durch Intel® Corporation (Santa Clara, CA), bereitzustellen.
  • Die fertiggestellte GaN-Schicht 120 kann einen fertiggestellten GaN-Wafer voller Größe 122 umfassen. Der fertiggestellte GaN-Wafer voller Größe 122 kann eine beliebige Anzahl fertiggestellter GaN-Nacktchips umfassen. Jeder der fertiggestellten GaN-Nacktchips kann eine oder mehrere Schaltungen oder Systeme umfassen. Eine beliebige Anzahl von Vorrichtungen 124, welche die verschiedenen Schaltungen oder Systeme in jedem der Anzahl von GaN-Nacktchips bilden, können in, auf oder um den GaN-Wafer 122 abgeschieden, strukturiert oder anderweitig ausgebildet sein. Eine Anzahl von Leitern 126, typischerweise in einer Anzahl leitender Schichten angeordnet, kann über den gesamten oder einen Teil jedes der Anzahl von Nacktchips, die in dem GaN-Wafer 122 umfasst sind, strukturiert oder anderweitig abgeschieden sein. Mindestens manche der Anzahl von Leitern 126 können verwendet werden, um die gesamten oder einen Teil der Vorrichtungen 124, die in dem GaN-Wafer 122 ausgebildet sind, leitend zu koppeln, um eine oder mehrere spezialisierte Schaltungen (z.B. die PMIC-Schaltung) bereitzustellen. In Ausführungsformen können mindestens manche der Leiter 126 verwendet werden, um jeden der fertiggestellten GaN-Nacktchips auf der fertiggestellten GaN-Schicht 120 mit einer oder mehreren externen Vorrichtungen leitend zu koppeln, wie beispielsweise einen entsprechenden fertiggestellten Siliciumnacktchip auf der fertiggestellten Siliciumschicht 102. Die fertiggestellte GaN-Schicht 120 kann einen Durchmesser aufweisen, der etwa gleich dem Durchmesser der fertiggestellten Siliciumschicht 102 ist. Beispielsweise kann die fertiggestellte GaN-Schicht 120 in verschiedenen Ausführungsformen einen Durchmesser von etwa 25 mm bis etwa 450 mm aufweisen. In einer oder mehreren bestimmten Ausführungsformen kann die fertiggestellte GaN-Schicht 120 einen Durchmesser von etwa 300 mm aufweisen.
  • Die fertiggestellte GaN-Schicht 120 kann an die fertiggestellte Siliciumschicht 102 gebondet oder anderweitig an ihr angebracht werden. Die fertiggestellte GaN-Schicht 120 kann unter Verwendung einer beliebigen aktuell oder zukünftig entwickelten Technologie an die fertiggestellte Siliciumschicht 102 gebondet, schichttransferiert oder anderweitig an ihr angebracht werden. In manchen Implementierungen können ein oder mehrere aktuell oder zukünftig entwickelte Haftmittel (Oxide, Siliciumoxid, Polymere etc.) zwischen der fertiggestellten GaN-Schicht 120 und der fertiggestellten Siliciumschicht 102 aufgebracht werden, bevor die fertiggestellte GaN-Schicht 120 an die fertiggestellte Siliciumschicht 102 gebondet oder schichttransferiert wird.
  • Mindestens in manchen Fällen kann jede der GaN-Vorrichtungen 124, die auf jedem der Nacktchips auf dem GaN-Wafer 122 umfasst sind, eine definierte Polarisation aufweisen. Beispielsweise kann sich die Polarisation 128 der GaN-Vorrichtungen 124 von der Oberfläche des GaN-Wafers 122, auf dem die Vorrichtungen 124 strukturiert oder anderweitig abgeschieden wurden, weg erstrecken. In manchen Implementierungen kann die fertiggestellte GaN-Schicht 120 so auf die fertiggestellte Siliciumschicht schichttransferiert werden, dass sich die Polarisation 128 der Vorrichtungen 124 hin zu der fertiggestellten Siliciumschicht 102 erstreckt. Wie in 1 dargestellt, sind die GaN-Leiter 126 zwischen den GaN-Vorrichtungen 124 und der fertiggestellten Siliciumschicht 102 angeordnet.
  • Eine Zwischenverbindungsschicht 140 kann so auf der Oberfläche der fertiggestellten GaN-Schicht 120 strukturiert, abgeschieden oder anderweitig ausgebildet sein, dass mindestens ein Teil der GaN-Schicht 120 zwischen der Zwischenverbindungsschicht 140 und der fertiggestellten Siliciumschicht 102 angeordnet ist. Eine beliebige Anzahl von Bahnen, Drähten oder ähnlichen Leitern 142 kann in der Zwischenverbindungsschicht 140 umfasst sein. Diese Bahnen, Drähte oder ähnlichen Leiter 142 können unter Verwendung einer beliebigen aktuell oder zukünftig entwickelten Abscheidungs- und/oder Strukturierungstechnologie (z.B. Fotolithografie) strukturiert, abgeschieden oder anderweitig ausgebildet werden. Mindestens in manchen Implementierungen können die Leiter 142 als Anzahl leitender Schichten vorliegen. Mindestens manche der Leiter 142 können eine oder mehrere Vorrichtungen 124 und/oder einen oder mehrere Leiter 126 in der fertiggestellten GaN-Schicht 120 mit einer oder mehreren weiteren GaN-Vorrichtungen 124 und/oder mit einer oder mehreren Vorrichtungen 106 und/oder Leitern 108 in der fertiggestellten Siliciumschicht 102 elektrisch koppeln.
  • In Ausführungsformen kann die Zwischenverbindungsschicht 140 einen oder mehrere Leiter 144 oder eine oder mehrere GaN-Durchkontaktierungen 146 umfassen. Der eine oder die mehreren Leiter 144 und die eine oder mehreren GaN-Durchkontaktierungen 146 können eine oder mehrere Vorrichtungen 124 und/oder Leiter 126 in der fertiggestellten GaN-Schicht 120 mit einer oder mehreren Vorrichtungen 106 und/oder Leitern 108 in der fertiggestellten Siliciumschicht 102 leitend koppeln. In einer oder mehreren weiteren bestimmten Ausführungsformen können die GaN-Durchkontaktierungen 146 das Fließen von Strom von einer integrierten Leistungsverwaltungsschaltung (PMIC), die in der fertiggestellten GaN-Schicht 120 implementiert ist, an mindestens manche der Vorrichtungen 106 und/oder Leiter 108, die in der fertiggestellten Siliciumschicht 102 implementiert sind, erlauben. In noch weiteren Ausführungsformen können mindestens manche der GaN-Durchkontaktierungen 146 erlauben, dass eine oder mehrere CMOS-Vorrichtungen 106, die in der fertiggestellten Siliciumschicht 102 implementiert sind, einen oder mehrere Betriebsaspekte einer PMIC, die durch die Vorrichtungen 124 in der fertiggestellten GaN-Schicht 120 implementiert ist, verändern, anpassen, begrenzen oder steuern.
  • Die in 1 gezeigte Anordnung platziert die GaN-Vorrichtungen 124 zwischen die Zwischenverbindungsschicht 140 und die GaN-Schicht-Leiter 126. In einer solchen Anordnung können die Leiter 126, die auf jedem der fertiggestellten GaN-Nacktchips auf dem GaN-Wafer 122 strukturiert sind, über den „Schatten“ der Vorrichtungen 124 auf dem jeweiligen fertiggestellten GaN-Nacktchip hinaus verlängert sein, um mit den Leitern 144 in der Zwischenverbindungsschicht 140 gekoppelt zu sein. Eine solche Anordnung kann daher die Fläche erhöhen, die durch jeden der Anzahl von fertiggestellten GaN-Nacktchips besetzt wird, um die zusätzliche Fläche unterzubringen, die durch die erweiterten GaN-Schicht-Leiter 126 besetzt wird.
  • 2 ist eine Querschnittsansicht einer veranschaulichenden Mehrschicht-GaN/Silicium-Vorrichtung 200, in der eine fertiggestellte GaN-Schicht 120, die eine nach oben zeigende Polarisation 202 aufweist, auf eine fertiggestellte Siliciumschicht 102 schichttransferiert ist, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. Im Vergleich zu 1 ist die fertiggestellte GaN-Schicht 120 in 2 so invertiert, dass die Polarisation der Vorrichtungen 124 in dem fertiggestellten GaN-Wafer 122 nach oben, weg von der fertiggestellten Siliciumschicht 102, anstatt nach unten, hin zu der fertiggestellten Siliciumschicht 102, wie in 1 gezeigt, gerichtet ist. In manchen Implementierungen kann die fertiggestellte GaN-Schicht 120 so an die fertiggestellte Siliciumschicht 102 gebondet oder anderweitig an ihr angebracht sein, dass die Polarisation 202 der GaN-Schicht 120 nach oben gerichtet ist, in einer Richtung weg von der fertiggestellte Siliciumschicht 102. Im Gegensatz zu der Konfiguration der in 1 gezeigten GaN/Silicium-Vorrichtung 100 führt die Konfiguration der GaN/Silicium-Vorrichtung 200 dazu, dass die GaN-Vorrichtungen 124 zwischen den Leitern 126, die auf dem fertiggestellten GaN-Wafer 122 strukturiert sind, und der fertiggestellten Siliciumschicht 102 angeordnet sind.
  • Die in 2 gezeigte Anordnung platziert die Leiter 126 zwischen die Zwischenverbindungsschicht 140 und die GaN-Vorrichtungen 124. In der in 2 gezeigten Anordnung müssen sich die Leiter 126 nicht über den „Schatten“ der Vorrichtungen 124 hinaus erstrecken, um die leitende Kopplung der Leiter 144 von der Zwischenverbindungsschicht 140 mit den Leitern 126 zu erlauben. Eine solche Anordnung verringert den „Grundriss“ der fertiggestellten GaN-Nacktchips vorteilhafterweise, wodurch eine höhere Anzahl von GaN-Nacktchips auf jeder der fertiggestellten GaN-Schichten 120 ermöglicht wird.
  • 3A-3D zeigen ein veranschaulichendes Herstellungsverfahren 300 für eine GaN/Si-Vorrichtung 100, wie die in 1 gezeigte, in dem eine fertiggestellte GaN-Schicht 120, die eine nach unten zeigende Polarisation 128 aufweist, auf eine fertiggestellte Siliciumschicht 102 schichttransferiert wird, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. Ein Vorteil des Herstellungsverfahrens 300 besteht darin, dass nur eine einzige Schichttransferoperation 304 und eine einzige Substratentfernungsoperation 306 vor dem Strukturieren der Zwischenverbindungsschicht 140 auf die fertiggestellte GaN-Schicht 120.
  • 3A zeigt eine fertiggestellte GaN-Schicht 120, die auf einem Siliciumsubstrat 302 abgeschieden ist, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. In manchen Implementierungen können ein oder mehrere Trennmittel auf dem Siliciumsubstrat 302 aufgetragen werden, bevor der GaN-Wafer 122 auf der Oberfläche des Siliciumsubstrats 302 aufgewachsen wird. Die fertiggestellte GaN-Schicht 120 umfasst eine Anzahl von Vorrichtungen 124, die in, auf oder um einen GaN-Wafer angeordnet sind. Eine Anzahl von Leitern 126 sind auf der Oberfläche des GaN-Wafers 122 strukturiert oder anderweitig abgeschieden worden. Mindestens manche der Leiter 126 können mindestens manche der Anzahl von Vorrichtungen 124 leitend miteinander koppeln. In manchen Ausführungsformen können mindestens manche der Anzahl von Vorrichtungen 124 über die Anzahl von Leitern 126 leitend miteinander gekoppelt sein, um eine spezifische Maschine bereitzustellen, die eine definierte Funktion ausübt, wie beispielsweise eine integrierte Leistungsverwaltungsschaltung (PMIC). In Ausführungsformen können mindestens manche der Anzahl von Leitern 126 das leitende Koppeln mindestens mancher der Anzahl von Vorrichtungen 124 mit einer oder mehreren externen Vorrichtungen erleichtern.
  • Der GaN-Wafer122 kann eine beliebige Größe oder Abmessung aufweisen und kann dieselbe oder eine andere Größe als das Siliciumsubstrat 302 aufweisen. Beispielsweise kann der GaN-Wafer122 in manchen Ausführungsformen auf einem im Wesentlichen kreisförmigen Siliciumsubstrat 302 aufgewachsen werden, das einen Durchmesser von etwa 25 mm bis etwa 450 mm aufweist. In solchen Ausführungsformen kann der GaN-Wafer122 einen Durchmesser von etwa 25 mm oder weniger bis etwa 450 mm oder weniger aufweisen. In einer Ausführungsform kann ein GaN-Wafer 122, der einen Durchmesser von etwa 300 mm aufweist, auf einem Siliciumsubstrat 302 aufgewachsen werden, das einen ähnlichen Durchmesser von etwa 300 mm aufweist. Eine oder mehrere Eigenschaften eines GaN-Wafers 122 können basierend auf der kristallinen Struktur des Siliciumsubstrats 302 beeinträchtigt oder anderweitig beeinflusst werden. In manchen Implementierungen kann der GaN-Wafer 122 mittels lateralen epitaxialen Überwachsens (LEO) auf dem Siliciumsubstrat 302 aufgewachsen werden. In manchen Implementierungen kann der GaN-Wafer 122 auf einem Siliciumsubstrat 302 aufgewachsen werden, das einen Millerschen Index von 100 aufweist. In manchen Implementierungen kann der GaN-Wafer 122 auf einem Siliciumsubstrat 302 aufgewachsen werden, das einen definierten Winkelversatz von einer definierten Millerschen Index-Ausrichtung aufweist. Beispielsweise kann der GaN-Wafer 122 auf einem Siliciumsubstrat aufgewachsen werden, das einen Winkelversatz von 4° von einer Millerschen Index-Ausrichtung von 100 aufweist.
  • In manchen Implementierungen kann der GaN-Wafer 122 auf einem Siliciumsubstrat 302 aufgewachsen werden, das ein oder mehrere Oberflächenmerkmale aufweist. In Ausführungsformen können solche Oberflächenmerkmale regelmäßige oder unregelmäßige Strukturierungen aufweisen, die über die gesamte oder einen Teil der Oberfläche des Siliciumsubstrats 302 strukturiert oder anderweitig abgeschieden sind. Beispielsweise kann eine Vielzahl von im Allgemeinen parallelen Gräben auf der Oberfläche des Siliciumsubstrats 302 ausgebildet werden, indem eine Anzahl von Siliciumsäulen auf der Oberfläche des Siliciumsubstrats 302 strukturiert wird. Solche Gräben können eine Breite von etwa 0,5 µm bis etwa 1,5 µm aufweisen und können eine Tiefe von etwa 0,05 µm bis etwa 0,3 µm aufweisen. In einer Implementierung können die Oberfächenmerkmale auf der Oberfläche des Siliciumsubstrats Gräben sein, die eine Breite von etwa 0,725 µm und eine Tiefe von etwa 0,15 µm aufweisen. Solche Gräben können das Aufwachsen von GaN-Wafern 122 erlauben, die eine Dicke von etwa 0,75 µm bis etwa 5 µm aufweisen. Obwohl von einer Reihe von im Allgemeinen parallelen Gräben die Rede ist, können auch weitere Oberflächenstrukturen verwendet werden. Solche Oberflächenstrukturen können konzentrische geometrische Figuren, windschiefe Geraden, parallele Geraden, regelmäßige oder unregelmäßige Punkte oder Höcker, die ähnliche oder verschiedene geometrische Formen aufweisen, oder Kombinationen davon sein. Die Polarisation des GaN-Wafers 122 ist nach oben, weg von dem Siliciumsubstrat 302 gerichtet.
  • 3B zeigt die fertiggestellte GaN-Schicht 120 von 3A, die auf eine fertiggestellte Siliciumschicht 102, umfassend einen fertiggestellten Siliciumwafer 104, der eine Anzahl von Vorrichtungen 106 und eine Anzahl von Leitern 108 umfasst, invertiert und gebondet oder anderweitig angebracht 306 ist, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. Es kann eine beliebige aktuelle oder zukünftige Bondingtechnologie verwendet werden, um den fertiggestellten GaN-Wafer 122 an den fertiggestellten Si-Wafer 104 zu bonden 306. Mindestens in manchen Implementierungen kann ein Schichttransferverfahren verwendet werden, um den fertiggestellten GaN-Wafer 122 an den fertiggestellten Si-Wafer 104 zu bonden 306. Da die fertiggestellte GaN-Schicht 120 vor dem Bonden an den fertiggestellten Siliciumwafer 104 invertiert wird, ist die Polarisation 128 der fertiggestellten GaN-Schicht 120 nach unten, hin zu dem fertiggestellten Siliciumwafer 104 gerichtet. Nach dem Bonden wird die fertiggestellte GaN-Schicht 120 zwischen dem Siliciumsubstrat 302 und dem fertiggestellten Siliciumwafer 104 angeordnet.
  • Eine beliebige Anzahl von Vorrichtungen 106 kann in, auf oder um die Oberfläche des Siliciumwafers 104 abgeschieden oder anderweitig hergestellt werden. Beispielsweise kann eine beliebige Anzahl von herkömmlichen und/oder Halbleitervorrichtungen 106 auf der Oberfläche des Siliciumwafers 104 abgeschieden oder hergestellt werden. Solche Vorrichtungen können unter Verwendung eines oder mehrerer beliebiger aktuell oder zukünftig entwickelter Verfahren abgeschieden oder hergestellt werden, einschließlich, ohne darauf beschränkt zu sein, Fotolithografie, Gasphasenabscheidung, chemischen Ätzens, mechanischen Abriebs oder Planarisierung. Die fertiggestellte GaN-Schicht 120 kann eine beliebige Anzahl fertiggestellter GaN-Nacktchips umfassen und die fertiggestellte Siliciumschicht 102 kann eine beliebige Anzahl fertiggestellter Siliciumnacktchips 120 umfassen. Die Anzahl von GaN-Nacktchips auf der fertiggestellten GaN-Schicht 120 kann gleich wie die Anzahl von Siliciumnacktchips auf der fertiggestellten Siliciumschicht 102 sein.
  • In manchen Implementierungen kann die fertiggestellte GaN-Schicht 120 kann die gleiche Größe wie die fertiggestellte Si-Schicht 102 aufweisen. In manchen Implementierungen kann sich die Größe des fertiggestellten GaN-Wafers 122 von der Größe des fertiggestellten Siliciumwafers 104 unterscheiden. Nach dem Schichttransfer können die Vorrichtungen 124 und Leiter 126 in der fertiggestellten GaN-Schicht 120 nahe den Vorrichtungen 106 und Leitern 108 in der fertiggestellten Siliciumschicht 102 angeordnet werden, sodass, wenn die Wafer abgeschnitten sind, ein einzelner fertiggestellter GaN-Nacktchip nahe einem einzelnen fertiggestellten Siliciumnacktchip liegt, wodurch eine integrierte Mehrschichtschaltung ausgebildet wird. Da die fertiggestellte GaN-Schicht 120 vor dem Bonden an die fertiggestellte Siliciumschicht 102 invertiert wurde, ist die Polarisation 128 der Vorrichtungen 124 in der fertiggestellten GaN-Schicht 120 zu der fertiggestellten Siliciumschicht 102 hin gerichtet.
  • In Ausführungsformen kann das Invertieren und Bonden der fertiggestellten GaN-Schicht 120 an die fertiggestellte Siliciumschicht 102 auf Ebene eines Wafers voller Größe (z.B. auf Ebene eines 300-mm-Wafers) durchgeführt werden. Durch das Ausführen des Invertierens und Bondens der fertiggestellten GaN-Schicht 120 an die fertiggestellte Siliciumschicht 102 auf Ebene eines Wafers voller Größe kann während darauffolgender Herstellungsschritte zusätzliche Verarbeitung durchgeführt werden.
  • 3C zeigt die fertiggestellte GaN-Schicht 120, die nach dem Entfernen des Siliciumsubstrats 302 von der GaN-Schicht 120 an die fertiggestellte Siliciumschicht 102 gebondet 306 wird (z.B. mittels Schichttransfer), gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. Das Siliciumsubstrat 302 kann unter Verwendung einer beliebigen aktuell oder zukünftig entwickelten Schichtentfernungstechnologie entfernt werden. Beispielsweise kann das Siliciumsubstrat 302 über eine oder mehrere chemische Entfernungstechnologien, eine oder mehrere mechanische Entfernungstechnologien oder eine Kombination davon von der fertiggestellten GaN-Schicht 120 entfernt werden. In Implementierungen kann das Siliciumsubstrat 302 von der fertiggestellten GaN-Schicht 120 mittels Polieren und Ätzen entfernt werden. In Ausführungsformen kann das Siliciumsubstrat 302 mittels chemisch-mechanischer Planarisierung (CMP) entfernt werden. Das Entfernen des Siliciumsubstrats 302 kann mindestens manche der Vorrichtungen 124 in dem fertiggestellten GaN-Wafer 122 freilegen.
  • 3D zeigt eine Zwischenverbindungsschicht 140, die auf der freigelegten Oberfläche des GaN-Wafers 122 strukturiert oder anderweitig abgeschieden ist, eine Anzahl von Leitern 144, die einen oder mehrere Leiter 142 in der Zwischenverbindungsschicht 140 mit einer oder mehreren Vorrichtungen 124 und/oder Leitern 126 in der fertiggestellten GaN-Schicht 120 leitend koppeln, und eine Anzahl von GaN-Durchkontaktierungen 146, die einen oder mehrere Leiter 142 in der Zwischenverbindungsschicht 140 mit dem einen oder den mehreren Leitern 108 und/oder Vorrichtungen 108 in der fertiggestellten Siliciumschicht 102 leitend koppeln, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. Nach Entfernen des Siliciumsubstrats 302 von dem GaN-Wafer 122 kann die Zwischenverbindungsschicht 140 auf der Oberfläche des freigelegten GaN-Wafers 122 strukturiert, abgeschieden oder anderweitig ausgebildet werden. Eine Anzahl von Metallschichten, die jeweils Bahnen, Drähte oder ähnliche Leiter 142 umfassen, kann in der Zwischenverbindungsschicht 140 ausgebildet werden. Diese Leiter 142 können mindestens manche der Vorrichtungen 124 und/oder Leiter 126 in dem fertiggestellten GaN-Wafer 122 mit mindestens manchen der Vorrichtungen 106 und/oder Leiter 108 in der fertiggestellten Siliciumschicht 102 unter Verwendung eines oder mehrerer Leiter 144 und/oder eines oder mehrerer GaN-Durchkontaktierungen 146 leitend koppeln.
  • Die Bahnen, Drähte oder ähnlichen Leiter 142 in der Zwischenverbindungsschicht 140 können unter Verwendung einer beliebigen aktuell oder zukünftig entwickelten Abscheidungs- und/oder Strukturierungstechnologie (z.B. Fotolithografie) strukturiert, abgeschieden oder anderweitig ausgebildet werden. In Ausführungsformen können mindestens manche der GaN-Durchkontaktierungen 146 das Fließen von Strom von einer integrierten Leistungsverwaltungsschaltung (PMIC), die gänzlich oder teilweise in der fertiggestellten GaN-Schicht 120 implementiert ist, zu mindestens manchen der Vorrichtungen 106 und/oder Leiter 108 in der fertiggestellten Siliciumschicht 102 erlauben. In noch weiteren Ausführungsformen können mindestens manche der GaN-Durchkontaktierungen 146 das Fließen von Strom von einer integrierten Leistungsverwaltungsschaltung (PMIC), die gänzlich oder teilweise in der fertiggestellten GaN-Schicht 120 implementiert ist, zu einer Anzahl von CMOS-Vorrichtungen 106 und/oder Leitern 108, die gänzlich oder teilweise in der fertiggestellten Siliciumschicht 102 implementiert sind, erlauben. In noch weiteren Ausführungsformen können mindestens manche der GaN-Durchkontaktierungen 146 erlauben, dass eine oder mehrere CMOS- Vorrichtungen 106, die gänzlich oder teilweise in der fertiggestellten Siliciumschicht 102 implementiert sind, einen oder mehrere Betriebsaspekte oder Funktionen einer integrierten Leistungsverwaltungsschaltung steuern, die gänzlich oder teilweise durch die Vorrichtungen 124 und/oder Leiter 126 in der fertiggestellten GaN-Schicht 120 implementiert ist.
  • 4A - 4F zeigen ein veranschaulichendes Herstellungsverfahren 400 für eine GaN/Si-Vorrichtung, wie die in 2 gezeigte Vorrichtung 200, in dem eine fertiggestellte GaN-Schicht voller Größe 120, die eine nach oben zeigende Polarisation 128 aufweist, auf eine fertiggestellte Siliciumschicht voller Größe 102 schichttransferiert wird, um die integrierte GaN/Si-Vorrichtung 200 auszubilden, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. Ein Vorteil des Herstellungsverfahrens 400 besteht in der Positionierung der GaN-Vorrichtungen 124 zwischen dem GaN-Leiter 126 und der fertiggestellten Siliciumschicht 120. Durch Positionieren der GaN-Vorrichtungen 124 zwischen den GaN-Leiter 126 und die fertiggestellte Siliciumschicht 120 werden möglicherweise keine übergroßen GaN-Verbindungen 126 benötigt, um die GaN-Vorrichtungen 124 mit der Zwischenverbindungsschicht 140 leitend zu koppeln, was eine kleinere Unterbringung des resultierenden Mehrschichtgehäuses erlaubt.
  • 4A zeigt eine fertiggestellte GaN-Schicht 120, die auf einem ersten Siliciumsubstrat 402 abgeschieden ist, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. In manchen Implementierungen können ein oder mehrere Trennmittel auf dem ersten Siliciumsubstrat 402 aufgetragen werden, bevor der GaN-Wafer 122 auf der Oberfläche aufgewachsen wird. Eine Anzahl von Vorrichtungen 124 kann in, auf oder um den GaN-Wafer 122 angeordnet sein. Eine Anzahl von Leitern 126 sind auf der Oberfläche des GaN-Wafers 122 strukturiert, abgeschieden oder anderweitig ausgebildet worden, um mindestens manche der Anzahl von Vorrichtungen 124 leitend miteinander zu koppeln. In Ausführungsformen können mindestens manche der Anzahl von Vorrichtungen 124 über die Anzahl von Leitern 126 leitend gekoppelt werden, um eine spezifische Maschine bereitzustellen, die eine definierte Funktion ausübt, wie beispielsweise eine integrierte Leistungsverwaltungsschaltung (PMIC). In Ausführungsformen können mindestens manche der Anzahl von Leitern 126 mindestens manche der Anzahl von Vorrichtungen 124 mit einer oder mehreren externen Vorrichtungen leitend koppeln.
  • Der GaN-Wafer 122 kann eine bestimmte Größe oder Abmessung aufweisen und kann die gleiche oder eine andere Größe als das Siliciumsubstrat 302 aufweisen. Beispielsweise kann der GaN-Wafer 122 in Ausführungsformen auf einem im Wesentlichen kreisförmigen Siliciumsubstrat 302 aufgewachsen werden, das einen Durchmesser von etwa 25 mm bis etwa 450 mm aufweist. In solchen Ausführungsformen kann der GaN-Wafer 122 einen Durchmesser von etwa 25 mm oder weniger bis etwa 450 mm oder weniger aufweisen. In einer Ausführungsform kann ein GaN-Wafer 122, der einen Durchmesser von etwa 300 mm aufweist, auf einem Siliciumsubstrat 302 aufgewachsen werden, das einen ähnlichen Durchmesser von etwa 300 mm aufweist. Eine oder mehrere Eigenschaften eines GaN-Wafers 122 können basierend auf der kristallinen Struktur des Siliciumsubstrats 302 beeinträchtigt oder anderweitig beeinflusst werden. In manchen Implementierungen kann der GaN-Wafer 122 mittels lateralen epitaxialen Überwachsens (LEO) auf dem Siliciumsubstrat 302 aufgewachsen werden. In manchen Implementierungen kann der GaN-Wafer 122 auf einem Siliciumsubstrat 302, das eine Ausrichtung entsprechend einem Millerschen Index von 100 aufweist, aufgewachsen werden. In manchen Implementierungen kann der GaN-Wafer 122 auf einem Siliciumsubstrat 302, das einen definierten Winkelversatz von einer definierten Millerschen Indexausrichtung aufweist, aufgewachsen werden. Beispielsweise kann der GaN-Wafer 122 auf einem Siliciumsubstrat, das einen Winkelversatz von 4° von einer Ausrichtung entsprechend einem Millerschen Index von 100 aufweist, aufgewachsen werden.
  • In manchen Implementierungen kann der GaN-Wafer 122 auf einem Siliciumsubstrat 302, das ein oder mehrere Oberflächenmerkmale aufweist, aufgewachsen werden. In Ausführungsformen können solche Oberflächenmerkmale regelmäßige oder unregelmäßige Strukturierungen umfassen, die über der gesamten oder einem Teil der Oberfläche des Siliciumsubstrats 302 strukturiert oder anderweitig abgeschieden sind. Beispielsweise kann eine Vielzahl von im Allgemeinen parallelen Gräben auf der Oberfläche des Siliciumsubstrats 302 ausgebildet werden, indem eine Anzahl von Siliciumsäulen auf der Oberfläche des Siliciumsubstrats 302 strukturiert wird. Solche Gräben können eine Breite von etwa 0,5 µm bis etwa 1,5 µm aufweisen und können eine Tiefe von etwa 0,05 µm bis etwa 0,3 µm aufweisen. In einer Implementierung können die Oberflächenmerkmale auf der Oberfläche des Siliciumsubstrats Gräben sein, die eine Breite von etwa 0,725 µm und eine Tiefe von etwa 0,15 µm aufweisen. Solche Gräben können das Aufwachsen von GaN-Wafern 122 erlauben, die eine Dicke von etwa 0,75 µm bis etwa 5 µm aufweisen. Obwohl von einer Reihe von im Allgemeinen parallelen Gräben die Rede ist, können auch weitere Oberflächenstrukturen verwendet werden. Solche Oberflächenstrukturen können konzentrische geometrische Figuren, windschiefe Geraden, parallele Geraden, regelmäßige oder unregelmäßige Punkte oder Höcker, die ähnliche oder verschiedene geometrische Formen aufweisen, oder Kombinationen davon umfassen. Die Polarisation des GaN-Wafers 122 ist nach oben, weg von dem Siliciumsubstrat 302 gerichtet.
  • 4B zeigt die fertiggestellte GaN-Schicht 120 von 4A, die an ein zweites Siliciumsubstrat 406 invertiert und gebondet oder anderweitig an ihm angebracht 404 ist, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. Es kann eine beliebige aktuell oder zukünftig entwickelte Bondingtechnologie verwendet werden, um den fertiggestellten GaN-Wafer 122 an das zweite Siliciumsubstrat 406 zu bonden 404. Mindestens in manchen Implementierungen kann ein Schichttransferverfahren verwendet werden, um den fertiggestellten GaN-Wafer 122 an das zweite Siliciumsubstrat zu bonden 404. Da die fertiggestellte GaN-Schicht 120 vor dem Bonden an das zweite Siliciumsubstrat 406 invertiert wird, ist die Polarisation 128 der fertiggestellten GaN-Schicht 120 in eine Abwärtsrichtung, hin zu dem zweiten Siliciumsubstrat 406 gerichtet. Nach dem Bonden wird die fertiggestellte GaN-Schicht 120 zwischen dem Siliciumsubstrat 302 und dem zweiten Siliciumsubstrat 406 angeordnet. In manchen Implementierungen kann die fertiggestellte GaN-Schicht 120 die gleiche Größe wie das zweite Siliciumsubstrat 406 aufweisen.
  • In Ausführungsformen kann das Invertieren und Bonden der fertiggestellten GaN-Schicht 120 an das zweite Siliciumsubstrat 406 auf Ebene eines Wafers voller Größe (z.B. auf Ebene eines 300-mm-Wafers) durchgeführt werden. Durch das Ausführen des Invertierens und Bondens der fertiggestellten GaN-Schicht 120 an das zweite Siliciumsubstrat 406 auf Ebene eines Wafers voller Größe kann während darauffolgender Siliciumherstellung zusätzliche Verarbeitung erleichtert werden.
  • 4C zeigt die fertiggestellte GaN-Schicht 120, die nach dem Entfernen des Siliciumsubstrats 302 von der GaN-Schicht 120 an das zweite Siliciumsubstrat 406 (z.B. mittels Schichttransfer) gebondet 404 wird, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. Das Siliciumsubstrat 302 kann unter Verwendung einer beliebigen aktuell oder zukünftig entwickelten Entfernungstechnologie entfernt werden. Das Siliciumsubstrat 302 kann über eine oder mehrere chemische Entfernungstechnologien, eine oder mehrere mechanische Entfernungstechnologien oder eine Kombination davon von der fertiggestellten GaN-Schicht 120 entfernt werden. In Implementierungen kann das Siliciumsubstrat 302 mittels Polieren und Ätzen von der fertiggestellten GaN-Schicht 120 entfernt werden. In Ausführungsformen kann das Siliciumsubstrat 302 mittels chemisch-mechanischer Planarisierung (CMP) entfernt werden. Das Entfernen des Siliciumsubstrats 302 kann manche oder alle der Vorrichtungen 126, die in dem fertiggestellten GaN-Wafer 122 angeordnet sind, freilegen.
  • 4D zeigt die fertiggestellte GaN-Schicht 120 von 4C, die an eine fertiggestellte Siliciumschicht 102, umfassend eine Anzahl von Vorrichtungen 106 und eine Anzahl von Leitern 108, invertiert und gebondet oder anderweitig an ihr angebracht 408 ist, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. Es kann eine beliebige aktuell oder zukünftig entwickelte Bondingtechnologie verwendet werden, um die fertiggestellte GaN-Schicht 120 an die fertiggestellte Siliciumschicht 102 zu bonden 408. Mindestens in manchen Implementierungen kann ein Schichttransferverfahren verwendet werden, um die fertiggestellte GaN-Schicht 120 an fertiggestellte Siliciumschicht 102 zu bonden 404. Da die fertiggestellte GaN-Schicht 120 vor dem Bonden an fertiggestellte Siliciumschicht 102 invertiert wird, ist die Polarisation 128 der fertiggestellten GaN-Schicht 120 in eine Aufwärtsrichtung, weg von der fertiggestellten Siliciumschicht 102 gerichtet. Nach dem Bonden 408 wird die fertiggestellte GaN-Schicht 120 zwischen dem zweiten Siliciumsubstrat 406 und der fertiggestellten Siliciumschicht 102 angeordnet.
  • In manchen Implementierungen kann die fertiggestellte GaN-Schicht 120 die gleiche Größe wie die fertiggestellte Siliciumschicht 102 aufweisen. In manchen Implementierungen kann sich die Größe der fertiggestellten GaN-Schicht 120 von der Größe der fertiggestellten Siliciumschicht 102 unterscheiden. Nach dem Schichttransfer können die Vorrichtungen 124 und Leiter 126 in der GaN-Schicht 120 nahe den freigelegten Vorrichtungen 106 und Leitern 108 in der Siliciumschicht 102 angeordnet werden, sodass, wenn die Wafer abgeschnitten sind, jeder einzelne GaN-Nacktchip nahe einem jeweiligen einzelnen Si-Nacktchip liegt, wodurch eine integrierte Mehrschichtschaltung ausgebildet wird. Da die GaN-Schicht 120 vor dem Bonden an die Siliciumschicht 102 invertiert wurde, kann die Polarisation 128 der GaN-Schicht 120 eine Richtung aufweisen, die von der fertiggestellten Siliciumschicht 102 weg gerichtet ist.
  • In Ausführungsformen kann das Invertieren und Bonden der fertiggestellten GaN-Schicht 120 an die fertiggestellte Siliciumschicht 102 auf Ebene eines Wafers voller Größe (z.B. auf Ebene eines 300-mm-Wafers) durchgeführt werden. Durch das Ausführen des Invertierens und Bondens der fertiggestellten GaN-Schicht 120 an die fertiggestellte Siliciumschicht 102 auf Ebene eines Wafers voller Größe kann während darauffolgender Siliciumherstellung zusätzliche Verarbeitung durchgeführt werden.
  • 4E zeigt die fertiggestellte GaN-Schicht 120, wobei das zweite Siliciumsubstrat 406 entfernt ist, an die fertiggestellte Siliciumschicht 102 gebondet 408 (z.B. mittels Schichttransfer), gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. Das zweite Siliciumsubstrat 406 kann nach dem Bonden 408 der GaN-Schicht 120 an die Siliciumschicht 102 unter Verwendung einer beliebigen aktuell oder zukünftig entwickelten Entfernungstechnologie entfernt werden. Das zweite Siliciumsubstrat 406 kann über eine oder mehrere chemische Entfernungstechnologien, eine oder mehrere mechanische Entfernungstechnologien oder eine Kombination davon von der fertiggestellten GaN-Schicht 120 entfernt werden. In Implementierungen kann das zweite Siliciumsubstrat 406 von der fertiggestellten GaN-Schicht 120 mittels Polieren und Ätzen entfernt werden. In Ausführungsformen kann das zweite Siliciumsubstrat 406 mittels chemisch-mechanischer Planarisierung (CMP) entfernt werden. Das Entfernen des zweiten Siliciumsubstrats 406 kann manche oder alle der Leiter 126, die auf den fertiggestellten GaN-Wafer 122 strukturiert sind, freilegen.
  • 4F zeigt eine Zwischenverbindungsschicht 140, die auf der freigelegten Oberfläche des GaN-Wafers 122 strukturiert oder anderweitig angeordnet ist. Eine Anzahl von Leitern 144 koppelt einen oder mehrere Leiter 142 in der Zwischenverbindungsschicht 140 leitend mit den Vorrichtungen 124 und/oder Leitern 126 in der fertiggestellten GaN-Schicht 120 und eine Anzahl von GaN-Durchkontaktierungen 146 koppelt einen oder mehrere Leiter 142 in der Zwischenverbindungsschicht 140 leitend mit den Vorrichtungen 106 und/oder Leitern 108 in der fertiggestellten Siliciumschicht 120, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. Nach dem Entfernen des zweiten Siliciumsubstrats 406 von der fertiggestellten GaN-Schicht 120 kann die Zwischenverbindungsschicht 140 auf der freigelegten Oberfläche der fertiggestellten GaN-Schicht 120 strukturiert, abgeschieden oder anderweitig ausgebildet werden.
  • Die Zwischenverbindungsschicht 140 kann eine beliebige Anzahl von Metallschichten umfassen, wobei jede Bahnen, Drähte oder ähnliche Leiter 142 umfasst. Diese Bahnen, Drähte oder ähnlichen Leiter 142 können eine oder mehrere GaN-Schicht Vorrichtungen 124 unter Verwendung eines oder mehrerer Leiter 144 oder GaN-Durchkontaktierungen 146 leitend mit einer oder mehreren Siliciumschicht-Vorrichtungen 106 koppeln. Beispielsweise können ein oder mehrere Vorrichtungen oder Kombinationen von Vorrichtungen auf der fertiggestellten Siliciumschicht 102 konfiguriert sein, um mit einer oder mehreren Vorrichtungen oder Kombinationen von Vorrichtungen auf der fertiggestellten GaN-Schicht 120 leitend und/oder kommunikativ gekoppelt zu sein. Eine solche Kopplung kann die synergistische Kombination siliciumbasierter Vorrichtungen und GaN-basierter Vorrichtungen in einem konfigurierbaren Mehrschichtgehäuse erlauben.
  • In einer beispielhaften Implementierung können mindestens manche der Leiter 144 und/oder GaN-Durchkontaktierungen 146 das Fließen von Strom von einer integrierten Leistungsverwaltungsschaltung (PMIC), die in der fertiggestellten GaN-Schicht 120 implementiert ist, zu mindestens manchen der Siliciumschicht-Vorrichtungen 106 erlauben. In einer weiteren beispielhaften Implementierung können mindestens manche der Leiter 144 und/oder GaN-Durchkontaktierungen 146 das Fließen von Strom von einer integrierten Leistungsverwaltungsschaltung (PMIC), die in der fertiggestellten GaN-Schicht 120 implementiert ist, zu einer Anzahl von CMOS-Vorrichtungen 106 in der fertiggestellten Siliciumschicht 102 erlauben. In noch einer weiteren beispielhaften Implementierung können mindestens manche der Leiter 144 und/oder GaN-Durchkontaktierungen 146 erlauben, dass eine oder mehrere CMOS-Steuerschaltungen, die durch die Vorrichtungen 106 und/oder Leiter 108 in der fertiggestellten Siliciumschicht 102 implementiert sind, einen oder mehrere Betriebsaspekte einer integrierten Leistungsverwaltungsschaltung steuern, die durch die Vorrichtungen 124 und/oder Leiter 126 in der GaN-Schicht 120 implementiert sind.
  • 5 ist ein Flussdiagramm hoher Ebene eines veranschaulichenden Verfahrens 500 zur Herstellung einer integrierten Mehrschichtschaltung, die eine fertiggestellte Galliumnitrid-(GaN-) Schicht 120, an eine fertiggestellte Siliciumschicht 102 gebondet, umfasst, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. In manchen Implementierungen kann die fertiggestellte GaN-Schicht 120 als GaN-Wafer 122 auf einem Siliciumsubstrat 302 ausgebildet sein. Die fertiggestellte GaN-Schicht 120 kann eine beliebige Anzahl von Vorrichtungen 124 umfassen, die eine beliebige Anzahl oder Kombination von Halbleitervorrichtungen und/oder elektrischen Vorrichtungen umfassen, die innerhalb des GaN-Wafers 122 implantiert oder anderweitig hergestellt sind. Die fertiggestellte GaN-Schicht 120 kann eine beliebige Anzahl von Leitern 126 umfassen, um mindestens manche der Vorrichtungen 124 miteinander und/oder mit einer oder mehreren externen Vorrichtungen leitend zu koppeln. Die fertiggestellte GaN-Schicht 120 kann auf einem GaN-Wafer voller Größe hergestellt sein, dessen Durchmesser im Bereich von etwa 25 mm bis etwa 450 mm liegt. In manchen Implementierungen kann die fertiggestellte GaN-Schicht 120 einen Wafer voller Größe umfassen, der eine Anzahl von fertiggestellten GaN-Nacktchips enthält.
  • In manchen Implementierungen kann die fertiggestellte Si-Schicht 102 eine beliebige Anzahl von Vorrichtungen 106 umfassen, die in, auf oder um einen Siliciumwafer 104 abgeschieden ist. Die Vorrichtungen 106 können eine beliebige Anzahl oder Kombination von Halbleitervorrichtungen und/oder elektrischen Vorrichtungen umfassen, ohne darauf beschränkt zu sein. Die fertiggestellte Si-Schicht 102 kann eine beliebige Anzahl von Leiterschichten umfassen, die auf der Oberfläche des Siliciumwafers 104 strukturiert sind. Jede der Anzahl von Leiterschichten kann eine beliebige Anzahl von Leitern 108 umfassen, die mit mindestens manchen der Vorrichtungen 106 gekoppelt sind. In Ausfiihrungsformen können mindestens manche der Leiter 108 das leitende Koppeln mindestens mancher der Vorrichtungen 106 mit einer oder mehreren externen Vorrichtungen umfassen. In Ausführungsformen kann die fertiggestellte Siliciumschicht 102 einen Siliciumwafer 104 umfassen, der einen Durchmesser von etwa 25 mm bis etwa 450 mm aufweist. In einer Anzahl bestimmter Ausführungsformen kann die fertiggestellte Siliciumschicht 102 einen Durchmesser von etwa 300 mm aufweisen (d.h. ein Wafer voller Größe). In Ausführungsformen können der GaN-Wafer 122 und der Siliciumwafer denselben Durchmesser aufweisen (beispielsweise können beide auf 300-mm-Wafern hergestellt sein). In manchen Implementierungen kann die fertiggestellte Si-Schicht 102 einen Wafer voller Größe umfassen, der eine Anzahl fertiggestellter Nacktchips enthält, wobei jeder der Nacktchips mindestens eine CMOS-Steuerschaltung umfasst, die zum Steuern einer oder mehrerer Vorrichtungen, die auf der GaN-Schicht 120 angeordnet sind, zweckmäßig ist. Das Verfahren 500 beginnt bei 502.
  • Bei 504 wird die fertiggestellte GaN-Schicht 120 an die Si-Schicht 102 gebondet, sodass jeder der Anzahl von GaN-Nacktchips, die in der GaN-Schicht 120 umfasst sind, mit einem jeweiligen einer Anzahl von Nacktchips, die in der Si-Schicht 102 umfasst sind, ausgerichtet ist. Es kann eine beliebige aktuell oder zukünftig entwickelte Bondingtechnologie verwendet werden, um die GaN-Schicht 120 mit der Si-Schicht 102 physikalisch zu verbinden, koppeln oder sie an ihr anzubringen. In manchen Implementierungen kann die fertiggestellte GaN-Schicht 120 auf die fertiggestellte Siliciumschicht 102 schichttransferiert werden, sodass eine Anzahl einzelner Mehrschicht-IC-Gehäuse gebildet wird. In Ausführungsformen kann ein Haftmittel, wie beispielsweise eine oder mehrere Oxidschichten, zwischen der fertiggestellten GaN-Schicht 120 und der fertiggestellten Siliciumschicht 102 aufgebracht werden, um das Bonden während des Schichttransferverfahrens zu erleichtern.
  • Bei 506 können mindestens manche der Vorrichtungen 124 in der fertiggestellten GaN-Schicht 120 mit mindestens manchen der Vorrichtungen 106 in der fertiggestellten Si-Schicht 102 kommunikativ gekoppelt werden. In manchen Implementierungen kann eine PMIC, die in jedem der GaN-Nacktchips auf der fertiggestellten GaN-Schicht 120 umfasst ist, nahe einer CMOS-Schaltung angeordnet werden, die in jedem der Siliciumnacktchips auf der fertiggestellten Siliciumschicht 102 umfasst ist. In manchen Implementierungen kann mindestens ein Teil der CMOS-Schaltung, die in jedem Siliciumnacktchip auf der fertiggestellten Siliciumschicht 102 umfasst ist, mit einer oder mehreren entsprechenden Vorrichtungen, die in jedem GaN-Nacktchip auf der fertiggestellten GaN-Schicht 120 umfasst sind, kommunikativ gekoppelt sein. In einer solchen Implementierung kann die CMOS-Schaltung in dem Siliciumnacktchip innerhalb des Mehrschicht- (d.h. GaN/Si-) Gehäuses einen oder mehrere Aspekte der kommunikativ gekoppelten Vorrichtung oder Vorrichtungen auf dem GaN-Nacktchip verändern, anpassen oder anderweitig steuern. Das Verfahren endet bei 508.
  • 6 ist ein Flussdiagramm hoher Ebene eines veranschaulichenden Verfahrens 600 zum leitenden Koppeln mindestens mancher der Vorrichtungen 124 in der fertiggestellten GaN-Schicht 120 mit mindestens manchen der Vorrichtungen in der fertiggestellten Si-Schicht 102 gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. In Ausführungsformen kann eine Zwischenverbindungsschicht 140 nahe mindestens einem Teil der fertiggestellten GaN-Schicht 120 angeordnet sein. Die Zwischenverbindungsschicht 140 stellt leitende Kopplung zwischen einer oder mehreren Vorrichtungen in der fertiggestellten GaN-Schicht 120 und einer oder mehreren Vorrichtungen in der fertiggestellten Si-Schicht 102 bereit.
  • In mindestens einem Beispiel kann die fertiggestellte GaN-Schicht 120 ein oder mehrere Systeme oder Vorrichtungen umfassen, die durch leitendes und/oder kommunikatives Koppeln mancher oder aller Vorrichtungen 124 in der GaN-Schicht 120 in einer definierten Anordnung ausgebildet werden. Die fertiggestellte Si-Schicht 102 kann ein oder mehrere Systeme wie beispielsweise eine Steuerschaltung umfassen, die durch Koppeln von CMOS-Vorrichtungen 106 in der fertiggestellten Si-Schicht 102 in einer definierten Anordnung implementiert werden. In einer solchen Ausführungsform kann die Zwischenverbindungsschicht 140 mit mindestens manchen der Vorrichtungen 124 in der GaN-Schicht 120 leitend koppeln 204 und mit mindestens manchen der Vorrichtungen 106 in der Si-Schicht 102 unter Verwendung eines oder mehrerer GaN-Durchkontaktierungen leitend koppeln 144. Das Verfahren 600 beginnt bei 602.
  • Bei 604 kann eine Anzahl von Leitern 144 eine oder mehrere Vorrichtungen 124 in der fertiggestellten GaN-Schicht 120 mit einen oder mehreren leitenden Bahnen 142 in einer Zwischenverbindungsschicht 140, die nahe der fertiggestellten GaN-Schicht 120 angeordnet ist, leitend koppeln. In manchen Implementierungen kann mindestens ein Teil der Anzahl von Leitern 144 direkt mit den Vorrichtungen 124, die in der fertiggestellten GaN-Schicht 120 angeordnet sind, leitend gekoppelt sein. In manchen Implementierungen kann mindestens ein Teil der Anzahl von Leitern 144 mit Bahnen oder Leitern 126 (z.B. Bahnen oder Leitern, die in einer oder mehreren Metallschichten strukturiert sind) in der fertiggestellten GaN-Schicht 120 leitend gekoppelt sein.
  • Bei 606 koppelt eine Anzahl von Leitern 144 eine oder mehrere Vorrichtungen 106 in der fertiggestellten Si-Schicht 102 leitend mit einer oder mehreren leitenden Bahnen 142 in einer Zwischenverbindungsschicht 140, die nahe der fertiggestellten GaN-Schicht 120 angeordnet ist. Mindestens manche der Leiter 144 umfassen GaN-Durchkontaktierungen. In manchen Implementierungen kann mindestens ein Teil der Anzahl von Leitern 144 direkt mit den Vorrichtungen 106, die in der fertiggestellten Si-Schicht 102 angeordnet sind, leitend gekoppelt sein. In manchen Implementierungen kann mindestens ein Teil der Anzahl von Leitern 144 mit Bahnen oder Leitern 108 (z.B. Bahnen oder Leitern, die in einer oder mehreren Metallschichten strukturiert sind) in der fertiggestellten Si-Schicht 102 leitend gekoppelt sein. Das Verfahren 600 endet bei 608.
  • 7 ist ein Flussdiagramm hoher Ebene eines veranschaulichenden Verfahrens 700 zum Aufwachsen eines GaN-Wafers 122 auf einem Siliciumsubstrat 302 gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. In Ausführungsformen kann das Siliciumsubstrat 302, das verwendet wird, um den GaN-Wafer 122 aufzuwachsen, dieselbe oder eine andere Kristallkonfiguration (z.B. denselben oder einen anderen Millerschen Index) als das Silicium, das die fertiggestellte Si-Schicht 102 bildet, aufweisen. Beispielsweise kann das Siliciumsubstrat, das verwendet wird, um den GaN-Wafer aufzuwachsen, einen Millerschen Index von 100 aufweisen, während der in der Siliciumschicht 102 verwendete Siliciumwafer einen Millerschen Index von 111 aufweisen kann. In manchen Implementierungen kann das Siliciumsubstrat 302 dieselben Abmessungen wie der Siliciumwafer aufweisen, der zur Herstellung der fertiggestellten Si-Schicht 102 verwendet wird, beispielsweise können das Siliciumsubstrat 302 und der Siliciumwafer, der zur Herstellung der fertiggestellten Si-Schicht 102 verwendet wird, einen ähnlichen Durchmesser (z.B. 300 mm) aufweisen. Das Verfahren 700 beginnt bei 702.
  • Bei 704 wird der GaN-Wafer 122 auf dem Siliciumsubstrat 302 aufgewachsen. Der GaN-Wafer 122 kann auf dem Siliciumsubstrat 302 unter Verwendung einer beliebigen aktuellen oder zukünftigen Kristallaufwachstechnologie aufgewachsen werden. Mindestens in manchen Implementierungen kann der GaN-Wafer 122 auf dem Siliciumsubstrat 302 unter Verwendung von lateralem epitaxialem Überwachsen (LEO) aufgewachsen werden. In manchen Implementierungen kann das LEO-Aufwachsen des GaN-Wafers 122 auf einem Siliciumsubstrat, das einen Millerschen Index von 100 aufweist, durchgeführt werden.
  • In manchen Implementierungen kann das Siliciumsubstrat 302 eine Anzahl von Gräben umfassen, die durch Abscheiden von Siliciumsäulen über mindestens einem Teil der Oberfläche des Siliciumsubstrats 302 ausgebildet werden. In manchen Implementierungen können die Gräben als Reihe von im Allgemeinen parallelen Strukturen ausgebildet sein, die sich über mindestens einen Teil der Oberfläche des Siliciumsubstrats 302 erstrecken. Die auf der Oberfläche des Siliciumsubstrats 302 ausgebildeten Gräben können eine Breite von etwa 0,25 µm bis etwa 1 µm aufweisen. In mindestens einer Implementierung können die auf der Oberfläche des Siliciumsubstrats 302 ausgebildeten Gräben eine Breite von etwa 0,725 µm aufweisen. Die auf der Oberfläche des Siliciumsubstrats 302 ausgebildeten Gräben können eine Tiefe von etwa 0,05 µm bis etwa 0,5 µm aufweisen. In mindestens einer Ausführungsform können die auf der Oberfläche des Siliciumsubstrats 302 ausgebildeten Gräben eine Tiefe von etwa 0,15 µm aufweisen.
  • Der auf der Oberfläche des Siliciumsubstrats 302 ausgebildete GaN-Wafer kann eine Dicke von etwa 3 µm bis etwa 10 µm aufweisen. In manchen Implementierungen kann der auf der Oberfläche des Siliciumsubstrats 302 ausgebildete GaN-Wafer eine Dicke von etwa 6,5 µm aufweisen. Das Verfahren 700 endet bei 704.
  • 8 zeigt ein veranschaulichendes Verfahrens 800 zur Herstellung einer integrierten Mehrschichtschaltung, die eine fertiggestellte Galliumnitrid- (GaN-) Schicht 120 umfasst, die an eine fertiggestellte Silicium- (Si-) Schicht 102 gebondet ist, gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung. Wenn die GaN-Schicht 120 auf eine solche Weise hergestellt ist, dass die Polarisation des GaN-Wafers 122 von dem Siliciumsubstrat weg gerichtet ist, ist der Leiter 126 zwischen dem GaN-Wafer 122 und der Zwischenverbindungsschicht 140 angeordnet. Eine solche Positionierung des Leiters 126 zwischen dem GaN-Wafer 122 und der Zwischenverbindungsschicht 140 erlaubt eine direkte Kopplung der Leiter 126 mit der Zwischenverbindungsschicht, ohne dass die Zwischenvorrichtungen 124 auf dem GaN-Wafer 122 vermieden werden müssten. Eine solche Anordnung kann einen kompakteren Aufbau des GaN-Wafers 122 erlauben, der die Größe jedes GaN-Nacktchips auf dem Wafer verringert oder minimiert, wodurch ein kompakteres Unterbringen der resultierenden Mehrschicht-IC, die unter Verwendung des GaN-Nacktchips hergestellt wird, erlaubt wird. Das Verfahren 800 beginnt bei 802.
  • Bei 804 wird der GaN-Wafer 122 auf dem Siliciumsubstrat 302 aufgewachsen. Es kann ein beliebiges Kristallaufwachsverfahren verwendet werden, um den GaN-Wafer 122 auf dem Siliciumsubstrat aufzuwachsen. Mindestens in manchen Implementierungen kann ein laterales epitaxiales Überwachsen- (LEO) Verfahren verwendet werden, um den GaN-Wafer 122 über dem Siliciumsubstrat 302 aufzuwachsen. In manchen Implementierungen kann der GaN-Wafer 122 auf einem Siliciumsubstrat 302, das einen Millerschen Index von 100 aufweist, aufgewachsen werden. In manchen Implementierungen kann der GaN-Wafer 122 auf einem Siliciumsubstrat, das einen Millerschen Index von 100 mit einem 4-Grad- (4°-) Versatz von der 100-Ebene aufweist, aufgewachsen werden. Der Durchmesser des GaN-Wafers 122 kann gleich dem Durchmesser des Siliciumsubstrats 302 sein. Der Durchmesser des GaN-Wafers kann im Bereich von etwa 25 mm bis etwa 450 mm liegen.
  • In manchen Implementierungen kann vor dem Aufwachsen des GaN-Wafers 122 eine Anzahl von im Allgemeinen parallelen Vertiefungen oder Kanälen auf der Oberfläche des Siliciumsubstrats 302 ausgebildet werden. In solchen Ausführungsformen können die Vertiefungen oder Kanäle unter Verwendung einer Anzahl von strukturierten Siliciumoxidsäulen auf der Oberfläche des Siliciumsubstrats 302 ausgebildet werden. In Ausführungsformen können solche Säulen eine Breite von etwa 0,1 µm bis etwa 0,5 µm und eine Höhe von etwa 0,05 µm bis etwa 0,5 µm aufweisen. In einer oder mehreren bestimmen Ausführungsformen können solche Säulen eine Breite von etwa 0,2 µm und eine Höhe von etwa 0,15 µm aufweisen. In Ausführungsformen können solche Säulen in einem Abstand von etwa 0,25 µm bis etwa 3 µm voneinander beabstandet sein. In einer oder mehreren spezifischen Ausführungsformen können solche Säulen durch einen Abstand von etwa 0,725 µm voneinander beabstandet sein. Während LEO können die Gräben auf der Oberfläche des Siliciumsubstrats solche Defekte und/oder Verunreinigungen in dem GaN-Wafer 122 hervorrufen, dass eine „Verbiegung oder anderweitige seitliche Krümmung vorliegt, mindestens teilweise aufgrund der Gitterfehlausrichtung des Siliciumoxids und des Galliumnitrids. Als Folge der „Krümmung“ kann der GaN-Wafer 122 eine relativ reine GaN-Schicht über den seitlichen Verunreinigungen aufweisen. Mindestens in manchen Implementierungen kann der GaN-Wafer 122 eine Gesamtdicke von etwa 1 µm bis etwa 10 µm aufweisen und die relativ reine GaN-Schicht kann eine Dicke von etwa 1 µm bis etwa 5 µm aufweisen. In einer oder mehreren bestimmten Ausführungsformen kann der GaN-Wafer 122 eine Gesamtdicke von etwa 3 µm aufweisen und die relativ reine GaN-Schicht kann eine Dicke von etwa 1,5 µm aufweisen.
  • Bei 806 wird GaN-Schicht 120 fertiggestellt, indem eine Anzahl von Vorrichtungen 124 in, auf, oder um den GaN-Wafer 122 ausgebildet wird und indem eine Anzahl von Leiterschichten auf der Oberfläche des GaN-Wafers 122 strukturiert wird. Jede der Leiterschichten kann eine beliebige Anzahl von Leitern 126 umfassen, die mit manchen oder allen Vorrichtungen 124 gekoppelt sind, die in, auf oder um den GaN-Wafer 122 angeordnet sind. In mindestens einer Ausführungsform kann die fertiggestellte GaN-Schicht 120 eine Anzahl von Vorrichtungen 124, die in, auf oder um den GaN-Wafer 122 abgeschieden sind, und zwei Leiterschichten umfassen, wobei jede eine beliebige Anzahl von Leitern 126 umfasst. In Ausführungsformen kann die fertiggestellte GaN-Schicht 120 eine beliebige Anzahl von fertiggestellten einzelnen GaN-Nacktchips umfassen. In manchen Implementierungen kann die fertiggestellte GaN-Schicht 120 einen Durchmesser von etwa 25 mm bis etwa 450 mm aufweisen. In einer oder mehreren bestimmten Ausführungsformen kann die fertiggestellte GaN-Schicht 120 einen Durchmesser von etwa 300 mm aufweisen.
  • Bei 808 wird die fertiggestellte GaN-Schicht 120 an ein zweites Siliciumsubstrat 406 invertiert und gebondet, sodass die fertiggestellte GaN-Schicht 120 zwischen dem Siliciumsubstrat 302 und dem zweiten Siliciumsubstrat 406 angeordnet ist. Es kann eine beliebige aktuell oder zukünftig entwickelte Bondingtechnologie verwendet werden, um die fertiggestellte GaN-Schicht 120 an das zweite Siliciumsubstrat 406 zu bonden 404. In manchen Implementierungen kann ein Schichttransferverfahren verwendet werden, um die fertiggestellte GaN-Schicht 120 an das zweite Siliciumsubstrat 406 zu bonden 404. In manchen Implementierungen können ein oder mehrere Haftmittel (z.B. ein oder mehrere Oxide) zwischen der fertiggestellten GaN-Schicht 120 und dem zweiten Siliciumsubstrat 406 aufgebracht werden. Die Verwendung solcher Haftmittel kann das Bonden 404 zwischen der GaN-Schicht 120 und dem zweiten Siliciumsubstrat 406 erleichtern. Da die fertiggestellte GaN-Schicht 120 vor dem Bonden an das zweite Siliciumsubstrat 406 invertiert wird, ist die Polarisation des GaN-Wafers 122 innerhalb der fertiggestellten GaN-Schicht 120 zu dem zweiten Siliciumsubstrat 406 hin und von dem Siliciumsubstrat 302 weg gerichtet.
  • Bei 810 wird das Siliciumsubstrat 302 entfernt, um die fertiggestellte GaN-Schicht 120 freizulegen. Das Siliciumsubstrat 302 kann unter Verwendung eines beliebigen aktuellen oder zukünftigen Materialentfernungsverfahrens entfernt werden. In manchen Implementierungen kann das Siliciumsubstrat 302 durch chemisches Ätzen, mechanischen Abrieb, chemisch-mechanische Planarisierung (CMP) oder Kombinationen davon entfernt werden. In manchen Implementierungen kann mindestens ein Teil des GaN-Wafers 122, der Fehlerstellen oder Beschädigungen enthält, zusammen mit dem Siliciumsubstrat 302 entfernt werden.
  • Bei 812 wird die freigelegte GaN-Schicht 120 an eine fertiggestellte Siliciumschicht 102 gebondet. Die fertiggestellte Siliciumschicht 102 kann eine beliebige Anzahl von Vorrichtungen 106 umfassen, die in, auf oder um einen Siliciumwafer 104 abgeschieden sind. Die fertiggestellte Siliciumschicht 102 kann zusätzlich dazu eine beliebige Anzahl von Leiterschichten umfassen, die auf der Oberfläche des Siliciumwafers 104 strukturiert sind. Jede der Leiterschichten kann eine beliebige Anzahl von Leitern 108 umfassen, die mit mindestens einem Teil der Vorrichtungen 106 leitend gekoppelt sind, die in, auf oder um den Siliciumwafer 104 abgeschieden sind. In Ausführungsformen kann die fertiggestellte Siliciumschicht 102 eine beliebige Anzahl von fertiggestellten einzelnen Siliciumnacktchips umfassen. In manchen Implementierungen kann die fertiggestellte Siliciumschicht 102 einen Durchmesser von etwa 25 mm bis etwa 450 mm aufweisen. In einer oder mehreren bestimmten Ausführungsformen kann die fertiggestellte Siliciumschicht 102 einen Durchmesser von etwa 300 mm aufweisen.
  • Die fertiggestellte GaN-Schicht 120 kann an die fertiggestellte Siliciumschicht 102 gebondet werden, sodass jeder einer Anzahl von GaN-Nacktchips, die in der GaN-Schicht 120 umfasst sind, mit einem jeweiligen einer Anzahl von Siliciumnacktchips, die in der Si-Schicht 102 umfasst sind, ausgerichtet ist. In manchen Implementierungen kann die fertiggestellte GaN-Schicht 120 auf die fertiggestellte Siliciumschicht 102 schichttransferiert werden, sodass eine Anzahl von einzelnen Mehrschicht-IC-Gehäusen ausgebildet werden. In Ausführungsformen kann ein Haftmittel, wie beispielsweise eine oder mehrere Oxidschichten, zwischen der fertiggestellten GaN-Schicht 120 und der fertiggestellten Siliciumschicht 102 aufgebracht werden, um das Bonden während des Schichttransferverfahrens zu erleichtern. Beim Bonden der fertiggestellten GaN-Schicht 120 an die fertiggestellte Siliciumschicht 102 wird die fertiggestellte GaN-Schicht 120 zwischen der fertiggestellten Siliciumschicht 102 und dem zweiten Siliciumsubstrat 406 angeordnet.
  • Bei 814 wird das zweite Siliciumsubstrat 406 entfernt, um die fertiggestellte GaN-Schicht 120 freizulegen. Das zweite Siliciumsubstrat 406 kann unter Verwendung eines beliebigen aktuellen oder zukünftigen Materialentfernungsverfahrens entfernt werden. In manchen Implementierungen kann das zweite Siliciumsubstrat 406 durch chemisches Ätzen, mechanischen Abrieb, chemisch-mechanische Planarisierung (CMP) oder Kombinationen davon entfernt werden. Das Entfernen des zweiten Siliciumsubstrats 406 legt mindestens manche der Leiter 126 in den leitenden Schichten frei, die auf der Oberfläche der GaN-Wafer 122 strukturiert sind. Beim Entfernen des zweiten Siliciumsubstrats 406 liegen die Vorrichtungen 124, die in, auf oder um den GaN-Wafer 122 angeordnet sind, zwischen den freigelegten leitenden Schichten und der fertiggestellten Siliciumschicht 102.
  • Bei 816 wird eine Zwischenverbindungsschicht 140 auf der Oberfläche der GaN-Schicht 120, die bei 814 freigelegt wird, angeordnet. Die Zwischenverbindungsschicht 140 kann eine beliebige Anzahl von Leitern 142 umfassen, die in einer beliebigen Anzahl von leitenden Schichten angeordnet sind. Die Zwischenverbindungsschicht 140 kann eine beliebige Anzahl von Leitern 144 umfassen, die einen oder mehrere Zwischenverbindungsleiter 142 mit einer beliebigen Anzahl von Vorrichtungen 124 und/oder Leitern 126 in der fertiggestellten GaN-Schicht 120 leitend koppeln. Die Zwischenverbindungsschicht 140 kann zusätzlich oder alternativ dazu eine beliebige Anzahl von GaN-Durchkontaktierungen 146 umfassen, die einen oder mehrere Zwischenverbindungsleiter 142 mit einer beliebigen Anzahl von Vorrichtungen 106 und/oder Leitern 108 in der fertiggestellten Siliciumschicht 102 leitend koppeln. Das Verfahren 800 endet bei 818.
  • Die folgenden Beispiele betreffen Ausführungsformen, die manche oder alle der hierin beschriebenen Mehrschicht-GaN/Silicium-Vorrichtungen, -Systeme und -Verfahren einsetzen. Die beigefügten Beispiele sind nicht als erschöpfend zu erachten, noch sind die beigefügten Beispiele so auszulegen, dass sie weitere Kombinationen der hierin offenbarten Systeme, Verfahren und Vorrichtungen ausschließen, die hierin nicht spezifisch angeführt sind.
  • Gemäß Beispiel 1 ist eine Verbindungshalbleitervorrichtung bereitgestellt. Die Vorrichtung kann eine fertiggestellte Siliciumschicht umfassen, die eine Anzahl von Siliciumnacktchips umfasst, wobei jeder der Siliciumnacktchips mindestens eine integrierte Siliciumschaltung umfasst. Die Vorrichtung kann ferner eine fertiggestellte Galliumnitrid- (GaN-) Schicht umfassen, die eine Anzahl von GaN-Nacktchips umfasst, wobei jeder der GaN-Nacktchips mindestens eine integrierte GaN-Schaltung umfasst und die fertiggestellte GaN-Schicht mittels Schichttransfer an die fertiggestellte Siliciumschicht gebondet ist, sodass jeder der Anzahl von Siliciumnacktchips nahe einem jeweiligen der Anzahl von GaN-Nacktchips liegt. Die Vorrichtung kann ferner eine Zwischenverbindungsschicht umfassen, die auf der fertiggestellten GaN-Schicht abgeschieden ist, wobei die Zwischenverbindungsschicht eine Anzahl von GaN-Durchkontaktierungen umfasst, welche die mindestens eine integrierte GaN-Schaltung auf jedem GaN-Nacktchip mit der mindestens einen integrierten Siliciumschaltung auf jedem Siliciumnacktchip leitend koppelt.
  • Beispiel 2 kann Elemente von Beispiel 1 umfassen, wobei die GaN-Nacktchips eine definierte Polarisation aufweisen können.
  • Beispiel 3 kann Elemente von Beispiel 2 umfassen, wobei der definierte Polarisationsvektor von dem Channel zu dem Gate der mindestens einen integrierten GaN-Schaltung gerichtet sein kann.
  • Beispiel 4 kann Elemente beliebiger der Beispiele 1 bis 3 umfassen, wobei die mindestens eine integrierte GaN-Schaltung eine integrierte Leistungsverwaltungsschaltung (PMIC) umfassen kann und die mindestens eine integrierte Siliciumschaltung eine komplementäre Metalloxidhalbleiter- (CMOS-) PMIC-Steuerung umfasst.
  • Gemäß Beispiel 5 ist ein Verbindungshalbleiter bereitgestellt. Der Verbindungshalbleiter kann eine fertiggestellte Siliciumschicht umfassen, die eine Anzahl von Siliciumnacktchips umfasst. Der Verbindungshalbleiter kann zusätzlich dazu eine fertiggestellte Galliumnitrid-(GaN-) Schicht umfassen, die eine Anzahl von GaN-Nacktchips umfasst, wobei die fertiggestellte GaN-Schicht mittels Schichttransfer an die fertiggestellte Siliciumschicht gebondet ist, sodass jeder der Anzahl von Siliciumnacktchips nahe einem jeweiligen der Anzahl von GaN-Nacktchips liegt. Der Verbindungshalbleiter kann zusätzlich dazu eine Anzahl von Zwischenverbindungen umfassen, die jeden der Anzahl von Siliciumnacktchips mit einem jeweiligen der GaN-Nacktchips leitend koppelt, um ein Mehrschicht-Halbleitergehäuse bereitzustellen.
  • Beispiel 6 kann Elemente von Beispiel 5 umfassen, wobei die GaN-Nacktchips eine definierte Polarisation aufweisen können.
  • Beispiel 7 kann Elemente von Beispiel 6 umfassen, wobei die GaN-Nacktchips eine oder mehrere GaN-Halbleitervorrichtungen umfassen können und wobei sich die definierte Polarisation jeder der GaN-Halbleitervorrichtungen vom Channel zum Gate der jeweiligen GaN-Halbleitervorrichtung erstrecken kann.
  • Beispiel 8 kann Elemente beliebiger der Beispiele 5 bis 7 umfassen, wobei die Anzahl von Zwischenverbindungen eine Zwischenverbindungsschicht umfassen kann, die auf der fertiggestellten GaN-Schicht strukturiert ist.
  • Gemäß Beispiel 9 ist ein Verfahren zur Ausbildung eines Verbindungshalbleiters bereitgestellt. Das Verfahren kann das Bonden einer fertiggestellten Galliumnitrid- (GaN-) Schicht, die einen ersten Durchmesser umfasst und eine Anzahl fertiggestellter GaN-Nacktchips aufweist, an eine fertiggestellte Siliciumschicht, die einen zweiten Durchmesser aufweist und eine Anzahl fertiggestellter Siliciumnacktchips umfasst, und das leitende Koppeln mindestens einer integrierten Schaltung jedem der Anzahl von GaN-Nacktchips an mindestens eine integrierte Schaltung auf jedem der fertiggestellten Siliciumnacktchips umfassen.
  • Beispiel 10 kann Elemente von Beispiel 9 umfassen, wobei das Bonden einer fertiggestellten Galliumnitrid- (GaN-) Schicht an eine fertiggestellte Siliciumschicht das Schichttransferieren der fertiggestellten GaN-Schicht auf die fertiggestellte Siliciumschicht umfassen kann.
  • Beispiel 11 kann Elemente von Beispiel 9 umfassen, wobei das Bonden einer fertiggestellten Galliumnitrid- (GaN-) Schicht, die einen ersten Durchmesser aufweist und eine Anzahl fertiggestellter GaN-Nacktchips umfasst, an eine fertiggestellte Siliciumschicht, die einen zweiten Durchmesser aufweist, das Bonden einer fertiggestellten Galliumnitrid- (GaN-) Schicht, die einen ersten Durchmesser aufweist und eine Anzahl fertiggestellter GaN-Nacktchips umfasst, an eine fertiggestellte Siliciumschicht, die einen zweiten Durchmesser aufweist, der etwa gleich dem ersten Durchmesser ist, umfassen kann.
  • Beispiel 12 kann Elemente von Beispiel 11 umfassen, wobei das Bonden einer fertiggestellten Galliumnitrid- (GaN-) Schicht, die einen ersten Durchmesser aufweist und eine Anzahl fertiggestellter GaN-Nacktchips umfasst, an eine fertiggestellte Siliciumschicht, die einen zweiten Durchmesser aufweist, der etwa gleich dem ersten Durchmesser ist, das Bonden einer fertiggestellten Galliumnitrid- (GaN-) Schicht, die einen Durchmesser von etwa 300 mm aufweist und eine Anzahl fertiggestellter GaN-Nacktchips umfasst, an eine fertiggestellte Siliciumschicht, die einen Durchmesser von etwa 300 mm aufweist, umfassen kann.
  • Beispiel 13 kann Elemente von Beispiel 9 umfassen und das Verfahren kann zusätzlich dazu das Aufwachsen eines GaN-Wafers auf einem Siliciumsubstrat, Anordnen einer Anzahl von Vorrichtungen in, auf oder um den GaN-Wafer und Strukturieren einer Anzahl von Leitern auf dem GaN-Wafer, um mindestens manche der Anzahl von Vorrichtungen leitend miteinander zu koppeln, umfassen, um die fertiggestellte GaN-Schicht bereitzustellen.
  • Beispiel 14 kann Elemente von Beispiel 13 umfassen, wobei das Aufwachsen eines GaN-Wafers auf einem Siliciumsubstrat das Aufwachsen des GaN-Wafers auf einem Siliciumsubstrat, das einen Millerschen Index von 100 aufweist, bei einem Versatz von weniger als etwa 10° umfassen kann.
  • Beispiel 15 kann Elemente von Beispiel 13 umfassen, wobei das Aufwachsen eines GaN-Wafers auf einem Siliciumsubstrat das Aufwachsen des GaN-Wafers auf einem Siliciumsubstrat, das einen Durchmesser von etwa 300 Millimeter aufweist, umfassen kann.
  • Beispiel 16 kann Elemente von Beispiel 13 umfassen, wobei das Aufwachsen eines GaN-Wafers auf einem Siliciumsubstrat das Aufwachsen eines GaN-Wafers auf dem Siliciumsubstrat mittels lateralen epitaxialen Überwachsens (LEO) umfassen kann.
  • Beispiel 17 kann Elemente von Beispiel 16 umfassen, wobei das Aufwachsen eines GaN-Wafers auf dem Siliciumsubstrat mittels LEO das Strukturieren einer Anzahl von Siliciumsäulen auf einer Oberfläche des Siliciumsubstrats, um eine Anzahl von Gräben auf der Oberfläche des Siliciumsubstrats bereitzustellen, und das Aufwachsen des GaN-Wafers über der Anzahl von Gräben umfassen kann.
  • Beispiel 18 kann Elemente von Beispiel 17 umfassen, wobei das Strukturieren einer Anzahl von Siliciumsäulen auf einer Oberfläche des Siliciumsubstrats, um eine Anzahl von Gräben auf der Oberfläche des Siliciumsubstrats bereitzustellen, das Strukturieren einer Anzahl von Siliciumsäulen auf einer Oberfläche des Siliciumsubstrats umfassen kann, um eine Anzahl von Gräben auf der Oberfläche des Siliciumsubstrats bereitzustellen, wobei jeder der Gräben eine Breite von etwa 0,5 Mikrometer (µm) bis etwa 1 µm und eine Tiefe von etwa 0,1 µm bis etwa 0,3 µm aufweist.
  • Beispiel 19 kann Elemente beliebiger der Beispiele 13 bis 18 umfassen, wobei das Bonden einer fertiggestellten GaN-Schicht an eine fertiggestellte Siliciumschicht das Bonden der fertiggestellten GaN-Schicht an die fertiggestellte Siliciumschicht, sodass die fertiggestellte GaN-Schicht zwischen dem Siliciumsubstrat und der fertiggestellten Siliciumschicht angeordnet ist, umfassen kann.
  • Beispiel 20 kann Elemente von Beispiel 19 umfassen und das Verfahren kann zusätzlich das Entfernen mindestens eines Teils des Siliciumsubstrats von der fertiggestellten GaN-Schicht umfassen, um mindestens einen Teil einer Oberfläche der fertiggestellten GaN-Schicht freizulegen.
  • Beispiel 21 kann Elemente von Beispiel 20 umfassen, wobei das Entfernen mindestens eines Teils des Siliciumsubstrats von der fertiggestellten GaN-Schicht, um mindestens einen Teil der fertiggestellten GaN-Schicht freizulegen, das Entfernen mindestens eines Teils des Siliciumsubstrats von der fertiggestellten GaN-Schicht, um mindestens einen Teil der fertiggestellten GaN-Schicht unter Verwendung von chemischem Ätzen und/oder mechanischem Abrieb und/oder chemisch-mechanischer Planarisierung (CMP) freizulegen, umfassen kann.
  • Beispiel 22 kann Elemente von Beispiel 20 umfassen, wobei das leitende Koppeln mindestens einer integrierten Schaltung auf jedem der Anzahl von GaN-Nacktchips mit mindestens einer integrierten Schaltung auf jedem der fertiggestellten Siliciumnacktchips das Strukturieren einer oder mehrerer leitender Zwischenverbindungsschichten auf dem freigelegten Teil der Oberfläche der fertiggestellten GaN-Schicht umfassen kann.
  • Beispiel 23 kann Elemente beliebiger der Beispiele 13 bis 18 umfassen, wobei das Bonden einer fertiggestellten GaN-Schicht an eine fertiggestellte Siliciumschicht das Bonden der fertiggestellten GaN-Schicht an ein zweites Siliciumsubstrat umfassen kann, sodass die fertiggestellte GaN-Schicht zwischen dem Siliciumsubstrat und dem zweiten Siliciumsubstrat angeordnet ist. Das Verfahren kann auch das Entfernen mindestens eines Teils des Siliciumsubstrats von der fertiggestellten GaN-Schicht umfassen, um mindestens einen Teil einer Oberfläche der fertiggestellten GaN-Schicht freizulegen. Das Verfahren kann auch das Bonden des freigelegten Teils der Oberfläche der fertiggestellten GaN-Schicht an die fertiggestellte Siliciumschicht umfassen, sodass die fertiggestellte GaN-Schicht zwischen dem zweiten Siliciumsubstrat und der fertiggestellten Siliciumschicht angeordnet ist.
  • Beispiel 24 kann Elemente von Beispiel 23 umfassen und das Verfahren kann zusätzlich das Entfernen mindestens eines Teils des zweiten Siliciumsubstrats von der fertiggestellten GaN-Schicht umfassen, um mindestens einen Teil einer zweiten Oberfläche der fertiggestellten GaN-Schicht freizulegen.
  • Beispiel 25 kann Elemente von Beispiel 24 umfassen, wobei das Entfernen mindestens eines Teils des zweiten Siliciumsubstrats von der fertiggestellten GaN-Schicht, um mindestens einen Teil einer zweiten Oberfläche der fertiggestellten GaN-Schicht freizulegen, das Entfernen des Teils des zweiten Siliciumsubstrats von der fertiggestellten GaN-Schicht, um mindestens den Teil der zweiten Oberfläche der fertiggestellten GaN-Schicht unter Verwendung von chemischem Ätzen und/oder mechanischem Abrieb und/oder chemisch-mechanischer Planarisierung (CMP) freizulegen, umfassen kann.
  • Beispiel 26 kann Elemente von Beispiel 25 umfassen, wobei das leitende Koppeln mindestens einer integrierten Schaltung auf jeder der Anzahl von GaN-Nacktchips mit mindestens einer integrierten Schaltung auf jedem der fertiggestellten Siliciumnacktchips das Strukturieren mindestens einer Zwischenverbindungsschicht auf dem freigelegten Teil der zweiten Oberfläche der fertiggestellten GaN-Schicht umfassen kann.
  • Beispiel 27 kann Elemente von Beispiel 23 umfassen, wobei das Bonden der fertiggestellten GaN-Schicht an ein zweites Siliciumsubstrat, sodass die fertiggestellte GaN-Schicht zwischen dem Siliciumsubstrat und dem zweiten Siliciumsubstrat angeordnet ist, das Schichttransferieren der fertiggestellten GaN-Schicht auf ein zweites Siliciumsubstrat, sodass die fertiggestellte GaN-Schicht zwischen dem Siliciumsubstrat und dem zweiten Siliciumsubstrat angeordnet ist, umfassen kann.
  • Beispiel 28 kann Elemente von Beispiel 23 umfassen, wobei das Bonden des freigelegten Teils der Oberfläche der fertiggestellten GaN-Schicht an die fertiggestellte Siliciumschicht, sodass die fertiggestellte GaN-Schicht zwischen dem zweiten Siliciumsubstrat und der fertiggestellten Siliciumschicht angeordnet ist, das Schichttransferieren des freigelegten Teils der Oberfläche der fertiggestellten GaN-Schicht auf die fertiggestellte Siliciumschicht, sodass die fertiggestellte GaN-Schicht zwischen dem zweiten Siliciumsubstrat und der fertiggestellten Siliciumschicht angeordnet ist, umfassen kann.
  • Gemäß Beispiel 29 ist ein System zur Ausbildung eines Verbindungshalbleiters bereitgestellt. Das System kann ein Mittel zum Bonden einer fertiggestellten Galliumnitrid-(GaN-) Schicht, die eine Anzahl fertiggestellter GaN-Nacktchips umfasst, an eine fertiggestellte Siliciumschicht, die eine Anzahl fertiggestellter Siliciumnacktchips umfasst, und ein Mittel zum leitenden Koppeln mindestens einer integrierten Schaltung auf jedem der Anzahl von GaN-Nacktchips mit mindestens einer integrierten Schaltung auf jedem der fertiggestellten Siliciumnacktchips umfassen.
  • Beispiel 30 kann Elemente von Beispiel 29 umfassen, wobei das Mittel zum Bonden einer fertiggestellten GaN-Schicht an eine fertiggestellte Siliciumschicht ein Mittel zum Schichttransferieren der fertiggestellten GaN-Schicht auf die fertiggestellte Siliciumschicht umfassen kann.
  • Beispiel 31 kann Elemente von Beispiel 29 umfassen und das System kann ferner ein Mittel zum Aufwachsen eines GaN-Wafers auf einem Siliciumsubstrat, ein Mittel zum Anordnen einer Anzahl von Vorrichtungen in, auf oder um den GaN-Wafer und ein Mittel zum Strukturieren einer Anzahl von Leitern auf dem GaN-Wafer, um mindestens manche der Anzahl von Vorrichtungen leitend miteinander zu koppeln, umfassen, um die fertiggestellte GaN-Schicht bereitzustellen.
  • Beispiel 32 kann Elemente von Beispiel 31 umfassen, wobei das Mittel zum Aufwachsen des GaN-Wafers auf dem Siliciumsubstrat ein Mittel zum Aufwachsen des GaN-Wafers auf einem Siliciumsubstrat, das einen Millerschen Index von 100 aufweist, mit einem Versatz von weniger als etwa 10° umfassen.
  • Beispiel 33 kann Elemente von Beispiel 31 umassen, wobei das Mittel zum Aufwachsen des GaN-Wafers auf dem Siliciumsubstrat ein Mittel zum Aufwachsen des GaN-Wafers auf einem Siliciumsubstrat, das einen Durchmesser von etwa 300 Millimeter aufweist, umfassen kann.
  • Beispiel 34 kann Elemente von Beispiel 31 umfassen, wobei das Mittel zum Aufwachsen eines GaN-Wafers auf einem Siliciumsubstrat ein Mittel zum Aufwachsen eines GaN-Wafers auf dem Siliciumsubstrat mittels lateralen epitaxialen Überwachsens (LEO) umfassen kann.
  • Beispiel 35 kann Elemente von Beispiel 34 umfassen, wobei das Mittel zum Aufwachsen eines GaN-Wafers auf dem Siliciumsubstrat mittels LEO ein Mittel zum Strukturieren einer Anzahl von Siliciumsäulen auf einer Oberfläche des Siliciumsubstrats, um eine Anzahl von Gräben auf der Oberfläche des Siliciumsubstrats auszubilden, und ein Mittel zum Aufwachsen des GaN-Wafers über der Anzahl von Gräben umfassen kann.
  • Beispiel 36 kann Elemente von Beispiel 35 umfassen, wobei das Mittel zum Strukturieren einer Anzahl von Siliciumsäulen auf einer Oberfläche des Siliciumsubstrats, um eine Anzahl von Gräben auf der Oberfläche des Siliciumsubstrats auszubilden, ein Mittel zum Strukturieren einer Anzahl von Siliciumsäulen auf einer Oberfläche des Siliciumsubstrats umfassen kann, um eine Anzahl von Gräben auf der Oberfläche des Siliciumsubstrats bereitzustellen, wobei jeder der Gräben eine Breite von etwa 0,5 Mikrometer (µm) bis etwa 1 µm und eine Tiefe von etwa 0,1 µm bis etwa 0,3 µm aufweist.
  • Beispiel 37 kann Elemente beliebiger der Beispiele 31 bis 36 umfassen, wobei das Mittel zum Bonden einer fertiggestellten GaN-Schicht an eine fertiggestellte Siliciumschicht ein Mittel zum Bonden der fertiggestellten GaN-Schicht an die fertiggestellte Siliciumschicht, sodass die fertiggestellte GaN-Schicht zwischen dem Siliciumsubstrat und der fertiggestellten Siliciumschicht angeordnet ist, umfassen kann.
  • Beispiel 38 kann Elemente von Beispiel 37 umfassen und das System kann zusätzlich ein Mittel zum Entfernen mindestens eines Teils des ersten Siliciumsubstrats von der fertiggestellten GaN-basierten Halbleiterschicht, um mindestens einen Teil der fertiggestellten GaN-basierten Halbleiterschicht freizulegen, umfassen.
  • Beispiel 39 kann Elemente von Beispiel 38 umfassen, wobei das Mittel zum leitenden Koppeln mindestens einer integrierten Schaltung auf jedem der Anzahl von GaN-Nacktchips mit mindestens einer integrierten Schaltung auf jedem der fertiggestellten Siliciumnacktchips ein Mittel zum Strukturieren einer oder mehrerer leitender Zwischenverbindungsschichten auf dem freigelegten Teil der Oberfläche der fertiggestellten GaN-Schicht umfassen kann.
  • Beispiel 40 kann Elemente beliebiger der Beispiele 31 bis 36 umfassen, wobei das Mittel zum Bonden einer fertiggestellten GaN-Schicht, die eine Anzahl fertiggestellter GaN-Nacktchips umfasst, an eine fertiggestellte Siliciumschicht, die eine Anzahl fertiggestellter Siliciumnacktchips umfasst, ein Mittel zum Bonden der fertiggestellten GaN-Schicht an ein zweites Siliciumsubstrat, sodass die fertiggestellte GaN-Schicht zwischen dem Siliciumsubstrat und dem zweiten Siliciumsubstrat angeordnet ist, ein Mittel zum Entfernen mindestens eines Teils des Siliciumsubstrats von der fertiggestellten GaN-Schicht, um mindestens einen Teil einer Oberfläche der fertiggestellten GaN-Schicht freizulegen, und ein Mittel zum Bonden des freigelegten Teils der Oberfläche der fertiggestellten GaN-Schicht an die fertiggestellte Siliciumschicht, sodass die fertiggestellte GaN-Schicht zwischen dem zweiten Siliciumsubstrat und der fertiggestellten Siliciumschicht angeordnet ist, umfassen kann.
  • Beispiel 41 kann Elemente von Beispiel 40 umfassen und das System kann zusätzlich dazu ein Mittel zum Entfernen mindestens eines Teils des zweiten Siliciumsubstrats von der fertiggestellten GaN-Schicht umfassen, um mindestens einen Teil einer zweiten Oberfläche der fertiggestellten GaN-Schicht freizulegen.
  • Beispiel 42 kann Elemente von Beispiel 41 umfassen, wobei das Mittel zum leitenden Koppeln mindestens einer integrierten Schaltung auf jedem der Anzahl von GaN-Nacktchips mit mindestens einer integrierten Schaltung auf jedem der fertiggestellten Siliciumnacktchips ein Mittel zum Strukturieren mindestens einer Zwischenverbindungsschicht auf dem freigelegten Teil der zweiten Oberfläche der fertiggestellten GaN-Schicht umfassen kann.
  • Beispiel 43 kann Elemente von Beispiel 40 umfassen, wobei das Mittel zum Bonden der fertiggestellten GaN-Schicht an ein zweites Siliciumsubstrat, sodass die fertiggestellte GaN-Schicht zwischen dem Siliciumsubstrat und dem zweiten Siliciumsubstrat angeordnet ist, ein Mittel zum Schichttransferieren der fertiggestellten GaN-Schicht auf ein zweites Siliciumsubstrat, sodass die fertiggestellte GaN-Schicht zwischen dem Siliciumsubstrat und dem zweiten Siliciumsubstrat angeordnet ist, umfassen kann.
  • Beispiel 44 kann Elemente von Beispiel 43 umfassen, wobei das Mittel zum Bonden der fertiggestellten GaN-Schicht an ein zweites Siliciumsubstrat, sodass die fertiggestellte GaN-Schicht zwischen dem Siliciumsubstrat und dem zweiten Siliciumsubstrat angeordnet ist, ein Mittel zum Schichttransferieren des freigelegten Teils der Oberfläche der fertiggestellten GaN-Schicht auf die fertiggestellte Siliciumschicht, sodass die fertiggestellte GaN-Schicht zwischen dem zweiten Siliciumsubstrat und der fertiggestellten Siliciumschicht angeordnet ist, umfassen kann.
  • Gemäß Beispiel 45 ist eine Vorrichtung bereitgestellt, die für die Herstellung einer integrierten Mehrschicht-GaN/Silicium-Schaltung konfiguriert ist, wobei die Vorrichtung angeordnet ist, um das Verfahren nach einem der Beispiele 9 bis 28 auszuführen.
  • Die Begriffe und Ausdrücke, die hierin verwendet wurden, werden als Begriffe der Beschreibung, nicht der Einschränkung eingesetzt und es besteht bei der Verwendung solcher Begriffe und Ausdrücke keine Absicht, jegliche Äquivalente der gezeigten und beschriebenen Merkmale (oder Teile davon) auszuschließen, und es ist anerkannt, dass verschiedene Modifikationen innerhalb des Schutzumfangs der Ansprüche möglich sind. Demgemäß sollen die Ansprüche alle solchen Äquivalente abdecken.

Claims (26)

  1. BEANSPRUCHT WIRD:
  2. Verbindungshalbleitervorrichtung, die Folgendes umfasst: eine fertiggestellte Siliciumschicht, die eine Anzahl von Siliciumnacktchips umfasst, wobei jeder der Siliciumnacktchips mindestens eine integrierte Siliciumschaltung umfasst; eine fertiggestellte Galliumnitrid- (GaN-) Schicht, die eine Anzahl von GaN-Nacktchips umfasst, wobei jeder der GaN-Nacktchips mindestens eine integrierte GaN-Schaltung umfasst, wobei die fertiggestellte GaN-Schicht mittels Schichttransfer an die fertiggestellte Siliciumschicht gebondet ist, sodass jeder der Anzahl von Siliciumnacktchips nahe einem jeweiligen der Anzahl von GaN-Nacktchips liegt; und eine Zwischenverbindungsschicht, die auf der fertiggestellten GaN-Schicht abgeschieden ist, wobei die Zwischenverbindungsschicht eine Anzahl von GaN-Durchkontaktierungen umfasst, welche die mindestens eine integrierte GaN-Schaltung auf jedem GaN-Nacktchip mit der mindestens einen integrierten Siliciumschaltung auf jedem Siliciumnacktchip leitend koppeln.
  3. Verbindungshalbleitervorrichtung nach Anspruch 1, wobei die GaN-Nacktchips eine definierte Polarisation aufweisen.
  4. Verbindungshalbleitervorrichtung nach Anspruch 2, wobei der definierte Polarisationsvektor vom Channel zum Gate der mindestens einen integrierten GaN-Schaltung gerichtet ist.
  5. Verbindungshalbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die mindestens eine integrierte GaN-Schaltung eine integrierte Leistungsverwaltungsschaltung (PMIC) umfasst und die mindestens eine integrierte Siliciumschaltung eine komplementäre Metalloxidhalbleiter- (CMOS-) PMIC-Steuerung umfasst.
  6. Verfahren zur Ausbildung eines Verbindungshalbleiters, wobei das Verfahren Folgendes umfasst: Bonden einer fertiggestellten Galliumnitrid- (GaN-) Schicht, die einen ersten Durchmesser aufweist und eine Anzahl fertiggestellter GaN-Nacktchips umfasst, an eine fertiggestellte Siliciumschicht, die einen zweiten Durchmesser aufweist und eine Anzahl fertiggestellter Siliciumnacktchips umfasst; und leitendes Koppeln mindestens einer integrierten Schaltung auf jedem der Anzahl von GaN-Nacktchips mit mindestens einer integrierten Schaltung auf jedem der fertiggestellten Siliciumnacktchips.
  7. Verfahren nach Anspruch 5, wobei das Bonden einer fertiggestellten Galliumnitrid- (GaN-) Schicht an eine fertiggestellte Siliciumschicht Folgendes umfasst: Schichttransferieren der fertiggestellten GaN-Schicht auf die fertiggestellte Siliciumschicht.
  8. Verfahren nach Anspruch 5, das ferner Folgendes umfasst: Aufwachsen eines GaN-Wafers auf einem Siliciumsubstrat; Anordnen einer Anzahl von Vorrichtungen in, auf oder um den GaN-Wafer; und Strukturieren einer Anzahl von Leitern auf dem GaN-Wafer, um mindestens manche der Anzahl von Vorrichtungen leitend miteinander zu koppeln, um die fertiggestellte GaN-Schicht bereitzustellen.
  9. Verfahren nach Anspruch 7, wobei das Aufwachsen eines GaN-Wafers auf einem Siliciumsubstrat Folgendes umfasst: Aufwachsen des GaN-Wafers auf einem Siliciumsubstrat, das einen Millerschen Index von 100 aufweist, mit einem Versatz von weniger als etwa 10°.
  10. Verfahren nach Anspruch 7, wobei das Aufwachsen eines GaN-Wafers auf einem Siliciumsubstrat Folgendes umfasst: Aufwachsen des GaN-Wafers auf einem Siliciumsubstrat, das den ersten Durchmesser von etwa 300 Millimeter umfasst.
  11. Verfahren nach Anspruch 7, wobei das Aufwachsen eines GaN-Wafers auf einem Siliciumsubstrat Folgendes umfasst: Aufwachsen eines GaN-Wafers auf dem Siliciumsubstrat mittels lateralen epitaxialen Überwachsens (LEO).
  12. Verfahren nach Anspruch 10, wobei das Aufwachsen eines GaN-Wafers auf dem Siliciumsubstrat mittels LEO Folgendes umfasst: Strukturieren einer Anzahl von Siliciumsäulen auf einer Oberfläche des Siliciumsubstrats, um eine Anzahl von Gräben auf der Oberfläche des Siliciumsubstrats bereitzustellen; und Aufwachsen des GaN-Wafers über der Anzahl von Gräben.
  13. Verfahren nach Anspruch 11, wobei das Strukturieren einer Anzahl von Siliciumsäulen auf einer Oberfläche des Siliciumsubstrats, um eine Anzahl von Gräben auf der Oberfläche des Siliciumsubstrats bereitzustellen, Folgendes umfasst: Strukturieren einer Anzahl von Siliciumsäulen auf einer Oberfläche des Siliciumsubstrats, um eine Anzahl von Gräben auf der Oberfläche des Siliciumsubstrats bereitzustellen, wobei jeder der Gräben eine Breite von etwa 0,5 Mikrometer (µm) bis etwa 1 µm und eine Tiefe von etwa 0,1 µm bis etwa 0,3 µm aufweist.
  14. Verfahren nach einem der Ansprüche 7 bis 12, wobei das Bonden einer fertiggestellten GaN-Schicht an eine fertiggestellte Siliciumschicht Folgendes umfasst: Bonden der fertiggestellten GaN-Schicht an die fertiggestellte Siliciumschicht, sodass die fertiggestellte GaN-Schicht zwischen dem Siliciumsubstrat und der fertiggestellten Siliciumschicht angeordnet ist.
  15. Verfahren nach Anspruch 13, das ferner Folgendes umfasst: Entfernen mindestens eines Teils des Siliciumsubstrats von der fertiggestellten GaN-Schicht, um mindestens einen Teil einer Oberfläche der fertiggestellten GaN-Schicht freizulegen.
  16. Verfahren nach Anspruch 14, wobei das Entfernen mindestens eines Teils des Siliciumsubstrats von der fertiggestellten GaN-Schicht, um mindestens einen Teil der fertiggestellten GaN-Schicht freizulegen, Folgendes umfasst: Entfernen mindestens eines Teils des Siliciumsubstrats von der fertiggestellten GaN-Schicht, um mindestens einen Teil der fertiggestellten GaN-Schicht unter Verwendung von chemischem Ätzen und/oder mechanischem Abrieb und/oder chemisch-mechanischer Planarisierung (CMP) freizulegen.
  17. Verfahren nach Anspruch 14, wobei das leitende Koppeln mindestens einer integrierten Schaltung auf jedem der Anzahl von GaN-Nacktchips mit mindestens einer integrierten Schaltung auf jedem der fertiggestellten Siliciumnacktchips Folgendes umfasst: Strukturieren einer oder mehrerer leitender Zwischenverbindungsschichten auf dem freigelegten Teil der Oberfläche der fertiggestellten GaN-Schicht.
  18. Verfahren nach einem der Ansprüche 7 bis 12, wobei das Bonden einer fertiggestellten GaN-Schicht an eine fertiggestellte Siliciumschicht Folgendes umfasst: Bonden der fertiggestellten GaN-Schicht an ein zweites Siliciumsubstrat, sodass die fertiggestellte GaN-Schicht zwischen dem Siliciumsubstrat und dem zweiten Siliciumsubstrat angeordnet ist; Entfernen mindestens eines Teils des Siliciumsubstrats von der fertiggestellten GaN-Schicht, um mindestens einen Teil einer Oberfläche der fertiggestellten GaN-Schicht freizulegen; und Bonden des freigelegten Teils der Oberfläche der fertiggestellten GaN-Schicht an die fertiggestellte Siliciumschicht, sodass die fertiggestellte GaN-Schicht zwischen dem zweiten Siliciumsubstrat und der fertiggestellten Siliciumschicht angeordnet ist.
  19. Verfahren nach Anspruch 17, das ferner Folgendes umfasst: Entfernen mindestens eines Teils des zweiten Siliciumsubstrats von der fertiggestellten GaN-Schicht, um mindestens einen Teil einer zweiten Oberfläche der fertiggestellten GaN-Schicht freizulegen.
  20. Verfahren nach Anspruch 18, wobei das Entfernen mindestens eines Teils des zweiten Siliciumsubstrats von der fertiggestellten GaN-Schicht, um mindestens einen Teil einer zweiten Oberfläche der fertiggestellten GaN-Schicht freizulegen, Folgendes umfasst: Entfernen des Teils des zweiten Siliciumsubstrats von der fertiggestellten GaN-Schicht, um mindestens den Teil der zweiten Oberfläche der fertiggestellten GaN-Schicht unter Verwendung von chemischem Ätzen und/oder mechanischem Abrieb und/oder chemisch-mechanischer Planarisierung (CMP) freizulegen.
  21. Verfahren nach Anspruch 19, wobei das leitende Koppeln mindestens einer integrierten Schaltung auf jeder der Anzahl von GaN-Nacktchips mit mindestens einer integrierten Schaltung auf jedem der fertiggestellten Siliciumnacktchips Folgendes umfasst: Strukturieren mindestens einer Zwischenverbindungsschicht auf dem freigelegten Teil der zweiten Oberfläche der fertiggestellten GaN-Schicht.
  22. Verfahren nach Anspruch 17, wobei das Bonden der fertiggestellten GaN-Schicht an ein zweites Siliciumsubstrat, sodass die fertiggestellte GaN-Schicht zwischen dem Siliciumsubstrat und dem zweiten Siliciumsubstrat angeordnet ist, Folgendes umfasst: Schichttransferieren der fertiggestellten GaN-Schicht auf ein zweites Siliciumsubstrat, sodass die fertiggestellte GaN-Schicht zwischen dem Siliciumsubstrat und dem zweiten Siliciumsubstrat angeordnet ist.
  23. Verfahren nach Anspruch 17, wobei das Bonden des freigelegten Teils der Oberfläche der fertiggestellten GaN-Schicht an die fertiggestellte Siliciumschicht, sodass die fertiggestellte GaN-Schicht zwischen dem zweiten Siliciumsubstrat und der fertiggestellten Siliciumschicht angeordnet ist, Folgendes umfasst: Schichttransferieren des freigelegten Teils der Oberfläche der fertiggestellten GaN-Schicht auf die fertiggestellte Siliciumschicht, sodass die fertiggestellte GaN-Schicht zwischen dem zweiten Siliciumsubstrat und der fertiggestellten Siliciumschicht angeordnet ist.
  24. System zur Ausbildung eines Verbindungshalbleiters, wobei das System Folgendes umfasst: ein Mittel zum Bonden einer fertiggestellten Galliumnitrid- (GaN-) Schicht, die eine Anzahl fertiggestellter GaN-Nacktchips umfasst, an eine fertiggestellte Siliciumschicht, die eine Anzahl fertiggestellter Siliciumnacktchips umfasst; und ein Mittel zum leitenden Koppeln mindestens einer integrierten Schaltung auf jedem der Anzahl von GaN-Nacktchips mit mindestens einer integrierten Schaltung auf jedem der fertiggestellten Siliciumnacktchips.
  25. System nach Anspruch 23, wobei das Mittel zum Bonden einer fertiggestellten GaN-Schicht an eine fertiggestellte Siliciumschicht Folgendes umfasst: ein Mittel zum Schichttransferieren der fertiggestellten GaN-Schicht auf die fertiggestellte Siliciumschicht.
  26. Vorrichtung, die für die Herstellung einer integrierten Mehrschicht-GaN/SiliciumSchaltung konfiguriert ist, wobei die Vorrichtung angeordnet ist, um das Verfahren nach einem der Ansprüche 5 bis 22 auszuführen.
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