DE102016211222B3 - Transistor mit mehreren Substratgates - Google Patents

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Terence B. Hook
Richard A. Phelps
Anthony K. Stamper
Renata A. Camillo-Castillo
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Abstract

Die vorliegende Erfindung betrifft Halbleiterstrukturen und insbesondere Transistorstrukturen mit mehreren Substratgates und Herstellungsverfahren. Die Struktur umfasst: einen Transistor, der über einem Halbleitermaterial und einem darunter liegenden Substrat gebildet ist; und mehrere isolierte Kontaktgebiete unter einem Körper oder Kanal des Transistors, der strukturiert ist, um ein lokales Potenzial zu dem Körper des Transistors an unterschiedlichen Stellen bereitzustellen.

Description

  • Die vorliegende Erfindung betrifft Halbleiterstrukturen und insbesondere Transistorstrukturen mit mehreren Substratgates und Herstellungsverfahren.
  • Hintergrund
  • Die SOI-CMOS-Technologie mit ultradünnem Körper und ultradünnem BOX (UTBB) wurde für analoge Anwendungen entwickelt. Insbesondere UTBB weist ein gutes Potential für analoge Anwendungen mit hohem Id, Gmmax und Av auf. Diese und andere Arten von Vorrichtungen leiden jedoch unter operationellen Nachteilen. Zum Beispiel können UTBB und andere Vorrichtungstypen, bspw. FETs, nur eine einzelne Vorspannung an einer einzelnen Stelle des Körpers oder Kanals der Vorrichtung anlegen, wobei ihre Funktionalität und Schlüsselparameter begrenzt sind. Aus diesem Grund ist es erforderlich, spezifische Strukturen für spezielle Anwendungen zu entwerfen, was zu höheren Entwicklungs- und Herstellungskosten führt.
  • Dokument EP 0 299 380 A2 zeigt eine Leiterbahnstruktur für gedruckte Schaltungen, wobei ein Transistor auf einer rechteckigen Isolierplatte angeordnet ist und Basis, Kollektor und Emitter des Transistors mit Leiterbahnen verbunden sind, die in der rechteckigen Isolierplatte gebildet sind.
  • Dokument US 2016/0 111 497 A1 zeigt einen über einem Substrat gebildeten Feldeffekttransistor mit einem Kanal, der unterschiedliche Schwellspannungen aufweist. Dabei weist der Kanal an einer Sourceelektrode des Feldeffekttransistors einen ersten Abschnitt, der normalerweise nichtleitend ist, und an einer Drainelektrode des Feldeffekttransistors einen zweiten Abschnitt auf, der normalerweise leitend ist.
  • Dokument US 6 664 598 B1 zeigt einen SOI MOSFET mit einem Polysilizium-Substratgate auf der Rückseite eines SOI-Substrats zur Steuerung einer Schwellspannung eines Polysiliziumgates auf der Vordersteite des SOI-Substrats.
  • Zusammenfassung
  • Eine Struktur umfasst in einem ersten Aspekt der Erfindung: einen Transistor, der über einem Halbleitermaterial und unter einem Substrat gebildet ist; und mehrere isolierte Kontaktgebiete unter einem Körper des Transistors in wenigstens einem Kanal und unter Source- und Draingebieten des Transistors, die strukturiert sind, um ein lokales Potenzial an dem Körper oder Kanal des Transistors an unterschiedlichen Stellen bereitzustellen.
  • Eine Struktur umfasst in einem zweiten Aspekt der Erfindung: einen Transistor, der über einem Halbleitermaterial gebildet ist; und mehrere leitfähige Substratkontakte unter dem Transistor, die an unterschiedlichen Stellen unterschiedliche Vorspannungen zu einem Körper des Transistors bereitstellen.
  • Eine Struktur umfasst in einem dritten Aspekt der Erfindung: einen Transistor, der an einem Wafer bereitgestellt ist; ein erstes leitfähiges Substratgebiet unter einer ersten Kante des Transistors; ein zweites leitfähiges Substratgebiet, das sich unter einer zweiten Kante des Transistors erstreckt; ein oder mehrere leitfähige Multi-Substratgebiete unter einem Kanalbereich des Transistors; und eine Spannungs-Bias, die mit jedem aus dem ersten leitfähigen Gebiet, dem zweiten leitfähigen Gebiet und dem wenigstens einen leitfähigen Multi-Substratgebiet von einer Vorderseite des Wafers verbunden ist, welche an unterschiedlichen Stellen unterschiedliche Bias zu einem Körper des Transistors bereitstellen.
  • Kurze Beschreibung der Figuren
  • Die vorliegende Erfindung wird in der detaillierten Beschreibung unten mit Bezug auf die angemerkte Mehrzahl von Figuren mittels nicht beschränkender Beispiele der beispielhaften Ausführungsformen der vorliegenden Erfindung beschrieben.
  • 1 zeigt eine Transistorstruktur mit mehreren Substratgates und entsprechende Herstellungsprozesse gemäß Aspekten der vorliegenden Erfindung.
  • 2 zeigt Transistorstruktur mit mehreren Substratgates und entsprechende Herstellungsprozesse gemäß zusätzlichen Aspekten der vorliegenden Erfindung.
  • 3 zeigt eine Transistorstruktur mit mehreren Substratgates und entsprechende Herstellungsprozesse gemäß weiteren zusätzlichen Aspekten der vorliegenden Erfindung.
  • 4 zeigt eine Aufsicht der Transistorstruktur mit mehreren Substratgates gemäß Aspekten der vorliegenden Erfindung.
  • 5A–5E zeigen Herstellungsprozesse zur Bildung einer Transistorstruktur mit mehreren Substratgates gemäß Aspekten der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Die vorliegende Erfindung betrifft Halbleiterstrukturen und insbesondere Transistorstrukturen mit mehreren Substratgates und Herstellungsverfahren. In Ausführungsformen kann die Transistorstruktur mit mehreren Substratgates Transistoren mit ultradünnem Körper und ultradünner BOX (UTBB) darstellen, die eine Manipulation der Schwellenspannung durch Modifizierung des Potenzials des Bereichs unter einer BOX(vergrabenen Oxid)-Schicht erlauben. Die vorliegende Erfindung beschreibt weiter bevorzugt Vorrichtungen mit Transistorabschnitten, die durch Anlegen spezieller Bias an speziellen Stellen (z. B. Streifen in der Breitendimension oder Streifen in der Längendimension) unabhängig manipuliert werden können. Vorteilhafterweise können durch eine solche Manipulation analoge FET-Schlüsselparameter, wie z. B. die Drain-zu-Source-Durchbruchspannung, gds und gm, eingestellt und abgeglichen werden, sowie Vt. Des Weiteren können Vorrichtungsvariationen in der Breite im Detail eingestellt werden oder, vielleicht besser ausgedrückt, ausgeschaltet werden. Darüber hinaus können asymmetrische Vorrichtungen gebildet und auch dynamisch moduliert werden.
  • In spezielleren Ausführungsformen können die hierin beschriebenen Strukturen relativ lange oder breite Transistoren umfassen, in denen wenigstens ein Flachgrabenisolations(STI)-Gebiet (junction) eingesetzt werden kann, um Substratkontakte seitlich zu isolieren oder zu trennen. Die STI-Junction kann z. B. mindestens ungefähr 100 nm betragen. Die Strukturen können z. B. in analogen Funktionen mit einer Länge von 100 nm–2000 nm verwendet werden. Die hierin beschriebenen Strukturen können breite oder lange Vorrichtungen darstellen, die in analogen Funktionen eingesetzt werden können, wenn ein Abgleich verbessert wird. In jeder von diesen unterschiedlichen Variationen ist es nun durch Bereitstellen von Kontakten an der Rückseite des Transistors (z. B. Gatestruktur) möglich, am Transistor unterschiedliche Bias bereitzustellen und demzufolge die Manipulierbarkeit der Vorrichtung für unterschiedliche Funktionalitäten bereitzustellen, wie hierin ferner beschrieben ist.
  • Die Transistorstrukturen mit mehreren Substratgates der vorliegenden Erfindung können in einer Vielzahl von Arten unter Verwendung einer Vielzahl unterschiedlicher Werkzeuge hergestellt werden. Obwohl die Methodiken und Werkzeuge im Allgemeinen zur Bildung von Strukturen mit Dimensionen im Mikrometer- und Nanometerbereich verwendet werden. Die Methodiken, insbesondere Technologien, die zur Herstellung der Transistorstrukturen mit mehreren Substratgates der vorliegenden Erfindung eingesetzt werden, wurden aus der integrierten Schaltungs(IC)-Technologie übernommen. Die Strukturen werden z. B. auf Wafern verbaut und in Materialfilmen realisiert, die durch fotolithografische Prozesse auf der Oberseite eines Wafers strukturiert werden. Die Herstellung der Transistorstrukturen mit mehreren Substratgates verwendet insbesondere drei grundsätzliche Baublöcke: (i) Abscheiden dünner Materialfilme auf einem Substrat, (ii) Anwenden einer strukturierten Maske auf eine Oberseite der Filme durch fotolithografische Bildgebung, und (iii) Ätzen der Filme selektiv zur Maske.
  • 1 zeigt eine Transistorstruktur mit mehreren Substratgates und entsprechende Herstellungsprozesse gemäß Aspekten der vorliegenden Erfindung durch eine Querschnittansicht entlang einer Linie X-X', die in 4 dargestellt ist. Die Transistorstruktur mit mehreren Substratgates 5, die in 1 dargestellt ist, umfasst genauer eine Isolatorschicht 12, die auf einem Substrat 10 gebildet ist. In Ausführungsformen kann das Substrat 10 z. B. ein Glassubstrat oder einen hochwiderstandsfähigen Silizium(Si)-Wafer darstellen. Die Isolatorschicht 12 kann eine Oxidschicht sein. Auf der Isolatorschicht 12 wird ein Halbleitermaterial 14 gebildet. In Ausführungsformen kann das Halbleitermaterial 14 aus einem beliebigen geeigneten Material gebildet sein, umfassend, jedoch nicht beschränkt auf, Si, SiGe, SiGeC, SiC, GE-Verbindungen, GaAs, InAs, InP und andere III/V- oder II/VI-Verbindungshalbleitern. Das Halbleitermaterial 14 kann mit einer Dicke von ungefähr 10 nm bis ungefähr 4000 nm und weiter bevorzugt von ungefähr 30 nm bis 100 nm gebildet werden, obwohl hierin andere Dicken möglich sind.
  • In Ausführungsformen kann das Halbleitermaterial 14 eine dünne Siliziumschicht auf einem Silizium-auf-Isolator (SOI) sein. Die isolierende Schicht 12 kann ein vergrabenes Oxid (BOX) auf dem SOI-Wafer darstellen. Das Substrat 10 kann an der Unterseite der BOX-Schicht 12 angebondet sein, nachdem der ursprüngliche Handhabungswafer auf dem SOI-Wafer entfernt wurde.
  • Auf der freiliegenden Halbleiterschicht 14 ist eine Silizidschicht 16 gebildet. Die Silizidschicht 16 kann z. B. gemäß Ausführungsformen Kobalt-, Titan-, Nickel-, Platin- oder Wolfram-Silizid sein, wie im Stand der Technik bekannt ist. Die Silizidschicht 16 kann mittels herkömmlicher selbstausgerichteter Silizid(Salizid)-Prozesse gebildet werden. Gemäß einem nicht beschränkenden anschaulichen Beispiel beginnt der Silizidprozess mit einem Abscheiden einer dünnen Übergangsmetallschicht, beispielsweise Kobalt, Titan, Nickel, Platin oder Wolfram. Nach Abscheidung des Materials wird die Struktur erwärmt, was eine Reaktion des Übergangsmetalls mit freiliegendem Silizium (oder einem anderen Halbleitermaterial, wie hierin beschrieben ist) in den aktiven Gebieten der Halbleitervorrichtung (z. B. Source, Drain, Gatekontaktgebiet) unter anderen Flächen ermöglicht, wobei ein Übergangsmetallsilizid mit geringem Widerstand gebildet wird. Nach der Reaktion wird jedes verbleibende Übergangsmetall durch chemisches Ätzen entfernt, wobei in den aktiven Gebieten der Vorrichtung Silizid verbleibt.
  • Mit weiterem Bezug auf 1 können Flachgrabenisolations(STI)-Strukturen 18 in dem Halbleitermaterial 14 gebildet werden, insbesondere können sich diese durch die Siliziumschicht 14 erstrecken, wobei auf der Oberfläche kein Silizid gebildet ist. In Ausführungsformen können die STI-Strukturen 18 mittels herkömmlicher Lithografie-, Ätz-, Abscheidungs- und Einebnungsprozesse gebildet werden, wie im Stand der Technik bekannt ist. Insbesondere kann ein über der Silizidschicht 16 gebildeter Lack einer Energie (z. B. Licht) ausgesetzt werden, um eine oder mehrere Öffnungen (z. B. Strukturen) zu bilden. Durch die Öffnungen kann ein Ätzprozess, beispielsweise ein reaktives Ionenätzen (RIE), mit einer Chemie durchgeführt werden, die bezüglich des Halbleitermaterials 14 und der Silizidschicht 16 selektiv ist. Der Ätzprozess bildet in dem Halbleitermaterial 14 Öffnungen. Dann wird der Lack unter Verwendung herkömmlicher Ablösemittel, beispielsweise eine Sauerstoffveraschung, entfernt, gefolgt von einer Abscheidung eines Isolatormaterials innerhalb der Öffnungen. Der Abscheidungsprozess kann ein herkömmlicher Gasphasenabscheidungs(CVD)-Prozess sein, wobei ein Oxidmaterial verwendet wird. Unter Verwendung eines herkömmlichen chemisch-mechanischen Polier(CMP)-Prozesses kann jegliches auf der Oberfläche der Silizidschicht 16 verbliebenes Oxidmaterial entfernt werden. In dieser Weise können laterale Isolationsgebiete gebildet werden.
  • Mit weiterem Bezug auf 1 wird ein Gatedielektrikumsmaterial 20 auf der Halbleiterschicht 14 nach einer Strukturierung der Siliziumschicht 14 gebildet. Das Gatedielektrikumsmaterial 20 kann in Ausführungsformen unter Verwendung eines beliebigen herkömmlichen Abscheidungsprozesses, wie z. B. einer thermischen Oxidation von Silizium, einer CVD eines Low-k- oder High-k-Dielektrikumsmaterials usw., abhängig von der gewünschten Leistungseigenschaft der Vorrichtung abgeschieden werden. Das High-k-Dielektrikumsmaterial kann z. B. HfO2 sein; obwohl andere Materialien hierin möglich sind.
  • 1 zeigt ferner die Bildung der Gatestruktur 22, beispielsweise einer FET-Gatestruktur. In Ausführungsformen kann die Gatestruktur 22 eine Poly-Gatestruktur oder eine Metall-Gatestruktur sein, die unter Verwendung von Gate-First- oder Gate-Last-Prozessen gebildet sein kann. Die Gatestruktur 22 kann in Ausführungsformen unter Verwendung von herkömmlichen Abscheidungs-, Lithografie- und Ätzprozessen entweder im Gate-First- oder Gate-Last-Prozess gebildet werden. In einem beliebigen Szenario wird die Gatestruktur 22 über dem Gatedielektrikumsmaterial 20 gebildet.
  • Die Gatestruktur 22 kann Seitenwandstrukturen, Abstandshalter, Kontakte usw. umfassen, die alle unter Anwendung herkömmlicher Prozesse gebildet werden, so dass hierin zum Verständnis der vorliegenden Struktur keine weitere Erläuterung erforderlich ist. In Ausführungsformen kann die Halbleiterschicht 14 auch in herkömmlicher Weise dotiert oder durch Ionen implantiert werden, beispielsweise unter Verwendung von Arsen, Antimon, Bor, Phosphor oder anderen Dotierstoffen, die im Stand der Technik bekannt sind, um Source- und Draingebiete für die Gatestruktur 22 zu bilden. Für Halbleiter vom n-Typ kann z. B. Arsen verwendet werden. Für Halbleiter vom p-Typ kann z. B. Bor verwendet werden.
  • Mit weiterem Bezug auf 1 wird eine optionale Siliziumnitridschicht 24 über der Gatestruktur 22 und der Silizidschicht 16 abgeschieden. Die Siliziumnitridschicht 24 kann gemäß Ausführungsformen unter Verwendung herkömmlicher CVD-Prozesse abgeschieden werden. Die Siliziumnitridschicht 24 kann mit einer Dicke von ungefähr 25 nm bis ungefähr 75 nm abgeschieden werden; obwohl andere Dimensionen durch die vorliegende Erfindung möglich sind. In Ausführungsformen fungiert die Siliziumnitridschicht 24 als eine Barriere für mobile Ionen. Darüber hinaus fungiert die Siliziumnitridschicht 24 in Ausführungsformen für die nachfolgende Kontakt 27 Bildung als Ätzstopp- oder Markierungsschicht. Über der Siliziumnitridschicht 24 wird eine Zwischenebenendielektrikumsschicht 26 abgeschieden und planarisiert. In Ausführungsformen kann die Zwischenebenendielektrikumsschicht 26 ein Oxid- oder Low-k-Dielektrikumsmaterial sein, das unter Verwendung herkömmlicher Abscheidungsprozesse, gemäß dem Stand der Technik beispielsweise CVD-Prozesse, gebildet wird.
  • In der Zwischenebenendielektrikumsschicht 26 werden Kontakte 27, 27' und Metallleitungen 28', 28'' gebildet. Zum Beispiel können die Kontakte 27 und Leitungen 28' unter Verwendung herkömmlicher Lithografie-, Ätzprozesse Abscheidung und Planarisierungsprozesse in direktem Kontakt mit den Source- und Draingebieten der Gatestruktur 22 gebildet werden. Die Kontakte 27, 27' und die Metallleitungen 28', 28'' können durch herkömmliche Single- oder Dual-Damascene-Prozesse gebildet werden, wobei sich die Kontakte 27, 27' und oberen Leitungsschichten 28', 28'' ergeben. In Ausführungsformen können die Kontakte 27, 27' und die Leitungen 28', 28'' ein beliebiges leitfähiges Material darstellen, wie z. B. Kupfer, Aluminium, Wolfram usw. Zur Entfernung eines beliebigen verbleibenden Metalls von der Zwischenebenendielektrikumsschicht 26 kann ein CMP-Prozess nach dem Abscheidungsprozess durchgeführt werden. Alternativ können die Kontakte 27, 27' unter Verwendung eines ersten Single-Damascene-Prozesses gebildet werden. Die Leitungen 28', 28'' können anschließend unter Verwendung eines Single-Damascene-Prozesses oder eines zweiten subtraktiven Ätzprozesses gebildet werden, wie im Stand der Technik bekannt ist.
  • Zusätzlich können Kontakte 29, 29', sowie Leitungen 30, durch die Rückseite der Vorrichtung gebildet werden, wobei sich diese zu oder durch die Isolatorschicht 12 erstrecken. Die Kontakte 29, 29' und die Metallleitungen 30 werden durch einen herkömmlichen Single- oder Dual-Damascene- oder subtraktive Ätz-Lithografie-Ätz-Prozesse und Abscheidungs-Prozesse gebildet. Die Kontakte 29, 29' und die Leitungen 30 können z. B. durch herkömmliche Damascene-Prozesse oder ein beliebiges bekanntes Verfahren, wie z. B. ein Single-Damascene- oder einen subtraktiven Ätzprozess, gebildet werden.
  • Wie weiter in 1 dargestellt ist, werden in der Isolatorschicht 12, z. B. BOX-Schicht, ein oder mehrere Substratkontakte 29, 29' und Leitungen 30 unter der Gatestruktur 22 gebildet. In Ausführungsformen stellen die wenigstens einen Substratkontakte 29, 29' und Leitungen 30 isolierte Gebiete dar, die durch das isolierende Material 12 lateral getrennt sind. Der wenigstens eine Substratkontakt 29 ist unter der Gatestruktur 22 angeordnet, zusätzlich unter den gegenüberliegenden Kanten der Gatestruktur 22 (z. B. Source- und Draingebiete 50, 50'' der Gatestruktur 22). Die wenigstens einen Substratkontakte 29 und Leitungen 30 können mit verschiedenen Spannungsquellen verbunden werden, welche beispielhaft durch den Kontakt 27', die Leitung 28'' und den Kontakt 29' dargestellt werden. Der Kontakt 29' ist ein elektrischer Kontakt mit Kontakt 27', Leitung 28'' und ist auch mit einem der Kontakte 29 unter dem FET elektrisch verbunden. Alle Kontakte 29 unter dem FET können mit der Wafervorderseite verbunden sein, so dass eine vorbestimmte Spannung an sie angelegt werden kann.
  • Durch die Verbindung des FET-Kanals und der Körperrückseitenkontakte mit verschiedenen Spannungsquellen ist es nun möglich, getrennte Spannungssteuerungen, z. B. separate Bias oder Potenziale von einer Rückseite der Vorrichtung zu haben, wodurch die Manipulierbarkeit der Eigenschaften der Gatestruktur, z. B. des Transistors, bereitgestellt wird. Insbesondere können die wenigstens einen Kontakte 29 unter der Gatestruktur 22 (z. B. in dem Kanalgebiet 50' (z. B. Zentrum) der Gatestruktur 22) elektrisch vorgespannt sein, um den EIN-Widerstand des Transistors zu verringern; wohingegen die wenigstens einen Substratkontakte 29 unter den Kanten (Source- und Draingebiete 50, 50'') des Transistors elektrisch vorgespannt sein können, um die Durchbruchspannung an der Kante der Gatestruktur 22 zu verbessern.
  • Das Kanalkantengebiet 50, 50'' kann z. B. elektrisch vorgespannt werden, um die Durchbruchspannung von Source zu Drain zu erhöhen, während das Kanalgebiet 50' entfernt von dem Kanalkantengebiet 50, 50'' elektrisch vorgespannt werden kann, um den Kanalwiderstand zu verringern. Dies würde zu einem NFET-Schalter führen, der z. B. eine verbesserte Durchbruchspannung und einen niedrigeren EIN-Widerstand aufweist. Durch Anlegen einer unterschiedlichen Spannung (nur) an das Substratgate am Source, z. B. Gebiet 50), ist es möglich, gds der Vorrichtung zu verbessern, wobei die Vorrichtung asymmetrisch gemacht wird. Es ist auch möglich, eine Vorspannung in Durchlassrichtung durch Anlegen einer Spannung an das Drainende bereitzustellen, z. B. am Bezugszeichen 50''. Darüber hinaus ist es z. B. durch ein dynamisches Anlegen einer Spannung an wenigstens einen der Substratkontakte gemäß Wunsch möglich, eine dynamische Asymmetrie bereitzustellen (z. B. falls die Vorrichtung ein Durchgangsgate darstellt). Für eine Vorrichtung mit hohem Vt ist es nun auch möglich, eine Substratgatespannung lediglich an den Mittelbereich des Kanals anzulegen, wie darstellungsgemäß bei Bezugszeichen 50' dargestellt wird, wodurch die Vt erhöht wird, ohne das Drainfeld zu erhöhen, und wobei demzufolge der Einfluss auf BTB minimiert wird. Durch Anlegen unterschiedlicher Substratgatespannungen an die Kanten 50, 50'' einer Breitenvorrichtung ist es zusätzlich möglich, Variationen in Vt von breiteren und engeren Vorrichtungen zu eliminieren, wodurch ein eingestellter Engkanaleffekt bereitgestellt wird.
  • In Ausführungsformen wurden Simulationen mit Strukturen durchgeführt, die hierin beschrieben sind, beispielsweise eine Vorrichtung mit einem Substratgate mit einem BOX mit einer Dicke von 0,01 μm. In diesen Simulationen wurde herausgefunden, dass bei einem Versatz von 0,75 V in der Substratgatespannung ein Versatz von 100 mV in Vt erhalten werden kann. Im Folgenden sind Spannungsbedingungen angegeben, die mit der Dicke der BOX linear skalieren sollten:
    Vg-Bias = 1,5 V;
    Vds-Bias = 0,05 V (linearer Bereich);
    LR-Kante der Kanalspannungsbias –0,25 V; und
    Zentrum der Kanalspannungsbias 0,5 V.
  • Diese Spannungsbedingungen würden zu einem ”Absperren” der äußeren Kante der Vorrichtung führen, die im Allgemeinen eine niedrigere Vt aufweisen kann als der Rest der Vorrichtung.
  • In Ausführungsformen können die Substratkontakte 29, 29' und die Leitungen 30 ein beliebiges leitfähiges Metall darstellen, wie z. B. Kupfer, Wolfram, Aluminium, dotiertes Poly usw., welches unter vorbestimmten Abständen bereitgestellt wird. Die Leitfähigkeit der Substratkontakte 29, 29' und der Leitungen 30 ist weniger wichtig als die der Vorderseitenkontakte 27, 27' ohne Leitungen 28, 28'', da kein oder nur wenig Strom durch diese Kontakte 29, 29' und Leitungen 30 fließt. Der wenigstens eine Substratkontakt 29 kann z. B. entlang der Breitendimension der Gatestruktur 22 unter gleichen Abständen angeordnet sein, wobei der wenigstens eine Substratkontakt 29 durch ein Isolatormaterial der Isolatorschicht 12 separiert wird. Alternativ kann der wenigstens eine Substratkontakt 29 entlang der Längendimension der Gatestruktur beabstandet sein, wobei er durch ein Isolatormaterial der Isolatorschicht 12 separiert wird. In weiteren beispielhaften Ausführungsformen kann der wenigstens eine Substratkontakt 29 ungefähr 20–30 nm breit und um einen Abstand von ungefähr 20–30 nm separiert sein; obwohl abhängig von dem speziellen Technologieknoten der Gatestruktur 22 andere Dimensionen möglich sind. Die STI-Junctions könnten z. B. bei Vorrichtungen, die in analogen Funktionen mit ungefähr 30 nm bis 2000 nm Länge verwendet werden, ungefähr 100 nm betragen.
  • Die Substratkontakte 29, 29' sind, wie in der Ausführungsform von 1 dargestellt ist, vollständig durch die Isolatorschicht 12 hindurch gebildet, wobei sie die Rückseite des Halbleitermaterials 14 unter der Gatestruktur 22 kontaktieren; obgleich andere Konfigurationen gemäß der Beschreibung auch hierin möglich sind. In Ausführungsformen sind die Kontakte 29 in direktem elektrischen und physikalischen Kontakt mit der Verdrahtung, um die elektrische Spannungsbias dahin zu steuern, z. B. Leitung 28''.
  • Die Substratkontakte 29, 29' können mittels herkömmlicher Lithografie-, Ätz- und Abscheidungsverfahren gebildet werden. Nach Entfernung des SOI-Handhabungswafers und vor dem Bonden/Bilden/Anbringen des permanenten Substrats 10 an der Isolatorschicht 12 bei freiliegender Isolatorschicht 12 kann z. B. ein Lack auf der Isolatorschicht 12 gebildet werden. Der Lack kann gemäß der Beschreibung hierin einer Energie (z. B. Licht) ausgesetzt werden, um wenigstens eine Öffnung (z. B. Struktur) zu bilden. Durch die Öffnungen kann ein Ätzprozess, z. B. ein reaktives Ionenätzen (RIE) mit einer Chemie durchgeführt werden, die zu der Isolatorschicht 12 selektiv ist. Der Ätzprozess bildet in der Isolatorschicht 12 Öffnungen, wobei die Öffnungen mit einem Metallmaterial nach Entfernen des Lacks mittels herkömmlicher Ablösemittel, z. B. Sauerstoffveraschung, gefüllt werden. Der Abscheidungsprozess kann ein CVD-Prozess sein. Jegliches verbleibendes Metallmaterial auf der Oberfläche der Isolatorschicht 12 kann unter Verwendung eines herkömmlichen CMP-Prozesses entfernt werden. Sobald die Substratkontakte fertiggestellt sind, kann das Substrat an der Isolatorschicht 12 angebracht werden.
  • 2 zeigt eine Transistorstruktur mit mehreren Substratgates und entsprechende Herstellungsprozesse gemäß zusätzlicher Aspekte der vorliegenden Erfindung. In dieser Ausführungsform umfasst die Transistorstruktur mit mehreren Substratgates 5' wenigstens einen Substratkontakt 29' und Leitungen 30, die in der Isolatorschicht 12 gebildet sind. Gemäß der obigen Beschreibung werden wenigstens ein Substratkontakt 29' und Leitungen 30 als isolierte Gebiete bereitgestellt, die lateral durch isolierendes Material 12 getrennt sind. In dieser Ausführungsform, obgleich die wenigstens eine Substratleitung 30 keinen Kontakt zum Erreichen des Halbleitermaterials 14 oder zum Kontakt mit dem Halbleitermaterial 14 unter den FET-Kanal aufweist. Mit anderen Worten, die wenigstens eine Substratleitung 30 wird teilweise durch die Isolatorschicht 12 gebildet, wobei zwischen einem Ende der Leitungen 30 und dem Halbleitermaterial 14 ein Raum verbleibt.
  • Die wenigstens eine Substratleitung 30 kann im Wesentlichen auf die gleiche Weise gebildet werden, wie oben im Wesentlichen an der gleichen Stelle angemerkt ist, z. B. an den Kanten 50, 50'' (z. B. Source- und Draingebiete) und dem Kanalgebiet 50' (z. B. Zentrum) der Gatestruktur 22, wobei herkömmliche Lithografie-, Ätz- und Abscheidungsverfahren verwendet werden; der Ätzprozess ist jedoch zeitlich abgestimmt, um Gräben durch eine Dicke der Isolatorschicht 12 nur teilweise zu bilden. Wie in 2 dargestellt ist, können ein oder mehrere Kontakte 29' die Leitungen 30 unter dem FET-Kanal mit einer Spannungsquelle auf der Wafervorderseite unter Verwendung des Kontakts 29', des Kontakts 27' und der Leitung 28'' ähnlich der Beschreibung zu 1 verbinden.
  • 3 zeigt eine Transistorstruktur mit mehreren Substratgates und entsprechende Herstellungsprozesse gemäß wiederum zusätzlicher Aspekte der vorliegenden Erfindung. In dieser Ausführungsform umfasst die Transistorstruktur mit mehreren Substratgates 5' wenigstens einen Substratkontakt 29'', der vollständig durch die Isolatorschicht 12 gebildet ist, und Leitungen 30'', die unter der Isolatorschicht 12 gebildet sind. Zum Bonden des darunter liegenden Substrats 10 an die Isolatorschicht 12 wird eine Haftschicht 31 verwendet. Gemäß der obigen Beschreibung stellt die wenigstens eine Substratleitung 30' isolierte Gebiete dar, die nun lateral durch die Haftschicht 31 getrennt sind.
  • In der Ausführungsform aus 3 erreicht die wenigstens eine Substratleitung 30'' nicht das Halbleitermaterial 14 oder tritt damit nicht in Kontakt. Mit anderen Worten, die wenigstens eine Substratleitung 30'' kontaktiert eine Unterseite der Isolatorschicht 12, wobei ein Raum zwischen der oberseitigen Oberfläche der Leitungen 30 und der unterseitigen Oberfläche des Halbleitermaterials 14 verbleibt. In Ausführungsformen kann der Raum eine Dicke der Isolatorschicht 12 darstellen. Gemäß der anderen Ausführungsformen wird der Kontakt 29'' dazu verwendet, die wenigstens eine Leitung 30 mit der Wafervorderseite zur Spannungs-Bias zu verbinden.
  • Die wenigstens einen Substratkontakte 29'' und Leitungen 30'' können im Wesentlichen in der gleichen Weise gebildet werden, wie oben angemerkt ist, z. B. mittels herkömmlicher Lithografie-, Ätz- und Abscheidungsverfahren durch und auf einer Oberfläche der Isolatorschicht 14; zusätzlich wird jedoch die wenigstens eine Substratleitung 30'', innerhalb der Haftschicht 31 während eines bondenden Reflowprozesses eingekapselt, der zum Verbonden der Isolatorschicht 12 mit der Halbleiterschicht 14 eingesetzt wird. In dieser Ausführungsform, wie auch in anderen, die hierin beschrieben sind, befinden sich die einen oder mehreren Substratleitungen 30'' im Wesentlichen an den gleichen Stellen, beispielsweise an den Kanten 50, 50'' (z. B. Source- und Draingebieten) und dem Kanalgebiet 50' (z. B. Zentrum) der Gatestruktur 22.
  • In zusätzlichen Ausführungsformen kann jede Kombination der Ausführungsformen, die in den 1–3 gezeigt sind, zur Bildung von Substratkontakten und Leitungen kombiniert werden. Es ist z. B. hierin möglich, dass die Kontakte: (i) teilweise innerhalb der Isolatorschicht 12 und einer gesamten Dicke des darunter liegenden Substrats 10; (ii) teilweise innerhalb der Isolatorschicht 12 und teilweise durch eine Dicke des darunter liegenden Substrats 10 oder des haftenden Schichtmaterials 31; und/oder (iii) vollständig innerhalb der Isolatorschicht 12 und einer gesamten Dicke des darunter liegenden Substrats 10 gebildet werden können.
  • 4 zeigt eine Aufsicht auf die Transistorstruktur mit mehreren Substratgates gemäß Aspekten der vorliegenden Erfindung. Wie in 4 dargestellt ist, wird jeder der wenigstens einen Substratkontakte 29 und/oder Leitungen 30 unter der Gatestruktur 22 bereitgestellt. Es wird angemerkt, dass Substratkontakte 29 lediglich für die Ausführungsform in 1 vorgesehen sein können und nicht für die Ausführungsformen der 2 und 3. Die wenigstens eine Substratleitung 30 wird unter einem Sourcegebiet 50, Draingebiet 50'' und dem Kanal 50', der Gatestruktur 22 bereitgestellt. Die wenigstens einen Substratkontakte 29' und Leitungen 30 können mit einer Leitung 27 verbunden sein, wie in 1 dargestellt ist). Die Leitung 27 ist mit einer Spannungsquelle zur Bereitstellung einer speziellen Spannung (-Bias) an einem Körper der Gatestruktur durch jede von wenigstens einem Substratkontakt 29 und/oder Leitung 30 verbunden. Demgemäß können in dieser Weise die wenigstens einen Substratkontakte 29 und/oder Leitungen 30 eine Bias an einer speziellen Stelle an einer Rückseite der Gatestruktur 22 bereitstellen.
  • Die 5A–5E zeigen Herstellungsprozesse zur Herstellung einer Transistorstruktur mit mehreren Substratgates, wobei der SOI-Handhabungswafer entfernt wird, Leitungen und Kontakte in oder auf der BOX gebildet werden und ein Glas- oder anderer Handhabungswafer an der Unterseite der BOX gemäß Aspekten der vorliegenden Erfindung angebracht wird. Wie in 5A dargestellt ist, wird ein temporärer Wafer 200 an einer der Strukturen angebracht, die in den 1–4 beschrieben sind, bevor der wenigstens eine Substratkontakt unter Verwendung eines temporären Anbringungsbondprozesses gebildet wird, wie z. B. HD3007-Polyimid. In Ausführungsformen kann der temporäre Wafer 200 ein Glaswafer oder ein Siliziumhandhabungswafer sein.
  • In 5B ist die Struktur auf den Kopf gedreht und der Handhabungswafer 100 ist entfernt, wobei die Isolatorschicht 12 freigelegt wird. In Ausführungsformen kann der Handhabungswafer 100 durch eine Kombination aus Schleifen und Ätzen der Rückseite entfernt werden, wie aus dem Stand der Technik bekannt ist. Die Isolatorschicht 12 wird unter Verwendung herkömmlicher Lithografie- und Ätzprozesse strukturiert, gefolgt von einer Abscheidung eines Materials, wie oben beschrieben ist, um Kontakte und Leitungen zu bilden, wie im Stand der Technik bekannt ist. In Ausführungsformen wird ein Substrat-Ätz-Damascene- oder Dual-Damascene-Ätz-Prozess durchgeführt. In dieser Weise kann eine Dual-Damascene-Öffnung 51, z. B. eine Kontakt- und Grabenstruktur, und wenigstens eine Single-Damascene-Öffnung 51' in der Isolatorschicht 12 gebildet werden. Basierend auf der Ätzrate kann sich der Kontakt teilweise oder vollständig durch die Isolatorschicht 12 erstrecken, wie hierin beschrieben ist. Es wird angemerkt, dass die in 3 dargestellte Ausführungsform einen Single-Damascene-Prozess zur Bildung des Kontakts 51 und einen subtraktiven Ätzprozess zur Bildung der Leitung 51' (nicht dargestellt) verwendet.
  • In 5C wird ein Metallmaterial innerhalb der Damascene-Öffnungen zur Bildung von Substratkontakten 29 (nicht dargestellt), 29' und Leitungen 30 gebildet. Das Metallmaterial kann in Ausführungsformen ein beliebiges leitfähiges Material sein, wie schon hierin beschrieben ist, beispielsweise Kupfer, Wolfram, Aluminium, dotiertes Poly usw. Es können auch mehr als ein einzelner Substratkontakt 29, 29' und mehr als eine Leitung 30 gebildet werden, z. B. kann in dieser Weise gemäß der Beschreibung hierin eine Mehrzahl solcher Substratkontakte und Leitungen gebildet werden. In Ausführungsformen kann das leitfähige Material mittels eines herkömmlichen Abscheidungsprozesses, z. B. CVD, gefolgt von einem Reinigungsprozess, z. B. CMP, gebildet werden.
  • In 5D kann ein permanenter Wafer 10 an die Isolatorschicht 12 gebondet werden. In Ausführungsformen kann der permanente Wafer 10 z. B. einen Glaswafer oder einen Siliziumwafer mit hohem Widerstand darstellen. Der Wafer 10 kann unter Verwendung einer Oxid-Oxid-Verbondung, einer haftenden Verbondung, einer eutektischen Metallverbondung oder einer anderen bekannten Technik verbondet werden. In zusätzlichen oder alternativen Ausführungsformen kann der Wafer 10 auch einer Verarbeitung zur Bildung von Siliziumdurchkontaktierungen unterworfen werden, die sich teilweise oder vollständig durch den Wafer 10 erstrecken, wie hierin beschrieben ist.
  • In 5E kann der temporäre Wafer entfernt werden, wobei die Kontakte 27 und die Leitungen 28 freigelegt werden, beispielsweise die Source/Drain-Kontakte und andere Leitungen. Die freiliegende Oberfläche des Zwischenebenendielektrikummaterials 26 und der Kontakte 27 und der Leitungen 28 kann dann einem Reinigungsprozess unterzogen werden, falls erforderlich. Es können zusätzliche optionale Leitungen, Vias, Lothöcker, Kupfersäulen usw. Ebenen (nicht dargestellt) gebildet werden. Diese zusätzlichen Verdrahtungs-, Via- und Gehäuse-Ebenen können vor dem Waferverbonden und der Waferrückseitenbearbeitung gebildet werden, wie im Stand der Technik bekannt ist.
  • In alternativen Ausführungsformen kann der temporäre Wafer 200 als permanenter Handhabungswafer mit zusätzlichen Verdrahtungsschichten verwendet werden, die über der Isolatorschicht 12 gebildet werden. Es können dann optionale Verdrahtungslandungsviaschichten an den Kontakten gebildet werden, wobei Lot 34 Verbindungen bereitgestellt werden. In Ausführungsformen können die Lotverbindungen 34 z. B. C4-Lotverbindungen sein. Der Wafer kann dann einer herkömmlichen Zersägung mit einem Einhausen der individuellen Chips unterzogen werden.
  • Das/die oben beschriebene/n Verfahren wird/werden in der Herstellung integrierter Schaltungschips eingesetzt. Diese sich ergebenen integrierten Schaltungschips können durch den Hersteller in Form roher Wafer (insbesondere als ein einzelner Wafer mit mehreren nicht eingehausten Chips), als einzelne Die, oder in eingehauster Form vertrieben werden. Im letzteren Fall ist der Chip auf einem Einzelchipgehäuse (wie z. B. einem Plastikträger mit Leitungen, die an einem Motherboard oder an einem anderen Träger von höherem Niveau angebracht sind) oder einem Mehrchipgehäuse (wie z. B. einem Keramikträger, der Zwischenverbindungen an einer oder beiden Oberflächen oder vergrabene Zwischenverbindungen aufweist) angebracht. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder signalverarbeitenden Vorrichtungen als Teil eines (a) Zwischenprodukts, wie z. B. eines Motherboards, oder (b) eines Endprodukts integriert. Das Endprodukt kann ein beliebiges Produkt sein, das integrierte Schaltungschips umfasst, im Bereich von Spielzeug und anderen Low-End-Anwendungen, bis fortschrittlichen Computerprodukten mit einem Display, einer Tastatur oder einer anderen Eingabevorrichtung und einen Zentralprozessor.

Claims (20)

  1. Struktur, umfassend: einen Transistor, der über einem Halbleitermaterial und einem darunter liegenden Substrat gebildet ist; und mehrere isolierte Kontaktgebiete unter einem Körper des Transistors in wenigstens einem Kanal und unter Source- und Draingebieten des Transistors, die strukturiert sind, um ein lokales Potenzial an dem Körper oder Kanal des Transistors an unterschiedlichen Stellen bereitzustellen.
  2. Struktur nach Anspruch 1, wobei die isolierten Kontaktgebiete durch isolierendes Material lateral getrennt sind.
  3. Struktur nach Anspruch 1, wobei die isolierten Kontaktgebiete lateral durch eine Dotierung von einem entgegengesetzten Typ bezüglich der Dotierung der mehreren isolierten Kontaktgebiete getrennt sind.
  4. Struktur nach Anspruch 1, wobei das lokale Potenzial an den verschiedenen Stellen unterschiedliche Potenziale darstellt, die an unterschiedliche Gebiete des Transistors angelegt sind.
  5. Struktur nach Anspruch 1, wobei die isolierten Kontaktgebiete entlang einer Länge des Transistors verlaufen.
  6. Struktur nach Anspruch 1, wobei die isolierten Kontaktgebiete entlang einer Breite des Transistors verlaufen.
  7. Struktur nach Anspruch 1, wobei die isolierten Kontaktgebiete leitfähige Kontakte in einer Oxidschicht darstellen, die unter dem Halbleitermaterial liegt.
  8. Struktur nach Anspruch 7, wobei sich die leitfähigen Kontakte vollständig durch die Oxidschicht erstrecken und das Halbleitermaterial und Leitungen kontaktieren, die unter der Oxidschicht gebildet sind, wobei eine Haftschicht das darunterliegenden Substrat an die Oxidschicht bondet.
  9. Struktur nach Anspruch 7, wobei sich die leitfähigen Kontakte teilweise durch die Oxidschicht erstrecken, wobei ein Raum zwischen einem Ende der leitfähigen Kontakte und dem Halbleitermaterial verbleibt.
  10. Struktur nach Anspruch 1, wobei die isolierten Kontaktgebiete leitfähige Kontakte in einem Wafer darstellen, die von dem Transistor durch die Oxidschicht und die Halbleiterschicht getrennt sind.
  11. Struktur nach Anspruch 10, wobei die leitfähigen Kontakte teilweise durch den Wafer hindurch gebildet sind.
  12. Struktur nach Anspruch 10, wobei die leitfähigen Kontakte von einem ersten Dotiertyp sind und der Wafer von einem zweiten Dotiertyp entgegen dem ersten Dotiertyp ist.
  13. Struktur, umfassend: einen Transistor; und mehrere leitfähige Substratkontakte unter dem Transistor, die unterschiedliche Vorspannungen an unterschiedlichen Stellen zu einem Körper des Transistors bereitstellen.
  14. Struktur nach Anspruch 13, wobei die mehreren leitfähigen Substratkontakte lateral durch isolierendes Material getrennt sind.
  15. Struktur nach Anspruch 13, wobei die mehreren leitfähigen Substratkontakte lateral durch eine Dotierung von einem entgegengesetzten Typ relativ zu den mehreren Substratkontakten getrennt sind.
  16. Struktur nach Anspruch 13, wobei: die mehreren leitfähigen Substratkontakte entlang einer Länge des Transistors oder einer Breite des Transistors verlaufen und in einem Kanalgebiet und unter Source- und Draingebieten des Transistors angeordnet sind; und die mehreren leitfähigen Substratkontakte vollständig durch eine Isolatorschicht gebildet sind und mit einer Halbleiterschicht in Kontakt stehen, in der Bereiche des Transistors direkt darauf gebildet sind.
  17. Struktur nach Anspruch 13, wobei die mehreren leitfähigen Substratkontakte in einer vergrabenen Oxidschicht verlaufen, die das Halbleitermaterial direkt kontaktiert, auf dem der Transistor gebildet ist.
  18. Struktur nach Anspruch 13, wobei die mehreren leitfähigen Substratkontakte in einer vergrabenen Oxidschicht verlaufen, die von einer Bodenfläche des Halbleitermaterials getrennt sind, auf dem der Transistor gebildet ist.
  19. Struktur nach Anspruch 13, wobei die mehreren leitfähigen Substratkontakte in einem Wafer gebildet sind, der von dem Halbleitermaterial durch ein isolierendes Material getrennt ist.
  20. Struktur, umfassend: einen Transistor, der auf einem Wafer bereitgestellt ist; ein erstes leitfähiges Substratgebiet unter einer ersten Kante des Transistors; ein zweites leitfähiges Substratgebiet, das sich unter einer zweiten Kante des Transistors erstreckt; wenigstens ein leitfähiges Multi-Substratgebiet unter einem Kanalgebiet des Transistors; und eine Spannungs-Bias, die mit jedem von dem ersten, zweiten und einen oder mehreren leitfähigen Multi-Substratgebiete von einer Vorderseite des Wafers verbunden ist, welche unterschiedliche Vorspannungen an unterschiedlichen Stellen zu einem Körper des Transistors bereitstellen.
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