DE102019111079A1 - CMOS-kompatible Isolationsleckverbesserungen bei Galliumnitridtransistoren - Google Patents

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Sansaptak DASGUPTA
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Abstract

Eine integrierte Schaltungsstruktur umfasst ein Siliziumsubstrat und ein III-Nitrid- (III-N-) Substrat über dem Siliziumsubstrat. Ein erster III-N-Transistor und ein zweiter III-N-Transistor sind auf dem III-N-Substrat. Eine Isolatorstruktur ist in dem III-N-Substrat zwischen dem ersten III-N-Transistor und dem zweiten III-N gebildet, wobei die Isolatorstruktur eines umfasst von: einen flachen Graben, der mit einem Oxid, Nitrid oder Low-K-Dielektrikum gefüllt ist; oder einen ersten Zwischenraum benachbart zu dem ersten III-N-Transistor und einen zweiten Zwischenraum benachbart zu dem zweiten III-N-Transistor.

Description

  • TECHNISCHES GEBIET
  • Ausführungsbeispiele der Offenbarung befinden sich auf dem Gebiet von integrierten Schaltungsstrukturen und insbesondere CMOS-kompatiblen Isolationsleckverbesserungen bei Galliumnitrid- (GaN-) Transistoren.
  • HINTERGRUND
  • Systeme auf einem Chip (SOC) wurden in den letzten Jahrzehnten in einer Reihe von Kapazitäten implementiert. SOC-Lösungen bieten den Vorteil der Skalierung, die durch die Integration von Komponenten auf Platinenebene nicht erreicht werden kann. Während analoge und digitale Schaltungen seit langem auf einem selben Substrat integriert sind, um eine Form von SOC bereitzustellen, die gemischte Signalfähigkeiten bereitstellt, bleiben SOC-Lösungen für mobile Rechenplattformen, wie z.B. Smartphones und Tablets, schwer fassbar, da diese Vorrichtungen üblicherweise Komponenten umfassen, die mit zwei oder mehr von Hochspannung, Hochleistung und Hochfrequenz arbeiten. Somit verwenden herkömmliche mobile Rechenplattformen üblicherweise Verbundhalbleiter der Gruppe III-V, wie beispielsweise GaAs-Heteroübergang-Bipolartransistoren (HBTs; heterojunction bipolar transistors), um eine ausreichende Leistungsverstärkung bei GHz-Trägerfrequenzen zu erzeugen, und lateral diffundierte Silizium-MOS- (LDMOS; laterally diffused silicon MOS) Technologie, um die Spannungswandlung und Leistungsverteilung zu verwalten (Batteriespannungsregelung einschließlich Aufwärts- und/oder Abwärts-Spannungswandlung, etc.). Herkömmliche Silizium-Feldeffekttransistoren, die CMOS-Technologie implementieren, sind dann eine dritte Vorrichtungstechnologie, die für Logik- und Steuerungsfunktionen innerhalb einer mobilen Rechenplattform verwendet wird.
  • Die Mehrzahl der in einer mobilen Rechenplattform verwendeten Transistor-Technologien begrenzt die Skalierbarkeit der Vorrichtung als Ganzes und ist daher ein Hindernis für größere Funktionalität, höhere Integrationsgrade, niedrigere Kosten und kleinere Formfaktoren usw. Während eine SOC-Lösung für den mobilen Rechenraum, die zwei oder mehr dieser drei Vorrichtungstechnologien integrieren würde, daher attraktiv ist, ist ein Hindernis für eine SOC-Lösung das Fehlen einer skalierbaren Transistortechnologie, die sowohl eine ausreichende Geschwindigkeit (d.h. Cutoff-Frequenz Ft mit ausreichend hoher Verstärkung) als auch eine ausreichend hohe Durchbruchspannung (BV) aufweist.
  • Eine vielversprechende Transistortechnologie basiert auf Gruppe III-Nitriden (III-N). Diese Transistortechnologie hat jedoch grundlegende Schwierigkeiten bei der Skalierung auf Merkmalsgrößen (z.B. Gate-Länge) von weniger als 100 nm, wo die parasitäre Kapazität zwischen benachbarten III-N-Transistoren aufgrund ihrer Nähe zueinander schwer zu steuern wird. Frühere Forschungstechniken der Universität isolieren benachbarte III-N-Transistoren nur unter Verwendung eines mit Luft gefüllten Raums, wobei kein Material absichtlich zwischen den benachbarten Bauelementen abgeschieden wird. Allerdings werden Materialien zwischen benachbarten Transistoren benötigt, um komplexe integrierte Schaltungen herzustellen, bei denen eine flache Oberfläche zwischen jeder nachfolgenden Schicht erwünscht ist.
  • Figurenliste
    • Die 1A und 1B sind Querschnittsdarstellungen einer integrierten Schaltungsstruktur umfassend ein Paar von benachbarten III-N-Transistoren gemäß einem Ausführungsbeispiel.
    • Die 2A und 2B sind Querschnittsdarstellungen einer integrierten Schaltungsstruktur umfassend ein Paar von benachbarten III-N-Transistoren mit einer verbesserten Isolatorstruktur gemäß dem ersten Ausführungsbeispiel.
    • 3 ist ein Graph, der die Leckverbesserung zwischen einer Struktur darstellt, die einen mit Standardmaterialien gefüllten Graben umfasst.
    • 4 ist eine Querschnittsdarstellung einer integrierten Schaltungsstruktur umfassend ein Paar von benachbarten III-N-Transistoren mit einer verbesserten Isolatorstruktur gemäß dem zweiten Ausführungsbeispiel.
    • Die 5A-5G sind Diagramme, die Querschnittansichten darstellen, die die Herstellung eines Paares von III-N-Transistoren mit einer flachen Grabenisolationsstruktur gemäß dem ersten Ausführungsbeispiel zeigen.
    • Die 6A-6F sind Diagramme, die Querschnittansichten darstellen, die die Herstellung eines Paares von III-N-Transistoren zeigen, die durch eine Isolationsstruktur getrennt sind, umfassend zumindest zwei Zwischenräume in dem III-N-Substrat und das dielektrische Material, das die zwei Transistoren gemäß dem zweiten Ausführungsbeispiel trennt.
    • Die 7A und 7B sind Draufsichten eines Wafers und von Dies, die einen oder mehrere III-N-Transistoren mit CMOS-kompatiblen Isolationsstrukturen gemäß einem oder mehreren hierin offenbarten Ausführungsbeispielen umfassen.
    • 8 ist eine Querschnitt-Seitenansicht einer Anordnung eines Integrierte-Schaltung- (IC; Integrated Circuit) Bauelements, die einen oder mehrere III-N-Transistoren mit CMOS-kompatiblen Isolationsstrukturen umfassen kann, gemäß einem oder mehreren hierin offenbarten Ausführungsbeispielen.
    • 9 stellt eine Rechenvorrichtung gemäß einer Implementierung der Offenbarung dar.
  • BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • CMOS-kompatible Isolationsleckverbesserungen bei Galliumnitrid- (GaN-) Transistoren werden beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Details ausgeführt, wie beispielsweise spezifische Material- und Werkzeugsysteme, um ein tiefgreifendes Verständnis von Ausführungsbeispielen der vorliegenden Offenbarung bereitzustellen. Für einen Fachmann auf dem Gebiet ist es offensichtlich, dass Ausführungsbeispiele der vorliegenden Offenbarung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen werden bekannte Merkmale, wie etwa einfache oder duale Damascene-Verarbeitung, nicht detailliert beschrieben, um die Ausführungsbeispiele der vorliegenden Offenbarung nicht unnötigerweise zu verschleiern. Weiterhin wird davon ausgegangen, dass die verschiedenen in den Figuren gezeigten Ausführungsbeispiele veranschaulichende Darstellungen sind, und nicht notwendigerweise maßstabsgetreu gezeichnet sind. In einigen Fällen werden verschiedene Operationen wiederum als mehrere diskrete Operationen beschrieben, in einer Weise, die für das Verständnis der vorliegenden Offenbarung am hilfreichsten ist, jedoch sollte die Reihenfolge der Beschreibung nicht so ausgelegt werden, dass sie impliziert, dass diese Operationen zwingend von der Reihenfolge abhängig sind. Insbesondere müssen diese Operationen nicht in der vorliegenden Reihenfolge ausgeführt werden.
  • Eine bestimmte Terminologie kann auch in der nachfolgenden Beschreibung ausschließlich zum Zweck der Referenz verwendet werden und soll nicht einschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie „obere“, „untere“ und „über“, „unter“, „unten“ und „oben“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie beispielsweise „vorne“, „hinten“, „Rück-“ und „Seiten-“ beschreiben die Ausrichtung und/oder die Position von Abschnitten der Komponente innerhalb eines konsistenten aber beliebigen Bezugsrahmens, der Bezug nehmend auf den Text und die zugeordneten Zeichnungen deutlich gemacht wird, die die erörterte Komponente beschreiben. Eine solche Terminologie kann die Wörter umfassen, die oben spezifisch erwähnt wurden, Ableitungen davon und Wörter ähnlicher Bedeutung.
  • Ein oder mehrere der hierin beschriebenen Ausführungsbeispiele richten sich auf Strukturen und Architekturen zur Herstellung von III-N-Transistoren, wie beispielsweise Galliumnitrid- (GaN-) Transistoren mit verbessertem Isolationslecken in einer Weise, die CMOS-kompatibel ist. Ausführungsbeispiele können einen oder mehrere von III-V-Transistoren, GaN-Transistoren, Isolationsstrukturen, Flachgraben-, Luftzwischenraum- und System-auf-Chip- (SoC-) Technologien und RF-Filter umfassen oder sich darauf beziehen. Ein oder mehrere Ausführungsbeispiele können implementiert sein, um Hoch-Performance-Backend-Transistoren zu realisieren, um die monolithische Integration von Backend-Logik plus Speicher in SoCs zukünftiger Technologieknoten potenziell zu erhöhen.
  • Um dies in einen Kontext zu stellen, sind die 1A und 1B Querschnittsdarstellungen einer integrierten Schaltungsstruktur umfassend ein Paar von benachbarten III-N-Transistoren gemäß einem Ausführungsbeispiel. Bei einem Ausführungsbeispiel umfasst eine Basis der integrierten Schaltungsstruktur 100 ein Siliziumsubstrat 102 und ein III-Nitrid- (III-N-) Substrat 104 über dem Siliziumsubstrat 102. Ein Paar von III-N-Transistoren, wie beispielsweise GaN-Transistoren 106, kann jeweils Source- und Drain- (S/D-) Regionen 108, eine Polarisationsschicht 110 zwischen den S/D-Regionen 108 und eine Gate-Elektrode 112 über der Polarisationsschicht 110 umfassen. Bei einem Ausführungsbeispiel können Abstandhalter 114 auf beiden Seiten der Gate-Elektrode 112 angeordnet sein. Metallisierung oder Kontakte 116 können auf den jeweiligen S/D-Regionen 108 gebildet werden.
  • Wie in 1A gezeigt, da die GaN-Transistoren 106 auf Merkmalsgrößen (z.B. Gate-Länge) von weniger als 100 nm skaliert und nur durch ein dielektrisches Material 118 getrennt sind, kann parasitäre Kapazität (ILeak) zwischen den benachbarten GaN-Transistoren 106 aufgrund ihrer Nähe, die schwer zu steuern sein kann, induziert werden.
  • 1B zeigt ein anderes Ausführungsbeispiel der integrierten Schaltungsstruktur 101, die das dielektrische Material 118 von 1A durch einen mit Luft gefüllten Raum 120 ersetzt, um benachbarte GaN-Transistoren 106 zu isolieren, wobei kein anderes Material absichtlich zwischen den benachbarten Bauelementen abgeschieden wird. Dies scheint jedoch keine praktikable Lösung zu sein, da zum Herstellen vertikal komplexer integrierter Schaltungen eine flache Oberfläche jeder Schicht erforderlich ist, um jede nachfolgende Schicht herzustellen. Die Räume 120 zwischen den GaN-Transistoren 106 erzeugen Löcher in der Bauelementschicht, die verhindern, dass die Bauelementschicht eine flache Oberfläche aufweist.
  • Gemäß einem oder mehreren hierin beschriebenen Ausführungsbeispielen werden III-N-Transistoren beschrieben, die CMOS-kompatible Isolationsstrukturen aufweisen. Die hierin beschriebenen Ausführungsbeispiele können Isolationsstrukturen zwischen III-N-Transistoren umfassen, die die parasitäre Kapazität zwischen den Transistoren effektiv verringern. Bei einem hierin beschriebenen Ausführungsbeispiel sind die Isolatorstrukturen teilweise in dem III-N-Substrat und in einem Dielektrikum zwischen den benachbarten III-N-Transistoren angeordnet. Die Isolatorstrukturen werden gemäß zwei Ausführungsbeispielen gebildet. Bei einem Ausführungsbeispiel umfasst die Isolatorstruktur einen flachen Graben, der mit einem Oxid, Nitrid oder Low-K-Dielektrikum gefüllt ist, oder optional einen Doppelschicht-Stapel, der das Oxid, Nitrid oder Low-K-Dielektrikum und einen High-K-Liner umfasst. Bei einem zweiten Ausführungsbeispiel umfasst die Isolatorstruktur zumindest zwei Zwischenräume in dem III-N-Substrat und dem dielektrischen Material, wobei der erste Zwischenraum in Kontakt mit dem ersten III-N-Transistor und ein zweiter Zwischenraum in Kontakt mit dem zweiten III-N-Transistor ist. Bei einem Ausführungsbeispiel können die Zwischenräume einen Luftzwischenraum aufweisen, können aber einen Zwischenraum umfassen, der mit irgendeinem anderen geeigneten Gas, Dielektrikum und/oder Flüssigkeit gefüllt ist.
  • Die 2A und 2B sind Querschnittsdarstellungen einer integrierten Schaltungsstruktur umfassend ein Paar von benachbarten III-N-Transistoren mit einer verbesserten Isolatorstruktur gemäß dem ersten Ausführungsbeispiel. Ähnlich zu 1A und 1B umfasst eine Basis der integrierten Schaltungsstruktur 200 ein Siliziumsubstrat 202 und ein III-Nitrid- (III-N-) Substrat 204 über dem Siliziumsubstrat 202. Die III-N-Transistoren 206 können jeweils Source- und Drain-(S/D-) Regionen 208, eine Polarisationsschicht 220 auf dem III-N-Substrat 204 zwischen den (S/D) 208 und eine Gate-Elektrode 212 über der Polarisationsschicht 220 umfassen. Bei einem Ausführungsbeispiel können Abstandhalter 214 auf beiden Seiten der Gate-Elektrode 212 angeordnet sein. Metallkontakte 216 können auf den jeweiligen (S/D-) Regionen 208 gebildet sein. Es versteht sich, dass ein GaN-Kanal (nicht gezeigt) unter der Polarisationsschicht 220 Teil eines GaN-Substrats 204 sein kann. Bei einem Ausführungsbeispiel können die III-N-Transistoren 206 III-N-Halbleitermaterialien wie beispielsweise Galliumnitrid (GaN), Indiumnitrid (InN), Aluminiumnitrid (AlN) und deren Verbindungen umfassen.
  • Um den Oberflächenbereich der Grenzfläche zwischen den Kontakten 216 und den S/D-Regionen 208 zu vergrößern, können die S/D-Regionen 208 wie gezeigt mit einer nicht-planaren oder aufgerauten Oberfläche gebildet werden. Eine nicht-planare oder aufgeraute Oberfläche erzeugt nicht-horizontale Oberflächen innerhalb der Grundfläche des S/D-Kontakts 208. Wie hierin verwendet, ist eine „nicht-horizontale Oberfläche“ eine Oberfläche, die nicht parallel zu einer Haupt- oder Primäroberfläche des darunter liegenden GaN-Substrats 204 ist. Die Einbeziehung nicht-horizontaler Oberflächen stellt einen zusätzlichen Oberflächenbereich für die Grenzfläche bereit, ohne dass die Grundfläche vergrößert werden muss. Wie hierin verwendet, kann sich eine aufgeraute Oberfläche auf eine Oberfläche beziehen, die nicht poliert ist (z.B. mit einem chemisch-mechanischen Planarisierungs- (CMP-) Prozess).
  • Gemäß dem ersten Ausführungsbeispiel und wie in 2A gezeigt, sind die III-N-Transistoren 206 durch eine Isolatorstruktur getrennt, die einen flachen Graben 218 umfasst, der mit einem Material 221 gefüllt ist. Wie gezeigt, ist der flache Graben 218 über die gesamte Spanne zwischen den III-N-Transistoren 206 derart gebildet, dass Seiten der jeweiligen Source- und Drain-Regionen 208 des ersten und zweiten III-N-Transistors Seitenwände des flachen Grabens 218 bilden. Bei einem Ausführungsbeispiel kann die Breite des flachen Grabens ungefähr 300 nm bis mehrere Mikrometer betragen. Da das Material 221 mit den Seitenwänden der Transistoren 206 in Kontakt ist, wird ein Material 221 ausgewählt, das mit Galliumnitrid kompatibel ist. Kompatibilität bedeutet in diesem Kontext, dass das Material 221 eine gute Grenzfläche mit einem Galliumnitrid erzeugt, so dass sich wenig bis keine Ladungen an der Grenzfläche zwischen beiden entweder durch ein festes Ladematerial oder durch die Wechselwirkung zwischen dem Material 221 und dem Galliumnitrid bilden. Bei einem Ausführungsbeispiel kann das Material 221, das den Graben füllt, irgendein Oxid oder Nitrid oder Low-K-Dielektrikum umfassen, und Beispiele können C-dotiertes SiOx, SiN und dergleichen umfassen, wobei jedoch zu beachten ist, dass Low-K-Dielektrika aufgrund des Kapazitätsnachteils relevanter sind.
  • Bei einem Ausführungsbeispiel wird der Graben 218 derart gefüllt, dass das Material 221 koplanar mit einer Oberseite der Metallkontakte 216 auf den jeweiligen Source- und Drain-Regionen 208 der III-N-Transistoren 206 ist, um eine flache Oberfläche über den Transistoren III-N 206 zu erzeugen.
  • Wie in 2B gezeigt wird, kann der flache Graben 218 bei einem anderen Ausführungsbeispiel mit einem Doppelschicht-Stapel gefüllt werden, umfassend einen High-K-Dielektrikums-Liner 222, der an den Seitenwänden und einem Boden des flachen Grabens 218 gebildet ist, und das Material 221, wie beispielsweise ein Oxid, Nitrid oder Low-K-Dielektrikum, das auf der Schicht des High-K-Dielektrikums-Liners 222 gebildet wird, um einen Rest des flachen Grabens 218 zu füllen. Bei einem Ausführungsbeispiel kann der High-K-Dielektrikums-Liner 222 eines von Aluminiumoxid und Hafniumoxid umfassen. Bei einem Ausführungsbeispiel weist der High-K-Dielektrikums-Liner 222 eine Dicke von ungefähr 2 nm auf.
  • Bei beiden in den 2A und 2B gezeigten Ausführungsbeispielen ist der flache Graben ungefähr 200 nm bis 500 nm in Höhe, erreicht aber bei einem Ausführungsbeispiel nicht eine Tiefe des Si-Substrats 202.
  • 3 ist ein Graph, der die Leckverbesserung zwischen einer Struktur darstellt, umfassend einen mit Standardmaterialien gefüllten Graben, wie beispielsweise Al2O3 (Stapel #1), versus einen flachen Graben, der mit dem Siliziumnitrid/Siliziumoxid (Stapel #2) der vorliegenden Ausführungsbeispiele gefüllt ist. Die y-Achse ist ein Lecken von Mesa zu Mesa in Volt und die x-Achse ist der Strom. Wie gezeigt, führt ein Stapel #1 mit herkömmlichen Materialien zu einem Lecken von 1,00E-07, während Stapel #2 das Lecken auf ungefähr 1,00E-11 reduziert. Da die Skala logarithmisch ist, ist die Reduzierung des Leckens, die durch den beispielsweise mit Siliziumoxid gefüllten Graben bereitgestellt wird, signifikant.
  • 4 ist eine Querschnittsdarstellung einer integrierten Schaltungsstruktur umfassend ein Paar von benachbarten III-N-Transistoren mit einer verbesserten Isolatorstruktur gemäß dem zweiten Ausführungsbeispiel, wobei gleiche Komponenten der 2A gleiche Bezugszeichen haben. Ähnlich zu 2A umfasst die Basis der integrierten Schaltungsstruktur 400 ein Siliziumsubstrat 202 und ein III-Nitrid- (III-N-) Substrat 204 über dem Siliziumsubstrat 202. Ein Paar von III-N-Transistoren, wie beispielsweise GaN-Transistoren 206, können jeweils Source- und Drain- S/D-Regionen 208, eine Polarisationsschicht 120 auf dem III-N-Substrat 204 zwischen den S/D 208 und eine Gate-Elektrode 212 über der Polarisationsschicht 120 umfassen. Bei einem Ausführungsbeispiel können Abstandhalter 214 auf beiden Seiten der Gate-Elektrode 212 angeordnet sein. Metallkontakte 216 können auf den jeweiligen S/D-Regionen 208 gebildet werden.
  • Gemäß dem zweiten Ausführungsbeispiel und wie in 4 gezeigt, sind die III-N-Transistoren 206 durch eine Isolatorstruktur getrennt, die zumindest zwei Zwischenräume umfasst, einen ersten Zwischenraum 404a benachbart zu dem ersten III-N-Transistor und einen zweiten Zwischenraum 404b (kollektiv als Zwischenräume 404 bezeichnet) benachbart zu dem zweiten III-N-Transistor 206. Bei einem Ausführungsbeispiel ist der erste Zwischenraum 404a in physikalischem Kontakt mit dem ersten III-N-Transistor und der zweite Zwischenraum 404b ist in Kontakt mit dem zweiten III-N-Transistor. Die Isolatorstruktur umfasst ein Zwischenschicht-Dielektrikum (ILD; interlayer dielectric) 402 zwischen dem ersten und zweiten III-N Transistor 206. Das ILD 402 kann auch die Gate-Elektroden und Abstandhalter 214 zwischen den Metallkontakten 216 der III-N-Transistoren 206 abdecken.
  • Die ersten und zweiten Zwischenräume 404a und 404b werden teilweise in dem III-N-Substrat 204 und teilweise in dem ILD 402 gebildet. Genauer gesagt, weisen bei einem Ausführungsbeispiel der erste Zwischenraum 404a und der zweite Zwischenraum 404b jeweilige obere Abschnitte und Bodenabschnitte auf, wobei die oberen Abschnitte in dem ILD 402 bei ungefähr ½ einer Höhe der jeweiligen Source- und Drain-Regionen 208 der ersten und zweiten III-N-Transistoren 206 angeordnet sind, und die Bodenabschnitte in dem III-N-Substrat 204 bei ungefähr einer Hälfte der Tiefe des III-N-Substrats 204 angeordnet sind, derart, dass die Bodenabschnitte das Siliziumsubstrat 202 nicht kontaktieren. Wie gezeigt, sind die ersten und zweiten Zwischenräume 404a und 404b als eine Öffnung mit Grenzen gebildet, die durch das ILD 402 entlang des oberen Abschnitts und entlang einer ersten Seite definiert sind; begrenzt durch das III-N-Substrat 204 entlang der Bodenabschnitte; und begrenzt sowohl durch die Source- und Drain-Region 208 als auch das III-N-Substrat 204 entlang einer zweiten Seite.
  • Die Zwischenräume 404 können zum Beispiel einen Luftzwischenraum aufweisen, können aber einen Zwischenraum umfassen, der mit irgendeinem anderen geeigneten Gas, Dielektrikum und/oder Flüssigkeit gefüllt ist. Wie bereits erwähnt, kann das Vorhandensein des Zwischenraums 404 bei verschiedenen Ausführungsbeispielen die parasitäre Kapazität reduzieren und damit die Performance der ersten und zweiten III-N-Transistoren 206 erhöhen.
  • Die 5A-5G sind Diagramme, die Querschnittansichten darstellen, die die Herstellung eines Paares von III-N-Transistoren mit einer flachen Grabenisolationsstruktur gemäß dem ersten Ausführungsbeispiel zeigen. Wie angesichts der gebildeten Strukturen offensichtlich ist, offenbart der Prozess Techniken zur Isolation von III-N-Transistoren. Verschiedene Transistorgeometrien können von den hierin beschriebenen Techniken profitieren, einschließlich, aber nicht beschränkt auf, HEMT, pHEMT, Transistoren, die 2DEG-Architektur einsetzen, Transistoren, die 3DEG-(oder 3D-Polarisations-FET-) Architektur einsetzen, Transistoren, die mehrere Quantenwannen (MQW; multiple quantum-wells) oder Übergitter-Architektur einsetzen. Zusätzlich können die Techniken zum Bilden von CMOS-Transistoren/Vorrichtungen/Schaltungen verwendet werden, wobei die III-N-Materialien, wie beispielsweise GaN, Transistorstrukturen, die hierin unterschiedlich beschrieben werden, beispielsweise für die n-MOS-Transistoren des CMOS verwendet werden.
  • 5A stellt den Herstellungsprozess dar, nachdem eine GaN-Schicht auf epitaxialem Durchwachsen gebildet wird und eine Polarisationsschicht auf der GaN-Schicht gebildet wird. Bei einigen Ausführungsbeispielen kann das Substrat ein Bulk-Substrat aus Si, SiGe oder Ge sein. Die Polarisationsschicht kann Aluminium und eine Nitridlegierung umfassen, wie beispielsweise Aluminiumindiumnitrid (AlxIni_xN) oder Aluminiumgalliumnitrid (AlxGai-xN). Ein Teil der Polarisationsschicht kann eine Zwischenschicht aus Aluminiumnitrid (AlN) umfassen, die auf der GaN-Schicht abgeschieden werden kann, um die Bildung des Restes der Polarisationsschicht zu erleichtern und die Mobilität im resultierenden Kanal weiter zu unterstützen. An der Grenzfläche der Polarisationsschicht und der GaN-Schicht wird ein leitfähiger Kanal gebildet. Die Bildung der GaN-Schicht und der Polarisationsschicht kann beliebige geeignete Techniken umfassen, wie z.B. das Wachsen der GaN-Schicht und der Polarisationsschicht in einer Kammer für eine metallorganische chemische Gasphasenabscheidung (MOCVD; metal-organic chemical vapor deposition) oder irgendeinen anderen geeigneten Abscheidungsprozess.
  • 5B stellt den Herstellungsprozess nach Durchführung der Flachgrabenisolation (STI; shallow trench isolation) dar, bei dem die Polarisationsschicht und die GaN-Schicht geätzt werden, um Positionen für die Isolationsbereiche und benachbarte Source- und Drain-Regionen zu definieren. Die Gräben isolieren den Polarisationsabschnitt von anderen Abschnitten der Polarisationsschicht. Wie im Folgenden beschrieben, können die Source- und Drain-Regionen benachbart zu den Gräben gebildet werden. Die Entfernung von Abschnitten der Polarisationsschicht führt zu einem isolierten leitfähigen Kanal.
  • 5C stellt den Herstellungsprozess nach Durchführen von Füllen und Polieren von STI dar, bei dem die Gräben mit einem dielektrischen Material, wie beispielsweise Siliziumoxid, gefüllt oder optional zuerst mit einem High-K-Material ausgekleidet und dann mit einem Oxid gefüllt werden, gefolgt von der Entfernung des überschüssigen Dielektrikums unter Verwendung einer Technik wie z.B. der chemisch-mechanischen Planarisierung (CMP). Bei einem Ausführungsbeispiel kann der High-K-Dielektrikums-Liner eines von Aluminiumoxid und Hafniumoxid umfassen.
  • 5D stellt den Herstellungsprozess nach der Bildung eines Dummy-Gates dar, das durch Abscheidung eines Dummy-Gate-Oxids, einer Dummy-Gate-Elektrode (z.B. Poly-Si) und Abstandhalter auf jeder Seite der Dummy-Gate-Elektrode gebildet wird.
  • 5E stellt den Herstellungsprozess dar, nachdem Source- und Drain- S/D-Regionen benachbart zu den Gräben gebildet werden durch Maskierung der Struktur von 5D und Ätzen, um die Polarisationsschicht in den S/D-Regionen zu entfernen, gefolgt von epitaxialem Wieder-Wachsen von n-Typ S/D-Material. Das Material kann zum Beispiel Indiumgalliumnitrid (InGaN) sein, das mit Si dotiert ist, um n-Typ S/D-Regionen zu bilden. Bei einigen Ausführungsbeispielen kann das S/D-Material n-Typ-dotiertes Galliumnitrid, n-Typ-dotiertes Indiumgalliumnitrid mit einer gestuften Indiumzusammensetzung oder irgendein anderes geeignetes Material sein.
  • 5F stellt den Herstellungsprozess dar, nachdem ein Zwischenschicht-Dielektrikum (ILD) abgeschieden und planarisiert wird, z.B. auf einer Oberseite der Dummy-Gate-Elektrode oder auf einer Oberseite der aktuellen Bauelementebene, und zusätzliches dielektrisches Material von 5C wird zu den Gräben hinzugefügt.
  • 5G stellt den Herstellungsprozess nach einem Austausch-Metall-Gate- (RMG-; Replacement Metal Gate) Prozess dar, bei dem die Dummy-Gate-Elektrode und das Gate-Oxid entfernt werden, um die Kanalregion der Transistoren freizulegen, und ein Gate-Dielektrikum bzw. ein Austausch-Metall-Gate in der freiliegenden Kanalregion gebildet werden. 5G zeigt auch den Prozess nach Ätzen des ILD, um Löcher und Metallkontakte (z.B. M0) zu bilden, die in den Löchern in Kontakt mit den S/D-Regionen gebildet werden, was den Prozess fertigstellt. Bei einem Ausführungsbeispiel können die Metallkontakte Wolfram oder irgendein anderes geeignetes leitfähiges Material umfassen.
  • Andere Ausführungsbeispiele können einen Standard-Gate-Stapel umfassen, der durch irgendeinen geeigneten Prozess gebildet wird, wie beispielsweise einen subtraktiven Prozess, bei dem das Gate-Dielektrikum/Gate-Metall abgeschieden wird und dann ein oder mehrere Ätzprozesse folgen. Es kann auch eine beliebige Anzahl von Standard-Back-End-Prozessen durchgeführt werden, um die Bildung eines oder mehrerer Transistoren fertigzustellen.
  • Das Isolieren benachbarter III-N-Transistoren mit einer flachen Grabenisolationsstruktur, die mit einem Oxid, Nitrid oder Low-K-Material mit ohne einen High-K-Liner gefüllt ist, auf eine Weise wie oben beschrieben, beruht auf CMOS-kompatiblen Abläufen sowie der Entwicklung geeigneter Materialien zum Passivieren von III-N-Seitenwänden und zum Reduzieren von Lecken durch diese Grenzflächen. Der Ansatz kann in modernen Silizium-300-Millimeter-Halbleiterfertigungsanlagen verwendet werden. Der Prozess stellt die fertige Integration von III-N-Bauelementen mit Silizium-CMOS bereit.
  • Die 6A-6F sind Diagramme, die Querschnittansichten darstellen, die die Herstellung eines Paares von III-N-Transistoren zeigen, die durch eine Isolationsstruktur getrennt sind, umfassend zumindest zwei Zwischenräume in dem III-N-Substrat und das dielektrische Material, das die zwei Transistoren gemäß dem zweiten Ausführungsbeispiel trennt. Wie angesichts der gebildeten Strukturen offensichtlich ist, offenbart der Prozess Techniken zur Isolation von III-N-Transistoren. Verschiedene Transistorgeometrien können von den hierin beschriebenen Techniken profitieren, einschließlich, aber nicht beschränkt auf, HEMT, pHEMT, Transistoren, die 2DEG-Architektur einsetzen, Transistoren, die 3DEG- (oder 3D-Polarisations-FET-) Architektur einsetzen, Transistoren, die mehrere Quantenwannen (MQW; multiple quantum-wells) oder Übergitter-Architektur einsetzen. Zusätzlich können die Techniken zum Bilden von CMOS-Transistoren/Vorrichtungen/Schaltungen verwendet werden, wobei die III-N-Materialien, wie beispielsweise GaN, Transistorstrukturen, die hierin unterschiedlich beschrieben werden, beispielsweise für die n-MOS-Transistoren des CMOS verwendet werden.
  • 6A stellt den Herstellungsprozess dar, nachdem eine GaN-Schicht auf einem Si-Substrat epitaxial gewachsen wird und eine Polarisationsschicht auf der GaN-Schicht gebildet wird. Bei einigen Ausführungsbeispielen kann das Substrat ein Bulk-Substrat aus Si, SiGe oder Ge sein. Die Polarisationsschicht kann Aluminium + Nitridlegierung umfassen, wie beispielsweise Aluminiumindiumnitrid (AlxIni_xN) oder Aluminiumgalliumnitrid (AlxGai-xN). Ein Teil der Polarisationsschicht kann eine Zwischenschicht aus Aluminiumnitrid (AlN) umfassen, die auf der GaN-Schicht abgeschieden werden kann, um die Bildung des Restes der Polarisationsschicht zu erleichtern und die Mobilität im resultierenden Kanal weiter zu unterstützen. An der Grenzfläche der Polarisationsschicht und der GaN-Schicht wird ein leitfähiger Kanal gebildet. Die Bildung der GaN-Schicht und der Polarisationsschicht kann beliebige geeignete Techniken umfassen, wie z.B. das Wachsen der GaN-Schicht und der Polarisationsschicht in einer Kammer für eine metallorganische chemische Gasphasenabscheidung (MOCVD) oder irgendeinen anderen geeigneten Abscheidungsprozess.
  • 6B stellt den Herstellungsprozess nach Durchführung der Flachgrabenisolation (STI) dar, bei dem die Polarisationsschicht und die GaN-Schicht geätzt werden, um Positionen für die Isolationsbereiche und benachbarte Source- und Drain-Regionen zu definieren. Die Gräben isolieren den Polarisationsabschnitt von anderen Abschnitten der Polarisationsschicht. Wie im Folgenden beschrieben, können die Source- und Drain-Regionen benachbart zu den Gräben gebildet werden. Die Entfernung von Abschnitten der Polarisationsschicht führt zu einem isolierten leitfähigen Kanal.
  • 6C stellt den Herstellungsprozess dar, nachdem eine Opferschicht gebildet und geätzt wird, um Abstandhalter an den Seitenwänden der Gräben zu bilden.
  • 6D stellt den Herstellungsprozess nach dem Durchführen von Füllen und Polieren von STI dar, bei dem ein Rest der Gräben mit einem dielektrischen Material gefüllt wird, gefolgt von der Entfernung des überschüssigen Dielektrikums unter Verwendung einer Technik wie z.B. der chemisch-mechanischen Planarisierung (CMP).
  • 6E stellt den Herstellungsprozess nach Fertigstellung des GaN-Transistors bis zu Metallschicht M0 dar. Die Fertigstellung des GaN-Transistors bis zu M0 kann umfassen: das Bilden der Source- und Drain-S/D-Regionen durch Maskierung der Struktur von 6D und Ätzen zum Entfernen der Polarisationsschicht in den S/D-Regionen, gefolgt von epitaxialem Wieder-Wachsen von n-Typ S/D-Material; Bildung eines Dummy-Gates; Bilden und Planarisieren eines Zwischenschicht-Dielektrikums (ILD); Entfernen der Dummy-Gate-Elektrode zum Freilegen einer Kanalregion und Bilden eines Austausch-Metall-Gates über der freiliegenden Kanalregion; und Bildung von Metallkontakten (z.B. M0) in Kontakt mit den S/D-Regionen.
  • 6F stellt den Herstellungsprozess dar, nachdem die Abstandhalter von den Seitenwänden der Gräben geätzt werden, um jeweilige Luftzwischenräume auf jeder Seite des GaN-Transistors offenzulegen. Bei einem Ausführungsbeispiel können die Luftzwischenräume mit irgendeinem geeigneten Gas und/oder Flüssigkeit gefüllt oder nur mit Luft belassen werden.
  • Andere Ausführungsbeispiele können einen Standard-Gate-Stapel umfassen, der durch irgendeinen geeigneten Prozess gebildet wird, wie beispielsweise einen subtraktiven Prozess, bei dem das Gate-Dielektrikum/Gate-Metall abgeschieden wird und dann ein oder mehrere Ätzprozesse folgen. Es kann auch eine beliebige Anzahl von Standard-Back-End-Prozessen durchgeführt werden, um die Bildung eines oder mehrerer Transistoren fertigzustellen.
  • Das Isolieren benachbarter III-N-Transistoren mit zumindest zwei Zwischenräumen, z.B. Luftzwischenräumen, kombiniert Luftisolation mit CMOS-kompatiblen Abläufen. Insbesondere gibt es eine Entwicklung der Luftzwischenraum-Technologie, wonach Opfermaterialien für die strukturelle Steifigkeit platziert und dann am Ende des Prozesses entfernt werden, um die parasitäre Kapazität zu reduzieren. Dies geschieht üblicherweise im BEOL, aber gemäß den vorliegenden Ausführungsbeispielen ist es als Teil des STI-Stapels implementiert. Ein solcher kompatibler Ansatz kombiniert die Vorzüge von III-N-Bauelementen mit Silizium-CMOS in modernen Silizium-300-Millimeter-Halbleiterfertigungsanlagen.
  • Sowohl in den 5A-5G und 6A-6F kann die GaN-Substratschicht über irgendeinem geeigneten darunter liegenden Substrat oder Struktur gebildet werden (nicht gezeigt). Bei einem Ausführungsbeispiel ist ein darunter liegendes Substrat ein Silizium- (111) Substrat, das ein allgemeines Werkstücksobjekt repräsentiert, das zum Herstellen integrierter Schaltungen verwendet wird. Das darunter liegende Substrat umfasst häufig einen Wafer oder ein anderes Stück aus Silizium oder einem anderen Halbleitermaterial. Geeignete Halbleitersubstrate umfassen, sind aber nicht beschränkt auf einkristallines Silizium, polykristallines Silizium und Silizium-auf-Isolator (SOI; Silicon on Insulator), sowie ähnliche Substrate, die aus anderen Halbleitermaterialien gebildet sind, wie etwa Substrate, die Germanium, Kohlenstoff oder Gruppe III-V Materialien umfassen. Das darunter liegende Substrat kann auch Halbleitermaterialien, Metalle, Dielektrika, Dotierungsmittel und andere Materialien umfassen, die üblicherweise in Halbleitersubstraten zu finden sind.
  • Die Polarisationsschicht 210 kann Aluminiumnitrid (AlN), Aluminiumgalliumnitrid (AlGaN), Indiumaluminiumnitrid (InAlN), Indiumaluminiumgalliumnitrid (InAlGaN) oder irgendein anderes geeignetes Material umfassen, abhängig von der Endverwendung oder Zielanwendung. Bei den in den 2A, 2B und 4 gezeigten Beispielstrukturen kann der Gate-Stapel eine Gate-Elektrode und ein Gate-Dielektrikum umfassen, das direkt unter der Gate-Elektrode gebildet wird. Das Gate-Dielektrikum kann beispielsweise irgendein geeignetes Oxid wie z.B. Siliziumdioxid, oder High-K-Gate-Dielektrikum-Materialien sein. Beispiele von High-k-Gate-Dielektrikum-Materialien umfassen zum Beispiel Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkoniumoxid, Zirkoniumsiliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid und Blei-Zink-Niobat. Bei einigen Ausführungsbeispielen kann ein Ausheilungsprozess auf der Gate-Dielektrikum-Schicht ausgeführt werden, um deren Qualität zu verbessern, wenn ein High-k-Material verwendet wird. Im Allgemeinen sollte die Dicke des Gate-Dielektrikums ausreichend sein, um die Gate-Elektrode von den Source- und Drain-Kontakten elektrisch zu isolieren.
  • Ferner kann die Gate-Elektrode eine großen Bereich von Materialien umfassen, wie beispielsweise Polysilizium, Siliziumnitrid, Siliciumcarbid oder verschiedene geeignete Metalle oder Metalllegierungen, wie beispielsweise Aluminium (Al), Wolfram (W), Titan (Ti), Tantal (Ta), Kupfer (Cu), Titannitrid (TiN) oder Tantalnitrid (TaN). Verschiedene Back-End-Prozesse können auch durchgeführt werden, wie z.B. das Bilden von Kontakten 216 auf den S/D-Regionen 208, unter Verwendung z.B. eines Silizidierungsprozesses (im Allgemeinen Abscheidung von Kontaktmetall und nachfolgendes Ausheilen).
  • Die hierin beschriebenen integrierten Schaltungsstrukturen können in einer elektronischen Vorrichtung umfasst sein. Als Beispiel einer solchen Vorrichtung, sind die 7A und 7B Draufsichten eines Wafers und von Dies, die einen oder mehrere III-N-Transistoren mit CMOS-kompatiblen Isolationsstrukturen gemäß einem oder mehreren hierin offenbarten Ausführungsbeispielen umfassen.
  • Bezugnehmend auf 7A und 7B, kann ein Wafer 700 aus einem Halbleitermaterial bestehen und kann einen oder mehrere Dies 702 mit Integrierte-Schaltung- (IC-) Strukturen, die auf einer Oberfläche des Wafers 700 gebildet sind, umfassen. Jeder der Dies 702 kann eine wiederholende Einheit eines Halbleiterprodukts sein, das irgendeine geeignete IC (z.B. ICs umfassend einen oder mehrere III-N-Transistoren, die CMOS-kompatible Isolationsstrukturen aufweisen, wie oben beschrieben) umfasst. Nachdem die Herstellung des Halbleiter-Produkts abgeschlossen ist, kann der Wafer 700 einem Vereinzelungsprozess unterzogen werden, bei dem jeder der Dies 702 von einem anderen getrennt wird, um einzelne „Chips“ des Halbleiterprodukts bereitzustellen. Insbesondere können Strukturen, die eingebettete nichtflüchtige Speicherstrukturen umfassen, die einen unabhängig skalierten Selektor aufweisen, wie hierin offenbart wird, die Form des Wafers 700 (z. B. nicht vereinzelt) oder die Form des Dies 702 (z. B. vereinzelt) annehmen. Der Die 702 kann eine oder mehrere eingebettete nichtflüchtige Speicherstrukturen umfassen, die auf unabhängig skalierten Selektoren basieren, und/oder eine unterstützende Schaltungsanordnung, um elektrische Signale zu routen, sowie irgendwelche andere IC-Komponenten. Bei einigen Ausführungsbeispielen können der Wafer 700 oder der Die 702 ein zusätzliches Speicherbauelement (z.B. ein statischer-Direktzugriffsspeicher- (SRAM - Static Random Access Memory) -Bauelement), ein Logikbauelement (z.B. ein AND-, OR-, NAND-, oder NOR-Gate) oder irgendein anderes geeignetes Schaltungselement umfassen. Mehrere dieser Bauelemente können auf einem einzelnen Die 702 kombiniert sein. Zum Beispiel kann ein Speicher-Array, das durch mehrere Speicherbauelemente gebildet ist, auf einem selben Die 702 als eine Verarbeitungsvorrichtung oder andere Logik gebildet sein, die ausgebildet ist zum Speichern von Informationen in den Speicherbauelementen oder Ausführen von Anweisungen, die in dem Speicher-Array gespeichert sind.
  • Hierin offenbarte Ausführungsbeispiele können verwendet werden, um eine große Vielfalt unterschiedlicher Arten integrierter Schaltungen und/oder mikroelektronischer Bauelemente herzustellen. Beispiele solcher integrierten Schaltungen umfassen, sind aber nicht beschränkt auf Prozessoren, Chipsatz-Komponenten, Graphik-Prozessoren, digitale Signalprozessoren, Microcontroller und ähnliches. Bei anderen Ausführungsbeispielen kann ein Halbleiterspeicher hergestellt werden. Ferner können die integrierten Schaltungen oder andere mikroelektronische Bauelemente in einer Vielzahl von elektronischen Bauelementen verwendet werden, die im Stand der Technik bekannt sind. Zum Beispiel in Computer-Systemen (z.B. Desktop, Laptop, Server), Mobiltelefonen, persönlicher Elektronik, etc. Die integrierten Schaltungen können mit einem Bus und anderen Komponenten in den Systemen gekoppelt sein. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz, etc. gekoppelt sein. Jeder von dem Prozessor, dem Speicher und dem Chipsatz kann potenziell unter Verwendung der hierin offenbarten Ansätze hergestellt werden.
  • 8 ist eine Querschnitt-Seitenansicht einer Integrierte-Schaltung- (IC-) Bauelementanordnung, die einen oder mehrere III-N-Transistoren mit CMOS-kompatiblen Isolationsstrukturen umfassen kann, gemäß einem oder mehreren hierin offenbarten Ausführungsbeispielen.
  • Unter Bezugnahme auf 8 umfasst eine IC-Bauelementanordnung 800 Komponenten, die eine oder mehrere der hierin beschriebenen integrierten Schaltungsstrukturen aufweisen. Die IC-Bauelementanordnung 800 weist eine Anzahl von Komponenten auf, die auf einer Schaltungsplatine 802 angeordnet sind (die z. B. eine Hauptplatine sein kann). Die IC-Bauelementanordnung 800 umfasst Komponenten, die auf einer ersten Fläche 840 der Schaltungsplatine 802 und einer gegenüberliegenden zweiten Fläche 842 der Schaltungsplatine 802 angeordnet sind. Im Allgemeinen können Komponenten auf einer oder beiden Flächen 840 und 842 angeordnet sein. Insbesondere können irgendwelche geeigneten der Komponenten der IC-Bauelementanordnung 800 eine Anzahl von III-N-Transistoren mit CMOS-kompatiblen Isolationsstrukturen umfassen, wie hierin offenbart.
  • Bei einigen Ausführungsbeispielen kann die Schaltungsplatine 802 eine gedruckte Schaltungsplatine (PCB) sein, umfassend mehrere Metallschichten, die voneinander durch Schichten aus dielektrischem Material getrennt und durch elektrisch leitfähige Vias zwischenverbunden sind. Irgend eine oder mehrere der Metallschichten können in einer gewünschten Schaltungsstruktur gebildet sein, um elektrische Signale (optional in Verbindung mit anderen Metallschichten) zwischen den Komponenten zu leiten, die mit der Schaltungsplatine 802 gekoppelt sind. Bei anderen Ausführungsbeispielen kann die Schaltungsplatine 802 ein Nicht-PCB-Substrat sein.
  • Die IC-Bauelementanordnung 800, die in 8 dargestellt ist, umfasst eine Gehäuse-auf-Interposer-Struktur 836, die mit der ersten Fläche 840 der Schaltungsplatine 802 durch Kopplungskomponenten 816 gekoppelt ist. Die Kopplungskomponenten 816 können die Gehäuse-auf-Interposer-Struktur 836 elektrisch und mechanisch mit der Schaltungsplatine 802 koppeln und können Lötkugeln umfassen (wie in 8 gezeigt ist), Stecker und Buchse, ein Haftmittel, ein Unterfüllmaterial und/oder irgendeine andere geeignete elektrische und/oder mechanische Kopplungsstruktur.
  • Die Gehäuse-auf-Interposer-Struktur 836 kann ein IC-Gehäuse 820 umfassen, das mit einem Interposer 804 durch Kopplungskomponenten 818 gekoppelt ist. Die Kopplungskomponenten 818 können irgendeine geeignete Form für die Anwendung annehmen, wie z.B. die Formen, die vorangehend Bezug nehmend auf die Kopplungskomponenten 816 erörtert wurden. Obwohl ein einzelnes IC-Gehäuse 820 in 8 gezeigt ist, können mehrere IC-Gehäuse mit dem Interposer 804 gekoppelt sein. Es wird darauf hingewiesen, dass zusätzliche Interposer mit dem Interposer 804 gekoppelt sein können. Der Interposer 804 kann ein dazwischenliegendes Substrat bereitstellen, das verwendet wird, um die Schaltungsplatine 802 und das IC-Gehäuse 820 zu überbrücken. Das IC-Gehäuse 820 kann zum Beispiel ein Die (der Die 702 von 7B) oder irgendeine andere geeignete Komponente sein oder selbige umfassen. Im Allgemeinen kann der Interposer 804 eine Verbindung zu einem weiteren Abstand ausbreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umleiten. Zum Beispiel kann der Interposer 804 das IC-Gehäuse 820 (z.B. ein Die) mit einem Kugelgitterarray (BGA) der Kopplungskomponenten 816 zum Koppeln mit der Schaltungsplatine 802 koppeln. Bei dem in 8 dargestellten Ausführungsbeispiel sind das IC-Gehäuse 820 und die Schaltungsplatine 802 an gegenüberliegende Seiten des Interposers 804 angebracht. Bei anderen Ausführungsbeispielen können das IC-Gehäuse 820 und die Schaltungsplatine 802 an einer gleichen Seite des Interposers 804 angebracht sein. Bei einigen Ausführungsbeispielen können drei oder mehr Komponenten mithilfe des Interposers 804 zwischenverbunden sein.
  • Der Interposer 804 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial gebildet sein, wie beispielsweise Polyimid. Bei einigen Implementierungen kann der Interposer 804 aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien aufweisen können, die oben zur Verwendung bei einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe III-V und Gruppe IV Materialien. Der Interposer 804 kann Metall-Zwischenverbindungen 810 und Vias 808 umfassen, einschließlich aber nicht beschränkt auf Silizium-Durchkontaktierungen (TSV; through-silicon via) 806. Der Interposer 804 kann ferner eingebettete Bauelemente 814 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente können umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren, ESD-Bauelemente (ESD = elektrostatische Entladung; electrostatic discharge) und Speicherbauelemente. Komplexere Bauelemente, wie beispielsweise Radiofrequenz- (RF-) Bauelemente, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und mikroelektromechanisches-System- (MEMS-) Bauelemente können ebenfalls auf dem Interposer 804 gebildet sein. Die Gehäuse-auf-Interposer-Struktur 836 kann die Form von irgendwelchen Gehäuse-auf-Interposer-Strukturen annehmen, die im Stand der Technik bekannt sind.
  • Die IC-Bauelementanordnung 800 kann ein IC-Gehäuse 824 umfassen, das mit der ersten Fläche 840 der Schaltungsplatine 802 durch Kopplungskomponenten 822 gekoppelt ist. Die Kopplungskomponenten 822 können die Form von irgendeinem der Ausführungsbeispiele annehmen, die oben Bezug nehmend auf die Kopplungskomponenten 816 erörtert wurden, und das IC-Gehäuse 824 kann die Form von irgendeinem der Ausführungsbeispiele annehmen, die oben Bezug nehmend auf das IC-Gehäuse 820 erörtert wurden.
  • Die IC-Bauelementanordnung 800, die in 8 dargestellt ist, umfasst eine Gehäuse-auf-Gehäuse-Struktur 834, die mit der zweiten Fläche 842 der Schaltungsplatine 802 durch Kopplungskomponenten 828 gekoppelt ist. Die Gehäuse-auf-Gehäuse-Struktur 834 kann ein IC-Gehäuse 826 und ein IC-Gehäuse 832 umfassen, die durch Kopplungskomponenten 830 miteinander gekoppelt sind, derart, dass das IC-Gehäuse 826 zwischen der Schaltungsplatine 802 und dem IC-Gehäuse 832 angeordnet ist. Die Kopplungskomponenten 828 und 830 können die Form von irgendeinem der Ausführungsbeispiele der Kopplungskomponenten 816 annehmen, die oben erörtert wurden, und die IC-Gehäuse 826 und 832 können die Form von irgendeinem der Ausführungsbeispiele des oben erörterten IC-Gehäuses 820 annehmen. Die Gehäuse-auf-Gehäuse-Struktur 834 kann gemäß irgendeiner der im Stand der Technik bekannten Gehäuse-auf-Gehäuse-Strukturen ausgebildet sein.
  • 9 stellt eine Rechenvorrichtung 900 gemäß einer Implementierung der Offenbarung dar. Die Rechenvorrichtung 900 häust eine Platine 902. Die Platine 902 kann eine Anzahl von Komponenten umfassen, einschließlich aber nicht beschränkt auf einen Prozessor 904 und zumindest einen Kommunikationschip 906. Der Prozessor 904 ist physisch und elektrisch mit der Platine 902 gekoppelt. Bei einigen Implementierungen kann der zumindest eine Kommunikationschip 906 ferner physisch und elektrisch mit der Platine 902 gekoppelt sein. Bei weiteren Implementierungen ist der Kommunikationschip 906 Teil des Prozessors 904.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 900 andere Komponenten umfassen, die physisch und elektrisch mit der Platine 902 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (global positioning system; globales Positionierungssystem), einen Kompass, ein Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeichervorrichtung (wie beispielsweise Festplattenlaufwerk, CD (compact disk), DVD (digital versatile disk) usw.).
  • Der Kommunikationschip 906 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 900. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 906 kann irgendeine Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon, sowie irgendwelche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Die Rechenvorrichtung 900 kann eine Mehrzahl von Kommunikationschips 906 umfassen. Zum Beispiel kann ein erster Kommunikationschip 906 zweckgebunden sein für drahtlose Kommunikation mit kürzerer Reichweite, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 906 kann zweckgebunden sein für drahtlose Kommunikation mit größerer Reichweite, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 904 der Rechenvorrichtung 900 umfasst einen integrierten Schaltungs-Die, der innerhalb des Prozessors 904 gehäust ist. Bei einigen Implementierungen der Offenbarung umfasst der integrierte Schaltungs-Die des Prozessors einen oder mehrere III-N-Transistoren mit CMOS-kompatiblen Isolationsstrukturen gemäß Implementierungen der Ausführungsbeispiele der Offenbarung. Der Ausdruck „Prozessor“ kann sich auf irgendein Bauelement oder Abschnitt eines Bauelements beziehen, das elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 906 umfasst auch einen integrierten Schaltungs-Die, der innerhalb des Kommunikationschips 906 gehäust ist. Gemäß einer anderen Implementierung der Ausführungsbeispiele der Offenbarung umfasst der integrierte Schaltungs-Die des Kommunikationschips einen oder mehrere III-N-Transistoren mit CMOS-kompatiblen Isolationsstrukturen gemäß Implementierungen der Ausführungsbeispiele der Offenbarung.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 900 gehäust ist, einen integrierten Schaltungs-Die enthalten, der einen oder mehrere III-N-Transistoren mit CMOS-kompatiblen Isolationsstrukturen gemäß Implementierungen der Ausführungsbeispiele der Offenbarung umfasst.
  • Bei verschiedenen Implementierungen kann die Rechenvorrichtung 900 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein PDA (persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 900 irgendein anderes elektronisches Bauelement sein, das Daten verarbeitet.
  • Somit umfassen die hierin beschriebenen Ausführungsbeispiele III-N-Transistoren mit CMOS-kompatiblen Isolationsstrukturen.
  • Die vorangegangene Beschreibung von veranschaulichenden Implementierungen von Ausführungsbeispielen der Offenbarung, umfassend was in der Zusammenfassung beschrieben ist, soll nicht erschöpfend sein oder die Offenbarung auf die präzisen offenbarten Formen begrenzen. Während spezifische Implementierungen, und Beispiele dafür, der Offenbarung hierin zur Veranschaulichung beschrieben werden, sind verschiedene äquivalente Veränderungen innerhalb des Umfangs der Offenbarung möglich, wie es Fachleute auf dem relevanten Gebiet erkennen werden.
  • Diese Veränderungen können an der Offenbarung auf der Grundlage der zuvor ausgeführten Beschreibung durchgeführt werden. Die Ausdrücke, die in den folgenden Ansprüchen verwendet werden, sollten nicht derart betrachtet werden, dass sie die Offenbarung auf die spezifischen Implementierungen einschränken, die in der Beschreibung und den Ansprüchen offenbart sind. Stattdessen soll der Schutzbereich der Offenbarung vollständig durch die nachfolgenden Ansprüche bestimmt sein, die gemäß etablierten Vorgaben der Anspruchsinterpretation ausgelegt werden sollen.
  • Beispielhaftes Ausführungsbeispiel 1: Eine integrierte Schaltungsstruktur umfasst ein Siliziumsubstrat und ein III-Nitrid- (III-N-) Substrat über dem Siliziumsubstrat. Ein erster III-N-Transistor und ein zweiter III-N-Transistor sind auf dem III-N-Substrat. Eine Isolatorstruktur ist in dem III-N-Substrat zwischen dem ersten III-N-Transistor und dem zweiten III-N gebildet, wobei die Isolatorstruktur eines umfasst von: einen flachen Graben, der mit einem Oxid, Nitrid oder Low-K-Dielektrikum gefüllt ist; oder einen ersten Zwischenraum benachbart zu dem ersten III-N-Transistor und einen zweiten Zwischenraum benachbart zu dem zweiten III-N-Transistor.
  • Beispielhaftes Ausführungsbeispiel 2: Die integrierte Schaltungsstruktur gemäß beispielhaftem Ausführungsbeispiel 1, wobei der erste III-N-Transistor und der zweite III-N-Transistor Galliumnitrid- (GaN-) Transistoren umfassen.
  • Beispielhaftes Ausführungsbeispiel 3: Die integrierte Schaltungsstruktur gemäß beispielhaftem Ausführungsbeispiel 1 oder 2, wobei das Siliziumoxid koplanar mit einer Oberseite von Metallkontakten auf den jeweiligen Source- und Drain-Regionen des ersten III-N-Transistors und des zweiten III-N-Transistors ist.
  • Beispielhaftes Ausführungsbeispiel 4: Die integrierte Schaltungsstruktur gemäß beispielhaftem Ausführungsbeispiel 1, 2 oder 3, wobei der flache Graben mit einem Doppelschicht-Stapel gefüllt ist, umfassend einen High-K-Dielektrikums-Liner, der an den Seitenwänden und einem Boden des flachen Grabens gebildet ist, und das Oxid, Nitrid oder Low-K-Dielektrikum, das auf der Schicht des High-K-Dielektrikums gebildet ist und einen Rest des Grabens füllt.
  • Beispielhaftes Ausführungsbeispiel 5: Die integrierte Schaltungsstruktur gemäß beispielhaftem Ausführungsbeispiel 4, wobei der High-K-Dielektrikums-Liner eines von Aluminiumoxid und Hafniumoxid umfasst.
  • Beispielhaftes Ausführungsbeispiel 6: Die integrierte Schaltungsstruktur gemäß beispielhaftem Ausführungsbeispiel 4 oder 5, wobei der High-K-Dielektrikums-Liner eine Dicke von ungefähr 2 nm aufweist.
  • Beispielhaftes Ausführungsbeispiel 7: Die integrierte Schaltungsstruktur gemäß beispielhaftem Ausführungsbeispiel 1, 2, 3, 4, 5 oder 6, wobei eine Höhe des flachen Grabens ungefähr 200 nm bis 500 nm beträgt.
  • Beispielhaftes Ausführungsbeispiel 8: Die integrierte Schaltungsstruktur gemäß beispielhaftem Ausführungsbeispiel 1, 2, 3, 4, 5, 6 oder 7, wobei Seiten der jeweiligen Source- und Drain-Regionen des ersten III-N-Transistors und des zweiten III-N-Transistors Seitenwände des flachen Grabens bilden.
  • Beispielhaftes Ausführungsbeispiel 9: Die integrierte Schaltungsstruktur gemäß beispielhaftem Ausführungsbeispiel 1, 2, 3, 4, 5, 6, 7 oder 8, wobei die Breite des flachen Grabens ungefähr 300 nm bis mehrere Mikrometer beträgt.
  • Beispielhaftes Ausführungsbeispiel 10: Die integrierte Schaltungsstruktur gemäß beispielhaftem Ausführungsbeispiel 1, wobei der erste Zwischenraum in Kontakt mit einer Source- und Drain-Region des ersten III-N-Transistors ist und der zweite Zwischenraum in Kontakt mit einer Source-Drain-Region des zweiten III-N-Transistors ist, wobei der erste Zwischenraum und der zweite Zwischenraum durch ein dielektrisches Material getrennt sind.
  • Beispielhaftes Ausführungsbeispiel 11: Die integrierte Schaltungsstruktur gemäß beispielhaftem Ausführungsbeispiel 10, wobei der erste Zwischenraum und der zweite Zwischenraum mit Galliumnitrid- (gan-) Transistor zumindest einem von Luft, einem Gas, einem Dielektrikum und einer Flüssigkeit gefüllt sind.
  • Beispielhaftes Ausführungsbeispiel 12: Die integrierte Schaltungsstruktur gemäß beispielhaftem Ausführungsbeispiel 10 oder 11, wobei der erste Zwischenraum und der zweite Zwischenraum jeweilige obere Abschnitte und Bodenabschnitte aufweisen, wobei die oberen Abschnitte in einem Zwischenschicht-Dielektrikum (ILD) bei ungefähr ½ einer Höhe der jeweiligen Source- und Drain-Regionen des ersten III-N-Transistors und des zweiten III-N-Transistors angeordnet sind, und die Bodenabschnitte in dem III-N-Substrat bei ungefähr einer Hälfte der Tiefe des III-N-Substrats angeordnet sind, derart, dass die Bodenabschnitte das Siliziumsubstrat nicht kontaktieren.
  • Beispielhaftes Ausführungsbeispiel 13: Die integrierte Schaltungsstruktur gemäß beispielhaftem Ausführungsbeispiel 10, 11 oder 12, wobei der erste Zwischenraum und der zweite Zwischenraum als eine Öffnung mit Grenzen gebildet sind, die durch ein Zwischenschicht-Dielektrikum (ILD) entlang eines oberen Abschnitts und entlang einer ersten Seite definiert sind, begrenzt durch das III-N-Substrat entlang von Bodenabschnitten; und begrenzt sowohl durch die Source- und Drain-Regionen als auch das III-N-Substrat entlang einer zweiten Seite.
  • Beispielhaftes Ausführungsbeispiel 14: Die integrierte Schaltungsstruktur gemäß beispielhaftem Ausführungsbeispiel 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12 oder 13, wobei der erste III-N-Transistor Source- und Drain-Regionen, eine Polarisationsschicht auf dem III-N-Substrat zwischen den Source- und Drain-Regionen und eine Gate-Elektrode über der Polarisationsschicht umfasst.
  • Beispielhaftes Ausführungsbeispiel 15: Die integrierte Schaltungsstruktur gemäß beispielhaftem Ausführungsbeispiel 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13 oder 14, wobei der zweite III-N-Transistor Source- und Drain-Regionen, eine Polarisationsschicht auf dem III-N-Substrat zwischen den Source- und Drain-Regionen und eine Gate-Elektrode über der Polarisationsschicht umfasst.
  • Beispielhaftes Ausführungsbeispiel 16: Ein Verfahren zum Herstellen eines Galliumnitrid-(GaN-) Transistors umfasst das Bilden einer GaN-Schicht auf einem Si-Substrat und Bilden einer Polarisationsschicht auf der GaN-Schicht. Eine Flachgrabenisolation wird durchgeführt zum Ätzen der Polarisationsschicht und der GaN-Schicht, um Positionen für Isolationsbereiche und benachbarte Source- und Drain-Regionen zu definieren. Die Gräben werden mit einem dielektrischen Material gefüllt. Ein Dummy-Gate wird gebildet und Abstandhalter werden auf jeder Seite des Dummy-Gates gebildet. Source- und Drain-Regionen werden benachbart zu den Gräben gebildet. Ein Zwischenschicht-Dielektrikum (ILD) wird auf einer Oberseite des Dummy-Gates gebildet. Das Dummy-Gate wird entfernt, um eine Kanalregion freizulegen, und ein Austausch-Metall-Gate wird über der freiliegenden Kanalregion gebildet. Und Metallkontakte werden gebildet in Kontakt mit den Source- und Drain-Regionen.
  • Beispielhaftes Ausführungsbeispiel 17: Das Verfahren gemäß Ausführungsbeispiel 16, wobei das Füllen der Gräben mit einem dielektrischen Material ferner umfasst: Füllen der Gräben mit dielektrischem Material, das ein Oxid, Nitrid oder Low-K-Dielektrikum umfasst.
  • Beispielhaftes Ausführungsbeispiel 18: Das Verfahrensausführungsbeispiel gemäß Anspruch 16 oder 17, ferner umfassend das Füllen der Gräben derart, dass das Oxid, Nitrid oder Low-K-Dielektrikum koplanar mit einer Oberseite der Metallkontakte auf den jeweiligen Source- und Drain-Regionen ist.
  • Beispielhaftes Ausführungsbeispiel 19: Das Verfahren gemäß Ausführungsbeispiel 16, 17 oder 18, ferner umfassend: Auskleiden der Gräben mit einem High-K-Material und dann Füllen der Gräben mit zumindest einem von Aluminiumoxid und Hafniumoxid.
  • Beispielhaftes Ausführungsbeispiel 20: Das Verfahren gemäß Ausführungsbeispiel 16, 17, 18 oder 19, wobei das Bilden der Source- und Drain-Regionen ferner umfasst: Ätzen der Polarisationsschicht in den Source- und Drain-Regionen, gefolgt von epitaxialem Wieder-Wachsen von n-Typ S/D-Material.
  • Beispielhaftes Ausführungsbeispiel 21: Das Verfahren gemäß Ausführungsbeispiel 16, 17, 18, 19 oder 20, ferner umfassend das Bilden des flachen Grabens auf eine Höhe von ungefähr 200 nm bis 500 nm.
  • Beispielhaftes Ausführungsbeispiel 22: Ein Verfahren zum Herstellen eines Galliumnitrid-(GaN-) Transistors umfasst das Bilden einer GaN-Schicht auf einem Si-Substrat und Bilden einer Polarisationsschicht auf der GaN-Schicht. Eine Flachgrabenisolation wird durchgeführt zum Ätzen der Polarisationsschicht und der GaN-Schicht, um Positionen für Isolationsbereiche und benachbarte Source- und Drain-Regionen zu definieren. Eine Opferschicht wird in den Gräben gebildet und Ätzen der Opferschicht, um Abstandhalter an Seitenwänden der Gräben zu bilden. Der Rest der Gräben wird mit einem Zwischenschicht-Dielektrikum (ILD) gefüllt. Die Bildung des GaN-Transistors bis zu Metallschicht M0 wird dann fertiggestellt. Die Abstandhalter werden von den Seitenwänden der Gräben geätzt, um jeweilige Zwischenräume auf jeder Seite des GaN-Transistors offenzulegen.
  • Beispielhaftes Ausführungsbeispiel 23: Das Verfahren gemäß Ausführungsbeispiel 22, ferner umfassend: Füllen der Zwischenräume mit zumindest einem von Luft, einem Gas, einem Dielektrikum und einer Flüssigkeit.
  • Beispielhaftes Ausführungsbeispiel 24: Das Verfahren gemäß Ausführungsbeispiel 22 oder 23, ferner umfassend: Bilden der Abstandhalter derart, dass, sobald die Abstandhalter entfernt werden, die Zwischenräume in Kontakt mit den Source- und Drain-Regionen des GaN-Transistors sind.
  • Beispielhaftes Ausführungsbeispiel 25: Das Verfahren gemäß Ausführungsbeispiel 22, 23 oder 24, ferner umfassend: Bilden der Abstandhalter derart, dass, sobald die Abstandhalter entfernt werden, die Zwischenräume als eine Öffnung mit Grenzen gebildet werden, die durch ILD entlang eines oberen Abschnitts und entlang einer ersten Seite definiert sind, begrenzt durch das III-N-Substrat entlang von Bodenabschnitten; und begrenzt sowohl durch die Source- und Drain-Regionen als auch das III-N-Substrat entlang einer zweiten Seite.

Claims (25)

  1. Eine integrierte Schaltungsstruktur, umfassend: ein Siliziumsubstrat; ein III-Nitrid- (III-N-) Substrat über dem Siliziumsubstrat; einen ersten III-N-Transistor und einen zweiten III-N-Transistor auf dem III-N-Substrat; und eine Isolatorstruktur, die in dem III-N-Substrat zwischen dem ersten III-N-Transistor und dem zweiten III-N-Transistor gebildet ist, wobei die Isolatorstruktur eines umfasst von: einen flachen Graben, der mit einem Oxid, Nitrid oder Low-K-Dielektrikum gefüllt ist; oder einen ersten Zwischenraum benachbart zu dem ersten III-N-Transistor und einen zweiten Zwischenraum benachbart zu dem zweiten III-N-Transistor.
  2. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei der erste III-N-Transistor und der zweite III-N-Transistor Galliumnitrid- (GaN-) Transistoren umfassen.
  3. Die integrierte Schaltungsstruktur gemäß Anspruch 1 oder 2, wobei das Oxid, Nitrid oder Low-K-Dielektrikum koplanar mit einer Oberseite von Metallkontakten auf den jeweiligen Source- und Drain-Regionen des ersten III-N-Transistors und des zweiten III-N-Transistors ist.
  4. Die integrierte Schaltungsstruktur gemäß Anspruch 1, 2 oder 3, wobei der flache Graben mit einem Doppelschicht-Stapel gefüllt ist, umfassend einen High-K-Dielektrikums-Liner, der an den Seitenwänden und einem Boden des flachen Grabens gebildet ist, und das Oxid, Nitrid oder Low-K-Dielektrikum, das auf dem High-K-Dielektrikum gebildet ist und einen Rest des flachen Grabens füllt.
  5. Die integrierte Schaltungsstruktur gemäß Anspruch 4, wobei der High-K-Dielektrikums-Liner eines von Aluminiumoxid und Hafniumoxid umfasst.
  6. Die integrierte Schaltungsstruktur gemäß Anspruch 4 oder 5, wobei der High-K-Dielektrikums-Liner eine Dicke von ungefähr 2 nm aufweist.
  7. Die integrierte Schaltungsstruktur gemäß Anspruch 1, 2, 3, 4, 5 oder 6, wobei sich der flache Graben in das III-N-Substrat bis zu einer Tiefe von ungefähr 200 nm bis 500 nm erstreckt.
  8. Die integrierte Schaltungsstruktur gemäß Anspruch 1, 2, 3, 4, 5, 6 oder 7, wobei Seiten der jeweiligen Source- und Drain-Regionen des ersten III-N-Transistors und des zweiten III-N-Transistors Seitenwände des flachen Grabens bilden.
  9. Die integrierte Schaltungsstruktur gemäß Anspruch 1, 2, 3, 4, 5, 6, 7 oder 8, wobei eine Breite des flachen Grabens ungefähr 300 nm bis mehrere Mikrometer beträgt.
  10. Die integrierte Schaltungsstruktur gemäß einem der vorhergehenden Ansprüche, wobei der erste Zwischenraum in Kontakt mit einer Source- und Drain-Region des ersten III-N-Transistors ist und der zweite Zwischenraum in Kontakt mit einer Source-Drain-Region des zweiten III-N-Transistors ist, wobei der erste Zwischenraum und der zweite Zwischenraum durch ein dielektrisches Material getrennt sind.
  11. Die integrierte Schaltungsstruktur gemäß Anspruch 10, wobei der erste Zwischenraum und der zweite Zwischenraum mit zumindest einem von Luft, einem Gas, einem Dielektrikum und einer Flüssigkeit gefüllt sind.
  12. Die integrierte Schaltungsstruktur gemäß Anspruch 10 oder 11, wobei der erste Zwischenraum und der zweite Zwischenraum jeweilige obere Abschnitte und Bodenabschnitte aufweisen, wobei die oberen Abschnitte in einem Zwischenschicht-Dielektrikum (ILD) bei ungefähr ½ einer Höhe der jeweiligen Source- und Drain-Regionen des ersten III-N-Transistors und des zweiten III-N-Transistors angeordnet sind, und die Bodenabschnitte in dem III-N-Substrat bei ungefähr einer Hälfte einer Tiefe des III-N-Substrats angeordnet sind, derart, dass die Bodenabschnitte das Siliziumsubstrat nicht kontaktieren.
  13. Die integrierte Schaltungsstruktur gemäß Anspruch 10, 11 oder 12, wobei der erste Zwischenraum und der zweite Zwischenraum als eine Öffnung mit Grenzen gebildet sind, die durch ein Zwischenschicht-Dielektrikum (ILD) entlang eines oberen Abschnitts und entlang einer ersten Seite definiert sind, begrenzt durch das III-N-Substrat entlang von Bodenabschnitten; und begrenzt sowohl durch die Source- und Drain-Regionen als auch das III-N-Substrat entlang einer zweiten Seite.
  14. Die integrierte Schaltungsstruktur gemäß Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12 oder 13, wobei der erste III-N-Transistor Source- und Drain-Regionen, eine Polarisationsschicht auf dem III-N-Substrat zwischen den Source- und Drain-Regionen und eine Gate-Elektrode über der Polarisationsschicht umfasst.
  15. Die integrierte Schaltungsstruktur gemäß Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13 oder 14, wobei der zweite III-N-Transistor Source- und Drain-Regionen, eine Polarisationsschicht auf dem III-N-Substrat zwischen den Source- und Drain-Regionen und eine Gate-Elektrode über der Polarisationsschicht umfasst.
  16. Ein Verfahren zum Herstellen eines Galliumnitrid- (GaN-) Transistors, das Verfahren umfassend: Bilden einer GaN-Schicht auf einem Si-Substrat und Bilden einer Polarisationsschicht auf der GaN-Schicht; Durchführen einer Flachgrabenisolation zum Ätzen der Polarisationsschicht und der GaN-Schicht, um Positionen für Isolationsbereiche und benachbarte Source- und Drain-Regionen zu definieren; Füllen der Gräben mit einem dielektrischen Material; Bilden eines Dummy-Gates und Bilden von Abstandhaltern auf jeder Seite des Dummy-Gates; Bilden von Source- und Drain-Regionen benachbart zu den Gräben; Abscheiden und Planarisieren eines Zwischenschicht-Dielektrikums (ILD) auf einer Oberseite des Dummy-Gates; Entfernen des Dummy-Gates, um eine Kanalregion freizulegen, und Bilden eines Austausch-Metall-Gates über der freiliegenden Kanalregion; und Bilden von Metallkontakten in Kontakt mit den Source- und Drain-Regionen.
  17. Das Verfahren gemäß Anspruch 16, wobei das Füllen der Gräben mit dem dielektrischen Material ferner umfasst: Füllen der Gräben mit dielektrischem Material, das ein Oxid, Nitrid oder Low-K-Dielektrikum umfasst.
  18. Das Verfahren gemäß Anspruch 16 oder 17, ferner umfassend das Füllen der Gräben derart, dass das dielektrische Material koplanar mit einer Oberseite der Metallkontakte auf den jeweiligen Source- und Drain-Regionen ist.
  19. Das Verfahren gemäß Anspruch 16, 17 oder 18, ferner umfassend: Auskleiden der Gräben mit einem High-K-Material und dann Füllen der Gräben mit zumindest einem von Aluminiumoxid und Hafniumoxid.
  20. Das Verfahren gemäß Anspruch 16, 17, 18 oder 19, wobei das Bilden der Source- und Drain-Regionen ferner umfasst: Ätzen der Polarisationsschicht in den Source- und Drain-Regionen, gefolgt von epitaxialem Wieder-Wachsen von n-Typ S/D-Material.
  21. Das Verfahren gemäß Anspruch 16, 17, 18, 19 oder 20, ferner umfassend das Bilden des flachen Grabens auf eine Höhe von ungefähr 200 nm bis 500 nm.
  22. Ein Verfahren zum Herstellen eines Galliumnitrid- (GaN-) Transistors, das Verfahren umfassend: Bilden einer GaN-Schicht auf einem Si-Substrat und Bilden einer Polarisationsschicht auf der GaN-Schicht; Durchführen einer Flachgrabenisolation zum Ätzen der Polarisationsschicht und der GaN-Schicht, um Positionen für Isolationsbereiche und benachbarte Source- und Drain-Regionen zu definieren; Bilden einer Opferschicht in den Gräben und Ätzen der Opferschicht, um Abstandhalter an Seitenwänden der Gräben zu bilden; Füllen eines Rests der Gräben mit einem Zwischenschicht-Dielektrikum (ILD); Fertigstellen der Bildung des GaN-Transistors bis zu Metallschicht M0; Ätzen der Abstandhalter von den Seitenwänden der Gräben, um jeweilige Zwischenräume auf jeder Seite des GaN-Transistors offenzulegen.
  23. Das Verfahren gemäß Anspruch 22, ferner umfassend: Füllen der Zwischenräume mit zumindest einem von Luft, einem Gas, einem Dielektrikum und einer Flüssigkeit.
  24. Das Verfahren gemäß Anspruch 22 oder 23, ferner umfassend: Bilden der Abstandhalter derart, dass, sobald die Abstandhalter entfernt werden, die Zwischenräume in Kontakt mit den Source- und Drain-Regionen des GaN-Transistors sind.
  25. Das Verfahren gemäß Anspruch 22, 23 oder 24, ferner umfassend: Bilden der Abstandhalter derart, dass, sobald die Abstandhalter entfernt werden, die Zwischenräume als eine Öffnung mit Grenzen gebildet werden, die durch ILD entlang eines oberen Abschnitts und entlang einer ersten Seite definiert sind, begrenzt durch das III-N-Substrat entlang von Bodenabschnitten; und begrenzt sowohl durch die Source- und Drain-Regionen als auch das III-N-Substrat entlang einer zweiten Seite.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111081764A (zh) * 2019-12-30 2020-04-28 深圳第三代半导体研究院 一种具有嵌入式源漏的晶体管及其制备方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11742381B2 (en) * 2020-07-14 2023-08-29 Semiconductor Components Industries, Llc Monolithic semiconductor device assemblies
US11515397B2 (en) 2020-07-21 2022-11-29 Globalfoundries U.S. Inc. III-V compound semiconductor layer stacks with electrical isolation provided by a trap-rich layer
US11469225B2 (en) 2020-10-16 2022-10-11 Globalfoundries U.S. Inc. Device integration schemes leveraging a bulk semiconductor substrate having a <111 > crystal orientation
US11569374B2 (en) 2020-12-02 2023-01-31 Globalfoundries U.S. Inc. Implanted isolation for device integration on a common substrate
WO2022126308A1 (en) * 2020-12-14 2022-06-23 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and fabrication method thereof
US20240105590A1 (en) * 2022-09-23 2024-03-28 International Business Machines Corporation Stacked fet contact formation

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6657276B1 (en) * 2001-12-10 2003-12-02 Advanced Micro Devices, Inc. Shallow trench isolation (STI) region with high-K liner and method of formation
KR101678044B1 (ko) 2011-12-19 2016-11-21 인텔 코포레이션 비평면 iii-n 트랜지스터
US8884334B2 (en) * 2012-11-09 2014-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Composite layer stacking for enhancement mode transistor
CN103855001A (zh) * 2012-12-04 2014-06-11 中芯国际集成电路制造(上海)有限公司 晶体管及其制造方法
US11195944B2 (en) 2015-06-26 2021-12-07 Intel Corporation Gallium nitride (GaN) transistor structures on a substrate
KR102372055B1 (ko) 2015-06-26 2022-03-08 인텔 코포레이션 가공 실리콘 기판들 상의 gan 디바이스들
DE112015007201T5 (de) 2015-12-21 2018-09-06 Intel Corporation Integrierte hf-frontend-strukturen
US9754933B2 (en) * 2015-12-30 2017-09-05 International Business Machines Corporation Large area diode co-integrated with vertical field-effect-transistors
US10847624B2 (en) 2016-09-27 2020-11-24 Intel Corporation Methods and apparatus to form GaN-based transistors during back-end-of-the-line processing
WO2018063409A1 (en) 2016-09-30 2018-04-05 Intel Corporation Vertical group iii-n devices and their methods of fabrication

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111081764A (zh) * 2019-12-30 2020-04-28 深圳第三代半导体研究院 一种具有嵌入式源漏的晶体管及其制备方法

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