DE102020113775A1 - Vorrichtung, umfassend Luft-Beabstanden von Gate-Abstandhaltern und anderen Dielektrika und Verfahren zur Bereitstellung einer solchen - Google Patents

Vorrichtung, umfassend Luft-Beabstanden von Gate-Abstandhaltern und anderen Dielektrika und Verfahren zur Bereitstellung einer solchen Download PDF

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Ehren Mannebach
Aaron D. Lilak
Hui Jae Yoo
Patrick Morrow
Kevin Lin
Tristan TRONIC
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Abstract

Eine Vorrichtung ist offenbart. Die Vorrichtung umfasst einen Gate-Leiter, eine erste Source-Drain-Region und eine zweite Source-Drain-Region. Die Vorrichtung umfasst einen ersten Luftzwischenraumbereich zwischen der ersten Source-Drain-Region und einer ersten Seite des Gate-Leiters und einen zweiten Luftzwischenraumbereich zwischen der zweiten Source-Drain-Region und einer zweiten Seite des Gate-Leiters. Eine Hartmaskenschicht, die Löcher umfasst, befindet sich unter dem Gate-Leiter, der ersten Source-Drain-Region, der zweiten Source-Drain-Region und den Luftzwischenraumbereichen. Eine planare Dielektrikumsschicht befindet sich unter der Hartmaske.

Description

  • TECHNISCHES GEBIET
  • Ausführungsbeispiele der Offenbarung beziehen sich auf das Luft-Beabstanden von Gate-Abstandhaltern und anderen Dielektrika und insbesondere auf das Rückseiten-Luft-Beabstanden von Gate-Abstandhaltern und anderen Dielektrika durch eine mechanisch stabilisierende Schicht.
  • HINTERGRUND
  • In früheren Ansätzen verwenden Transistorentwickler zur Verringerung der Kapazität zwischen benachbarten Gate- und Source-/Drain-Regionen Low-k-Abstandhalter-Materialien oder Erhöhungen der Dicke von Abstandhalter-Materialien. Die parasitäre Kapazität ist Abstandhalter-Materialien und anderen Dielektrikumsmaterialien in dem Entwurf zugeordnet. Ein Erhöhen der Dielektrikumsdicke zur Reduzierung der parasitären Kapazität umfasst Nachteile im Zusammenhang mit der Kontaktflächen- und/oder Gate-Abstand-Skalierung.
  • Figurenliste
    • 1 zeigt eine Halbleiterstruktur mit Luft-Beabstandung von Gate-Abstandhaltern und anderen Dielektrika gemäß einem Ausführungsbeispiel.
    • 2A-2H zeigen Querschnitte einer Halbleiterstruktur während der Herstellung einer Halbleiterstruktur mit Luftzwischenraum- (air gap) Ersatz für Abstandhalter und andere Dielektrikumsmaterialien gemäß einem Ausführungsbeispiel.
    • 3A-3F zeigen Querschnitte einer Halbleiterstruktur während der Herstellung einer Halbleiterstruktur mit Luftzwischenraum-Ersatz für Abstandhalter und andere Dielektrikumsmaterialien gemäß einem Ausführungsbeispiel.
    • 4 zeigt ein Verfahren zur Herstellung einer Halbleiterstruktur mit Luft-Beabstandung von Gate-Abstandhaltern und anderen Dielektrikumsmaterialien gemäß einem Ausführungsbeispiel.
    • 5 ist ein Schaubild eines Computersystems gemäß einem Ausführungsbeispiel.
    • 6 stellt einen Interposer dar, der ein oder mehrere Ausführungsbeispiele der Erfindung umfasst.
  • BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • Das Luft-Beabstanden von Gate-Abstandhaltern und anderen Dielektrika wird beschrieben. Es wird darauf hingewiesen, dass obwohl Ausführungsbeispiele hierin Bezug nehmend auf beispielhaftes Luft-Beabstanden von Gate-Abstandhaltern und anderen Dielektrika-Implementierungen beschrieben werden, die Offenbarung allgemeiner auf Luft-Beabstanden von Gate-Abstandhaltern und anderen Dielektrika-Implementierungen sowie auf Luft-Beabstanden anderer Art von Gate-Abstandhaltern und anderen Dielektrika-Implementierungen anwendbar ist. In der folgenden Beschreibung werden zahlreiche spezifische Details ausgeführt, wie beispielsweise spezifische Integrationsweisen und Materialauswahl, um ein tiefgreifendes Verständnis von Ausführungsbeispielen der vorliegenden Offenbarung bereitzustellen. Für einen Fachmann auf dem Gebiet ist es jedoch offensichtlich, dass Ausführungsbeispiele der vorliegenden Offenbarung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen werden bekannte Merkmale, wie beispielsweise Entwurfslayouts integrierter Schaltungen, nicht detailliert beschrieben, um Ausführungsbeispiele der vorliegenden Offenbarung nicht unnötig zu verunklaren. Ferner wird darauf hingewiesen, dass die verschiedenen Ausführungsbeispiele, die in den Figuren gezeigt sind, veranschaulichende Darstellungen sind und nicht zwingend maßstabsgetreu gezeichnet sind.
  • Eine bestimmte Terminologie kann auch in der nachfolgenden Beschreibung ausschließlich zum Zweck der Referenz verwendet werden und soll nicht einschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie „obere“, „untere“ und „oben“ und „unten“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie beispielsweise „vorne“, „hinten“, „Rück-“ und „Seiten-“ beschreiben die Ausrichtung und/oder die Position von Abschnitten der Komponente innerhalb eines konsistenten aber beliebigen Bezugsrahmens, der Bezug nehmend auf den Text und die zugeordneten Zeichnungen deutlich gemacht wird, die die erörterte Komponente beschreiben. Eine solche Terminologie kann die Wörter umfassen, die oben spezifisch erwähnt wurden, Ableitungen davon und Wörter ähnlicher Bedeutung.
  • In früheren Ansätzen haben sich Transistorentwickler zur Reduzierung der Kapazität zwischen benachbarten Gate- und Source-/Drain-Regionen auf die Abscheidung von Low-k-Abstandhalter-Materialien oder Erhöhungen der Dicke der Abstandhalter-Materialien verlassen. Es wird darauf hingewiesen, dass die parasitäre Kapazität der Dielektrizitätskonstante des Abstandhalter-Materials und anderer Dielektrikumsmaterialien in einem Transistorentwurf zugeordnet ist. Ein Erhöhen der Dielektrikumsdicke zur Reduzierung der parasitären Kapazität weist Nachteile im Zusammenhang mit der Kontaktflächen- und/oder Gate-Abstand-Skalierung auf.
  • Ein Ansatz, der die Mängel vorangehender Ansätze adressiert, ist hierin offenbart. Als Teil eines offenbarten Ansatzes kann ein Dielektrikumsmaterial zwischen Transistor-Gate und Source-/Drain-Regionen und/oder anderen Zwischenschichtdielektrika durch Luftzwischenräume oder andere Low-k-Materialien ersetzt werden zum: (1) Reduzieren der parasitären Kapazitäten, (2) Vergrößern der Kontaktfläche und/oder (3) Verkleinern des Gate-Abstands.
  • Bei einem Ausführungsbeispiel kann Opfer-Abstandhalter-Material selektiv aus Bereichen entfernt werden, die zwischen Gate und Source-/Drain-Regionen liegen, um einen Low-k-Luftzwischenraum zu erzeugen. Bei anderen Ausführungsbeispielen kann das Opfer-Abstandhalter-Material durch ein Low-k-Material ersetzt werden. Bei einem Ausführungsbeispiel kann ein perforierter Film verwendet werden, um ein selektives Ätzen des Opfer-Materials auszuführen. Bei einem Ausführungsbeispiel kann der perforierte Film, durch den das Opfer-Material entfernt wird: (1) dem System mechanische Stabilität bereitstellen, die verloren gehen kann, wenn Materialien entfernt und durch Luft oder andere Low-k-Materialien ersetzt werden, und (2) den Luftzwischenraum/das Low-k-Material leichter hermetisch verschließbar machen. Bei einem Ausführungsbeispiel, da das Opfer-Material von einer Rückseite der Halbleiterstruktur entfernt oder ersetzt wird, wird die Notwendigkeit vermieden, Vias zu erzeugen (die die Bildung von Kurzschlüssen verursachen können), um das Entfernen oder Ersetzen des Opfer-Materials zu erleichtern.
  • 1 zeigt eine Halbleiterstruktur 100, die aus einem Prozess gebildet wird, der das Rückseiten-Luft-Beabstandung von Gate-Abstandhaltern und anderen Dielektrika umfasst, gemäß einem Ausführungsbeispiel. Bei einem Ausführungsbeispiel, wie in 1 gezeigt, kann die Halbleiterstruktur 100 den Träger 101, die Abdeckungsschicht 103, die mechanisch stabilisierende Schicht 105, die Source-Drain-Regionen 107, die Gate-Regionen 109, das Dielektrikum 111, die Verbindungen 113, die Verbindungen 115, das Dielektrikum 117 und den Leistungs-Höcker 119 umfassen.
  • Bezug nehmend auf 1 kann bei einem Ausführungsbeispiel die Abdeckungsschicht 103 auf dem Träger gebildet sein. Bei einem Ausführungsbeispiel kann die mechanisch stabilisierende Schicht 105 auf der Abdeckungsschicht 103 gebildet sein. Bei einem Ausführungsbeispiel kann die stabilisierende Schicht 105 eine Mehrzahl von Strukturen umfassen, die sich von einer ersten Seite der Halbleiterstruktur 100 zu einer zweiten Seite der Halbleiterstruktur 100 erstrecken. Bei einem Ausführungsbeispiel können die Source-Drain-Regionen 107 auf der mechanisch stabilisierenden Schicht 105 gebildet sein. Bei einem Ausführungsbeispiel können die Source-Drain-Regionen 107 eine Mehrzahl von Source-Drain-Regionen 107 umfassen, die auf der mechanisch stabilisierenden Schicht 105 gebildet ist. Bei einem Ausführungsbeispiel können die Gate-Regionen 109 zwischen den Source-Drain-Regionen 107 gebildet sein. Bei einem Ausführungsbeispiel können die Gate-Regionen 109 eine Mehrzahl von Gate-Strukturen umfassen, die zwischen der Source-Region und der Drain-Region der Source-Drain-Regionen 107 gebildet ist. Bei einem Ausführungsbeispiel kann die Dielektrikumsschicht 111 über den Source-Drain-Regionen 107 und über den Gate-Regionen 109 gebildet sein. Bei einem Ausführungsbeispiel können die Verbindungen 113 in der Dielektrikumsschicht 111 gebildet sein. Bei einem Ausführungsbeispiel können die Verbindungen 113 eine oder mehrere Schichten von Strukturen umfassen, die sich über die Halbleiterstruktur 100 erstrecken. Bei anderen Ausführungsbeispielen können die Verbindungen 113 unterschiedlich strukturiert und angeordnet sein. Bei einem Ausführungsbeispiel kann die Dielektrikumsschicht 117 über der Dielektrikumsschicht 111 gebildet sein. Bei einem Ausführungsbeispiel können die Verbindungen 115 in der Dielektrikumsschicht 111 gebildet sein. Bei einem Ausführungsbeispiel können die Verbindungen 115 eine Schicht von Strukturen umfassen, die sich über die Halbleiterstruktur 100 erstrecken. Bei anderen Ausführungsbeispielen können die Verbindungen 115 unterschiedlich strukturiert und angeordnet sein. Bei einem Ausführungsbeispiel kann der Leistungs-Höcker 119 auf der Dielektrikumsschicht 117 gebildet sein und kann mit den Verbindungen 115 in der Dielektrikumsschicht 111 verbunden sein.
  • Bei einem Ausführungsbeispiel kann der Träger 101 aus Si gebildet sein. Bei anderen Ausführungsbeispielen kann der Träger 101 aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel kann die Abdeckungsschicht 103 aus SiOx, SiN, SiON, C-dotiertem SiOx, C-dotiertem SiN oder C-dotiertem SiON gebildet sein. Bei anderen Ausführungsbeispielen kann die Abdeckungsschicht 103 aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel kann die mechanisch stabilisierende Schicht 105 aus SiOx, SiN, SiON oder Metalloxiden gebildet sein. Bei anderen Ausführungsbeispielen kann die mechanisch stabilisierende Schicht 105 aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel können die Source-Drain-Regionen 107 aus einer Siliziumlegierung wie beispielsweise Silizium-Germanium oder Siliziumcarbid gebildet sein. Bei einigen Implementierungen kann eine epitaktisch abgeschiedene Siliziumlegierung in situ mit Dotierstoffen, wie beispielsweise Bor, Arsen oder Phosphor, dotiert werden. Bei weiteren Ausführungsbeispielen können die Source-Drain-Regionen 107 unter Verwendung von einem oder mehreren wechselnden Halbleitermaterialien gebildet werden, wie beispielsweise Germanium oder einem Material oder Legierung der Gruppe III-V. Und bei weiteren Ausführungsbeispielen können eine oder mehrere Schichten aus Metall und/oder Metall-Legierungen verwendet werden, um die Source- und Drain-Regionen zu bilden. Bei anderen Ausführungsbeispielen können die Source-Drain-Regionen 107 aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel können die Gate-Regionen 109 aus Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle oder Carbiden dieser Metalle, wie beispielsweise Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid oder Aluminiumcarbid gebildet sein. Bei anderen Ausführungsbeispielen können die Gate-Regionen 109 aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel kann das Dielektrikum 111 aus Siliziumdioxid (SiO2), Kohlenstoff-dotiertem Oxid (CDO; carbon doped oxide), Siliziumnitrid, organischen Polymeren wie beispielsweise Perfluorcyclobutan oder Polytetrafluorethylen, Fluorsilikatglas (FSG; fluorosilicate glass) oder Organosilikaten wie z. B. Silsesquioxan, Siloxan oder Organosilikatglas gebildet sein. Bei anderen Ausführungsbeispielen kann die Dielektrikumsregion 111 aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel können die Verbindungen 113 aus Kupfer oder Aluminium gebildet sein. Bei anderen Ausführungsbeispielen können die Verbindungen 113 aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel können die Verbindungen 115 aus Kupfer oder Aluminium gebildet sein. Bei anderen Ausführungsbeispielen können die Verbindungen 115 aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel kann das Dielektrikum 117 aus Siliziumdioxid (SiO2), Kohlenstoff-dotiertem Oxid (CDO), Siliziumnitrid, organischen Polymeren wie beispielsweise Perfluorcyclobutan oder Polytetrafluorethylen, Fluorsilikatglas (FSG) oder Organosilikaten wie z. B. Silsesquioxan, Siloxan oder Organosilikatglas gebildet sein. Bei anderen Ausführungsbeispielen kann das Dielektrikum 117 aus anderen Materialien gebildet sein. Bei einem Ausführungsbeispiel kann der Leistungs-Höcker 119 aus Kupfer oder Aluminium gebildet sein. Bei anderen Ausführungsbeispielen kann der Leistungs-Höcker 119 aus anderen Materialien gebildet sein.
  • Im Betrieb, wenn Transistoren, die in der Halbleiterstruktur 100 umfasst sind, eingeschaltet werden, ermöglichen die niedrigen parasitären Kapazitäten, die durch das Luft-Beabstanden und/oder das Ersetzen/teilweise Ersetzen des Abstandhalter-Materials erleichtert werden, ein Schalten mit hoher Geschwindigkeit und niedrigem Leistungsverbrauch. Zusätzlich, da Nachteile, die steigender Dielektrikumsdicke zugeordnet sind, vermieden werden, können weitere Performance-Verbesserungen realisiert werden. Beispielsweise kann der Transistorkontaktbereich vergrößert werden (was den Widerstand verringert) und der Gate-Abstand kann reduziert werden (was die Skalierung erleichtert).
  • 2A-2H zeigen Querschnitte einer Halbleiterstruktur während der Herstellung einer Halbleiterstruktur mit Luftzwischenraum-Ersatz für Abstandhalter und andere Dielektrikumsmaterialien gemäß einem Ausführungsbeispiel. Eine Beschreibung der Materialzusammensetzung der in 2A-2H gezeigten Strukturen, die analog zu den in 1 gezeigten sind, wird möglicherweise zu Zwecken der Klarheit und Kürze nicht nochmals Bezug nehmend auf 2A-2H beschrieben. Bezug nehmend auf 2A wird nach einer oder mehreren Operationen eine erste Struktur, umfassend den Träger-Wafer 201 und das Klebemittel 203, und eine zweite Struktur, umfassend den Träger-Wafer 205, das Dielektrikum 207, die Gate-Abstandhalter-Materialien 209, die Source-Drain-Regionen 211, die Gate-Regionen 213, die Dielektrikumsschicht 215, die Dielektrikumsschicht 217 und die Verbindungen 219, gebildet.
  • Bezug nehmend auf 2B kann nach einer oder mehreren Operationen, die zu dem in 2A gezeigten Querschnitt der Halbleiterstruktur führen, der Vorrichtungswafer 205, der vollständig gefertigte Transistoren (z. B. umfassend Source-Drain-Regionen 211 und Gate-Regionen 213) und Metallverbindungen 219 umfasst, umgedreht und an den Träger-Wafer 201 gebondet werden. Bei anderen Ausführungsbeispielen kann der Vorrichtungswafer 205 auf andere Arten an den Träger-Wafer 201 gebondet werden. Bei einem Ausführungsbeispiel ist der Träger-Wafer 201 ein temporärer Träger und kann aus Silizium, Glas oder Saphirmaterial gebildet sein. Bei anderen Ausführungsbeispielen kann der Träger-Wafer 201 aus anderen Materialien gebildet sein.
  • Bezug nehmend auf 2C werden nach einer oder mehreren Operationen, die zu dem in 2B gezeigten Querschnitt der Halbleiterstruktur führen, der Vorrichtungswafer 205 und das Dielektrikum 207 entfernt. Bei einem Ausführungsbeispiel legt das Entfernen des Vorrichtungswafers 205 und des Dielektrikums 207 Transistoren frei (z. B. umfassend die Source-Drain-Regionen 211 und Gate-Regionen 213). Bei einem Ausführungsbeispiel kann der Vorrichtungswafer 205 ein Substrat sein, das aus Silizium gebildet ist. Bei anderen Ausführungsbeispielen kann der Vorrichtungswafer 205 ein Substrat sein, das aus anderen Materialien gebildet ist.
  • Bezug nehmend auf 2D wird nach einer oder mehreren Operationen, die zu dem in 2C gezeigten Querschnitt der Halbleiterstruktur führen, eine mechanisch stabilisierende Schicht 221 auf den Gate-Abstandhalter-Materialien 209, den Gate-Regionen 213 und den Source-Drain-Regionen 211 gebildet. Bei einem Ausführungsbeispiel kann die mechanisch stabilisierende Schicht 221 aus SiOx, SiN, SiON oder Metalloxiden gebildet sein. Bei anderen Ausführungsbeispielen kann die mechanisch stabilisierende Schicht 221 aus anderen Materialien gebildet sein.
  • Bezug nehmend auf 2E wird nach einer oder mehreren Operationen, die zu dem in 2D gezeigten Querschnitt der Halbleiterstruktur führen, die mechanisch stabilisierende Schicht 221 perforiert. Bei einem Ausführungsbeispiel kann die mechanisch stabilisierende Schicht 221 unter Verwendung von Lithographie und Ätzen, gerichteter Selbstorganisation oder Perforationstechniken anderer Art perforiert werden.
  • Bezug nehmend auf 2F werden nach einer oder mehreren Operationen, die zu dem in 2E gezeigten Querschnitt der Halbleiterstruktur führen, die Gate-Abstandhalter-Materialien 209 unter Verwendung von Öffnungen 222 in der mechanisch stabilisierenden Schicht 221 entfernt. Bei einem Ausführungsbeispiel können die Gate-Abstandhalter-Materialien 209 durch Ätzen entfernt werden. Bei einem Ausführungsbeispiel können die Gate-Abstandhalter-Materialien 209 durch isotrope Ätzung entfernt werden. Bei einem Ausführungsbeispiel können die Gate-Abstandhalter-Materialien 209 durch isotrope Dampfphasen-Ätzung entfernt werden. Bei anderen Ausführungsbeispielen kann das Gate-Abstandhalter-Material 209 auf andere Arten entfernt werden. Es wird darauf hingewiesen, dass das Entfernen der Gate-Abstandhalter-Materialien 209 Probleme mit der mechanischen Stabilität einführen kann. Bei einem Ausführungsbeispiel können solche Probleme mit der mechanischen Stabilität jedoch durch die mechanisch stabilisierende Schicht 221 adressiert werden.
  • Bezug nehmend auf 2G können nach einer oder mehreren Operationen, die zu dem in 2F gezeigten Querschnitt der Halbleiterstruktur führen, die Luftzwischenräume, die durch das Entfernen der Gate-Abstandhalter-Materialien 209 gebildet werden, mit einer Dielektrikumsmaterial-Abdeckungsschicht 224 abgedeckt werden. Bei einem Ausführungsbeispiel werden die Luftzwischenräume durch nicht-konformes Abscheiden von Abdeckungsmaterial abgedeckt. Bei anderen Ausführungsbeispielen können die Luftzwischenräume auf andere Arten abgedeckt werden.
  • Bezug nehmend auf 2H wird nach einer oder mehreren Operationen, die zu dem in 2G gezeigten Querschnitt der Halbleiterstruktur führen, die Abdeckungsschicht 223 dauerhaft an einen permanenten Träger-Wafer 225 gebondet. Bei dem in 2H gezeigten Ausführungsbeispiel wird die Halbleiterstruktur vor dem Bonden umgedreht. Bei anderen Ausführungsbeispielen kann das Bonden auf andere Arten ausgeführt werden. Zusätzlich wird der Träger-Wafer 201 entbondet (sowohl der Träger-Wafer 201 als auch das Klebemittel 203 werden entfernt). Danach werden die Dielektrikumsschicht 227, die Verbindungsschicht 229 und der Leistungs-Höcker 231 gebildet.
  • Wie in 2A-2H gezeigt ist, umfasst der Prozess ein zeitweises Bonden von vollständig hergestellten Transistoren mit Verbindungen an einen Träger-Wafer 205 (2B), ein Entfernen des Träger-Wafers 205, um die Unterseite der Transistorschicht freizulegen (2C) (umfassend das Dielektrikum 207, das unterhalb der aktiven Transistoren gebildet wird, das entfernt wird, um die Transistoren freizulegen). Wie in 2D gezeigt ist, wird, wenn die Unterseite der Transistorschicht freigelegt wird, eine mechanisch stabilisierende Schicht 221 (z. B. ein Hartmaskenfilm) abgeschieden. Die Hartmaske wird strukturiert (2E) (z. B. durch Litographie, gerichtete Selbstorganisation etc.), um die Perforation derselben zu ermöglichen. Die Perforation der Hartmaske legt das Material frei, das entfernt und/oder ersetzt werden soll (z. B. Gate-Abstandhalter, andere Dielektrika). Sequenzielle Ätzungen werden eingesetzt, um selektiv Material zu entfernen, das den Abstandhalter zwischen Gate und Source-/Drain-Regionen freilegt, bevor das Abstandhalter-Material entfernt wird, um die Luftzwischenräume zu bilden (2F). Bei anderen Ausführungsbeispielen kann das Abstandhalter-Material teilweise entfernt werden. Wenn die Luftzwischenräume gebildet worden sind, wird eine nicht-konforme Abdeckungsschicht 223 abgeschieden (2G) und planarisiert, um die Luftzwischenräume und/oder Low-K-Dielektrika abzudichten. Wie in 2H gezeigt ist, wird die Dielektrikumsoberfläche dann permanent an einen anderen Trägerwafer 225 gebondet und der erste Trägerwafer 201 wird entbondet (z. B. werden der Wafer 201 und das Klebemittel 203 entfernt). Bei einem Ausführungsbeispiel fügt der perforierte Hartmasken-Film 221 eine mechanisch robuste Materialschicht hinzu. Es wird darauf hingewiesen, dass das selektive Entfernen/Ersetzen von Materialien nicht nur auf den Abstandhalter zwischen Gate und Source-/Drain-Regionen beschränkt ist. Bei einem Ausführungsbeispiel kann irgendeine Kombination von Teiltransistor-Materialien, Gate-Abstandhalter-Materialien, Isolationswänden und/oder Zwischenschicht-Dielektrika (ILDs; interlayer dielectrics) der unteren Schicht entfernt/teilweise entfernt/ersetzt werden.
  • 3A-3F zeigen Querschnitte 300A und 300B einer Halbleiterstruktur während der Herstellung einer Halbleiterstruktur mit Luftzwischenraum-Ersatz für Abstandhalter und andere Dielektrikumsmaterialien gemäß einem Ausführungsbeispiel. Insbesondere 3A-3F zeigen mehr Details der beispielhaften Halbleiterstruktur, als in 2A-2H gezeigt sind. In 3A-3F zeigen die Querschnitte die Halbleiterstruktur, nachdem sie zum Entfernen von Abstandhaltern invertiert wurde. In 3A zeigt der Querschnitt 300A den Vorrichtungswafer 301, das Dielektrikum 303, die Finne 305, die Isolationswände 307, die Source-Drain-Epitaxialschicht 309, das Source-Drain-Kontaktmetall 311, das Dielektrikum (Isolationswandabdeckungen) 313, die Verbindung 315, die Plugs 317, die Dielektrikumsschicht 319, die Verbindungsschicht 321, das Dielektrikum 323 und die Verbindungsschicht 325. Außerdem zeigt in 3A, zusätzlich zu den in 300A gezeigten Strukturen (minus die Finne 305, die Isolationswände 307 und das Dielektrikum 313), der Querschnitt 300B die Gate-Abstandhalter-Materialien 327 und die Gate-Leiter 329.
  • Bezug nehmend auf 3A, Querschnitt 300A, betrachtet aus einer Perspektive mit der Oberseite der Halbleiterstruktur nach oben zeigend (umgekehrt zu der tatsächlich in 3A-3F dargestellten), bildet der Vorrichtungswafer 301 die Basis der Halbleiterstruktur. Die Finnen 305 werden in dem Vorrichtungswafer 301 gebildet. Die Isolationswand 307 ist in dem Dielektrikum 303 gebildet und erstreckt sich über die Oberfläche des Dielektrikums 303. Die Isolationswandabdeckungen 313 sind auf der Isolationswand 307 gebildet und erstrecken sich in die Verbindung 315. Die Verbindung 315 erstreckt sich über die obere Oberfläche des Source-Drain-Kontaktmetalls 311 und ist an den Seiten des Plugs 317 gebildet. Das epitaktische Source-Drain-Material 309 ist auf der Oberseite der Finnen 305 gebildet und erstreckt sich nach oben in das Kontaktmetall 311. Es wird darauf hingewiesen, dass sich bei einem Ausführungsbeispiel einige natürlich auftretende Luftlöcher unter den Source-Drain-Regionen bilden können, wie in 3A dargestellt (siehe Bereiche unter den Source-Drain-Regionen). Die Dielektrikumsschicht 319 ist auf der Verbindung 315 gebildet. Die Verbindungsschicht 321 umfasst eine Mehrzahl von Strukturen, die in der Dielektrikumsschicht 319 gebildet sind. Die Dielektrikumsschicht 323 ist über der Dielektrikumsschicht 319 gebildet. Die Verbindungsschicht 325 umfasst eine Mehrzahl von Strukturen, die in der Dielektrikumsschicht 319 und der Dielektrikumsschicht 323 gebildet sind.
  • In 3A zeigt der Querschnitt 300A einen Finnen-Schnitt der Halbleiterstruktur durch die Source-Drain-Region, bevor der Vorrichtungswafer 301 und die Dielektrikumsschicht 303 entfernt werden. Zudem zeigt in 3A der Querschnitt 300B einen Gate-Schnitt der Halbleiterstruktur, bevor der Vorrichtungswafer 301 und die Dielektrikumsschicht 303 entfernt werden.
  • Bezug nehmend auf 3B werden nach einer oder mehreren Operationen, die zu den in 3A gezeigten Querschnitten 300A und 300B führen, der Vorrichtungswafer 301 und die Dielektrikumsschicht 303 entfernt.
  • Bezug nehmend auf 3C wird nach einer oder mehreren Operationen, die zu den in 3B gezeigten Querschnitten 300A und 300B führen, eine mechanisch stabilisierende Schicht 331 auf der Isolationswand 307 und den Finnen 305 von 300A und den Gate-Abstandhaltern 327 und den Gate-Leitern 329 von 300B gebildet, was zu den in 3C gezeigten Querschnitten 300A und 300B führt.
  • Bezug nehmend auf 3D wird nach einer oder mehreren Operationen, die zu den in 3C gezeigten Querschnitten führen, die mechanisch stabilisierende Schicht 331 perforiert, was zu den in 3D gezeigten Querschnitten 300A und 300B führt.
  • Bezug nehmend auf 3E wird nach einer oder mehreren Operationen, die zu den in 3D gezeigten Querschnitten 300A und 300B führen, das Dielektrikumsmaterial, aus dem die Abstandhalter 327 gebildet sind, entfernt, was zu der Bildung von Luftzwischenräumen 333 führt und was zu den in 3E gezeigten Querschnitten 300A und 300B führt.
  • Bezug nehmend auf 3F wird nach einer oder mehreren Operationen, die zu den in 3E gezeigten Querschnitten 300A und 300B führen, eine Abdeckungsschicht 335 auf der mechanisch stabilisierenden Schicht 331 gebildet, was zu den in 3F gezeigten Querschnitten 300A und 300B führt.
  • 4 zeigt ein Verfahren zum Bilden einer Halbleiterstruktur mit Luft-Beabstandung von Gate-Abstandhaltern und anderen Dielektrika gemäß einem Ausführungsbeispiel. Bezug nehmend auf 4 umfasst das Verfahren, bei 401, ein Bilden eines Gate-Leiters. Bei 403, Bilden einer Source-Region und einer Drain-Region, benachbart zu dem Gate-Leiter. Bei 405, Bilden eines ersten Luftzwischenraumbereichs zwischen der Source-Region und einer ersten Seite des Gate-Leiters und eines zweiten Luftzwischenraumbereichs zwischen der Drain-Region und einer zweiten Seite des Gate-Leiters. Zusätzlich zu dem Bilden von Luftzwischenraumbereichen wird darauf hingewiesen, dass das Verfahren zum Bilden der Halbleiterstruktur ein Bilden eines oder mehrerer Isolationswandbereiche und/oder eines oder mehrerer Dielektrikumsschichtbereiche (beispielsweise durch Ausätzen des Materials in diesen Bereichen) umfassen kann. Bei einem Ausführungsbeispiel können der eine oder die mehreren Isolationswandbereiche und/oder der eine oder die mehreren Dielektrikumsschichtbereiche teilweise mit einem Low-k-Dielektrikum gefüllt werden. Bei 407, Bilden einer perforierten Hartmaskenschicht über dem Gate-Leiter, der Source- und Drain-Region und den Luftzwischenraumbereichen. Bei 409, Bilden einer planaren Dielektrikumsschicht über der perforierten Hartmaske.
  • Implementierungen der Ausführungsbeispiele der Erfindung können auf einem Substrat, wie beispielsweise einem Halbleitersubstrat, gebildet oder ausgeführt werden. Bei einer Implementierung kann das Halbleitersubstrat ein kristallines Substrat sein, das unter Verwendung eines Bulk-Siliziums oder einer Silizium-auf-Isolator-Unterstruktur gebildet ist. Bei anderen Implementierungen kann das Halbleitersubstrat unter Verwendung von wechselnden Materialien gebildet sein, die mit Silizium kombiniert sein können oder nicht, die Germanium, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid, Indiumgalliumarsenid, Galliumantimonid oder andere Kombinationen von Gruppe III-V oder Gruppe IV Materialien umfassen, aber nicht auf diese beschränkt sind. Obwohl einige Beispiele von Materialien, aus denen das Substrat gebildet sein kann, hier beschrieben sind, fällt irgendein Material, das als Grundlage dienen kann, auf der ein Halbleiterbauelement gebaut werden kann, in das Wesen und den Schutzbereich der vorliegenden Erfindung.
  • Eine Mehrzahl von Transistoren, wie beispielsweise Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET; metal-oxide-semiconductor field-effect transistor, oder einfach MOS-Transistoren), kann auf dem Substrat gefertigt werden. Bei verschiedenen Implementierungen der Erfindung können die MOS-Transistoren planare Transistoren, nicht-planare Transistoren oder eine Kombination aus beidem sein. Nicht-planare Transistoren umfassen FinFET-Transistoren, wie beispielsweise Doppel-Gate-Transistoren und Tri-Gate-Transistoren und Wrap-Around (Umwickel-) oder All-Around- (Ringsum-) Gate-Transistoren, wie beispielsweise Nanoband- und Nanodraht-Transistoren. Obwohl die hierin beschriebenen Implementierungen möglicherweise nur planare Transistoren darstellen, sollte darauf hingewiesen werden, dass die Erfindung auch unter Verwendung von nicht-planaren Transistoren durchgeführt werden kann.
  • Jeder MOS-Transistor umfasst einen Gate-Stapel, gebildet aus zumindest zwei Schichten, einer Gate-Dielektrikumsschicht und einer Gate-Elektrodenschicht. Die Gate-Dielektrikumsschicht kann eine Schicht oder einen Stapel von Schichten umfassen. Die eine oder die mehreren Schichten können Siliziumoxid, Siliziumdioxid (SiO2) und/oder ein High-k-Dielektrikumsmaterial umfassen. Das High-k-Dielektrikumsmaterial kann Elemente umfassen, wie beispielsweise Hafnium, Silizium, Sauerstoff, Titan, Tantal, Lanthan, Aluminium, Zirkonium, Barium, Strontium, Yttrium, Blei, Scandium, Niobium und Zink. Beispiele von High-k-Materialien, die in der Gate-Dielektrikumsschicht verwendet werden, können, umfassen, sind aber nicht beschränkt auf Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkoniumoxid, Zirkoniumsiliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid und Blei-Zink-Niobat. Bei einigen Ausführungsbeispielen kann ein Ausheilungsprozess an der Gate-Dielektrikumsschicht ausgeführt werden, um deren Qualität zu verbessern, wenn ein High-k-Material verwendet wird.
  • Die Gate-Elektrodenschicht wird auf der Gate-Dielektrikumsschicht gebildet und kann aus zumindest einem P-Typ-Arbeitsfunktions-Metall oder einem N-Typ-Arbeitsfunktions-Metall bestehen, abhängig davon, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll. Bei einigen Implementierungen kann die Gate-Elektrodenschicht aus einem Stapel aus zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Arbeitsfunktions-Metallschichten sind und zumindest eine Metallschicht eine Füll-Metallschicht ist.
  • Für einen PMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Ruthenium, Palladium, Platin, Cobalt, Nickel und leitfähige Metalloxide, z. B. Rutheniumoxid, sind aber nicht darauf beschränkt. Eine P-Typ-Metallschicht ermöglicht die Bildung einer PMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen etwa 4,9 eV und etwa 5,2 eV ist. Für einen NMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie beispielsweise Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid, sind aber nicht darauf beschränkt. Eine N-Typ-Metallschicht ermöglicht die Bildung einer NMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen etwa 3,9 eV und etwa 4,2 eV ist.
  • Bei einigen Implementierungen kann die Gate-Elektrode aus einer „U“-förmigen Struktur bestehen, die einen unteren Abschnitt, der im Wesentlichen parallel zu der Oberfläche des Substrats ist, und zwei Seitenwandabschnitte umfasst, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind. Bei einer anderen Implementierung kann zumindest eine der Metallschichten, die die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats ist und keine Seitenwandabschnitte im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats umfasst. Bei weiteren Implementierungen der Erfindung kann die Gate-Elektrode aus einer Kombination aus U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren planaren, nicht U-förmigen Schichten gebildet sind.
  • Bei einigen Implementierungen der Erfindung kann ein Paar von Seitenwand-Abstandhaltern auf gegenüberliegenden Seiten des Gate-Stapels gebildet sein, die den Gate-Stapel umklammern. Die Seitenwand-Abstandhalter können aus einem Material gebildet sein wie beispielsweise Siliziumnitrid, Siliziumoxid, Siliziumcarbid, Siliziumnitrid dotiert mit Kohlenstoff und Silizium-Oxynitrid. Prozesse zum Bilden von Seitenwand-Abstandhaltern sind im Stand der Technik wohlbekannt und umfassen im Allgemeinen Abscheidungs- und Ätz-Prozessschritte. Bei einer alternativen Implementierung kann eine Mehrzahl von Abstandhalterpaaren verwendet werden, zum Beispiel können zwei Paare, drei Paare oder vier Paare von Seitenwand-Abstandhaltern auf gegenüberliegenden Seiten des Gate-Stapels gebildet sein.
  • Wie im Stand der Technik bekannt ist, werden die Source- und Drain-Regionen innerhalb des Substrats benachbart zu dem Gate-Stapel jedes MOS-Transistors gebildet. Die Source- und Drain-Regionen werden im Allgemeinen unter Verwendung entweder eines Implantations-/ Diffusions-Prozesses oder eines Ätz-/Abscheidungs-Prozesses gebildet. Bei dem ersteren Prozess können Dotierstoffe wie beispielsweise Bor, Aluminium, Antimon, Phosphor oder Arsen in das Substrat Ionen-implantiert werden, um die Source- und Drain-Regionen zu bilden. Ein Temperprozess, der die Dotierstoffe aktiviert und sie zum weiteren Diffundieren in das Substrat veranlasst, folgt typischerweise dem Ionen-Implantationsprozess. Bei dem letzteren Prozess kann das Substrat zuerst geätzt werden, um Vertiefungen an den Orten der Source- und Drain-Regionen zu bilden. Ein epitaktischer Abscheidungsprozess kann dann ausgeführt werden, um die Vertiefungen mit Material zu füllen, das verwendet wird, um die Source- und Drain-Regionen herzustellen. Bei einigen Implementierungen können die Source- und Drain-Regionen unter Verwendung einer Siliziumlegierung, wie beispielsweise Silizium-Germanium oder Siliziumcarbid, gefertigt werden. Bei einigen Implementierungen kann die epitaktisch abgeschiedene Siliziumlegierung in situ mit Dotierstoffen, wie beispielsweise Bor, Arsen oder Phosphor, dotiert werden. Bei weiteren Ausführungsbeispielen können die Source- und Drain-Regionen unter Verwendung von einem oder mehreren wechselnden Halbleitermaterialien gebildet werden, wie beispielsweise Germanium oder einem Material oder Legierung der Gruppe III-V. Und bei weiteren Ausführungsbeispielen können eine oder mehrere Schichten aus Metall und/oder Metall-Legierungen verwendet werden, um die Source- und Drain-Regionen zu bilden.
  • Ein oder mehrere Zwischenschicht-Dielektrika (ILD; Interlayer Dielectrics) werden über die MOS-Transistoren abgeschieden. Die ILD-Schichten können unter Verwendung von Dielektrikumsmaterialien gebildet werden, die für ihre Anwendbarkeit in Integrierte-Schaltung-Strukturen bekannt sind, wie beispielsweise Low-k-Dielektrikumsmaterialien. Beispiele für Dielektrikumsmaterialien, die verwendet werden können, umfassen, sind aber nicht beschränkt auf Siliziumdioxid (SiO2), Kohlenstoff-dotiertes Oxid (CDO), Siliziumnitrid, organische Polymere wie beispielsweise Perfluorcyclobutan oder Polytetrafluorethylen, Fluorsilikatglas (FSG) und Organosilikate wie z. B. Silsesquioxan, Siloxan oder Organosilikatglas. Die ILD-Schichten können Poren oder Luftzwischenräume umfassen, um ihre Dielektrizitätskonstante weiter zu reduzieren.
  • 5 stellt eine Rechenvorrichtung 500 gemäß einer Implementierung der Erfindung dar. Die Rechenvorrichtung 500 häust eine Platine 502. Die Platine 502 kann eine Anzahl von Komponenten umfassen, einschließlich aber nicht beschränkt auf einen Prozessor 504 und zumindest einen Kommunikationschip 506. Der Prozessor 504 ist physisch und elektrisch mit der Platine 502 gekoppelt. Bei einigen Implementierungen ist der zumindest eine Kommunikationschip 506 ferner physisch und elektrisch mit der Platine 502 gekoppelt. Bei weiteren Implementierungen ist der Kommunikationschip 506 Teil des Prozessors 504.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 500 andere Komponenten umfassen, die physisch und elektrisch mit der Platine 502 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z. B. DRAM), einen nichtflüchtigen Speicher (z. B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (global positioning system; globales Positionierungssystem), einen Kompass, einen Beschleunigungssensor, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeichervorrichtung (wie beispielsweise Festplattenlaufwerk, CD (compact disk), DVD (digital versatile disk) usw.).
  • Der Kommunikationschip 506 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten zu und von der Rechenvorrichtung 500. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 506 kann irgendwelche einer Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend, aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon, sowie irgendwelche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Die Rechenvorrichtung 500 kann eine Mehrzahl von Kommunikationschips 506 umfassen. Zum Beispiel kann ein erster Kommunikationschip 506 zweckgebunden sein für drahtlose Kommunikation mit kürzerer Reichweite, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 506 kann zweckgebunden sein für drahtlose Kommunikation mit größerer Reichweite, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 504 der Rechenvorrichtung 500 umfasst einen Integrierte-Schaltung-Die, der innerhalb des Prozessors 504 gepackaged ist. Bei einigen Implementierungen der Erfindung umfasst der Integrierte-Schaltung-Die des Prozessors ein oder mehrere Bauelemente, wie beispielsweise MOS-FET-Transistoren, aufgebaut gemäß Implementierungen der Erfindung. Der Ausdruck „Prozessor“ kann sich auf irgendein Bauelement oder Abschnitt eines Bauelements beziehen, das elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 506 umfasst auch einen Integrierte-Schaltung-Die, der innerhalb des Kommunikationschips 506 gepackaged ist. Gemäß einer anderen Implementierung der Erfindung umfasst der Integrierte-Schaltung-Die des Kommunikationschips ein oder mehrere Bauelemente, wie beispielsweise MOS-FET-Transistoren, aufgebaut gemäß Implementierungen der Erfindung.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 500 gehäust ist, einen Integrierte-Schaltung-Die enthalten, der ein oder mehrere Bauelemente umfasst, wie beispielsweise MOS-FET-Transistoren, aufgebaut gemäß Implementierungen der Erfindung.
  • Bei verschiedenen Implementierungen kann die Rechenvorrichtung 500 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein PDA (persönlicher digitaler Assistent; personal digital assistant), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 500 irgendein anderes elektronisches Bauelement sein, das Daten verarbeitet.
  • 6 stellt einen Interposer 600 dar, der ein oder mehrere Ausführungsbeispiele der Erfindung umfasst. Der Interposer 600 ist ein dazwischenliegendes Substrat, das verwendet wird, um ein erstes Substrat 602 zu einem zweiten Substrat 604 zu überbrücken. Das erste Substrat 602 kann zum Beispiel ein Integrierte-Schaltung-Die sein. Das zweite Substrat 604 kann zum Beispiel ein Speichermodul, eine Computerhauptplatine oder ein anderer Integrierte-Schaltung-Die sein. Im Allgemeinen ist es der Zweck eines Interposers 600, eine Verbindung zu einem weiteren Abstand auszubreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 600 einen Integrierte-Schaltung-Die mit einem Kugelgitterarray- (BGA; ball grid array) 606 koppeln, das nachfolgend mit dem zweiten Substrat 604 gekoppelt werden kann. Bei einigen Ausführungsbeispielen sind das erste und zweite Substrat 602/604 an gegenüberliegenden Seiten des Interposers 600 angebracht. Bei anderen Ausführungsbeispielen sind das erste und zweite Substrat 602/604 an derselben Seite des Interposers 600 angebracht. Und bei weiteren Ausführungsbeispielen sind drei oder mehr Substrate mithilfe des Interposers 600 verbunden.
  • Der Interposer 600 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial gebildet sein, wie beispielsweise Polyimid. Bei weiteren Implementierungen kann der Interposer 600 aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien aufweisen können, die oben zur Verwendung bei einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe 111-V und Gruppe IV Materialien.
  • Der Interposer 600 kann Metall-Verbindungen 608 und Vias 610 umfassen, umfassend aber nicht beschränkt auf Silizium-Durchkontaktierungen (TSVs; through-silicon vias) 612. Der Interposer 600 kann ferner eingebettete Bauelemente 614 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren und ESD-Bauelemente (ESD = elektrostatische Entladung; electrostatic discharge). Komplexere Bauelemente, wie beispielsweise Radiofrequenz- (RF-) Bauelemente, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und MEMS-Bauelemente, können ebenfalls auf dem Interposer 600 gebildet sein. Gemäß Ausführungsbeispielen der Erfindung können hierin offenbarte Vorrichtungen oder Prozesse bei der Herstellung des Interposers 600 verwendet werden.
  • Obwohl spezifische Ausführungsbeispiele oben beschrieben wurden, sollen diese Ausführungsbeispiele nicht den Schutzbereich der vorliegenden Offenbarung einschränken, auch wenn nur ein einzelnes Ausführungsbeispiel im Hinblick auf ein bestimmtes Merkmal beschrieben ist. Beispiele von Merkmalen, die in der Offenbarung bereitgestellt sind, sollen darstellend sein und nicht einschränkend, außer anderweitig angegeben. Die obige Beschreibung soll solche Alternativen, Modifikationen und Entsprechungen abdecken, wie sie für einen Fachmann offensichtlich wären, der den Vorteil der vorliegenden Offenbarung hat.
  • Der Schutzbereich der vorliegenden Offenbarung umfasst irgendein Merkmal oder Kombination von Merkmalen, die hierin offenbart sind (entweder explizit oder implizit) oder irgendeine Verallgemeinerung davon, ob dadurch irgendwelche oder alle der hierin adressierten Probleme verringert werden oder nicht. Dementsprechend können neue Ansprüche während der Verfolgung der vorliegenden Anmeldung (oder einer Anmeldung, die die Priorität derselben beansprucht) für irgendeine solche Kombination von Merkmalen formuliert werden. Genauer gesagt, Bezug nehmend auf die beiliegenden Ansprüche, können Merkmale aus abhängigen Patentansprüchen mit jenen der unabhängigen Ansprüche kombiniert werden und Merkmale aus entsprechenden unabhängigen Ansprüchen können auf irgendeine geeignete Weise kombiniert werden und nicht nur in den spezifischen Kombinationen, die in den beigefügten Ansprüchen aufgezählt sind.
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsbeispiele. Die verschiedenen Merkmale der unterschiedlichen Ausführungsbeispiele können verschieden kombiniert werden, wobei einige Merkmale umfasst sind und andere ausgeschlossen sind, um für eine Vielzahl von unterschiedlichen Anwendungen zu passen.
    • Ausführungsbeispiel 1: Eine Vorrichtung, umfassend einen Gate-Leiter; eine erste Source-Drain-Region und eine zweite Source-Drain-Region, einen ersten Luftzwischenraumbereich zwischen der ersten Source-Drain-Region und einer ersten Seite des Gate-Leiters und einen zweiten Luftzwischenraumbereich zwischen der zweiten Source-Drain-Region und einer zweiten Seite des Gate-Leiters, eine Hartmaskenschicht, umfassend Löcher unter dem Gate-Leiter, der ersten Source-Drain-Region, der zweiten Source-Drain-Region und den Luftzwischenraumbereichen; und eine planare Dielektrikumsschicht unter der perforierten Hartmaske.
    • Ausführungsbeispiel 2: Das Ausführungsbeispiel gemäß Anspruch 1, wobei sich der erste Luftzwischenraumbereich und der zweite Luftzwischenraumbereich von einer Oberflächenebene der Hartmaskenschicht zu der Oberflächenebene der ersten Source-Drain-Region und der zweiten Source-Drain-Region erstrecken.
    • Ausführungsbeispiel 3: Die Vorrichtung gemäß Ausführungsbeispiel 1 oder 2, ferner umfassend eine Verdrahtungsschicht über dem Gate-Leiter.
    • Ausführungsbeispiel 4: Die Vorrichtung gemäß Ausführungsbeispiel 1, 2 oder 3, wobei sich ein Low-k-Material in dem ersten Luftzwischenraumbereich und dem zweiten Luftzwischenraumbereich befindet.
    • Ausführungsbeispiel 5: Die Vorrichtung gemäß Ausführungsbeispiel 1, 2, 3 oder 4, ferner umfassend: einen oder mehrere ungefüllte Isolationswandbereiche; und einen oder mehrere ungefüllte Dielektrikumsschichtbereiche.
    • Ausführungsbeispiel 6: Die Vorrichtung gemäß Ausführungsbeispiel 1, 2, 3, 4 oder 5, wobei die Hartmaskenschicht eine stabilisierende Schicht ist.
    • Ausführungsbeispiel 7: Die Vorrichtung gemäß Ausführungsbeispiel 1, 2, 3, 4, 5 oder 6, ferner umfassend eine Abdeckungsschicht über der Hartmaskenschicht.
    • Ausführungsbeispiel 8: Die Vorrichtung gemäß Ausführungsbeispiel 1, 2, 3, 4, 5, 6 oder 7, wobei der eine oder die mehreren Isolationswandbereiche und/oder die Dielektrikumsschichtbereiche teilweise mit einem Low-k-Dielektrikum gefüllt sind.
    • Ausführungsbeispiel 9: Ein System, umfassend eine oder mehrere Verarbeitungskomponenten; und eine oder mehrere Datenspeicherungskomponenten, wobei zumindest eine der Verarbeitungskomponenten und der Datenspeicherungskomponenten zumindest ein Halbleiterbauelement umfassen, das zumindest eine Halbleiterbauelement umfassend: einen Gate-Leiter; eine erste Source-Drain-Region und eine zweite Source-Drain-Region; einen ersten Luftzwischenraumbereich zwischen der ersten Source-Drain-Region und einer ersten Seite des Gate-Leiters und einen zweiten Luftzwischenraumbereich zwischen der zweiten Source-Drain-Region und einer zweiten Seite des Gate-Leiters; eine Hartmaskenschicht, umfassend Löcher unter dem Gate-Leiter, der ersten Source-Drain-Region, der zweiten Source-Drain-Region und den Luftzwischenraumbereichen; und eine planare Dielektrikumsschicht unter der perforierten Hartmaske.
    • Ausführungsbeispiel 10: Das System gemäß Ausführungsbeispiel 9, wobei sich der erste Luftzwischenraumbereich und der zweite Luftzwischenraumbereich von einer Oberflächenebene der perforierten Hartmaskenschicht zu der Oberflächenebene der ersten Source-Drain-Region und der zweiten Source-Drain-Region erstrecken.
    • Ausführungsbeispiel 11: Das System gemäß Ausführungsbeispiel 9 oder 10, ferner umfassend eine Verdrahtungsschicht über dem Gate-Leiter.
    • Ausführungsbeispiel 12: Das System gemäß Ausführungsbeispiel 9, 10 oder 11, wobei sich ein Low-k-Material in dem ersten Luftzwischenraumbereich und dem zweiten Luftzwischenraumbereich befindet.
    • Ausführungsbeispiel 13: Das System gemäß Ausführungsbeispiel 9, 10, 11 oder 12, die Vorrichtung ferner umfassend: einen oder mehrere ungefüllte Isolationswandbereiche; und einen oder mehrere ungefüllte Dielektrikumsschichtbereiche.
    • Ausführungsbeispiel 14: Das System gemäß Ausführungsbeispiel 9, 10, 12 oder 13, wobei die Hartmaskenschicht eine stabilisierende Schicht ist.
    • Ausführungsbeispiel 15: Das System gemäß Ausführungsbeispiel 9, 10, 11, 12, 13 oder 14, ferner umfassend eine Abdeckungsschicht über der Hartmaskenschicht.
    • Ausführungsbeispiel 16: Das System gemäß Ausführungsbeispiel 9, 10, 11, 12, 13, 14 oder 15, wobei der eine oder die mehreren Dielektrikumsschichtbereiche teilweise mit einem Low-k-Dielektrikum gefüllt sind.
    • Ausführungsbeispiel 17: Ein Verfahren, umfassend: Bilden eines Vorrichtungswafers, umfassend Transistorstrukturen, auf einem ersten Trägerwafer; Entfernen des Vorrichtungswafers, um die Transistorstrukturen freizulegen; Bilden einer mechanisch stabilisierenden Hartmaskenschicht über den Transistorstrukturen; Perforieren der mechanisch stabilisierenden Hartmaskenschicht; Entfernen von Teilen der Transistorstrukturen, umfassend Abstandhalter-Material, zum Bilden von Luftzwischenräumen; Bilden einer Dielektrikumsschicht über der mechanisch stabilisierenden Hartmaskenschicht;Bonden der Dielektrikumsschicht an einen zweiten Trägerwafer; und Entfernen des ersten Trägerwafers.
    • Ausführungsbeispiel 18: Das Verfahren gemäß Ausführungsbeispiel 17, wobei das Bilden der Dielektrikumsschicht ein Bilden einer nicht-konformen Dielektrikumsschicht über den Luftzwischenräumen zum Abdichten der Luftzwischenräume umfasst.
    • Ausführungsbeispiel 19: Das Verfahren gemäß Ausführungsbeispiel 17 oder 18, wobei das Abstandhalter-Material durch Öffnungen in der mechanisch stabilisierenden Schicht entfernt wird.
    • Ausführungsbeispiel 20: Das Verfahren gemäß Ausführungsbeispiel 17, 18 oder 19, wobei das Bilden des Vorrichtungswafers ein Freilegen einer Unterseite der Transistorstrukturen umfasst.
    • Ausführungsbeispiel 21: Das Verfahren gemäß Ausführungsbeispiel 17, 18, 19 oder 20, wobei die Dielektrikumsschicht eine Abdeckungsschicht ist.
    • Ausführungsbeispiel 22: Ein Verfahren, umfassend ein Bilden eines Gate-Leiters; Bilden einer ersten Source-Drain-Region und einer zweiten Source-Drain-Region, Bilden eines ersten Luftzwischenraumbereichs zwischen der ersten Source-Drain-Region und einer ersten Seite des Gate-Leiters und eines zweiten Luftzwischenraumbereichs zwischen der zweiten Source-Drain-Region und einer zweiten Seite des Gate-Leiters, Bilden einer perforierten Hartmaskenschicht auf dem Gate-Leiter, der ersten Source-Drain-Region, der zweiten Source-Drain-Region und den Luftzwischenraumbereichen, und Bilden einer planaren Dielektrikumsschicht auf der perforierten Hartmaske. Ausführungsbeispiel 23: Das Verfahren gemäß Ausführungsbeispiel 22, wobei das Bilden des ersten Luftzwischenraumbereichs und des zweiten Luftzwischenraumbereichs ein Bilden des ersten Luftzwischenraumbereichs und des zweiten Luftzwischenraumbereichs umfasst, um sich von einer Oberflächenebene der perforierten Hartmaske zu der Oberflächenebene der ersten Source-Drain-Region und der zweiten Source-Drain-Region zu erstrecken.
    • Ausführungsbeispiel 24: Das Verfahren gemäß Ausführungsbeispiel 22 oder 23, ferner umfassend ein Bilden einer Verdrahtungsschicht über dem Gate-Leiter.
    • Ausführungsbeispiel 25: Das Verfahren gemäß Ausführungsbeispiel 22, 23 oder 24, ferner umfassend ein Bilden eines Low-k-Materials in dem ersten Luftzwischenraumbereich und dem zweiten Luftzwischenraumbereich.

Claims (25)

  1. Eine Vorrichtung, umfassend: einen Gate-Leiter; eine erste Source-Drain-Region und eine zweite Source-Drain-Region benachbart zu dem Gate-Leiter; einen ersten Luftzwischenraumbereich zwischen der ersten Source-Drain-Region und einer ersten Seite des Gate-Leiters und einen zweiten Luftzwischenraumbereich zwischen der zweiten Source-Drain-Region und einer zweiten Seite des Gate-Leiters; eine Hartmaskenschicht, umfassend Löcher unter dem Gate-Leiter, der ersten Source-Drain-Region, der zweiten Source-Drain-Region und den Luftzwischenraumbereichen; und eine planare Dielektrikumsschicht unter der perforierten Hartmaske.
  2. Die Vorrichtung gemäß Anspruch 1, wobei sich der erste Luftzwischenraumbereich und der zweite Luftzwischenraumbereich von einer Oberflächenebene der Hartmaskenschicht zu der Oberflächenebene der ersten Source-Drain-Region und der Oberflächenebene der zweiten Source-Drain-Region erstrecken.
  3. Die Vorrichtung gemäß Anspruch 1 oder 2, ferner umfassend eine Verdrahtungsschicht über dem Gate-Leiter.
  4. Die Vorrichtung gemäß Anspruch 1, 2 oder 3, wobei sich ein Low-k-Material in dem ersten Luftzwischenraumbereich und dem zweiten Luftzwischenraumbereich befindet.
  5. Die Vorrichtung gemäß Anspruch 1, 2, 3 oder 4, ferner umfassend: einen oder mehrere ungefüllte Isolationswandbereiche; und einen oder mehrere ungefüllte Dielektrikumsschichtbereiche.
  6. Die Vorrichtung gemäß Anspruch 1, 2, 3, 4 oder 5, wobei die Hartmaskenschicht eine stabilisierende Schicht ist.
  7. Die Vorrichtung gemäß Anspruch 1, 2, 3, 4, 5 oder 6, ferner umfassend eine Abdeckungsschicht über der Hartmaskenschicht.
  8. Die Vorrichtung gemäß Anspruch 5, 6 oder 7, wobei der eine oder die mehreren Isolationswandbereiche und/oder der eine oder die mehreren Dielektrikumsschichtbereiche teilweise mit einem Low-k-Dielektrikum gefüllt sind.
  9. Ein System, umfassend: eine oder mehrere Verarbeitungskomponenten; und eine oder mehrere Datenspeicherungskomponenten, wobei zumindest eine der Verarbeitungskomponenten und der Datenspeicherungskomponenten zumindest ein Halbleiterbauelement umfassen, das zumindest eine Halbleiterbauelement umfassend: einen Gate-Leiter; eine erste Source-Drain-Region und eine zweite Source-Drain-Region; einen ersten Luftzwischenraumbereich zwischen der ersten Source-Drain-Region und einer ersten Seite des Gate-Leiters und einen zweiten Luftzwischenraumbereich zwischen der zweiten Source-Drain-Region und einer zweiten Seite des Gate-Leiters; eine Hartmaskenschicht, umfassend Löcher unter dem Gate-Leiter, der ersten Source-Drain-Region, der zweiten Source-Drain-Region und den Luftzwischenraumbereichen; und eine planare Dielektrikumsschicht unter der perforierten Hartmaske.
  10. Das System gemäß Anspruch 9, wobei sich der erste Luftzwischenraumbereich und der zweite Luftzwischenraumbereich von einer Oberflächenebene der Hartmaskenschicht zu der Oberflächenebene der ersten Source-Drain-Region und zu der Oberflächenebene der zweiten Source-Drain-Region erstrecken.
  11. Das System gemäß Anspruch 9 oder 10, wobei ferner umfassend eine Verdrahtungsschicht über dem Gate-Leiter.
  12. Das System gemäß Anspruch 9, 10 oder 11, wobei sich ein Low-k-Material in dem ersten Luftzwischenraumbereich und dem zweiten Luftzwischenraumbereich befindet.
  13. Das System gemäß Anspruch 9, 10, 11 oder 12, die Vorrichtung ferner umfassend: einen oder mehrere ungefüllte Isolationswandbereiche; und einen oder mehrere ungefüllte Dielektrikumsschichtbereiche.
  14. Das System gemäß Anspruch 9, 10, 11, 12 oder 13, wobei die Hartmaskenschicht eine stabilisierende Schicht ist.
  15. Das System gemäß Anspruch 9, 10, 11, 12, 13 oder 14, ferner umfassend eine Abdeckungsschicht über der Hartmaskenschicht.
  16. Das System gemäß Anspruch 13, 14 oder 15, wobei die Isolationswandbereiche und/oder der eine oder die mehreren Dielektrikumsschichtbereiche teilweise mit einem Low-k-Dielektrikum gefüllt sind.
  17. Ein Verfahren, umfassend: Bilden eines Vorrichtungswafers, umfassend Transistorstrukturen, auf einem ersten Trägerwafer; Entfernen des Vorrichtungswafers, um die Transistorstrukturen freizulegen; Bilden einer mechanisch stabilisierenden Hartmaskenschicht über den Transistorstrukturen; Perforieren der mechanisch stabilisierenden Hartmaskenschicht; Entfernen von Teilen der Transistorstrukturen, umfassend Abstandhalter-Material, zum Bilden von Luftzwischenräumen; Bilden einer Dielektrikumsschicht über den Luftzwischenräumen; Bonden der Dielektrikumsschicht an einen zweiten Trägerwafer; und Entfernen des ersten Trägerwafers.
  18. Das Verfahren gemäß Anspruch 17, wobei das Bilden der Dielektrikumsschicht ein Bilden einer nicht-konformen Dielektrikumsschicht über den Luftzwischenräumen zum Abdichten der Luftzwischenräume umfasst.
  19. Das Verfahren gemäß Anspruch 17 oder 18, wobei das Abstandhalter-Material durch Öffnungen in der mechanisch stabilisierenden Hartmaskenschicht entfernt wird.
  20. Das Verfahren gemäß Anspruch 17, 18 oder 19, wobei das Bilden des Vorrichtungswafers ein Freilegen einer Unterseite der Transistorstrukturen umfasst.
  21. Das Verfahren gemäß Anspruch 17, 18, 19 oder 20, wobei die Dielektrikumsschicht eine Abdeckungsschicht ist.
  22. Ein Verfahren, umfassend: Bilden eines Gate-Leiters; Bilden einer ersten Source-Drain-Region und einer zweiten Source-Drain-Region; Bilden eines ersten Luftzwischenraumbereichs zwischen der ersten Source-Drain-Region und einer ersten Seite des Gate-Leiters und eines zweiten Luftzwischenraumbereichs zwischen der zweiten Source-Drain-Region und einer zweiten Seite des Gate-Leiters; Bilden einer perforierten Hartmaskenschicht auf dem Gate-Leiter, der ersten Source-Drain-Region, der zweiten Source-Drain-Region und den Luftzwischenraumbereichen; und Bilden einer planaren Dielektrikumsschicht auf der perforierten Hartmaske.
  23. Das Verfahren gemäß Anspruch 22, wobei das Bilden des ersten Luftzwischenraumbereichs und des zweiten Luftzwischenraumbereichs ein Bilden des ersten Luftzwischenraumbereichs und des zweiten Luftzwischenraumbereichs umfasst, um sich von einer Oberflächenebene der perforierten Hartmaskenschicht zu einer Oberflächenebene der ersten Source-Drain-Region und der zweiten Source-Drain-Region zu erstrecken.
  24. Das Verfahren gemäß Anspruch 22 oder 23, ferner umfassend ein Bilden einer Verdrahtungsschicht über dem Gate-Leiter.
  25. Das Verfahren gemäß Anspruch 22, 23 oder 24, wobei ein Low-k-Material in dem ersten Luftzwischenraumbereich und dem zweiten Luftzwischenraumbereich gebildet wird.
DE102020113775.3A 2019-06-27 2020-05-21 Vorrichtung, umfassend Luft-Beabstanden von Gate-Abstandhaltern und anderen Dielektrika und Verfahren zur Bereitstellung einer solchen Pending DE102020113775A1 (de)

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