DE102020129973A1 - Einzelgate-3d-nanodraht-inverter für dickes-gate-soc-anwendungen mit hoher dichte - Google Patents

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Walid M. Hafez
Tanuj Trivedi
Jeong Dong KIM
Ting Chang
Babak Fallahazad
Hsu-Yu Chang
Nidhi Nidhi
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Abstract

Hier offenbarte Ausführungsformen beinhalten Halbleitervorrichtungen und Verfahren zum Bilden solcher Vorrichtungen. Bei einer Ausführungsform umfasst eine Halbleitervorrichtung ein Substrat und einen ersten Transistor eines ersten Leitfähigkeitstyps über dem Substrat. Bei einer Ausführungsform umfasst der erste Transistor einen ersten Halbleiterkanal und eine erste Gate-Elektrode um den ersten Halbleiterkanal herum. Bei einer Ausführungsform umfasst die Halbleitervorrichtung ferner einen zweiten Transistor eines zweiten Leitfähigkeitstyps oberhalb des ersten Transistors. Der zweite Transistor umfasst einen zweiten Halbleiterkanal und eine zweite Gate-Elektrode um den zweiten Halbleiterkanal herum. Bei einer Ausführungsform umfassen die zweite Gate-Elektrode und die erste Gate-Elektrode verschiedene Materialien.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der vorliegenden Offenbarung betreffen Halbleitervorrichtungen und insbesondere Einzel-Gate-Nanodrahtinverter für Dickes-Gate-SoC-Anwendungen mit hoher Dichte.
  • HINTERGRUND
  • Da Hersteller integrierter Vorrichtungen die Merkmalsgrößen von Transistorvorrichtungen immer weiter verkleinern, um eine größere Schaltkreisdichte und eine höhere Leistungsfähigkeit zu erreichen, gibt es einen Bedarf, Transistorvorrichtungsströme zu verwalten, während Kurzkanaleffekte, eine parasitäre Kapazität und ein Aus-Zustand-Leckverlust in Vorrichtungen der nächsten Generation reduziert werden. Nichtplanare Transistoren, wie etwa finnen- und nanodrahtbasierte Vorrichtungen, ermöglichen eine verbesserte Steuerung von Kurzkanaleffekten. Zum Beispiel legt sich in nanodrahtbasierten Transistoren der Gate-Stapel um den gesamten Umfang des Nanodrahtes herum, wodurch eine vollständigere Verarmung in dem Kanalgebiet ermöglicht wird und Kurzkanaleffekte aufgrund von steilerem Unterschwellenstromhub (SS) und kleinerer Drain-induzierter Barriereabsenkung (DIBL) reduziert werden.
  • Um einen Inverter zu implementieren, wird ein p-Typ-Transistor elektrisch mit einem n-Typ-Transistor gekoppelt. Ein Schaltbild eines solchen Inverters 180 ist in 1 gezeigt. Die Gates (G) des p-Typ-Transistors und des n-Typ-Transistors sind an dem VEIN-Anschluss miteinander gekoppelt. Die Drains (D) des p-Typ-Transistors und des n-Typ-Transistors sind an dem VAUS-Anschluss miteinander gekoppelt. Die Source (S) des p-Typ-Transistors ist mit der Vdd-Spannung gekoppelt und die Source (S) des n-Typ-Transistors ist mit Masse verbunden.
  • Um die gewünschte Funktionalität für den n-Typ- und p-Typ-Transistor bereitzustellen, werden getrennte Gate-Elektroden benötigt. Das heißt, ein n-Typ-Austrittsarbeitsmetall wird für den n-Typ-Transistor benötigt und ein p-Typ-Austrittsarbeitsmetall wird für den p-Transistor benötigt. Entsprechend müssen der n-Typ-Transistor und der p-Typ-Transistor distinkte Grundflächen über dem Substrat belegen. Dies ist flächenintensiv, da die Kanallängen, die für solche Transistoren benötigt werden, relativ groß sind (z. B. 100 nm oder größer). Eine solche Konfiguration erfordert auch ein Routing in dem Back-End-Of-Line(BEOL)-Stapel, um die Gates (G) und Drains (D) elektrisch zu koppeln.
  • Figurenliste
    • 1 ist eine schematische Veranschaulichung des Schaltkreises für einen Inverter.
    • 2A ist eine Querschnittsveranschaulichung gestapelter Transistoren, die miteinander gekoppelt sind, um als ein Inverter zu wirken, gemäß einer Ausführungsform.
    • 2B ist eine Querschnittsveranschaulichung entlang der Linie B-B' in 2A gemäß einer Ausführungsform.
    • 2C ist eine Querschnittsveranschaulichung entlang der Linie C-C' in 2A, die ein Verbindungsschema veranschaulicht, gemäß einer Ausführungsform.
    • 2D ist eine Querschnittsveranschaulichung gestapelter Transistoren mit einem alternativen Verbindungsschema gemäß einer Ausführungsform.
    • 2E ist eine Querschnittsveranschaulichung eines Paars gestapelter Transistoren, die elektrisch miteinander gekoppelt sind, um als ein Inverter zu wirken, gemäß einer zusätzlichen Ausführungsform.
    • 2F ist eine Querschnittsveranschaulichung eines Paars gestapelter Transistoren, die elektrisch miteinander gekoppelt sind, um als ein Inverter zu wirken, gemäß einer zusätzlichen Ausführungsform.
    • 3A-3U sind Veranschaulichungen, die einen Prozess zum Bilden eines Inverters mit einer gestapelten Transistorkonfiguration gemäß einer Ausführungsform veranschaulichen.
    • 4 veranschaulicht eine Rechenvorrichtung gemäß einer Implementierung einer Ausführungsform der Offenbarung.
    • 5 ist ein Interposer, der eine oder mehrere Ausführungsformen der Offenbarung implementiert.
  • AUSFÜHRUNGSFORMEN DER VOERLIEGENDEN OFFENBARUNG
  • Hier sind Einzel-Gate-Nanodrahtinverter für Dickes-Gate-SOC-Anwendungen mit hoher Dichte gemäß verschiedenen Ausführungsformen beschrieben. In der folgenden Beschreibung werden verschiedene Aspekte der veranschaulichenden Implementierungen unter Verwendung von Begriffen beschrieben, die üblicherweise von einem Fachmann eingesetzt werden, um einem anderen Fachmann den Inhalt ihrer Arbeit zu vermitteln. Es wird für einen Fachmann jedoch offensichtlich sein, dass die vorliegende Erfindung mit nur manchen der beschriebenen Aspekte umsetzbar ist. Zu Erklärungszwecken sind spezielle Zahlen, Materialien und Konfigurationen dargelegt, um ein umfassendes Verständnis der veranschaulichenden Implementierungen bereitzustellen. Es wird jedoch für den Fachmann offensichtlich sein, dass die vorliegende Erfindung auch ohne die speziellen Details umsetzbar ist. In anderen Fällen werden wohlbekannte Merkmale weggelassen oder vereinfacht, um die veranschaulichenden Implementierungen nicht zu verschleiern.
  • Verschiedene Vorgänge sind wiederum als mehrere diskrete Vorgänge auf eine Weise beschrieben, die für das Verständnis der vorliegenden Erfindung am hilfreichsten ist, aber die Reihenfolge der Beschreibung sollte nicht derart ausgelegt werden, dass sie impliziert, dass diese Vorgänge notwendigerweise reihenfolgeabhängig sind. Insbesondere müssen diese Operationen nicht in der Reihenfolge der Präsentation durchgeführt werden.
  • Nanobandvorrichtungen sind unten ausführlich beschrieben. Jedoch versteht es sich, dass im Wesentlichen ähnliche Vorrichtungen mit Nanodrahtkanälen gebildet werden können. Eine Nanodrahtvorrichtung kann Vorrichtungen beinhalten, bei denen der Kanal eine Breitenabmessung und eine Dickenabmessung aufweist, die im Wesentlichen ähnlich sind, wohingegen eine Nanobandvorrichtung einen Kanal beinhalten kann, der eine Breitenabmessung aufweist, die wesentlich größer oder wesentlich kleiner als eine Dickenabmessung ist. Wie hier verwendet, kann „Hochspannung“ auf Spannungen von näherungsweise 1,0 V oder mehr verweisen.
  • Wie oben angemerkt, erfordern bestehende Inverterlayouts Transistoren mit getrennten Gate-Elektroden und distinkten Grundflächen. Die n-Typ- und p-Typ-Transistoren werden dann unter Verwendung eines BEOL-Routings elektrisch miteinander gekoppelt. Solche Konfigurationen sind daher flächenintensiv und belegen wertvollen Routing-Raum oberhalb der Transistoren. Entsprechend stellen hier offenbarte Ausführungsformen einen Inverter bereit, der gestapelte Transistoren umfasst. Eine solche Konfiguration reduziert die Grundfläche auf dem Substrat, da die n-Typ- und p-Typ-Kanalgebiete anstatt lateral aneinander anzugrenzen vertikal gestapelt sind. Außerdem können die gestapelten Transistoren eine Gate-Elektrode teilen, so dass es keinen Bedarf an zusätzlichem Routing in dem BEOL gibt.
  • Die gestapelten Transistoren können durch Verwenden einer hybriden Gate-Elektrode eine Gate-Elektrode teilen. Eine hybride Gate-Elektrode kann ein n-Typ-Austrittsarbeitsmetall über den n-Kanälen und ein p-Typ-Austrittsarbeitsmetall über den p-Kanälen umfassen. Die Routing-Komplexität wird aufgrund der Stapelung der Source/Drain-Gebiete weiter reduziert. Bei einer Ausführungsform kann ein Paar gestapelter Source/Drain-Gebiete durch eine Leitungsschicht elektrisch gekoppelt sein und kann das andere Paar gestapelter Source/Drain-Gebiete durch eine Isolationsschicht elektrisch isoliert sein.
  • Nun unter Bezugnahme auf 2A ist eine Querschnittsveranschaulichung einer Halbleitervorrichtung 200 gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die Halbleitervorrichtung 200 ein Inverter sein. Das heißt, die Halbleitervorrichtung 200 kann einen n-Typ-Transistor 272n und einen p-Typ-Transistor 272p umfassen. Bei einer Ausführungsform sind der n-Typ-Transistor 272n und der p-Typ-Transistor 272p in einer vertikalen Konfiguration gestapelt, wobei der p-Typ-Transistor 272p direkt oberhalb des n-Typ-Transistors 272n ist. Bei anderen Ausführungsformen kann der n-Typ-Transistor 272n über dem p-Typ-Transistor 272p positioniert sein.
  • Bei einer Ausführungsform sind der n-Typ-Transistor 272n und der p-Typ-Transistor 272p über einem Substrat 201 angeordnet. Bei einer Ausführungsform kann das Substrat 201 ein Halbleitersubstrat und eine (nicht gezeigte) Isolationsschicht über dem Halbleitersubstrat 201 beinhalten. Bei einer Ausführungsform repräsentiert das darunterliegende Halbleitersubstrat 201 ein allgemeines Werkstückobjekt, das zum Herstellen integrierter Schaltkreise verwendet wird. Das Halbleitersubstrat 201 beinhaltet häufig einen Wafer oder ein anderes Stück aus Silicium oder einem anderen Halbleitermaterial. Geeignete Halbleitersubstrate 201 beinhalten unter anderem einkristallines Silicium, polykristallines Silicium und Silicium-auf-Isolator (SOI: Silicon On Insulator) sowie ähnliche Substrate, die aus anderen Halbleitermaterialien gebildet werden, wie etwa Substrate, die Germanium, Kohlenstoff oder Gruppe-III-V-Materialien beinhalten.
  • Bei einer Ausführungsform sind der n-Typ-Transistor 272n und der p-Typ-Transistor 272p elektrisch miteinander gekoppelt. Zum Beispiel wird eine einzige Gate-Elektrode verwendet, um sowohl den n-Typ-Transistor 272n als auch den p-Typ-Transistor 272p zu steuern. Die Halbleitervorrichtung 200 kann eine hybride Gate-Elektrode umfassen. Die hybride Gate-Elektrode beinhaltet eine erste Gate-Elektrode 230n um die n-Typ-Kanäle 210n herum und eine zweite Gate-Elektrode 230p um die p-Typ-Kanäle 210p herum. Entsprechend können die Austrittsarbeiten so gewählt werden, dass die benötigte Schwellenspannung für jeden leitfähigen Typ bereitgestellt wird. Bei einer Ausführungsform ist ein erstes Paar Source/Drain-Gebiete (z. B. 220A und 220c) durch eine Isolationsschicht 223 elektrisch voneinander isoliert und ist ein zweites Paar Source/Drain-Gebiete (z. B. 2208 und 220D) durch eine Leitungsschicht 224 miteinander gekoppelt. Entsprechend können die gestapelten Transistoren 272p und 272n elektrisch miteinander als ein Inverter, wie etwa der in 1 gezeigte Inverterschaltkreis 180, gekoppelt sein.
  • Bei einer Ausführungsform umfasst der n-Typ-Transistor 272n einen oder mehrere Halbleiterkanäle 210n. Die Halbleiterkanäle 210n können beliebige geeignete Halbleitermaterialien umfassen. Zum Beispiel können die Halbleiterkanäle 210n Silicium oder Gruppe-III-V-Materialien umfassen. Bei einer Ausführungsform können die Halbleiterkanäle 210n von einem Gate-Dielektrikum 212 umgeben sein. Bei einer Ausführungsform kann das Gate-Dielektrikum 212 eine beliebige gewünschte Dicke aufweisen. Bei einer speziellen Ausführungsform beträgt die Dicke des Gate-Dielektrikums 212 näherungsweise 3 nm oder mehr. Bei der veranschaulichten Ausführungsform ist das Gate-Dielektrikum 212 als nur auf den Halbleiterkanälen 210n und 210p vorhanden gezeigt. Jedoch versteht es sich, dass das Gate-Dielektrikum 212 auch entlang Innenoberflächen der Abstandshalter 222 und/oder über der oberen Oberfläche des Substrats 201 innerhalb der Abstandshalter 222 abgeschieden werden kann.
  • Bei einer Ausführungsform kann das Material (oder die Materialien), das für das Gate-Dielektrikum 232 gewählt wird, beliebige geeignete Materialien mit hoher dielektrischer Konstante sein. Zum Beispiel kann das Gate-Dielektrikum 212 zum Beispiel ein beliebiges geeignetes Oxid, wie etwa Siliciumdioxid, oder High-k-Gate-Dielektrikum-Materialien sein. Beispiele für High-k-Gate-Dielektrikum-Materialien beinhalten beispielweise Hafniumoxid, Hafniumsiliciumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliciumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat. Bei einer Ausführungsform kann das Gate-Dielektrikum 212 auch einem Temperprozess zum Verbessern der Leistungsfähigkeit unterzogen werden.
  • Bei einer Ausführungsform kann eine Gate-Elektrode 230n das Gate-Dielektrikum 212 und die Halbleiterkanäle 210n umgeben. Die Gate-Elektrode 230n kann ein Metall mit einer Austrittsarbeit sein, die für eine n-Typ-Operation abgestimmt ist. Zum Beispiel weist ein n-Typ-Austrittsarbeitsmetall bevorzugt eine Austrittsarbeit auf, die zwischen etwa 3,9 eV und etwa 4,2 eV beträgt. N-Typ-Materialien, die zum Bilden der Metall-Gate-Elektrode 230n verwendet werden können, beinhalten unter anderen Hafnium, Zirconium, Titan, Tantal, Aluminium und Metallcarbide, die diese Elemente beinhalten, z. B. Titancarbid, Zirconiumcarbid, Tantalcarbid, Hafniumcarbid und Aluminiumcarbid.
  • Bei einer Ausführungsform können die Halbleiterkanäle 210n durch Abstandshalter 222 hindurchgehen. Die Source/Drain-Gebiete 220A und 220B können an gegenüberliegenden Enden der Halbleiterkanäle 210n außerhalb der Abstandshalter 222 angeordnet sein. Bei einer Ausführungsform können die Source/Drain-Gebiete 220A und 220B ein epitaktisch aufgewachsenes Halbleitermaterial umfassen. Die Source/Drain-Gebiete 220A und 220B können eine Siliciumlegierung umfassen. Bei manchen Implementierungen umfassen die Source/Drain-Gebiete 220A und 220B eine Siliciumlegierung, die in-situ dotiertes Siliciumgermanium, in-situ dotiertes Siliciumcarbid oder in-situ dotiertes Silicium sein kann. Bei alternativen Implementierungen können andere Siliciumlegierungen verwendet werden. Beispielsweise beinhalten alternative Siliciumlegierungsmaterialien, die verwendet werden können, unter anderem Nickelsilicid, Titansilicid, Kobaltsilicid und können möglicherweise mit Bor und/oder Aluminium dotiert sein. Bei anderen Ausführungsformen können die Source/Drain-Gebiete 220A und 220B alternative Halbleitermaterialien (z. B. Halbleiter, die Gruppe-III-V-Elemente und Legierungen daraus) oder leitfähige Materialien umfassen.
  • Bei einer Ausführungsform umfasst der p-Typ-Transistor 272p einen oder mehrere Halbleiterkanäle 210p. Die Halbleiterkanäle 210p können beliebige geeignete Halbleitermaterialien umfassen. Zum Beispiel können die Halbleiterkanäle 210p Silicium oder Gruppe-III-V-Materialien umfassen. Bei einer Ausführungsform können die Halbleiterkanäle 210p die gleichen Materialien wie die Halbleiterkanäle 210n umfassen. Bei der veranschaulichten Ausführungsform beinhalten der p-Typ-Transistor 272p und der n-Typ-Transistor 272n beide zwei Halbleiterkanäle 210. Bei manchen Ausführungsformen kann die Anzahl an Halbleiterkanälen 210p in dem p-Typ-Transistor 272p verschieden von der Anzahl an Halbleiterkanälen 210n in dem n-Typ-Transistor 272n sein.
  • Bei einer Ausführungsform können die Halbleiterkanäle 210p von dem Gate-Dielektrikum 212 umgeben sein. Bei manchen Ausführungsformen kann das Gate-Dielektrikum 212, das die Halbleiterkanäle 210p umgibt, dem Gate-Dielektrikum 212, das die Halbleiterkanäle 210n umgibt, im Wesentlichen ähnlich sein. Bei anderen Ausführungsformen kann das Gate-Dielektrikum 212 um die Halbleiterkanäle 210p andere Materialien, andere Materialdicken oder andere Materialbehandlungen (z. B. Temperungen usw.) als das Gate-Dielektrikum 212 um die Halbleiterkanäle 210n herum umfassen.
  • Bei einer Ausführungsform kann eine Gate-Elektrode 230p das Gate-Dielektrikum 212 und die Halbleiterkanäle 210p umgeben. Die Gate-Elektrode 230p kann ein Metall mit einer Austrittsarbeit sein, die für eine p-Typ-Operation abgestimmt ist. Zum Beispiel weist ein p-Typ-Austrittsarbeitsmetall bevorzugt eine Austrittsarbeit auf, die zwischen etwa 4,9 eV und etwa 5,2 eV beträgt. p-Typ-Materialien, die zum Bilden der Metall-Gate-Elektrode 230p verwendet werden können, beinhalten unter anderem Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide, z. B. Rutheniumoxid. Bei einer Ausführungsform kann ein Füllmetall 235 (z. B. Wolfram) über einem Austrittsarbeitsmetall angeordnet sein.
  • Wie in 2A gezeigt, befindet sich die Gate-Elektrode 230p in direktem Kontakt mit der Gate-Elektrode 230n. Entsprechend werden die zwei Gate-Elektroden 230p und 230n auf im Wesentlichen der gleichen Spannung gehalten. Bei einer Ausführungsform ist eine Grenzfläche zwischen der Gate-Elektrode 230p und der Gate-Elektrode 230n zwischen den n-Typ-Halbleiterkanälen 210n und den p-Typ-Halbleiterkanälen 210p positioniert. Insbesondere befindet sich die Grenzfläche in 2A zwischen einem obersten n-Typ-Halbleiterkanal 210n (d. h. dem zweiten Kanal von unten) und dem untersten p-Typ-Halbleiterkanal 210p (d. h. dem dritten Kanal von unten). Anders gesagt sind alle n-Typ-Halbleiterkanäle 210n vollständig von der n-Typ-Gate-Elektrode 230n umgeben und sind alle p-Typ-Halbleiterkanäle 210p vollständig von der p-Typ-Gate-Elektrode 230p umgeben. In manchen Fällen kann auf eine „hybride Gate-Elektrode“ Bezug genommen werden. Eine hybride Gate-Elektrode verweist auf die Kombination aus der p-Typ-Gate-Elektrode 230p und der n-Typ-Gate-Elektrode 230n (mit oder ohne ein Füllmetall 235).
  • Bei einer Ausführungsform können die Halbleiterkanäle 210p durch die Abstandshalter 222 hindurchgehen. Die Source/Drain-Gebiete 220c und 220D können an gegenüberliegenden Enden der Halbleiterkanäle 210p außerhalb der Abstandshalter 222 angeordnet sein. Bei einer Ausführungsform können die Source/Drain-Gebiete 220c und 220D ein epitaktisch aufgewachsenes Halbleitermaterial umfassen, wie etwa jene oben mit Bezug auf die Source/Drain-Gebiete 220A und 220B beschriebenen. Die Source/Drain-Gebiete 220C und 220D können das gleiche Basismaterial wie die Source/Drain-Gebiete 220A und 220B sein, aber andere Dotierungsstoffe aufweisen, um den andere Leitfähigkeitstyp bereitzustellen. Bei anderen Ausführungsformen können die Source/Drain-Gebiete 220C und 220D ein anderes Basismaterial als die Source/Drain-Gebiete 220A und 220B aufweisen.
  • Um die gewünschte elektrische Kopplung zwischen dem n-Typ-Transistor 272n und dem p-Typ-Transistor 272p bereitzustellen, können Grenzflächenschichten zwischen den gestapelten Source/Drain-Gebieten 220 bereitgestellt werden. Zum Beispiel kann eine Isolationsschicht 223 zwischen dem Source/Drain-Gebiet 220A und dem Source/Drain-Gebiet 220C positioniert sein. Die Isolationsschicht 223 kann ein Oxid, ein Nitrid oder ein beliebiges anderes Isolationsmaterial umfassen. Von daher kann das Source/Drain-Gebiet 220A auf einem anderen Potential als das Source/Drain-Gebiet 220C gehalten werden. Im Gegensatz dazu kann eine Leitungsschicht 224 zwischen dem Source/Drain-Gebiet 2208 und dem Source/Drain-Gebiet 220D positioniert sein. Die Leitungsschicht 224 kann ein leitfähiges Material, wie etwa TiN oder dergleichen, umfassen. Von daher kann das Source/Drain-Gebiet 2208 so gesteuert werden, dass es im Wesentlichen das gleiche Potential wie das Source/Drain-Gebiet 220D aufweist.
  • Nun unter Bezugnahme auf 2B ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 200 entlang der Linie B-B' in 2A gemäß einer Ausführungsform gezeigt. Die Querschnittsansicht in 2B ist über das Kanalgebiet hinweg. Wie gezeigt, sind die Halbleiterkanäle 210 rechteckig geformt. Die Kanäle 210 können hier als Nanobandkanäle 210 bezeichnet werden. Bei anderen Ausführungsformen können auch Nanodrahtkanäle 210 verwendet werden. Wie gezeigt ist jeder der n-Typ-Halbleiterkanäle 210n vollständig von der n-Typ-Gate-Elektrode 230n umgeben und ist jeder der p-Typ-Halbleiterkanäle 210p vollständig von der p-Typ-Gate-Elektrode 230p umgeben.
  • Bei einer Ausführungsform können die Halbleiterkanäle 210 eine beliebige Beabstandung zwischen ihnen aufweisen. Die n-Typ-Halbleiterkanäle 210n sind mit einer ersten Beabstandung S1 beabstandet, die p-Typ-Halbleiterkanäle 210p sind mit einer zweiten Beabstandung S2 beabstandet und die Beabstandung zwischen den p-Typ-Halbleiterkanälen 210p und den n-Typ-Halbleiterkanälen 210n ist eine dritte Beabstandung S3. Bei einer Ausführungsform können sowohl die erste Beabstandung S1, die zweite Beabstandung S2 als auch die dritte Beabstandung S3 einander im Wesentlichen ähnlich sein. Bei einer Ausführungsform können die Beabstandungen S1-3 näherungsweise 6 nm oder mehr betragen.
  • Nun unter Bezugnahme auf 2C ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 200 entlang der Linie C-C' in 2A gemäß einer Ausführungsform gezeigt. Die in 2C veranschaulichte Ansicht stellt eine Verbindungsarchitektur dar, die verwendet werden kann, um einen elektrischen Kontakt zu dem vergrabenen Source/Drain-Gebiet 220A bereitzustellen. Wie gezeigt, kann das Source/Drain-Gebiet 220A eine erste Breite W1 aufweisen, die größer als die zweite Breite W2 des Source/Drain-Gebiets 220C ist. Ein erster Via 272 kann durch eine Isolationsschicht 257 zu dem Source-Drain-Gebiet 220c hinuntergehen und ein zweiter Via 273 kann durch die Isolationsschicht 257 zu dem Source/Drain-Gebiet 220A hinuntergehen. Das heißt, Teile des zweiten Via 273 können lateral an das Source/Drain-Gebiet 220C angrenzen.
  • Nun unter Bezugnahme auf 2D ist eine Querschnittsveranschaulichung einer Halbleitervorrichtung 200 gemäß einer zusätzlichen Ausführungsform gezeigt. Bei einer Ausführungsform ist die Halbleitervorrichtung 200 der Halbleitervorrichtung 200 in 2A im Wesentlichen ähnlich, mit der Ausnahme, dass eine Verbindungsarchitektur des vergrabenen Source/Drain-Gebiets 220A verschieden ist. Anstelle des Kontaktierens des Source/Drain-Gebiets 220A von oberhalb geht der zweite Via 273 durch das Substrat 201 hindurch. Das heißt, die elektrische Verbindung zu dem Source/Drain-Gebiet 220A kann bei manchen Ausführungsformen von unterhalb erfolgen.
  • Nun unter Bezugnahme auf 2E ist eine Querschnittsveranschaulichung einer Halbleitervorrichtung 200 gemäß einer zusätzlichen Ausführungsform gezeigt. Die Halbleitervorrichtung 200 in 2E ist der Halbleitervorrichtung 200 in 2A im Wesentlichen ähnlich, mit der Ausnahme, dass es zwei leitfähige Schichten 224A und 224B gibt. Die Leitungsschicht 224A ist, ähnlich wie in 2A, zwischen dem Source/Drain-Gebiet 2208 und dem Source/Drain-Gebiet 220D positioniert. Jedoch ist eine zweite Leitungsschicht 224B zwischen der Isolationsschicht 223 und dem Source/Drain-Gebiet 220C angeordnet. Aufgrund der Anwesenheit der Isolationsschicht 223 stellt die zweite Leitungsschicht 224B keinerlei elektrische Kopplung zu dem darunterliegenden Source/Drain-Gebiet 220A bereit.
  • Die zweite Leitungsschicht 224B kann ein Rest der Verarbeitungsoperationen sein, die zum Fertigen der Halbleiterschicht 200 verwendet werden, wie später ausführlicher beschrieben wird. Insbesondere wird die zweite Leitungsschicht 224B mit dem gleichen Abscheidungsprozess abgeschieden, der zum Abscheiden der ersten Leitungsschicht 224A verwendet wird. Von daher kann das Material der zweiten Leitungsschicht 224B das gleiche wie für die erste Leitungsschicht 224A sein. Außerdem kann eine Dicke der zweiten Leitungsschicht 224B die gleiche wie eine Dicke der ersten Leitungsschicht 224A sein. Ein Unterschied zwischen der zweiten Leitungsschicht 224B und der ersten Leitungsschicht 224A, der zu sehen ist, ist in Bezug auf ihre Z-Positionen. Zum Beispiel kann eine untere Oberfläche der zweiten Leitungsschicht 224B weiter von dem Substrat 201 entfernt als eine untere Oberfläche der ersten Leitungsschicht 224A sein. Dies liegt darin begründet, dass sich die erste Leitungsschicht 224A direkt über dem Source/Drain-Gebiet 2208 befindet, wohingegen die zweite Leitungsschicht 224B durch die Isolationsschicht 223 von dem Source/Drain-Gebiet 220A separiert ist.
  • Nun unter Bezugnahme auf 2F ist eine Querschnittsveranschaulichung einer Halbleitervorrichtung 200 gemäß einer zusätzlichen Ausführungsform gezeigt. Bei einer Ausführungsform kann die Halbleitervorrichtung 200 der Halbleitervorrichtung 200 in 2E im Wesentlichen ähnlich sein, mit der Ausnahme, dass es andere Beabstandungen S1-3 gibt. Zum Beispiel können die erste Beabstandung S1 und die zweite Beabstandung S2 einander im Wesentlichen ähnlich sein und kann die dritte Beabstandung S3 größer als die erste Beabstandung S1 und die zweite Beabstandung S2 sein. Das Erhöhen der Beabstandung S3 stellt zusätzlichen Raum zwischen den p-Typ-Halbleiterkanälen 210p und den n-Typ-Halbleiterkanälen 210n bereit. Daher werden größere Spielräume für das Positionieren der Grenzfläche zwischen der n-Typ-Gate-Elektrode 230n und der p-Typ-Gate-Elektrode 230p bereitgestellt. Dies stellt eine zuverlässigere Vorrichtung bereit, da es einfacher ist, die hybride Gate-Elektrode mit der n-Typ-Gate-Elektrode 230n, die alle der n-Typ-Halbleiterkanäle 210n umgibt, und der p-Typ-Gate-Elektrode 230p, die alle der p-Typ-Halbleiterkanäle 210p umgibt, zu konstruieren.
  • Die Halbleitervorrichtung 200 in 2F unterscheidet sich auch von der Halbleitervorrichtung 200 in 2E mit Bezug auf das Gate-Dielektrikum 212. Das Gate-Dielektrikum 212 stellt ein Beispiel für ein Gate-Dielektrikum 212 bereit, das (z. B. mit einem Atomlagenabscheidung(ALD)-Prozess) abgeschieden wird. Von daher kann das Gate-Dielektrikum 212 zusätzlich dazu, dass es über den Halbleiterkanälen 210 angeordnet ist, entlang Innenoberflächen der Abstandshalter 222 und über dem Substrat 201 angeordnet werden. Eine solche Konfiguration für das Gate-Dielektrikum 212 kann auf eine beliebige der anderen hier offenbarten Ausführungsformen angewandt werden.
  • Nun unter Bezugnahme auf 3A-3U ist eine Reihe von Veranschaulichungen, die einen Prozess zum Bilden einer Halbleitervorrichtung 300 darstellen, gemäß einer Ausführungsform gezeigt. Der veranschaulichte Prozessfluss stellt den Prozess zum Bilden einer Halbleitervorrichtung 300 dar, die der Halbleitervorrichtung 200 in 2E ähnlich ist. Jedoch versteht es sich, dass die hier offenbarten anderen Halbleitervorrichtungen auch unter Verwendung ähnlicher Verarbeitungsoperationen mit Variationen an einer oder mehreren Verarbeitungsoperationen hergestellt werden können.
  • Nun unter Bezugnahme auf 3A ist eine perspektivische Veranschaulichung einer Halbleitervorrichtung 300 gemäß einer Ausführungsform gezeigt. Die Halbleitervorrichtung 300 kann ein Substrat 301 umfassen. Das Substrat 301 kann den oben beschriebenen Substraten 201 ähnlich sein. Bei einer Ausführungsform ist ein Stapel 350 aus alternierenden Kanalschichten 311 und Opferschichten 331 über dem Substrat 301 angeordnet. Bei der veranschaulichten Ausführungsform ist jede der Kanalschichten 311 gleichmäßig beabstandet. Jedoch können bei Ausführungsformen, bei denen eine nicht gleichmäßige Beabstandung erwünscht ist (z. B. ähnlich der Vorrichtung 200 in 2F), eine oder mehrere der Opferschichten 331 eine größere Dicke aufweisen. Bei der veranschaulichten Ausführungsform gibt es vier Kanalschichten 311. Jedoch versteht es sich, dass es eine beliebige Anzahl an Kanalschichten 311 in dem Stapel 350 geben kann. Bei einer Ausführungsform ist die oberste Schicht des Stapels 350 eine Opferschicht 331. Bei anderen Ausführungsformen ist die oberste Schicht des Stapels 350 eine Kanalschicht 311.
  • Bei einer Ausführungsform sind die Kanalschichten 311 das Material, das zur Verwendung als die Halbleiterkanäle der fertigen Vorrichtung ausgewählt ist. Die Kanalschichten 311 und die Opferschichten 331 können jeweils ein Material sein, wie etwa unter anderem Silicium, Germanium, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP. Bei einer speziellen Ausführungsform sind die Kanalschichten 311 Silicium und sind die Opferschichten 331 SiGe. Bei einer anderen speziellen Ausführungsform sind die Kanalschichten 311 Germanium und sind die Opferschichten 331 SiGe. Die Kanalschichten 311 und die Opferschichten 331 können in epitaktischen Wachstumsprozessen aufgewachsen werden.
  • Nun unter Bezugnahme auf 3B ist eine perspektivische Veranschaulichung der Halbleitervorrichtung 300 nach dem Strukturieren mehrerer Finnen 308 gemäß einer Ausführungsform gezeigt. Jede Finne 308 kann einen strukturierten Stapel 351 umfassen. Jeder Stapel 351 umfasst alternierende Halbleiterkanäle 310 und Opferschichten 331.
  • Nun unter Bezugnahme auf 3C ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 300 in 3B entlang der Linie 3-3 gemäß einer Ausführungsform gezeigt. Wie gezeigt, umfasst der Stapel 351 alternierende Halbleiterkanäle 310 und Opferschichten 331 über dem Substrat 301.
  • Nun unter Bezugnahme auf 3D ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 300, nachdem ein Opfer-Gate-Stapel über dem Stapel 351 angeordnet wurde, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann der Opfer-Gate-Stapel ein Opfer-Gate 354 und einen Abstandshalter 322, der das Opfer-Gate 354 umgibt, umfassen. Die in 3D gezeigte Perspektive veranschaulicht nur den Teil des Opfer-Gate 354 und Abstandshalters 322 über der oberen Oberfläche des Stapels 351. 3E ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 300 in 3D entlang der Linie E-E'. Wie gezeigt, legt sich das Opfer-Gate 354 entlang der Seitenwände des Stapels 351.
  • Nun unter Bezugnahme auf 3F ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 300, nachdem Source/Drain-Öffnungen 341 in den Stapel 351 strukturiert wurden, gemäß einer Ausführungsform gezeigt. Die Öffnungen 341 sind außerhalb des Opfer-Gate 354 und der Abstandshalter 322 positioniert. Bei einer Ausführungsform kann Material der Abstandshalter 322 entlang Endoberflächen der Opferschichten 331 angeordnet werden. Das heißt, Teile der Halbleiterkanäle 310 gehen durch eine Dicke der Abstandshalter 322 hindurch und die Opferschichten 331 sind lateral vertieft und enden an den Innenoberflächen der Abstandshalter 322.
  • Nun unter Bezugnahme auf 3G ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 300 gezeigt, nachdem die ersten Source/Drain-Gebiete 320A und 320B in den Öffnungen 341 angeordnet wurden. Bei einer Ausführungsform können die ersten Source/Drain-Gebiete 320A und 320B ein Source/Drain-Material mit einem der Leitfähigkeitstypen (z. B. p-Typ oder n-Typ) sein. Bei der hier beschriebenen speziellen Ausführungsform werden die ersten Source/Drain-Gebiete 320A und 320B als n-Typ-Source/Drain-Gebiete 320A und 320B bezeichnet. Bei einer Ausführungsform können die ersten Source/Drain-Gebiete 320A und 320B mit einem epitaktischen Wachstumsprozess aufgewachsen werden und umfassen Materialien wie jene oben beschriebenen.
  • Bei einer Ausführungsform können die ersten Source/Drain-Gebiete 320A und 320B eine solche Dicke aufweisen, dass die ersten Source/Drain-Gebiete 320A und 320B jeweils einen oder mehrere Halbleiterkanäle 310 kontaktieren. Insbesondere kontaktieren die ersten Source/Drain-Gebiete 320A und 320B in 3G die unteren zwei Halbleiterkanäle 310. Da sich die unteren zwei Halbleiterkanäle 310 in Kontakt mit den n-Typ-Source/Drain-Gebieten 320A und 320B befinden, werden sie als n-Typ-Halbleiterkanäle 310n bezeichnet. Die oberen zwei Halbleiterkanäle können als p-Typ-Halbleiterkanäle 310p bezeichnet werden, da sie durch die p-Typ-Source/Drain-Gebiete 320c und 320D in einem anschließenden Verarbeitungsvorgang kontaktiert werden.
  • Nun unter Bezugnahme auf 3H ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 300, nachdem eine Fotolackschicht 361 angeordnet und strukturiert wurde, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die Fotolackschicht 361 mit einem lithografischen Prozess strukturiert werden. Die Strukturierung kann dazu führen, dass eine obere Oberfläche des Source/Drain-Gebiets 320A freigelegt ist und die obere Oberfläche des Source/Drain-Gebiets 320B bedeckt ist.
  • Nun unter Bezugnahme auf 31 ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 300, nachdem eine Isolationsschicht 323 über der freigelegten Oberfläche angeordnet wurde, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die Isolationsschicht 323 ein Oxid, ein Nitrid oder ein beliebiges anderes geeignetes Isolationsmaterial sein. Bei einer Ausführungsform kann die Isolationsschicht 323 mit einem beliebigen geeigneten Abscheidungsprozess, wie etwa chemischer Gasphasenabscheidung (CVD), physikalischer Gasphasenabscheidung (PVD) oder dergleichen abgeschieden werden. Wie gezeigt, wird die Isolationsschicht 323 über der oberen Oberfläche des Source/Drain-Gebiets 320A und über der oberen Oberfläche der Fotolackschicht 361 abgeschieden.
  • Nun unter Bezugnahme auf 3J ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 300, nachdem eine zweite Fotolackschicht 362 über der Isolationsschicht 323 angeordnet wurde, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die zweite Fotolackschicht 362 flächendeckend abgeschieden und vertieft werden, um die Isolationsschicht 323 über dem ersten Fotolack 361 freizulegen, während die Isolationsschicht 323 über dem Source/Drain-Gebiet 320A immer noch geschützt wird. Entsprechend kann der Teil der Isolationsschicht 323 über dem ersten Fotolack 361 geätzt und entfernt werden, ohne den Teil der Isolationsschicht 323 über dem Source/Drain-Gebiet 320A zu beschädigen.
  • Nun unter Bezugnahme auf 3K ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 300, nachdem Teile der Isolationsschicht 323 geätzt wurden und die Fotolackschichten 361 und 362 entfernt wurden, gemäß einer Ausführungsform gezeigt. Ein beliebiger geeigneter Ätzprozess, der gegenüber der Isolationsschicht 323 selektiv ist, kann verwendet werden. Bei einer Ausführungsform können die Fotolackschichten 361 und 362 mit einem Veraschungsprozess oder dergleichen entfernt werden. Wie gezeigt, beinhaltet die resultierende Struktur der Vorrichtung 300 die ersten Source/Drain-Gebiete 320A und 320B, wobei nur eines der zwei Source/Drain-Gebiete 320A und 320B durch eine Isolationsschicht 323 bedeckt ist. Insbesondere zeigt 3K ein Source/Drain-Gebiet 320A, das durch die Isolationsschicht 323 bedeckt ist, und ein Source/Drain-Gebiet 320B, das eine freigelegte obere Oberfläche aufweist.
  • Nun unter Bezugnahme auf 3L ist eine Querschnittsveranschaulichung der Vorrichtung 300, nachdem eine Leitungsschicht 324 über den freigelegten Oberflächen angeordnet wurde, gemäß einer Ausführungsform gezeigt. Wie gezeigt, kann die Leitungsschicht 324 flächendeckend abgeschieden werden. Zum Beispiel wird ein erster Teil der Leitungsschicht 324A über der oberen Oberfläche des Source/Drain-Gebiets 320B abgeschieden, wird ein zweiter Teil der Leitungsschicht 324B über der oberen Oberfläche der Isolationsschicht 323 abgeschieden und wird ein dritter Teil der Leitungsschicht 324C über dem Abstandshalter 322 und dem Opfer-Gate 354 angeordnet.
  • Bei einer Ausführungsform kann die Leitungsschicht 324 ein beliebiges geeignetes leitfähiges Material sein. Zum Beispiel kann die Leitungsschicht 324 TiN sein. Bei einer Ausführungsform wird die Leitungsschicht 324 mit einem beliebigen geeigneten Abscheidungsprozess, wie etwa PVD (z. B. Sputtern), CVD oder dergleichen, abgeschieden.
  • Da der erste Teil der Leitungsschicht 324A und der zweite Teil der Leitungsschicht 324B mit dem gleichen Prozess abgeschieden werden, werden die zwei Schichten im Wesentlichen die gleiche Zusammensetzung und Dicke aufweisen. Da sich die Isolationsschicht 323 unterhalb des zweiten Teils der Leitungsschicht 324B befindet, können jedoch ihre Z-Positionen relativ zu einer Oberfläche des Substrats 301 verschieden sein. Das heißt, der erste Teil der Leitungsschicht 324A kann näher an dem Substrat 301 als der zweite Teil der Leitungsschicht 324B sein.
  • Nun unter Bezugnahme auf 3M ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 300, nachdem ein dritter Fotolack 363 abgeschieden und vertieft wurde, gemäß einer Ausführungsform gezeigt. Das Vertiefen des dritten Fotolacks 363 legt den dritten Teil der Leitungsschicht 324c frei, während der erste Teil der Leitungsschicht 324A und der zweite Teil der Leitungsschicht 324B geschützt bleiben.
  • Nun unter Bezugnahme auf 3N ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 300, nachdem der dritte Teil der Leitungsschicht 324c entfernt wurde, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann der dritte Teil der Leitungsschicht 324c mit einem beliebigen geeigneten Ätzprozess entfernt werden. Wie in 3O gezeigt, kann der dritte Fotolack 363 dann mit einem Veraschungsprozess oder dergleichen entfernt werden. Die resultierende Struktur der Vorrichtung 300 beinhaltet einen ersten Teil der Leitungsschicht 324A über dem Source/Drain-Gebiet 320B und einen zweiten Teil der Leitungsschicht 324B über der Isolationsschicht 323. Bei manchen Ausführungsformen können die zweiten Teile der Leitungsschicht 324B mit zusätzlichen Verarbeitungsvorgängen entfernt werden. Jedoch kann bei anderen Ausführungsformen der zweite Teil der Leitungsschicht 324B als ein Rest des Prozessflusses übrig bleiben. Von daher kann die Anwesenheit des zweiten Teils der Leitungsschicht 324B als ein Indikator verwendet werden, dass ein spezieller Prozessfluss verwendet wurde, um die Halbleitervorrichtung 300 zu fertigen.
  • Nun unter Bezugnahme auf 3P ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 300, nachdem die zweiten Source/Drain-Gebiet 320c und 320D gebildet wurden, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform können die zweiten Source/Drain-Gebiete 320c und 320D epitaktisch aufgewachsen werden. Materialien und Prozesse zum Aufwachsen der zweiten Source/Drain-Gebiete 320c und 320D sind jenen oben mit Bezug auf die ersten Source/Drain-Gebiete 320A und 320B beschriebenen ähnlich. Bei einer Ausführungsform können die zweiten Source/Drain-Gebiete 320c und 320D jeweils einen oder mehrere Halbleiterkanäle 310 kontaktieren. Zum Beispiel kontaktieren die zweiten Source/Drain-Gebiete 320c und 320D zwei p-Typ-Halbleiterkanäle 310p. Weil sie über verschiedenen Stapeln von Materialien gebildet werden, sind die oberen Oberflächen der zweiten Source/Drain-Gebiete 320c und 320D möglicherweise nicht im Wesentlichen koplanar. Zum Beispiel kann eine Oberfläche 336 des Source/Drain-Gebiets 320c weiter von dem Substrat als eine Oberfläche 337 des Source/Drain-Gebiets 320D entfernt sein.
  • Nun unter Bezugnahme auf 3Q ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 300, nachdem das Opfer-Gate 354 entfernt wurde, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform bildet das Entfernen des Opfer-Gate 354 eine Öffnung 378, die die Opferschichten 331 freilegt, die in dem Kanalgebiet zwischen den Abstandshaltern 322 verbleiben.
  • Nun unter Bezugnahme auf 3R ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 300, nachdem die Opferschichten 331 entfernt wurden, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform können die Opferschichten 331 unter Verwendung eines beliebigen bekannten Ätzmittels entfernt werden, das bezüglich der Halbleiterkanäle 310 selektiv ist. Bei einer Ausführungsform ist die Selektivität größer als 100:1. Bei einer Ausführungsform, bei der die Halbleiterkanäle 310 Silicium sind und die Opferschichten 331 Siliciumgermanium sind, werden die Opferschichten 331 unter Verwendung eines Nassätzmittels, wie etwa unter anderem wässriger Carbonsäure/Salpetersäure/HF-Lösung und wässriger Zitronensäure/Salpetersäure/HF-Lösung, selektiv entfernt. Bei einer Ausführungsform, bei der die Halbleiterkanäle 310 Germanium sind und die Opferschichten 331 Siliciumgermanium sind, werden die Opferschichten 331 unter Verwendung eines Nassätzmittels, wie etwa unter anderem Ammoniumhydroxid(NH4OH)-, Tetramethylammoniumhydroxid(TMAH)-, Ethylendiaminpyrocatechol(EDP)- oder Kaliumhydroxid(KOH)-Lösung, selektiv entfernt. Bei einer anderen Ausführungsform werden die Opferschichten 331 durch eine Kombination aus Nass- und Trockenätzungsprozessen entfernt.
  • Nun unter Bezugnahme auf 3S ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 300, nachdem das Gate-Dielektrikum 312 über den Halbleiterkanälen 310 angeordnet wurde, gemäß einer Ausführungsform gezeigt. Ein einziges Gate-Dielektrikum 312 ist als über allen Halbleiterkanälen 310 abgeschieden gezeigt. Jedoch können die n-Typ-Halbleiterkanäle 310n bei manchen Ausführungsformen ein Gate-Dielektrikum 312 aufweisen, das verschiedene Materialien, Dicken oder Behandlungen als jene des Gate-Dielektrikum 312 über den p-Typ-Halbleiterkanälen 310p umfasst. Bei der veranschaulichten Ausführungsform ist das Gate-Dielektrikum 312 als nur über den Halbleiterkanälen 310 gezeigt. Jedoch können andere Ausführungsformen die Abscheidung oder das Wachstum des Gate-Dielektrikums 312 über Innenoberflächen der Abstandshalter 322 und/oder über dem Substrat 301 beinhalten, ähnlich dem in 2F gezeigten Gate-Dielektrikum 312. Bei einer Ausführungsform kann das Gate-Dielektrikum 312 ein dickes Gate-Dielektrikum 312 sein, um Hochspannungsanwendungen zu unterstützen. Zum Beispiel kann das Gate-Dielektrikum 312 dick genug sein, um die Verwendung von näherungsweise 1,0 V oder mehr zu erlauben. Bei einer Ausführungsform kann das Gate-Dielektrikum 312 eine Dicke von näherungsweise 3 nm oder mehr aufweisen.
  • Nun unter Bezugnahme auf 3T ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 300, nachdem die erste Gate-Elektrode 330n über den n-Typ-Halbleiterkanälen 310n angeordnet wurde, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die erste Gate-Elektrode 330n ein beliebiges n-Typ-Austrittsarbeitsmetall sein, wie etwa jene oben beschriebenen. Bei einer Ausführungsform wird die erste Gate-Elektrode 330n bis zu einer solchen Dicke abgeschieden, dass sich eine obere Oberfläche der ersten Gate-Elektrode 330n oberhalb des obersten n-Typ-Halbleiterkanals 310n und unterhalb des untersten p-Typ-Halbleiterkanals 310p befindet.
  • Nun unter Bezugnahme auf 3U ist eine Querschnittsveranschaulichung der Halbleitervorrichtung 300, nachdem eine zweite Gate-Elektrode 330p über den p-Typ-Halbleiterkanälen 310p angeordnet wurde, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die zweite Gate-Elektrode 330p ein beliebiges p-Typ-Austrittsarbeitsmetall sein, wie etwa jene oben beschriebenen. Bei einer Ausführungsform wird die zweite Gate-Elektrode 330p bis zu einer solchen Dicke abgeschieden, dass sich eine obere Oberfläche der zweiten Gate-Elektrode 330p oberhalb eines oder mehrerer p-Typ-Halbleiterkanäle 310p befindet. Wie gezeigt, grenzt die untere Oberfläche der zweiten Gate-Elektrode 330p an die obere Oberfläche der ersten Gate-Elektrode 330n an. Bei einer Ausführungsform kann ein Füllmetall 335 oberhalb der zweiten Gate-Elektrode 330p abgeschieden werden.
  • 4 veranschaulicht eine Rechenvorrichtung 400 gemäß einer Implementierung einer Ausführungsform der Offenbarung. Die Rechenvorrichtung 400 beherbergt eine Platine 402. Die Platine 402 kann eine Anzahl an Komponenten, einschließlich unter anderem eines Prozessors 404 und wenigstens eines Kommunikationschips 406, beinhalten. Der Prozessor 404 ist physisch und elektrisch mit der Platine 402 gekoppelt. Bei manchen Implementierungen ist der wenigstens eine Kommunikationschip 406 auch physisch und elektrisch mit der Platine 402 gekoppelt. Bei weiteren Implementierungen ist der Kommunikationschip 406 Teil des Prozessors 404.
  • In Abhängigkeit von ihren Anwendungen kann die Rechenvorrichtung 400 andere Komponenten beinhalten, die physisch und elektrisch mit der Platine 402 gekoppelt sein können oder auch nicht. Diese anderen Komponenten beinhalten unter anderem flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. ROM), Flash-Speicher, einen Grafikprozessor, einen Digitalsignalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Berührungsbildschirmanzeige, eine Berührungsbildschirmsteuerung, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, eine Globales-Positionierungssystem(GPS)-Vorrichtung, einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeicherungsvorrichtung (wie etwa ein Festplattenlaufwerk, eine Compact-Disk (CD), eine Digital-Versatile-Disk (DVD) und so weiter).
  • Der Kommunikationschip 406 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten zu und von der Rechenvorrichtung 400. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltkreise, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nichtfestes Medium Daten kommunizieren können. Der Ausdruck impliziert nicht, dass die assoziierten Vorrichtungen keinerlei Drähte enthalten, obwohl dies bei manchen Ausführungsformen der Fall sein kann. Der Kommunikationschip 406 kann beliebige einer Anzahl an drahtlosen Standards oder Protokollen implementieren, einschließlich unter anderem Wi-Fi (IEEE-802.11-Familie), WiMAX (IEEE-802.16-Familie), IEEE-802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen derselben sowie beliebiger anderer Drahtlosprotokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Die Rechenvorrichtung 400 kann mehrere Kommunikationschips 406 beinhalten. Beispielsweise kann ein erster Kommunikationschip 406 kürzerreichweitiger drahtloser Kommunikation, wie etwa Wi-Fi und Bluetooth, gewidmet sein und kann ein zweiter Kommunikationschip 406 längerreichweitiger drahtloser Kommunikation, wie etwa GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und anderen, gewidmet sein.
  • Der Prozessor 404 der Rechenvorrichtung 400 beinhaltet einen Integrierter-Schaltkreis-Die, der innerhalb des Prozessors 404 gekapselt ist. Bei einer Ausführungsform kann der Integrierter-Schaltkreis-Die des Prozessors 404 einen Inverter umfassen, der einen n-Typ-Transistor und einen p-Typ-Transistor umfasst, die in einer vertikalen Orientierung gestapelt sind, wie hier beschrieben ist. Der Begriff „Prozessor“ kann sich auf eine beliebige Vorrichtung oder einen beliebigen Teil einer Vorrichtung beziehen, die bzw. der elektronische Daten aus Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten, die in Registern und/oder einem Speicher gespeichert werden können, umzuwandeln.
  • Der Kommunikationschip 406 beinhaltet auch einen Integrierter-Schaltkreis-Die, der innerhalb des Kommunikationschips 406 gekapselt ist. Bei einer Ausführungsform kann der Integrierter-Schaltkreis-Die des Kommunikationschips 406 einen Inverter umfassen, der einen n-Typ-Transistor und einen p-Typ-Transistor umfasst, die in einer vertikalen Orientierung gestapelt sind, wie hier beschrieben ist.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 400 untergebracht ist, einen Inverter umfassen, der einen n-Typ-Transistor und einen p-Typ-Transistor umfasst, die in einer vertikalen Orientierung gestapelt sind, wie hier beschrieben ist.
  • Bei verschiedenen Implementierungen kann die Rechenvorrichtung 400 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarer Musikabspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 400 eine beliebige andere elektronische Vorrichtung, die Daten verarbeitet, sein.
  • 5 veranschaulicht einen Interposer 500, der eine oder mehrere Ausführungsformen der Offenbarung umfasst. Der Interposer 500 ist ein Zwischensubstrat, das zur Überbrückung von einem ersten Substrat 502 zu einem zweiten Substrat 504 verwendet wird. Das erste Substrat 502 kann zum Beispiel ein Integrierter-Schaltkreis-Die sein. Das zweite Substrat 504 kann zum Beispiel ein Speichermodul, eine Computer-Hauptplatine oder ein anderer Integrierter-Schaltkreis-Die sein. Bei einer Ausführungsform kann das erste Substrat 502 und/oder das zweite Substrat 504 einen Inverter, der einen n-Typ-Transistor und einen p-Typ-Transistor umfasst, die in einer vertikalen Orientierung gestapelt sind, gemäß hier beschriebenen Ausführungsformen umfassen. Allgemein ist der Zweck eines Interposers 500, eine Verbindung zu einem breiteren Rastermaß aufzuweiten oder eine Verbindung zu einer anderen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 500 einen Integrierter-Schaltkreis-Die mit einer Kugelgitteranordnung (BGA: Ball Grid Array) 506 koppeln, die anschließend mit dem zweiten Substrat 504 gekoppelt werden kann. Bei manchen Ausführungsformen sind das erste und zweite Substrat 502/504 an gegenüberliegenden Seiten des Interposers 500 angebracht. Bei anderen Ausführungsformen sind das erste und zweite Substrat 502/504 an der gleichen Seite des Interposers 500 angebracht. Und bei weiteren Ausführungsformen sind drei oder mehr Substrate über den Interposer 500 miteinander verbunden.
  • Der Interposer 500 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie etwa Polyimid, gebildet sein. Bei weiteren Implementierungen kann der Interposer 500 aus alternierend starren oder flexiblen Materialien gebildet sein, die die gleichen oben zur Verwendung in einem Halbleitersubstrat beschriebenen Materialien beinhalten können, wie etwa Silicium, Germanium und andere Gruppe-III-V- und Gruppe-IV-Materialien.
  • Der Interposer 500 kann Metallzwischenverbindungen 508 und Vias 510 beinhalten, einschließlich unter anderem Siliciumdurchkontaktierungen (TSV - Through-Silicon Vias) 512. Der Interposer 500 kann ferner eingebettete Vorrichtungen 514 beinhalten, die sowohl passive als auch aktive Vorrichtungen beinhalten. Solche Vorrichtungen beinhalten unter anderem Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren und ESD(elektrostatische Entladung)-Vorrichtungen. Komplexere Vorrichtungen, wie etwa Hochfrequenz(HF)-Vorrichtungen, Leistungsverstärker, Leistungsverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und MEMS-Vorrichtungen, können auch auf dem Interposer 500 gebildet werden. Gemäß Ausführungsformen der Offenbarung können hier offenbarte Einrichtungen oder Prozesse bei der Fertigung des Interposers 500 verwendet werden.
  • Dementsprechend können Ausführungsformen der vorliegenden Offenbarung Halbleitervorrichtungen umfassen, die einen Inverter, der einen n-Typ-Transistor und einen p-Typ-Transistor umfasst, die in einer vertikalen Orientierung gestapelt sind, und die resultierenden Strukturen umfassen.
  • Die obige Beschreibung von veranschaulichten Implementierungen der Erfindung, einschließlich dessen, was in der Zusammenfassung beschrieben ist, soll nicht erschöpfend sein oder die Erfindung auf die offenbarten genauen Formen beschränken. Obgleich spezielle Implementierungen und Beispiele für die Erfindung hier zu veranschaulichenden Zwecken beschrieben sind, sind verschiedene äquivalente Modifikationen innerhalb des Geltungsbereichs der Erfindung möglich, wie Fachleute auf dem betreffenden Gebiet erkennen werden.
  • Diese Modifikationen können im Hinblick auf die obige ausführliche Beschreibung an der Erfindung vorgenommen werden. Die in den folgenden Ansprüchen verwendeten Ausdrücke sollten nicht so ausgelegt werden, dass sie die Erfindung auf die speziellen Implementierungen, die in der Beschreibung und den Ansprüchen offenbart sind, beschränken. Vielmehr soll der Schutzumfang der Erfindung vollständig durch die folgenden Ansprüche bestimmt werden, die gemäß eingeführter Lehren für die Anspruchsinterpretation ausgelegt werden sollen.
  • Beispiel 1: eine Halbleitervorrichtung, die Folgendes umfasst: ein Substrat; einen ersten Transistor eines ersten Leitfähigkeitstyps über dem Substrat, wobei der erste Transistor Folgendes umfasst: einen ersten Halbleiterkanal; und eine erste Gate-Elektrode um den ersten Halbleiterkanal herum; und einen zweiten Transistor eines zweiten Leitfähigkeitstyps oberhalb des ersten Transistors, wobei der zweite Transistor Folgendes umfasst: einen zweiten Halbleiterkanal; und eine zweite Gate-Elektrode um den zweiten Halbleiterkanal herum, wobei die zweite Gate-Elektrode und die erste Gate-Elektrode unterschiedliche Materialien umfassen.
  • Beispiel 2: die Halbleiter-Vorrichtung aus Beispiel 1, wobei die erste Gate-Elektrode die zweite Gate-Elektrode zwischen dem ersten Halbleiterkanal und dem zweiten Halbleiterkanal direkt kontaktiert.
  • Beispiel 3: die Halbleitervorrichtung aus Beispiel 1 oder Beispiel 2, wobei die erste Gate-Elektrode ein n-Typ-Austrittsarbeitsmetall ist und wobei die zweite Gate-Elektrode ein p-Typ-Austrittsarbeitsmetall ist.
  • Beispiel 4: die Halbleiter-Vorrichtung aus Beispielen 1-3, wobei der erste Transistor ferner Folgendes umfasst: ein erstes Source/Drain-Gebiet und ein zweites Source/Drain-Gebiet an gegenüberliegenden Enden des ersten Halbleiterkanals; und wobei der zweite Transistor ferner Folgendes umfasst: ein drittes Source/Drain-Gebiet und ein viertes Source/Drain-Gebiet an gegenüberliegenden Enden des zweiten Halbleiterkanals, wobei das dritte Source/Drain-Gebiet über dem ersten Source/Drain-Gebiet angeordnet ist und wobei das vierte Source/Drain-Gebiet über dem zweiten Source/Drain-Gebiet angeordnet ist.
  • Beispiel 5: die Halbleitervorrichtung aus Beispiel 4, die ferner Folgendes umfasst: eine Leitungsschicht zwischen dem zweiten Source/Drain-Gebiet und dem vierten Source/Drain-Gebiet.
  • Beispiel 6: die Halbleitervorrichtung aus Beispiel 4 oder Beispiel 5, die ferner Folgendes umfasst: eine Isolationsschicht zwischen dem ersten Source/Drain-Gebiet und dem dritten Source/Drain-Gebiet.
  • Beispiel 7: die Halbleitervorrichtung aus Beispiel 6, die ferner Folgendes umfasst: eine Leitungsschicht zwischen der Isolationsschicht und dem dritten Source/Drain-Gebiet.
  • Beispiel 8: die Halbleiter-Vorrichtung aus Beispielen 4-7, wobei eine Oberfläche des dritten Source/Drain-Gebiets, die von dem Substrat abgewandt ist, weiter von dem Substrat entfernt ist als eine Oberfläche des vierten Source/Drain-Gebiets, die von dem Substrat abgewandt ist.
  • Beispiel 9: die Halbleiter-Vorrichtung aus Beispielen 4-8, wobei das erste Source/Drain-Gebiet durch einen Via kontaktiert ist, der durch das Substrat hindurchgeht.
  • Beispiel 10: die Halbleiter-Vorrichtung aus Beispielen 4-8, wobei eine Breite des ersten Source/Drain-Gebiets größer als eine Breite des dritten Source/Drain-Gebiets ist und wobei ein Via, der das erste Source/Drain-Gebiet kontaktiert, lateral an das dritte Source/Drain-Gebiet angrenzt.
  • Beispiel 11: die Halbleiter-Vorrichtung aus Beispielen 1-10, wobei der erste Halbleiterkanal und der zweite Halbleiterkanal Nanodrähte oder Nanobänder sind.
  • Beispiel 12: die Halbleiter-Vorrichtung aus Beispielen 1-11, wobei der erste Transistor und der zweite Transistor als ein Inverter elektrisch miteinander gekoppelt sind.
  • Beispiel 13: eine Halbleitervorrichtung, die Folgendes umfasst: ein Substrat; mehrere erste Halbleiterkanäle und mehrere zweite Halbleiterkanäle, die in einem vertikalen Stapel oberhalb des Substrats angeordnet sind; eine erste Gate-Elektrode, die die ersten Halbleiterkanäle umgibt; und eine zweite Gate-Elektrode, die die zweiten Halbleiterkanäle umgibt, wobei die zweite Gate-Elektrode und die erste Gate-Elektrode verschiedene Materialien umfassen und wobei die erste Gate-Elektrode die zweite Gate-Elektrode direkt kontaktiert.
  • Beispiel 14: die Halbleiter-Vorrichtung aus Beispiel 13, wobei die ersten Halbleiterkanäle durch eine erste Beabstandung separiert sind, die zweiten Halbleiterkanäle durch eine zweite Beabstandung separiert sind und eine dritte Beabstandung den obersten ersten Halbleiterkanal von einem untersten zweiten Halbleiterkanal separiert.
  • Beispiel 15: die Halbleiter-Vorrichtung aus Beispiel 14, wobei die erste Beabstandung, die zweite Beabstandung und die dritte Beabstandung jeweils gleich sind.
  • Beispiel 16: die Halbleiter-Vorrichtung aus Beispiel 14, wobei die dritte Beabstandung größer als die erste Beabstandung und die zweite Beabstandung ist.
  • Beispiel 17: die Halbleitervorrichtung aus Beispielen 13-16, die ferner Folgendes umfasst: ein erstes Source/Drain-Gebiet und ein zweites Source/Drain-Gebiet an gegenüberliegenden Enden der ersten Halbleiterkanäle; und ein drittes Source/Drain-Gebiet und ein viertes Source/Drain-Gebiet an gegenüberliegenden Enden der zweiten Halbleiterkanäle.
  • Beispiel 18: die Halbleiter-Vorrichtung aus Beispiel 17, wobei das vierte Source/Drain-Gebiet durch eine Leitungsschicht zwischen dem vierten Source/Drain-Gebiet und dem zweiten Source/Drain-Gebiet elektrisch mit dem zweiten Source/Drain-Gebiet gekoppelt ist.
  • Beispiel 19: die Halbleitervorrichtung aus Beispiel 17 oder Beispiel 18, wobei das erste Source/Drain-Gebiet durch eine Isolationsschicht zwischen dem ersten Source/Drain-Gebiet und dem dritten Source/Drain-Gebiet elektrisch von dem dritten Source/Drain-Gebiet isoliert ist.
  • Beispiel 20: ein Verfahren zum Bilden einer Halbleitervorrichtung, das Folgendes umfasst: Bereitstellen einer Finne, die alternierende Kanalschichten und Opferschichten umfasst; Bilden einer ersten Source/Drain-Struktur an einem ersten Ende der Finne, wobei die erste Source/Drain-Struktur Folgendes umfasst: ein erstes Source/Drain-Gebiet; eine Isolationsschicht über dem ersten Source/Drain-Gebiet; und ein zweites Source/Drain-Gebiet über der Isolationsschicht; Bilden einer zweiten Source/Drain-Struktur an einem zweiten Ende der Finne, wobei die zweite Source/Drain-Struktur Folgendes umfasst: ein drittes Source/Drain-Gebiet; eine Leitungsschicht über dem dritten Source/Drain-Gebiet; und ein viertes Source/Drain-Gebiet über der Leitungsschicht; Entfernen der Opferschichten; Anordnen einer ersten Gate-Elektrode über ersten Kanalschichten; und Anordnen einer zweiten Gate-Elektrode über zweiten Kanalschichten oberhalb der ersten Kanalschichten.
  • Beispiel 21: das Verfahren aus Beispiel 20, wobei das erste Source/Drain-Gebiet und das dritte Source/Drain-Gebiet vom n-Typ sind und das zweite Source/Drain-Gebiet und das vierte Source/Drain-Gebiet vom p-Typ sind.
  • Beispiel 22: das Verfahren aus Beispiel 21, wobei die erste Gate-Elektrode ein n-Typ-Austrittsarbeitsmaterial ist und wobei die zweite Gate-Elektrode ein p-Typ-Austrittsarbeitsmaterial ist.
  • Beispiel 23: eine elektronische Vorrichtung, die Folgendes umfasst: eine Platine; ein elektronisches Gehäuse, das elektrisch mit der Platine gekoppelt ist; und einen Die, der elektrisch mit dem elektronischen Gehäuse gekoppelt ist, wobei der Die Folgendes umfasst: ein Substrat; mehrere erste Halbleiterkanäle und mehrere zweite Halbleiterkanäle, die in einem vertikalen Stapel oberhalb des Substrats angeordnet sind; eine erste Gate-Elektrode, die die ersten Halbleiterkanäle umgibt; und eine zweite Gate-Elektrode, die die zweiten Halbleiterkanäle umgibt, wobei die zweite Gate-Elektrode und die erste Gate-Elektrode unterschiedliche Materialien umfassen.
  • Beispiel 24: die elektronische Vorrichtung aus Beispiel 23, wobei die ersten Halbleiterkanäle und die zweiten Halbleiterkanäle Teil eines Inverters sind.
  • Beispiel 25: die elektronische Vorrichtung aus Beispiel 23 oder Beispiel 24, wobei der Die ferner Folgendes umfasst: ein erstes Source/Drain-Gebiet und ein zweites Source/Drain-Gebiet an gegenüberliegenden Enden der ersten Halbleiterkanäle; und ein drittes Source/Drain-Gebiet und ein viertes Source/Drain-Gebiet an gegenüberliegenden Enden der zweiten Halbleiterkanäle.

Claims (25)

  1. Halbleitervorrichtung, die Folgendes umfasst: ein Substrat; einen ersten Transistor eines ersten Leitfähigkeitstyps über dem Substrat, wobei der erste Transistor Folgendes umfasst: einen ersten Halbleiterkanal; und eine erste Gate-Elektrode um den ersten Halbleiterkanal herum; und einen zweiten Transistor eines zweiten Leitfähigkeitstyps oberhalb des ersten Transistors, wobei der zweite Transistor Folgendes umfasst: einen zweiten Halbleiterkanal; und eine zweite Gate-Elektrode um den zweiten Halbleiterkanal herum, wobei die zweite Gate-Elektrode und die erste Gate-Elektrode unterschiedliche Materialien umfassen.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste Gate-Elektrode die zweite Gate-Elektrode zwischen dem ersten Halbleiterkanal und dem zweiten Halbleiterkanal direkt kontaktiert.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die erste Gate-Elektrode ein n-Typ-Austrittsarbeitsmetall ist und wobei die zweite Gate-Elektrode ein p-Typ-Austrittsarbeitsmetall ist.
  4. Halbleitervorrichtung nach Anspruch 1, 2 oder 3, wobei der erste Transistor ferner Folgendes umfasst: ein erstes Source/Drain-Gebiet und ein zweites Source/Drain-Gebiet an gegenüberliegenden Enden des ersten Halbleiterkanals; und wobei der zweite Transistor ferner Folgendes umfasst: ein drittes Source/Drain-Gebiet und ein viertes Source/Drain-Gebiet an gegenüberliegenden Enden des zweiten Halbleiterkanals, wobei das dritte Source/Drain-Gebiet über dem ersten Source/Drain-Gebiet angeordnet ist und wobei das vierte Source/Drain-Gebiet über dem zweiten Source/Drain-Gebiet angeordnet ist.
  5. Halbleitervorrichtung nach Anspruch 4, die ferner Folgendes umfasst: eine Leitungsschicht zwischen dem zweiten Source/Drain-Gebiet und dem vierten Source/Drain-Gebiet.
  6. Halbleitervorrichtung nach Anspruch 4 oder 5, die ferner Folgendes umfasst: eine Isolationsschicht zwischen dem ersten Source/Drain-Gebiet und dem dritten Source/Drain-Gebiet.
  7. Halbleitervorrichtung nach Anspruch 6, die ferner Folgendes umfasst: eine Leitungsschicht zwischen der Isolationsschicht und dem dritten Source/Drain-Gebiet.
  8. Halbleitervorrichtung nach Anspruch 4, 5, 6 oder 7, wobei eine Oberfläche des dritten Source/Drain-Gebiets, die von dem Substrat abgewandt ist, weiter von dem Substrat entfernt ist als eine Oberfläche des vierten Source/Drain-Gebiets, die von dem Substrat abgewandt ist.
  9. Halbleitervorrichtung nach Anspruch 4, 5, 6, 7 oder 8, wobei das erste Source/Drain-Gebiet durch einen Via kontaktiert ist, der durch das Substrat hindurchgeht.
  10. Halbleitervorrichtung nach Anspruch 4, 5, 6, 7 oder 8, wobei eine Breite des ersten Source/Drain-Gebiets größer als eine Breite des dritten Source/Drain-Gebiets ist und wobei ein Via, der das erste Source/Drain-Gebiet kontaktiert, lateral an das dritte Source/Drain-Gebiet angrenzt.
  11. Halbleitervorrichtung nach Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10, wobei der erste Halbleiterkanal und der zweite Halbleiterkanal Nanodrähte oder Nanobänder sind.
  12. Halbleitervorrichtung nach Anspruch 1, 2, 3, 4, 5, 6, 7, 8, 9, 10 oder 11, wobei der erste Transistor und der zweite Transistor als ein Inverter elektrisch miteinander gekoppelt sind.
  13. Halbleitervorrichtung, die Folgendes umfasst: ein Substrat; mehrere erste Halbleiterkanäle und mehrere zweite Halbleiterkanäle, die in einem vertikalen Stapel oberhalb des Substrats angeordnet sind; eine erste Gate-Elektrode, die die ersten Halbleiterkanäle umgibt; und eine zweite Gate-Elektrode, die die zweiten Halbleiterkanäle umgibt, wobei die zweite Gate-Elektrode und die erste Gate-Elektrode verschiedene Materialien umfassen und wobei die erste Gate-Elektrode die zweite Gate-Elektrode direkt kontaktiert.
  14. Halbleitervorrichtung nach Anspruch 13, wobei die ersten Halbleiterkanäle durch eine erste Beabstandung separiert sind, die zweiten Halbleiterkanäle durch eine zweite Beabstandung separiert sind und eine dritte Beabstandung einen obersten ersten Halbleiterkanal von einem untersten zweiten Halbleiterkanal separiert.
  15. Halbleitervorrichtung nach Anspruch 14, wobei die erste Beabstandung, die zweite Beabstandung und die dritte Beabstandung jeweils gleich sind.
  16. Halbleitervorrichtung nach Anspruch 14, wobei die dritte Beabstandung größer als die erste Beabstandung und die zweite Beabstandung ist.
  17. Halbleitervorrichtung nach Anspruch 13, 14, 15 oder 16, die ferner Folgendes umfasst: ein erstes Source/Drain-Gebiet und ein zweites Source/Drain-Gebiet an gegenüberliegenden Enden der ersten Halbleiterkanäle; und ein drittes Source/Drain-Gebiet und ein viertes Source/Drain-Gebiet an gegenüberliegenden Enden der zweiten Halbleiterkanäle.
  18. Halbleitervorrichtung nach Anspruch 17, wobei das vierte Source/Drain-Gebiet durch eine Leitungsschicht zwischen dem vierten Source/Drain-Gebiet und dem zweiten Source/Drain-Gebiet elektrisch mit dem zweiten Source/Drain-Gebiet gekoppelt ist.
  19. Halbleitervorrichtung nach Anspruch 17 oder 18, wobei das erste Source/Drain-Gebiet durch eine Isolationsschicht zwischen dem ersten Source/Drain-Gebiet und dem dritten Source/Drain-Gebiet elektrisch von dem dritten Source/Drain-Gebiet isoliert ist.
  20. Verfahren zum Bilden einer Halbleitervorrichtung, das Folgendes umfasst: Bereitstellen einer Finne, die alternierende Kanalschichten und Opferschichten umfasst; Bilden einer ersten Source/Drain-Struktur an einem ersten Ende der Finne, wobei die erste Source/Drain-Struktur Folgendes umfasst: ein erstes Source/Drain-Gebiet; eine Isolationsschicht über dem ersten Source/Drain-Gebiet; und ein zweites Source/Drain-Gebiet über der Isolationsschicht; Bilden einer zweiten Source/Drain-Struktur an einem zweiten Ende der Finne, wobei die zweite Source/Drain-Struktur Folgendes umfasst: ein drittes Source/Drain-Gebiet; eine Leitungsschicht über dem dritten Source/Drain-Gebiet; und ein viertes Source/Drain-Gebiet über der Leitungsschicht; Entfernen der Opferschichten; Anordnen einer ersten Gate-Elektrode über ersten Kanalschichten; und Anordnen einer zweite Gate-Elektrode über zweiten Kanalschichten oberhalb der ersten Kanalschichten.
  21. Verfahren nach Anspruch 20, wobei das erste Source/Drain-Gebiet und das dritte Source/Drain-Gebiet vom n-Typ sind und das zweite Source/Drain-Gebiet und das vierte Source/Drain-Gebiet vom p-Typ sind.
  22. Verfahren nach Anspruch 21, wobei die erste Gate-Elektrode ein n-Typ-Austrittsarbeitsmaterial ist und wobei die zweite Gate-Elektrode ein p-Typ-Austrittsarbeitsmaterial ist.
  23. Elektronische Vorrichtung, die Folgendes umfasst: eine Platine; ein elektronisches Gehäuse, das elektrisch mit der Platine gekoppelt ist; und einen Die, der elektrisch mit dem elektronischen Gehäuse gekoppelt ist, wobei der Die Folgendes umfasst: ein Substrat; mehrere erste Halbleiterkanäle und mehrere zweite Halbleiterkanäle, die in einem vertikalen Stapel oberhalb des Substrats angeordnet sind; eine erste Gate-Elektrode, die die ersten Halbleiterkanäle umgibt; und eine zweite Gate-Elektrode, die die zweiten Halbleiterkanäle umgibt, wobei die zweite Gate-Elektrode und die erste Gate-Elektrode unterschiedliche Materialien umfassen.
  24. Elektronische Vorrichtung nach Anspruch 23, wobei die ersten Halbleiterkanäle und die zweiten Halbleiterkanäle Teil eines Inverters sind.
  25. Elektronische Vorrichtung nach Anspruch 23 oder 24, wobei der Die ferner Folgendes umfasst: ein erstes Source/Drain-Gebiet und ein zweites Source/Drain-Gebiet an gegenüberliegenden Enden der ersten Halbleiterkanäle; und ein drittes Source/Drain-Gebiet und ein viertes Source/Drain-Gebiet an gegenüberliegenden Enden der zweiten Halbleiterkanäle.
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