DE102020128908A1 - Integrierte Gate-All-Around-Schaltkreisstrukturen, die Bausteine mit elektrischem Kanal-Substrat-Kontakt aufweisen - Google Patents

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Biswajeet Guha
William Hsu
Chung-Hsun Lin
Kinyip Phoa
Oleg Golonzka
Ayan KAR
Nicholas Thomson
Benjamin Orr
Nathan Jack
Kalyan KOLLURU
Tahir Ghani
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    • H01L29/1004—Base region of bipolar transistors
    • H01L29/1008—Base region of bipolar transistors of lateral transistors
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

Es werden Gate-All-Around-Strukturen eines integrierten Schaltkreises beschrieben, die Bausteine mit elektrischen Kanal-Substrat-Kontakt aufweisen. Zum Beispiel schließt eine integrierte Schaltkreisstruktur eine erste vertikale Anordnung von horizontalen Nanodrähten oberhalb einer ersten Finne ein. Ein Kanalbereich der ersten vertikalen Anordnung von horizontalen Nanodrähten ist durch eine Halbleitermaterialschicht unmittelbar zwischen der ersten vertikalen Anordnung von horizontalen Nanodrähten und der ersten Finne elektrisch an die erste Finne angeschlossen. Ein erster Gate-Stapel befindet sich über der ersten vertikalen Anordnung von horizontalen Nanodrähten. Eine zweite vertikale Anordnung von horizontalen Nanodrähten befindet sich oberhalb einer zweiten Finne. Ein Kanalbereich der zweiten vertikalen Anordnung von horizontalen Nanodrähten ist elektrisch von der zweiten Finne isoliert. Ein zweiter Gate-Stapel befindet sich über der zweiten vertikalen Anordnung von horizontalen Nanodrähten.

Description

  • Technisches Gebiet
  • Ausführungsformen der Offenbarung liegen in dem Gebiet von Strukturen und Bearbeitung integrierter Schaltkreise und insbesondere Integrierte Gate-All-Around-Schaltkreisstrukturen, die Bausteine mit elektrischem Kanal-Substrat-Kontakt aufweisen.
  • Allgemeiner Stand der Technik
  • In den vergangenen Jahrzehnten ist das Skalieren von Merkmalen in integrierten Schaltkreisen eine treibende Kraft hinter einer stetig wachsenden Halbleiterindustrie gewesen. Das Skalieren auf kleinere und kleinere Merkmale ermöglicht gesteigerte Dichten funktioneller Einheiten auf der begrenzten Grundfläche von Halbleiterchips. Zum Beispiel erlaubt die schrumpfende Transistorgröße eine gesteigerte Anzahl von Speicher- oder Logikbausteinen auf einem Chip, was zur Fertigung von Erzeugnissen mit gesteigerter Leistungsfähigkeit führt. Der Drang nach immer mehr Leistungsfähigkeit ist jedoch nicht ohne Probleme. Die Notwendigkeit, die Leistung jedes Bausteins zu optimieren, wird zunehmend bedeutsam.
  • Bei der Fertigung von integrierten Schaltkreisbausteinen sind Multigate-Transistoren wie beispielsweise Trigate-Transistoren, vorherrschender geworden, da sich die Bausteinabmessungen weiter verkleinern. In herkömmlichen Prozessen werden Trigate-Transistoren im Allgemeinen auf entweder Bulk-SiliziumSubstraten oder Silizium-auf-Isolator-Substraten gefertigt. In einigen Fällen werden Bulk-Silizium-Substrate auf Grund ihrer niedrigeren Kosten, und weil sie einen weniger komplizierten Trigate-Fertigungsprozess ermöglichen, bevorzugt. In einem anderen Aspekt stellt das Aufrechterhalten von Beweglichkeitssteigerung und Kurzkanalsteuerung, wenn Abmessungen mikroelektronischer Bausteine unter den Knoten von 10 Nanometer (nm) skalieren, eine Herausforderung bei der Bausteinfertigung. Nanodrähte, die verwendet werden, um Bausteine zu fertigen, bieten eine verbesserte Kurzkanalsteuerung.
  • Das Skalieren von Multigate- und Nanodrahttransistoren ist jedoch nicht ohne Folgen gewesen. Da die Abmessungen dieser grundlegenden Bausteine mikroelektronischer Schalttechnik verringert werden und da die schiere Anzahl grundlegender Bausteine, die in einem gegebenen Bereich gefertigt werden, gesteigert wird, sind die Beschränkungen für die lithographischen Prozesse, die verwendet werden, um diese Bausteine zu gestalten, überwältigend geworden. Insbesondere kann es einen Zielkonflikt zwischen der kleinsten Abmessung eines in einem Halbleiterstapel gestalteten Merkmals (der kritischen Abmessung) und dem Abstand zwischen solchen Merkmalen geben.
  • Figurenliste
    • 1 illustriert eine Querschnittsansicht eines Gate-All-Around-Bausteins einer integrierten Gate-All-Around-Schaltkreisstruktur, nach einer Ausführungsform der vorliegenden Offenbarung.
    • 2A illustriert eine Querschnittsansicht eines Bausteins mit einem elektrischen Kanal-Substrat-Kontakt zum Einschließen in einer integrierten Gate-All-Around-Schaltkreisstruktur, die einen Baustein mit einem elektrischen Kanal-Substrat-Kontakt aufweist, nach einer Ausführungsform der vorliegenden Offenbarung.
    • 2B illustriert eine Querschnittsansicht eines anderen Bausteins mit einem elektrischen Kanal-Substrat-Kontakt zum Einschließen in einer integrierten Gate-All-Around-Schaltkreisstruktur, die einen Baustein mit einem elektrischen Kanal-Substrat-Kontakt aufweist, nach einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 2C illustriert Querschnittsansichten beispielhafter Diodenstrukturen, nach einer Ausführungsform der vorliegenden Offenbarung.
    • 3A bis 3F illustrieren Querschnittsansichten, die verschiedene Operationen in einem Verfahren zum Fertigen einer integrierten Gate-All-Around-Schaltkreisstruktur darstellen, nach einer Ausführungsform der vorliegenden Offenbarung.
    • 4A bis 4J illustrieren Querschnittsansichten verschiedener Operationen in einem Verfahren zum Fertigen einer integrierten Gate-All-Around-Schaltkreisstruktur, nach einer Ausführungsform der vorliegenden Offenbarung.
    • 5 illustriert eine Querschnittsansicht einer nicht-ebenen integrierten Schaltkreisstruktur, entlang einer Gate-Linie, nach einer Ausführungsform der vorliegenden Offenbarung.
    • 6 illustriert Querschnittsansichten durch Nanodrähte und Finnen für eine endkappenlose Architektur (linke Seite (a)) gegenüber einer selbstjustierten Gate-Endkappen- (SAGE-) Architektur (rechte Seite (b)), nach einer Ausführungsform der vorliegenden Offenbarung.
    • 7 illustriert Querschnittsansichten, die verschiedene Operationen in einem Verfahren zum Fertigen einer selbstjustierten Gate-Endkappen- (SAGE-) Struktur mit Gate-All-Around-Bausteinen darstellen, nach einer Ausführungsform der vorliegenden Offenbarung.
    • 8A illustriert eine dreidimensionale Querschnittsansicht einer integrierten Schaltkreisstruktur auf Grundlage von Nanodraht, nach einer Ausführungsform der vorliegenden Offenbarung.
    • 8B illustriert eine Querschnittsansicht oder Drain-Ansicht der integrierten Schaltkreisstruktur auf Grundlage von Nanodraht von 8A, entlang der Achse a-a', nach einer Ausführungsform der vorliegenden Offenbarung.
    • 8C illustriert eine Kanal-Querschnittsansicht der integrierten Schaltkreisstruktur auf Grundlage von Nanodraht von 8A, entlang der Achse b-b', nach einer Ausführungsform der vorliegenden Offenbarung.
    • 9 illustriert ein Datenverarbeitungsgerät nach einer Umsetzung einer Ausführungsform der vorliegenden Offenbarung.
    • 10 illustriert einen Interposer, der eine oder mehrere Ausführungsformen der Offenbarung einschließt.
  • Beschreibung der Ausführungsformen
  • Es werden Gate-All-Around-Strukturen eines integrierten Schaltkreises beschrieben, die Bausteine mit elektrischen Kanal-Substrat-Kontakt aufweisen. In der folgenden Beschreibung werden zahlreiche spezifische Einzelheiten, wie beispielsweise spezifische Integrations- und Materialregimes, dargelegt, um ein gründliches Verständnis von Ausführungsformen der vorliegenden Offenbarung zu gewährleisten. Es wird für eine Person vom Fach offensichtlich sein, dass Ausführungsformen der vorliegenden Offenbarung ohne diese spezifischen Einzelheiten praktisch umgesetzt werden kann. In anderen Fällen werden gut bekannte Merkmale, wie beispielsweise integrierte Schaltkreis-Entwurfsauslegungen, nicht im Einzelnen beschrieben, um Ausführungsformen der vorliegenden Offenbarung nicht unnötig zu verunklaren. Darüber hinaus ist zu verstehen, dass die verschiedenen in den Figuren gezeigten Ausführungsformen erläuternde Darstellungen sind und nicht notwendigerweise maßstäblich gezeichnet sind.
  • Bestimmte Terminologie kann in der folgenden Beschreibung ebenfalls nur zu Verweiszwecken verwendet werden und ist daher nicht als beschränkend vorgesehen. Zum Beispiel bezeichnen Begriffe wie beispielsweise „oberer“, „untere“, „oberhalb“ und „unterhalb“ Richtungen in den Zeichnungen, auf die Bezug genommen wird. Begriff wie beispielsweise „vordere“, „hinterer“, „hinten“ und „Seite“ beschreiben die Ausrichtung und/oder Position von Abschnitten des Bestandteils innerhalb eines einheitlichen, aber willkürlichen Bezugsrahmens, der durch Bezugnahme auf den Text und die zugeordneten Zeichnungen, die den erörterten Bestandteil beschreiben, klargemacht wird. Eine solche Terminologie kann die spezifisch oben erwähnten Worte, Ableitungen derselben und Worte mit ähnlicher Bedeutung einschließen.
  • Hierin beschriebene Ausführungsformen können auf Front-End-of-Line-(FEOL-) Halbleiterbearbeitung und -strukturen gerichtet sein. FEOL ist der erste Abschnitt der Herstellung integrierter Schaltkreise (IC), wo die einzelnen Bausteine (z. B. Transistoren, Kondensatoren, Widerstände usw.) in dem Halbleitersubstrat oder der -schicht gestaltet werden. FEOL umfasst im Allgemeinen alles bis zu (aber nicht einschließlich) der Aufbringung von Metallverbindungsschichten. Anschließend an den letzten FEOL-Vorgang ist das Ergebnis typischerweise ein Wafer mit isolierten Transistoren (d. h., ohne jegliche Drähte).
  • Hierin beschriebene Ausführungsformen können auf Back-End-of-Line-(BEOL-) Halbleiterbearbeitung und -strukturen gerichtet sein. BEOL ist der zweite Abschnitt der IC-Herstellung, wo die einzelnen Bausteine (z. B. Transistoren, Kondensatoren, Widerstände usw.) mit Verdrahtung auf dem Wafer, z. B. der/den Metallisierungsschicht oder -schichten, miteinander verbunden werden. BEOL schließt Kontakte, isolierende Schichten (Dielektrika), Metallschichten und Bondingstellen für Chip-Gehäuse-Verbindungen ein. Im BEOL-Teil der Fertigungsstufe werden Kontakte (Inseln), Verbindungsdrähte, Durchkontaktierungen und dielektrische Strukturen geformt. Für moderne IC-Prozesse können in dem BEOL mehr als 10 Metallschichten hinzugefügt werden.
  • Unten beschriebene Ausführungsformen können auf FEOL-Bearbeitung und -Strukturen, BEOL-Bearbeitung und -Strukturen oder sowohl FEOL- als auch BEOL-Bearbeitung und -Strukturen anwendbar sein. Insbesondere können, obwohl ein beispielhaftes Bearbeitungsschema unter Verwendung eines FEOL-Bearbeitungsszenarios illustriert werden kann, solche Vorgehensweisen ebenfalls auf BEOL-Bearbeitung anwendbar sein. Gleichfalls können, obwohl ein beispielhaftes Bearbeitungsschema unter Verwendung eines BEOL-Bearbeitungsszenarios illustriert werden kann, solche Vorgehensweisen ebenfalls auf FEOL-Bearbeitung anwendbar sein.
  • Eine oder mehrere hierin beschriebene Ausführungsformen sind auf Vorgehensweisen gestalteter Drahtfreilegung gerichtet, die einen Substratkontakt für Nanodraht- oder Nanoband-Transistorarchitekturen ermöglichen. Eine oder mehrere hierin beschriebene Ausführungsformen sind auf die Fertigung eines 3-Anschluss-Bipolartransistors (bipolar junction transistor - BJT) oder einer 2-Anschluss-Thermodiode für Wärmesensoranwendungen gerichtet.
  • Um Kontext bereitzustellen, weist für typische Nanodraht- oder Nanobandfertigung der aktive Transistorhalbleiter keinen elektrischen Kontakt zu einem darunterliegenden Substrat, wie beispielsweise einem Silizium-Finnenabschnitt, der von einem Bulk-Silizium-Substrat vorspringt, auf. Die Fertigung eines herkömmlichen FinFET-Ladeschutzes, wie beispielsweise elektrostatischer Entladungsbaustein- (electrostatic discharge device - ESD) Dioden auf Fin-FET-Grundlage, BJT Fin-FET-Grundlage oder Thermodioden Fin-FET-Grundlage, setzt sich nicht in Technologien auf Nanodraht- oder Nanobandgrundlage um. Zum Beispiel stellt, für Bulk-FinFET-Transistoren, das Bulk-FinFET-Silizium einen Ladungsableitungsweg bereit, um Laden und/oder thermisches Entladen zu erleichtern. Es gibt jedoch keine bekannte Lösung für Nanodraht- und/oder Nanobandarchitekturen.
  • Nach einer oder mehreren Ausführungsformen der vorliegenden Offenbarung werden, um oben umrissene Probleme anzugehen, Vorgehensweisen zum Fertigen einer Verbindung zwischen NMOS- oder PMOS-Nanodrähten oder -Nanobändern und einem Siliziumsubstrat (z. B. einem Finnenabschnitt) zum Ableiten von Ladung während Ereignissen von Zwischenladen (in-process charging - IPC) und Ereignissen elektrostatischer Entladung (electrostatic discharge - ESD). Ausführungsformen können das Bewahren von Silizium-Germanium (SiGe-) oder Silizium- (Si-) Material, das ansonsten während normaler Bausteinfertigung entfernt werden würde, in einem Nanostapel einschließen, um eine Nanodraht- oder Nanobandstruktur zu erzeugen, die elektrischen Kanal-Substrat-Kontakt aufweist. Das bewahrte SiGe oder Si bildet die Kontakt zu dem Substrat. Hierin beschriebene Ausführungsformen können umgesetzt werden, um sicherzustellen, dass bestimmte Transistoren während IPC- und ESD-Ereignissen angemessen geschützt sind, um die Schaltkreisfunktionalität sicherzustellen.
  • Eine oder mehrere hierin beschriebene Ausführungsformen schließen ein Fertigungsverfahren ein, welches das Bereitstellen eines für Struktur vorgesehenen Bereichs, um SiGe oder Si in dem Stapel einer Nanoschicht intakt zu bewahren, folglich das Kontaktieren des Siliziumsubstrats, während der Nanodraht-Freilegung (SiGe- oder Si-Entfernung) einschließt. Solche Ausführungsformen können unten in Verbindung mit 2A beschrieben werden. Eine oder mehrere hierin beschriebene Ausführungsformen schließen ein Fertigungsverfahren ein, welches das Bereitstellen eines für Struktur vorgesehenen Bereichs, um SiGe oder Si in dem Stapel einer Nanoschicht in einem Opfer-Gate-Bereich während der Opfer-Gate-Freilegung intakt zu bewahren, einschließt, um einen Nanodraht-Siliziumsubstrat-Kontakt zu ermöglichen. Diese letztere Vorgehensweise ermöglicht ein normales epitaxiales Wachstum in Source- oder Drain-Bereichen, um für epitaxiale Strukturen mit niedrigem Widerstand zu sorgen, die einen guten elektrischen Kontakt in den Source- oder Drain-Bereichen aufweisen. Solche Ausführungsformen können unten in Verbindung mit 2B beschrieben werden.
  • Als ein beispielhafter Baustein, der keinen elektrischen Kanal-Substrat-Kontakt aufweist, illustriert 1 eine Querschnittsansicht eines Gate-All-Around-Bausteins einer integrierten Gate-All-Around-Schaltkreisstruktur, nach einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 1 schließt eine integrierte Schaltkreisstruktur 100 ein Halbleitersubstrat 102 ein, das eine Finne 104 aufweist, die von demselben vorspringt. Das Substrat 102 kann ein Bulk-Silizium-Substrat sein, und die Finne 104 kann eine Unterfinnenstruktur eines Nanodraht- oder Nanoband-Bausteins sein. Nanodrähte oder Nanobänder 106 befinden sich oberhalb der Finne 104 und können als eine vertikale Anordnung von horizontalen Nanodrähten oder Nanobändern gestapelt sein, wie abgebildet ist. Ein Gate-Stapel 108 umschließt Kanalbereiche der Nanodrähte oder Nanobänder 106. Source- oder Drain-Strukturen 110 befinden sich auf beiden Seiten des Gate-Stapels 108. Source- oder Drain-Kontakte 112 befinden sich auf den Source- oder Drain-Strukturen 110. Ein Bereich 114 stellt gemeinsam Isolations- oder Dielektrikumschichten oder -merkmale dar, die um die oben beschriebenen Bausteinmerkmale und zwischen denselben integriert sind. Die integrierte Schaltkreisstruktur 100 schließt keinen elektrischen Kanal-Substrat-Kontakt ein. Dementsprechend kann die integrierte Schaltkreisstruktur 100 ein Beispiel eines standardmäßigen Nanodraht- oder Nanoband-Bausteins darstellen.
  • Als einen ersten beispielhaften Baustein, der einen elektrischen Kanal-Substrat-Kontakt einschließt, illustriert 2A eine Querschnittsansicht eines Bausteins mit einem elektrischen Kanal-Substrat-Kontakt zum Einschließen in einer integrierten Gate-All-Around-Schaltkreisstruktur, die einen Baustein mit einem elektrischen Kanal-Substrat-Kontakt aufweist, nach einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 2A schließt eine integrierte Schaltkreisstruktur 200 ein Halbleitersubstrat 202 ein, das eine Finne 204 aufweist, die von demselben vorspringt. Das Substrat 202 kann ein Bulk-Silizium-Substrat sein, und die Finne 204 kann eine Unterfinnenstruktur eines Nanodraht- oder Nanoband-Bausteins sein. Nanodrähte oder Nanobänder 206 befinden sich oberhalb der Finne 204 und können als eine vertikale Anordnung von horizontalen Nanodrähten oder Nanobändern gestapelt sein, wie abgebildet ist. Dazwischenliegende Halbleiterschichten 205 befinden sich zwischen den Nanodrähten oder Nanobändern 206 und unterhalb derselben. Ein Gate-Stapel 208 umschließt Kanalbereiche der Nanodrähte oder Nanobänder 206 sowie Abschnitte der Halbleiterschichten 205 zwischen den Nanodrähten oder Nanobändern 206 und unterhalb derselben. Source- oder Drain-Strukturen 210 befinden sich auf beiden Seiten des Gate-Stapels 208. Source- oder Drain-Kontakte 212 befinden sich auf den Source- oder Drain-Strukturen 210. Ein Bereich 214 stellt gemeinsam Isolations- oder Dielektrikumschichten oder -merkmale dar, die um die oben beschriebenen Bausteinmerkmale und zwischen denselben integriert sind. Die integrierte Schaltkreisstruktur 200 schließt einen elektrischen Kanal-Substrat-Kontakt über Abschnitte der Halbleiterschichten 205 zwischen den Nanodrähten oder Nanobändern 206 und unterhalb derselben ein. Die integrierte Schaltkreisstruktur 200 kann durch Hemmen der Nanodraht-Freilegung für bestimmte Bausteine während der Fertigung standardmäßiger Nanodraht- oder Nanoband-Bausteine gefertigt werden.
  • In einer Ausführungsform schließt eine integrierte Schaltkreisstruktur einen Baustein der Art 200 von 2A zusammen mit einem Baustein der Art 100 von 1, z. B. in einem gleichen Schaltkreis, ein. In einem Ausführungsbeispiel schließt eine integrierte Schaltkreisstruktur eine erste vertikale Anordnung von horizontalen Nanodrähten 206 oberhalb einer ersten Finne 204 ein. Ein Kanalbereich der ersten vertikalen Anordnung von horizontalen Nanodrähten 206 ist durch eine Halbleitermaterialschicht (205) unmittelbar zwischen der ersten vertikalen Anordnung von horizontalen Nanodrähten 206 und der ersten Finne 204 elektrisch an die erste Finne 204 angeschlossen. Ein erster Gate-Stapel 208 befindet sich über der ersten vertikalen Anordnung von horizontalen Nanodrähten 206. Eine zweite vertikale Anordnung von horizontalen Nanodrähten 106 befindet sich oberhalb einer zweiten Finne 104. Ein Kanalbereich der zweiten vertikalen Anordnung von horizontalen Nanodrähten 106 ist elektrisch von der zweiten Finne 104 isoliert. Ein zweiter Gate-Stapel 108 befindet sich über der zweiten vertikalen Anordnung von horizontalen Nanodrähten 106. In einer Ausführungsform befindet sich die Halbleitermaterialschicht 205 zwischen dem Kanalbereich der ersten vertikalen Anordnung von horizontalen Nanodrähten 206 und der ersten Finne 204 und zwischen Source- oder Drain-Bereichen 210 der ersten vertikalen Anordnung von horizontalen Nanodrähten 206 und der ersten Finne 204, wie abgebildet ist.
  • In einer Ausführungsform schließt die integrierte Schaltkreisstruktur ferner ein zweites Paar von epitaxialen Source- oder Drain-Strukturen 110 an einem ersten und einem zweiten Ende der zweiten vertikalen Anordnung von horizontalen Nanodrähten 106 ein, wie abgebildet ist. In einer Ausführungsform ist das zweite Paar von epitaxialen Source- oder Drain-Strukturen 110 ein Paar von nicht-diskreten epitaxialen Source- oder Drain-Strukturen. In einer anderen Ausführungsform ist das zweite Paar von epitaxialen Source- oder Drain-Strukturen 110 ein Paar von diskreten epitaxialen Source- oder Drain-Strukturen. In einer Ausführungsform gibt es keine epitaxialen Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der ersten vertikalen Anordnung von horizontalen Nanodrähten 206, wie abgebildet ist.
  • In einer Ausführungsform schließen die erste 204 und die zweite 104 Finne jeweils einen Abschnitt eines Bulk-Silizium-Substrats 202 beziehungsweise 102 ein. In einer Ausführungsform schließen die Nanodrähte 206 und 106 der ersten und der zweiten vertikalen Anordnung von horizontalen Nanodrähten Silizium ein, und die Halbleitermaterialschicht 205 schließt Silizium und Germanium ein. In einer Ausführungsform schließt sowohl der erste 208 als auch der zweite 108 Gate-Stapel eine High-k-Gate-Dielektrikumschicht und eine Metall-Gate-Elektrode ein.
  • Als einen zweiten beispielhaften Baustein, der einen elektrischen Kanal-Substrat-Kontakt einschließt, illustriert 2B eine Querschnittsansicht eines anderen Bausteins mit einem elektrischen Kanal-Substrat-Kontakt zum Einschließen in einer integrierten Gate-All-Around-Schaltkreisstruktur, die einen Baustein mit einem elektrischen Kanal-Substrat-Kontakt aufweist, nach einer anderen Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 2B schließt eine integrierte Schaltkreisstruktur 250 ein Halbleitersubstrat 252 ein, das eine Finne 254 aufweist, die von demselben vorspringt. Das Substrat 252 kann ein Bulk-Silizium-Substrat sein, und die Finne 254 kann eine Unterfinnenstruktur eines Nanodraht- oder Nanoband-Bausteins sein. Nanodrähte oder Nanobänder 256 befinden sich oberhalb der Finne 254 und können als eine vertikale Anordnung von horizontalen Nanodrähten oder Nanobändern gestapelt sein, wie abgebildet ist. Dazwischenliegende Halbleiterschichten 255 befinden sich zwischen den Nanodrähten oder Nanobändern 256 und unterhalb derselben 256. Ein Gate-Stapel 258 umschließt Kanalbereiche der Nanodrähte oder Nanobänder 256 sowie die Halbleiterschichten 255 zwischen den Nanodrähten oder Nanobändern 256 und unterhalb derselben. Source- oder Drain-Strukturen 260 befinden sich auf beiden Seiten des Gate-Stapels 258. Source- oder Drain-Kontakte 262 befinden sich auf den Source- oder Drain-Strukturen 260. Ein Bereich 264 stellt gemeinsam Isolations- oder Dielektrikumschichten oder -merkmale dar, die um die oben beschriebenen Bausteinmerkmale und zwischen denselben integriert sind. Die integrierte Schaltkreisstruktur 250 schließt einen elektrischen Kanal-Substrat-Kontakt über die Halbleiterschichten 255 zwischen den Nanodrähten oder Nanobändern 256 und unterhalb derselben ein. Die integrierte Schaltkreisstruktur 250 kann durch Hemmen der Nanodraht-Freilegung in einem Opfer-Gate-Ersatzprozess für bestimmte Bausteine während der Fertigung standardmäßiger Nanodraht- oder Nanoband-Bausteine gefertigt werden. Für die Struktur 250 wird ein elektrischer Kontakt nur in einem durch den Gate-Stapel 258 abgedeckten Bereich (z. B. in einer Position eines anfänglichen Opfer-Gates) hergestellt. Diese Ausführungsform ermöglicht eine Bildung von epitaxialen Source- oder Drain-Strukturen für Source- oder Drain-Kontakt mit niedrigem Widerstand.
  • In einer Ausführungsform schließt eine integrierte Schaltkreisstruktur einen Baustein der Art 250 von 2B zusammen mit einem Baustein der Art 100 von 1, z. B. in einem gleichen Schaltkreis, ein. In einem Ausführungsbeispiel schließt eine integrierte Schaltkreisstruktur eine erste vertikale Anordnung von horizontalen Nanodrähten 256 oberhalb einer ersten Finne 254 ein. Ein Kanalbereich der ersten vertikalen Anordnung von horizontalen Nanodrähten 256 ist durch eine Halbleitermaterialschicht 255 unmittelbar zwischen dem Kanalbereich der ersten vertikalen Anordnung von horizontalen Nanodrähten 256 und der ersten Finne 254, aber nicht zwischen Source- oder Drain-Bereichen oder -Positionen 260 der ersten vertikalen Anordnung von horizontalen Nanodrähten 256 und der ersten Finne 254, elektrisch an die erste Finne 254 angeschlossen. Ein erster Gate-Stapel 258 befindet sich über der ersten vertikalen Anordnung von horizontalen Nanodrähten 256. Eine zweite vertikale Anordnung von horizontalen Nanodrähten 106 befindet sich oberhalb einer zweiten Finne 104. Ein Kanalbereich der zweiten vertikalen Anordnung von horizontalen Nanodrähten 106 ist elektrisch von der zweiten Finne 104 isoliert. Ein zweiter Gate-Stapel 108 befindet sich über der zweiten vertikalen Anordnung von horizontalen Nanodrähten 106.
  • In einer Ausführungsform schließt die integrierte Schaltkreisstruktur ferner ein erstes Paar von epitaxialen Source- oder Drain-Strukturen 260 an einem ersten und einem zweiten Ende der ersten vertikalen Anordnung von horizontalen Nanodrähten 256 und ein zweites Paar von epitaxialen Source- oder Drain-Strukturen 110 an einem ersten und einem zweiten Ende der zweiten vertikalen Anordnung von horizontalen Nanodrähten 106 ein, wie abgebildet ist. In einer solchen Ausführungsform sind das erste 260 und das zweite 110 Paar von epitaxialen Source- oder Drain-Strukturen ein erstes und ein zweites Paar von nicht-diskreten epitaxialen Source- oder Drain-Strukturen. In einer anderen, nicht abgebildeten, Ausführungsform sind das erste 260 und das zweite 110 Paar von epitaxialen Source- oder Drain-Strukturen 110 ein erstes und ein zweites Paar von diskreten epitaxialen Source- oder Drain-Strukturen.
  • In einer Ausführungsform schließen die erste 254 und die zweite 104 Finne jeweils einen Abschnitt eines Bulk-Silizium-Substrats 252 beziehungsweise 102 ein. In einer Ausführungsform schließen die Nanodrähte 256 und 106 der ersten und der zweiten vertikalen Anordnung von horizontalen Nanodrähten Silizium ein, und die Halbleitermaterialschicht 255 schließt Silizium und Germanium ein. In einer Ausführungsform schließt sowohl der erste 258 als auch der zweite 108 Gate-Stapel eine High-k-Gate-Dielektrikumschicht und eine Metall-Gate-Elektrode ein.
  • Es ist zu erkennen, dass die hierin beschriebenen Ausführungsformen ebenfalls andere Umsetzungen einschließen können, wie beispielsweise Nanodrähte und Nanobänder mit verschiedenen Breiten, Dicken und/oder Materialien, einschließlich von Si und SiGe, aber nicht darauf beschränkt. Ausführungsformen können zum Fertigen von Bausteinen für Schaltkreise anwendbar sein, die eine Ladungsableitung an ein Substrat erfordern.
  • In einem anderen Aspekt ist zu erkennen, dass große ESD-Ströme zu extremen Temperaturen innerhalb der Dioden führen können, was schließlich zu Ausfall führt. Bei herkömmlichen Bulk-Dioden bilden Grabenisolations- (shallow trench isolation - STI-) Strukturen eine Trennung zwischen einer Anode und einer Kathode, was bewirkt, dass sich ein Stromweg in das Substrat bewegt, wo die Wärme ein großes Volumen hat, um sich darin zu verteilen. In Nanobanddioden (z. B. Struktur 270 von 2C, unten beschrieben) tritt ein Stromfluss und folglich eine Wärmeerzeugung in den Nanobändern auf, was ein viel kleineres Volumen ist und folglich anfällig für einen frühen Ausfall des Bausteins ist. In einer Ausführungsform wird ein Weg eines Stromflusses zu einem Substrat durch Bewahren von SiGe in einem Gate-Bereich zwischen den Si-Drähten bereitgestellt, was eine größere Dioden-Übergangsfläche und eine verbesserte Wärmeableitung ermöglicht.
  • Um weiteren Kontext bereitzustellen, verwendet ein herkömmlicher BJT auf STI-Grundlage ein zusätzliches P+-Emitter-Implantat, um Emitter-Basis-Übergangscharakteristika abzustimmen, die wiederum die BJT-Leistungsmetrik modulieren. Nanoband- (oder Nanodraht-) Strukturen erleichtern die Fertigung eines effizienten 3-Anschluss-BJT nicht. Jedoch kann die Anwendung von hierin beschriebenen Ausführungsformen die Fertigung von Strukturen ermöglichen, die eine Leistung, vergleichbar mit BJT auf STI-Grundlage, in Nanoband- (oder Nanodraht-) Technologie erreichen können. Es ist zu erkennen, dass ein BJT nach hierin beschriebenen Ausführungsformen gefertigt werden kann, um eine ausreichende Leistung bereitzustellen, um als ein Thermosensor zu fungieren.
  • 2C illustriert Querschnittsansichten beispielhafter Diodenstrukturen, nach einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 2C schließt eine Nanobanddiode 270 eine N-Wanne 272 ein. Nanobandstapel 274 befinden sich auf der Wanne 272. N-Typ-Source- oder -Drain-Strukturen 276 und P-Typ-Source- oder -Drain-Strukturen 278 befinden sich zwischen den Nanobandstapeln 274.
  • Unter erneuter Bezugnahme auf 2C schließt eine Wannendiode 280 eine N-Wanne 282 ein. Eine Kathode 283A und eine Anode 283B befinden sich oberhalb der N-Wanne 282. Die Kathode 283A schließt Nanoband- oder Nanodrahtstapel 286A ein, die dazwischenliegendes Halbleitermaterial einschließen, um einen Kontakt vom Kanal zu der N-Wanne 282 bereitzustellen. Gate-Stapel 288A befinden sich über den Nanoband- oder Nanodrahtstapeln 286A. N-Typ-Source- oder -Drain-Strukturen 284A befinden sich zwischen den Gate-Stapeln 288A. Die Anode 283B schließt Nanoband- oder Nanodrahtstapel 286B ein, die dazwischenliegendes Halbleitermaterial einschließen, um einen Kontakt vom Kanal zu der N-Wanne 282 bereitzustellen. Gate-Stapel 288B befinden sich über den Nanoband- oder Nanodrahtstapeln 286B. P-Typ-Source- oder -Drain-Strukturen 284B befinden sich zwischen den Gate-Stapeln 288B.
  • Unter erneuter Bezugnahme auf 2C schließt eine Wannendiode 290A mit einem innerhalb der Wanne geformten Übergang eine N-Wanne 291 ein, die einen in derselben geformten P+-Dotierungsbereich 292 aufweist. Eine Kathode 293A befindet sich oberhalb der N-Wanne 291, und eine Anode 293B befindet sich oberhalb des P+-Dotierungsbereichs 292. Die Kathode 293A schließt Nanoband- oder Nanodrahtstapel ein, die dazwischenliegendes Halbleitermaterial einschließen, um einen Kontakt vom Kanal zu der N-Wanne 291 bereitzustellen. Gate-Stapel befinden sich über den Nanoband- oder Nanodrahtstapeln. N-Typ-Source- oder - Drain-Strukturen 294A befinden sich zwischen den Gate-Stapeln. Die Anode 293B schließt Nanoband- oder Nanodrahtstapel ein, die dazwischenliegendes Halbleitermaterial einschließen, um einen Kontakt von dem Kanal zu dem P+-Dotierungsbereich 292 bereitzustellen. Gate-Stapel befinden sich über den Nanoband- oder Nanodrahtstapeln. P-Typ-Source- oder -Drain-Strukturen 294B befinden sich zwischen den Gate-Stapeln.
  • Unter erneuter Bezugnahme auf 2C schließt eine 3-Anschluss-Bandlückendiode 290B eine P-Wanne 296 und eine N-Wanne 295, die einen in derselben geformten P+-Dotierungsbereich 297 aufweist, ein. Ein Kollektor 298A befindet sich oberhalb der P-Wanne 296, eine Basis 298B befindet sich oberhalb der N-Wanne 295, und ein Emitter 298C befindet sich oberhalb des P+-Dotierungsbereichs 297. Der Kollektor 298A schließt Nanoband- oder Nanodrahtstapel ein, die dazwischenliegendes Halbleitermaterial einschließen, um einen Kontakt von dem Kanal zu der P-Wanne 296 bereitzustellen. Gate-Stapel befinden sich über den Nanoband- oder Nanodrahtstapeln. P-Typ-Source- oder - Drain-Strukturen 299B befinden sich zwischen den Gate-Stapeln. Die Basis 298B schließt Nanoband- oder Nanodrahtstapel ein, die dazwischenliegendes Halbleitermaterial einschließen, um einen Kontakt von dem Kanal zu der N-Wanne 295 bereitzustellen. Gate-Stapel befinden sich über den Nanoband- oder Nanodrahtstapeln. N-Typ-Source- oder -Drain-Strukturen 299A befinden sich zwischen den Gate-Stapeln. Der Emitter 298C schließt Nanoband- oder Nanodrahtstapel ein, die dazwischenliegendes Halbleitermaterial einschließen, um einen Kontakt von dem Kanal zu dem P+-Dotierungsbereich 297 bereitzustellen. Gate-Stapel befinden sich über den Nanoband- oder Nanodrahtstapeln. P-Typ-Source- oder -Drain-Strukturen 298B befinden sich zwischen den Gate-Stapeln.
  • Es ist zu erkennen, dass, in einer bestimmten Ausführungsform, Kanalschichten aus Silizium sein können und dazwischenliegende Schichten aus Silizium-Germanium sein können. Wie durchgehend verwendet, kann eine Siliziumschicht verwendet werden, um ein Siliziummaterial zu beschreiben, das aus einer sehr wesentlichen Menge an Silizium, wenn nicht insgesamt daraus, besteht. Es ist jedoch zu erkennen, dass praktisch 100 % reines Si schwierig herzustellen sein kann und daher einen winzigen Prozentsatz an Kohlenstoff, Germanium oder Zinn einschließen könnte. Solche Unreinheiten könnten als eine unvermeidliche Unreinheit oder ein Bestandteil während des Abscheidens von Si eingeschlossen sein oder können das Si auf Diffusion hin während einer Nachabscheidungsbearbeitung „verunreinigen“. Daher können hierin beschriebene Ausführungsformen, die auf eine Siliziumschicht gerichtet sind, eine Siliziumschicht einschließen, die eine verhältnismäßig kleine Menge, z. B. auf Niveau einer „Unreinheit“, Nicht-Si-Atome oder -Spezies, wie beispielsweise Ge, C oder Sn, enthält. Es ist zu erkennen, dass eine Siliziumschicht, wie hierin beschrieben, undotiert sein kann oder mit Dotierungsatomen, wie beispielsweise Bor, Phosphor oder Arsen, dotiert sein kann.
  • Wie durchgehend verwendet, kann eine Silizium-Germanium-Schicht verwendet werden, um ein Silizium-Germanium-Material zu beschreiben, das aus sehr wesentlichen Anteilen von sowohl Silizium als auch Germanium, wie beispielsweise wenigstens 5 % von beidem, besteht. In einigen Ausführungsformen ist die Menge an Germanium größer als die Menge an Silizium. In besonderen Ausführungsformen schließt eine Silizium-Germanium-Schicht ungefähr 60 % Germanium und ungefähr 40 % Silizium (Si40Ge60) ein. In anderen Ausführungsformen ist die Menge an Silizium größer als die Menge an Germanium. In besonderen Ausführungsformen schließt eine Silizium-Germanium-Schicht ungefähr 30 % Germanium und ungefähr 70 % Silizium (Si70Ge30) ein. Es ist jedoch zu erkennen, dass praktisch 100 % reines Silizium-Germanium (als SiGe bezeichnet) schwierig herzustellen sein kann und daher einen winzigen Prozentsatz an Kohlenstoff oder Zinn einschließen könnte. Solche Unreinheiten könnten als eine unvermeidliche Unreinheit oder ein Bestandteil während des Abscheidens von SiGe eingeschlossen sein oder können das SiGe auf Diffusion hin während einer Nachabscheidungsbearbeitung „verunreinigen“. Daher können hierin beschriebene Ausführungsformen, die auf eine Silizium-Germanium-Schicht gerichtet sind, eine Silizium-Germanium-Schicht einschließen, die eine verhältnismäßig kleine Menge, z. B. auf Niveau einer „Unreinheit“, Nicht-Ge- und Nicht-Si-Atome oder -Spezies, wie beispielsweise Kohlenstoff oder Zinn, enthält. Es ist zu erkennen, dass eine Silizium-Germanium-Schicht, wie hierin beschrieben, undotiert sein kann oder mit Dotierungsatomen, wie beispielsweise Bor, Phosphor oder Arsen, dotiert sein kann.
  • Unten werden verschiedene Vorrichtungen und Bearbeitungsschemata beschrieben, die verwendet werden können, um einen Baustein ohne einen Kanal-Substrat-Kontakt zu fertigen, der mit einem Baustein integriert werden kann, der einen Kanal-Substrat-Kontakt aufweist. Es ist zu erkennen, dass die Ausführungsbeispiele nicht notwendigerweise alle beschriebenen Merkmale erfordern oder mehr Merkmale einschließen können als beschrieben werden.
  • Als einen beispielhaften Fertigungsfluss zum Fertigen eines Gate-All-Around-Bausteins einer integrierten Gate-All-Around-Schaltkreisstruktur illustrieren 3A bis 3F Querschnittsansichten, die verschiedene Operationen in einem Verfahren zum Fertigen einer integrierten Gate-All-Around-Schaltkreisstruktur darstellen, nach einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 3A kann eine Ausgangsstruktur eine Störstellen-Modifikationsschicht 304 einschließen, die auf einem Substrat 302 geformt ist. In einer Ausführungsform wird während der Bearbeitung zuerst ein Silizium- (Si-) Substrat 302 modifiziert, um zu ermöglichen, dass sich darauffolgende Pufferschichten leicht entspannen, sowie um Störstellen einzufangen, die ansonsten eine Entspannung unterhalb dessen fördern, was das Kanalmaterial werden wird. In einer Ausführungsform ist die Störstellen-Modifikationsschicht 304 eine Schicht, die einen Ionenimplantatschaden einschließt oder eine störstellenreiche Si-Wachstumsschicht oder eine Kombination derselben ist. In einer anderen Ausführungsform ist die Schicht 304 eine störstellenreiche SiGe-Schicht.
  • Unter Bezugnahme auf 3B wird eine entspannte Pufferschicht 306 auf der Störstellen-Modifikationsschicht 304 gezogen. In einer Ausführungsform ist die entspannte Pufferschicht 306 eine Si70Ge30-Schicht.
  • Unter Bezugnahme auf 3C wird eine Opferschicht 308 auf der entspannten Pufferschicht 306 gezogen. In einer Ausführungsform ist die Opferschicht 308 eine Si70Ge30-Schicht. In einer Ausführungsform weist die Opferschicht 308 eine Zusammensetzung auf, welche die gleiche oder im Wesentlichen die gleiche ist wie die entspannte Pufferschicht 306. In einer besonderen Ausführungsform ist die Opferschicht 308 eine Si70Ge30-Schicht und die entspannte Pufferschicht 306 ist ein entspannte Si70Ge30-Schicht. In einer Ausführungsform wird die Opferschicht 308 durch Fortsetzen des Wachstums der entspannten Pufferschicht 306 in einem gleichen Abscheidungsprozess geformt, und die Opferschicht 308 und die entspannte Pufferschicht 306 können als eine einheitliche Schicht erscheinen. In einer anderen Ausführungsform weist die Opferschicht 308 eine Zusammensetzung auf, die sich von der entspannten Pufferschicht 306 unterscheidet.
  • Abwechselnde Kanalschichten 310 und dazwischenliegende Opferschichten 312 werden auf der Opferschicht 308 geformt. In einer Ausführungsform sind die Kanalschichten 310 Si40Ge40-Kanalschichten. In einer Ausführungsform sind die dazwischenliegenden Opferschichten 312 dazwischenliegende Si70Ge30-Schichten.
  • Unter Bezugnahme auf 3D weist der Stapel von Materialien von 3D eine auf demselben geformte strukturierte Maske 314/316 auf, die einen Hartmaskenabschnitt 316 und einen Ätzstopabschnitt 314 einschließen kann. Die strukturierte Maske 314/316 wird verwendet, um mehrere Finnen in dem Stapel von Materialien von 3D zu ätzen. In einer solchen Ausführungsform schließt jede Finne einen strukturierten Substratabschnitt 322, eine Störstellen-Modifikationsschicht 324, eine Pufferschicht 326, eine Opferschicht 328, Kanalschichten 330 und dazwischenliegende Opferschichten 332 ein.
  • Unter Bezugnahme auf 3E werden Isolationsstrukturen 334, wie beispielsweise flache Grabenisolationsstrukturen, zwischen Finnen geformt. Danach werden Opfer-Gate-Strukturen über den Finnen und über den Isolationsstrukturen 334 geformt. Jede der Opfer-Gate-Strukturen schließt eine Opfer-Gate-Elektrode 346, eine Hartmaske 348, Seitenwand-Abstandshalter 350 und einen dielektrischen Helm 352 ein. Ein Opfer-Gate-Dielektrikum kann ebenfalls unterhalb der Opfer-Gate-Elektrode 346 eingeschlossen sein, wie abgebildet ist. In einer Ausführungsform ist das Opfer-Gate-Dielektrikum ein Überbleibsel der Maskenschicht 314.
  • Unter erneuter Bezugnahme auf 3E werden die Opfer-Gate-Strukturen als eine Maske verwendet, um Gräben in freigelegte Abschnitte der Finnen, z. B. in Source- und Drain-Bereiche der Finnen, zu ätzen. Das Ätzen entfernt Abschnitte von Kanalschichten 330, um Kanalschichten 340 zu bilden, und entfernt Abschnitte der dazwischenliegenden Opferschichten 332, um dazwischenliegende Opferschichten 342 zu bilden. In einer Ausführungsform erstreckt sich das Ätzen wenigstens teilweise in die Opferschicht 328, um eine ausgesparte Opferschicht 338 zu bilden.
  • Unter erneuter Bezugnahme auf 3E werden danach epitaxiale Source- oder Drain-Strukturen 344 gezogen. In einer Ausführungsform stellen die epitaxialen Source- oder Drain-Strukturen Spannung für die Kanalschichten 340 bereit.
  • Unter Bezugnahme auf 3F werden, anschließend an die Source- /Drain-Abscheidung, die Opfer-Gate-Elektrode 346 und die Opferschichten 342 entfernt und durch eine dauerhafte Gate-Elektrode 370 und einen Gate-Dielektrikumstapel 372 ersetzt. In einer Ausführungsform ist die Gate-Elektrode 370 eine Metall-Gate-Elektrode, und der Gate-Dielektrikumstapel 372 ist ein High-k-Gate-Dielektrikum. In einer Ausführungsform ist ein Abschnitt der ausgesparten Opferschicht 338 weiter in dem Gate-Kanalbereich ausgespart, um eine Gate-Elektrode 370 in einer weiter ausgesparten Opferschicht 358 zu bilden, wobei die Gate-Elektrode 370 tiefer ist als die epitaxialen Source- oder Drain-Strukturen 344, wie abgebildet ist. In einer Ausführungsform werden Abschnitte 362 der Opferschichten 342 auf beiden Seiten der Gate-Elektrode 370 bewahrt, wie es ebenfalls abgebildet ist. In einer Ausführungsform werden eine Kontaktsperrschicht 374 und eine leitfähige Füllung 376 über den epitaxialen Source- oder Drain-Strukturen 344 gebildet. Es ist zu erkennen, dass die Struktur von 3F weiter planarisiert werden kann, um das dauerhafte Gate-Material 370 auf die Gate-Positionen zu beschränken.
  • In einer Ausführungsform ist die Struktur von 3F in eine integrierte Schaltkreisstruktur integriert, die ebenfalls einen Baustein mit elektrischem Kanal-Substrat-Kontakt, wie in Verbindung mit 2A oder 2B beschrieben, einschließt. Der Baustein mit elektrischem Kanal-Substrat-Kontakt kann durch Einschließen von Prozessoperationen, die einen Abschnitt der Opferschicht 328 und der dazwischenliegenden Opferschichten 332 in wenigstens einer Position unterhalb einer Gate-Elektrode bewahren, zusammen mit der Struktur von 3F gefertigt werden.
  • In einem anderen Aspekt kann eine Nanodraht-Freilegungsbearbeitung durch einen Ersatz-Gate-Graben durchgeführt werden. Beispiele solcher Freilegungsprozesse werden unten beschrieben. Zusätzlich kann, in noch einem anderen Aspekt, Backend- (BE-) Verbindungsskalieren zu niedrigerer Leistung und höheren Fertigungskosten auf Grund von Strukturierungskomplexität führen. Hierin beschriebene Ausführungsformen können umgesetzt werden, um vorderseitige und rückseitige Verbindungsintegration für Nanodraht-Transistoren zu ermöglichen. Hierin beschriebene Ausführungsformen können eine Vorgehensweise bereitstellen, um einen verhältnismäßig weiteren Verbindungsabstand zu erreichen. Dies kann zu verbesserter Produktleistungsfähigkeit und geringeren Strukturierungskosten führen. Ausführungsformen können umgesetzt werden, um eine robuste Funktionalität skalierter Nanodraht- oder Nanoband-Transistoren mit niedriger Leistungsaufnahme und hoher Leistungsfähigkeit zu ermöglichen.
  • Eine oder mehrere hierin beschriebene Ausführungsformen sind gerichtete doppelte epitaxiale (EPI-) Verbindungen für Nanodraht- oder Nanoband-Transistoren unter Verwendung von teilweiser Source- oder Drain- (SD-) und asymmetrischer Grabenkontakt- (trench contact - TCN-) Tiefe. In einer Ausführungsform wird eine integrierte Schaltkreisstruktur durch Formen von Source-Drain-Öffnungen von Nanodraht-/Nanoband-Transistoren, die teilweise mit SD-Epitaxie gefüllt werden, gefertigt. Ein Rest der Öffnung wird mit einem leitfähigen Material gefüllt. Tiefe Grabenbildung auf einer von der Source- oder der Drain-Seite ermöglicht einen direkten Kontakt zu einer rückseitigen Verbindungsebene.
  • Als einen beispielhaften Prozessablauf zum Fertigen einer integrierten Gate-All-Around-Schaltkreisstruktur, die einen Baustein mit einem elektrischen Kanal-Substrat-Kontakt aufweist, illustrieren 4A bis 4J Querschnittsansichten verschiedener Operationen in einem Verfahren zum Fertigen einer integrierten Gate-All-Around-Schaltkreisstruktur, nach einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 4A schließt ein Verfahren zum Fertigen einer integrierten Schaltkreisstruktur das Formen eines Startstapels ein, der abwechselnde Opferschichten 404 und Nanodrähte 406 oberhalb einer Finne 402, wie beispielsweise einer Siliziumfinne, einschließt. Die Nanodrähte 406 können als eine vertikale Anordnung von Nanodrähten bezeichnet werden. Eine Schutzkappe 408 kann oberhalb der abwechselnden Opferschichten 404 und Nanodrähte 406 geformt werden, wie abgebildet ist. Eine entspannte Pufferschicht 452 und eine Störstellen-Modifikationsschicht 450 können unterhalb der abwechselnden Opferschichten 404 und Nanodrähte 406 geformt werden, wie es ebenfalls abgebildet ist.
  • Unter Bezugnahme auf 4B wird ein Gate-Stapel 410 über der vertikalen Anordnung von horizontalen Nanodrähten 406 geformt. Abschnitte der vertikalen Anordnung von horizontalen Nanodrähten 406 werden danach durch Entfernen von Abschnitten der Opferschichten 404 freigelegt, um ausgesparte Opferschichten 404' und Hohlräume 412 bereitzustellen, wie es in 4C abgebildet ist.
  • Es ist zu erkennen, dass die Struktur von 4C bis zur Fertigstellung gefertigt werden kann, ohne zuerst das tiefe Ätzen und die asymmetrische Kontaktbearbeitung durchzuführen, die unten beschrieben werden. In jedem Fall (z. B. mit asymmetrischer Kontaktbearbeitung und ohne dieselbe) schließt, in einer Ausführungsform, ein Fertigungsprozess die Verwendung eines Prozessschemas ein, das eine integrierte Gate-All-Around-Schaltkreisstruktur bereitstellt, die epitaxiale Noppen aufweist, die in Vertikalrichtung diskrete Source- oder Drain-Strukturen sein können.
  • Unter Bezugnahme auf 4D werden obere Gate-Abstandshalter 414 an Seitenwänden der Gate-Struktur 410 geformt. Hohlraum-Abstandshalter 416 werden in den Hohlräumen 412 unterhalb der oberen Gate-Abstandshalter 414 geformt. Danach wird wahlweise eine tiefe Grabenkontaktätzung durchgeführt, um Gräben 418 zu formen und um ausgesparte Nanodrähte 406' zu formen. Eine strukturierte entspannte Pufferschicht 452' und eine strukturierte Störstellen-Modifikationsschicht 450' können ebenfalls vorhanden sein, wie abgebildet ist.
  • Danach wird ein Opfermaterial 420 in den Gräben 418 geformt, wie es in 4E abgebildet ist. In anderen Prozessschemata kann eine isolierte Grabensohle oder eine Silizium-Grabensohle verwendet werden.
  • Unter Bezugnahme auf 4F wird eine erste epitaxiale Source- oder Drain-Struktur (z. B. linke Merkmale 422) an einem ersten Ende der vertikalen Anordnung von horizontalen Nanodrähten 406' geformt. Eine zweite epitaxiale Source- oder Drain-Struktur (z. B. rechte Merkmale 422) wird an einem zweiten Ende der vertikalen Anordnung von horizontalen Nanodrähten 406' geformt. In einer Ausführungsform sind, wie abgebildet, die epitaxialen Source- oder Drain-Strukturen 422 in Vertikalrichtung diskrete Source- oder Drain-Strukturen und können als epitaxiale Noppen bezeichnet werden.
  • Ein Zwischenschichten-Dielektrikum- (inter-layer dielectric - ILD-) Material 424 wird danach an den Seiten der Gate-Elektrode 410 und angrenzend an die Source- oder Drain-Strukturen 422 geformt, wie es in 4G abgebildet ist. Unter Bezugnahme auf 4H wird ein Ersatz-Gate-Prozess verwendet, um ein dauerhaftes Gate-Dielektrikum 428 und eine dauerhafte Gate-Elektrode 426 zu formen. Das ILD-Material 424 wird danach entfernt, wie es in 41 abgebildet ist. Danach wird das Opfermaterial 420 von der einen der Source-Drain-Positionen (z. B. rechte Seite) entfernt, um einen Graben 432 zu formen, wird aber nicht von der anderen der Source-Drain-Positionen entfernt, um einen Graben 430 zu formen.
  • Unter Bezugnahme auf 4J wird eine erste leitfähige Kontaktstruktur 434 geformt, die an die erste epitaxiale Source- oder Drain-Struktur (z. B linke Merkmale 422) angeschlossen ist. Eine zweite leitfähige Kontaktstruktur 436 wird geformt, die an die zweite epitaxiale Source- oder Drain-Struktur (z. B rechte Merkmale 422) angeschlossen ist. Die zweite leitfähige Kontaktstruktur 436 wird tiefer entlang der Finne 402 geformt als die erste leitfähige Kontaktstruktur 434. In einer Ausführungsform, obwohl in 4J nicht abgebildet, umfasst das Verfahren ferner das Formen einer freigelegten Oberfläche der zweiten leitfähigen Kontaktstruktur 436 an einer Sohle der Finne 402. Leitfähige Kontakte können eine Kontaktwiderstand mindernde Schicht und eine primäre Kontaktelektrodenschicht einschließen, wobei Beispiele Ti, Ni, Co (für die erstere und W, Ru, Co für die letztere) einschließen können.
  • In einer Ausführungsform ist die zweite leitfähige Kontaktstruktur 436 tiefer entlang der Finne 402 als die erste leitfähige Kontaktstruktur 434, wie abgebildet ist. In einer solchen Ausführungsform befindet sich die erste leitfähige Kontaktstruktur 434 nicht entlang der Finne 402, wie abgebildet ist. In einer anderen solchen Ausführungsform, die nicht abgebildet ist, befindet sich die erste leitfähige Kontaktstruktur 434 teilweise entlang der Finne 402.
  • In einer Ausführungsform befindet sich die zweite leitfähige Kontaktstruktur 436 entlang einer Gesamtheit der Finne 402. In einer Ausführungsform weist, obwohl nicht abgebildet, in dem Fall, dass die Sohle der Finne 402 durch einen rückseitigen Substratentfernungsprozess freigelegt wird, die zweite leitfähige Kontaktstruktur 436 eine freigelegte Oberfläche an einer Sohle der Finne 402 auf.
  • In einer Ausführungsform ist die Struktur von 4J in einer integrierten Schaltkreisstruktur eingeschlossen, die ebenfalls einen Baustein mit elektrischem Kanal-Substrat-Kontakt aufweist, wie beispielsweise in Verbindung mit 2A oder 2B beschrieben. Der Baustein mit elektrischem Kanal-Substrat-Kontakt kann durch Einschließen von Prozessoperationen, die einen Abschnitt der Opferschichten 404 wenigstens in einer Position unterhalb einer Gate-Elektrode bewahren, zusammen mit der Struktur von 4J gefertigt werden.
  • In einem anderen Aspekt können, um einen Zugang zu beiden leitfähigen Kontaktstrukturen eines Paares von asymmetrischen Source- und Drain-Strukturen zu ermöglichen, hierin beschriebene integrierte Schaltkreisstrukturen unter Verwendung einer Fertigungsvorgehensweise mit rückseitigem Freilegen vorderseitiger Strukturen gefertigt werden. In einigen Ausführungsbeispielen bringt ein Freilegen der Rückseite eines Transistors oder einer anderen Bausteinstruktur eine Rückseitenbearbeitung auf Wafer-Ebene mit sich. Im Gegensatz zu einer herkömmlichen TSV-artigen Technologie kann ein Freilegen der Rückseite eines Transistors, wie hierin beschrieben, bei der Dichte der Bausteinzellen und sogar innerhalb von Unterbereichen eines Bausteins durchgeführt werden. Darüber hinaus kann ein solches Freilegen der Rückseite eines Transistors durchgeführt werden, um im Wesentlichen alles von einem Donatorsubstrat zu entfernen, auf dem während einer Vorderseiten-Bausteinbearbeitung eine Bausteinschicht angeordnet wurde. Daher wird eine Mikrometer tiefe TSV unnötig, wobei die Halbleiterdicke in den Bausteinzellen anschließend an ein Freilegen der Rückseite eines Transistors möglicherweise nur Zehntel oder Hundertstel von Nanometern beträgt.
  • Hierin beschriebene Freilegungstechniken können einen Paradigmenwechsel von einer Bausteinfertigung „von unten nach oben“ zu einer Fertigung „von der Mitte nach außen“ ermöglichen, wobei die „Mitte“ eine beliebige Schicht ist, die bei der Vorderseitenfertigung eingesetzt, von der Rückseite freigelegt und wieder bei der Rückseitenfertigung eingesetzt wird. Die Bearbeitung sowohl einer Vorderseite als auch einer freigelegten Rückseite einer Bausteinstruktur kann sich vielen der Herausforderungen zuwenden, die mit dem Fertigen von 3D-IC verbunden sind, wenn vorrangig auf Vorderseitenbearbeitung gebaut wird.
  • Eine Vorgehensweise mit Freilegen der Rückseite eines Transistors kann zum Beispiel eingesetzt werden, um wenigstens einen Abschnitt einer Trägerschicht und einer dazwischenliegenden Schicht einer Donator-Host-Substrat-Baugruppe zu entfernen. Der Prozessablauf beginnt mit einer Eingabe einer Donator-Host-Substrat-Baugruppe. Eine Dicke einer Trägerschicht in dem Donator-Host-Substrat wird poliert (z. B. CMP) und/oder mit einem nassen oder trockenen (z. B. Plasma-) Ätzprozess geätzt. Es kann ein beliebiger Schleif-, Polier und/oder nasser/trockener Ätzprozess eingesetzt werden, der als für die Zusammensetzung der Trägerschicht geeignet bekannt ist. Zum Beispiel kann, wenn die Trägerschicht ein Halbleiter der Gruppe IV (z. B. Silizium) ist, eine CMP-Schlämme, die als zum Dünnermachen des Halbleiters geeignet bekannt ist, eingesetzt werden. Gleichermaßen kann ein beliebiger Ätzmittel- oder Plasma-Ätzprozess, der als zum Dünnermachen des Halbleiters der Gruppe IV geeignet bekannt ist, ebenfalls eingesetzt werden.
  • In einigen Ausführungsformen geht dem Obigen ein Spalten der Trägerschicht entlang einer Bruchebene, im Wesentlichen parallel zu der dazwischenliegenden Schicht, voraus. Der Spaltungs- oder Bruchprozess kann benutzt werden, um einen wesentlichen Abschnitt der Trägerschicht als eine kompakte Masse zu entfernen, was die Polier- oder Ätzzeit verringert, die benötigt wird, um die Trägerschicht zu entfernen. Zum Beispiel können, wo eine Trägerschicht 400 bis 900 µm in der Dicke beträgt, 100 bis 700 µm durch Praktizieren eines beliebigen bekannten Deckimplantats, von dem bekannt ist, dass es einen Bruch auf Wafer-Ebene fördert, abgespalten werden. In einigen Ausführungsbeispielen wird ein leichtes Element (z. B. H, He oder Li) bis zu einer gleichmäßigen Zieltiefe innerhalb der Trägerschicht, wo die Bruchebene gewünscht ist, implantiert. Anschließend an einen solchen Spaltprozess kann dann die Dicke der in der Donator-Host-Substrat-Baugruppe verbleibenden Trägerschicht bis zur vollständigen Entfernung poliert oder geätzt werden. Alternativ kann, wo die Trägerschicht nicht zerbrochen wird, der Schleif-, Polier- und/oder Ätzvorgang eingesetzt werden, um eine größere Dicke der Trägerschicht zu entfernen.
  • Als Nächstes wird ein Aufdecken einer dazwischenliegenden Schicht festgestellt. Die Feststellung wird verwendet, um einen Punkt zu identifizieren, an dem die rückseitige Oberfläche des Donatorsubstrats bis nahe der Bausteinschicht fortgeschritten ist. Eine beliebige Endpunkt-Feststellungstechnik, die als zum Feststellen eines Übergangs zwischen den für die Trägerschicht und die dazwischenliegende Schicht eingesetzten Materialien geeignet bekannt ist, kann praktiziert werden. In einigen Ausführungsformen beruhen ein oder mehrere Endpunktkriterien auf dem Feststellen einer Änderung bei der Lichtextinktion oder -emission der rückseitigen Oberfläche des Donatorsubstrats während des durchgeführten Polierens oder Ätzens. In einigen anderen Ausführungsformen sind die Endpunktkriterien mit einer Änderung bei der Lichtextinktion oder -emission von Nebenprodukten während des Polierens oder Ätzens der rückseitigen Oberfläche des Donatorsubstrats verknüpft. Zum Beispiel können sich mit den Trägerschicht-Ätznebenprodukten verknüpfte Extinktions- oder Emissionswellenlängen in Abhängigkeit von der unterschiedlichen Zusammensetzung der Trägerschicht und der dazwischenliegenden Schicht ändern. In anderen Ausführungsformen sind die Endpunktkriterien mit einer Änderung bei der Masse von Spezies in Nebenprodukten des Polierens oder Ätzens der rückseitigen Oberfläche des Donatorsubstrats verknüpft. Zum Beispiel können die Nebenprodukte der Bearbeitung durch einen Quadrupol-Massenanalysator abgetastet, und eine Änderung bei der Speziesmasse kann mit der unterschiedlichen Zusammensetzung der Trägerschicht und der dazwischenliegenden Schicht korreliert werden. In einem anderen Ausführungsbeispiel sind die Endpunktkriterien mit einer Änderung bei der Reibung zwischen einer rückseitigen Oberfläche des Donatorsubstrats und einer polierenden Fläche in Berührung mit der rückseitigen Oberfläche des Donatorsubstrats verknüpft.
  • Die Feststellung der dazwischenliegenden Schicht kann verbessert werden, wenn der Entfernungsprozess selektiv für die Trägerschicht im Verhältnis zu der dazwischenliegenden Schicht ist, da eine Ungleichmäßigkeit bei dem Trägerentfernungsprozess durch eine Ätzratendifferenz zwischen der Trägerschicht und der dazwischenliegenden Schicht gemindert werden kann. Die Feststellung kann sogar ausgelassen werden, falls der Schleif-, Polier- und/oder Ätzvorgang die dazwischenliegende Schicht mit einer Rate, ausreichend unterhalb der Rate, mit der die Trägerschicht entfernt wird, entfernt. Falls kein Endpunktkriterium eingesetzt wird, kann ein Schleif-, Polier- und/oder Ätzvorgang einer vorbestimmten festgelegten Dauer an dem Material der dazwischenliegenden Schicht anhalten, falls die Dicke der dazwischenliegenden Schicht ausreichend ist für die Selektivität des Ätzens. In einigen Beispielen beträgt die Träger-Ätzrate : Ätzrate der dazwischenliegenden Schicht 3 : 1 bis 10 : 1.
  • Auf das Freilegen der dazwischenliegenden Schicht hin kann wenigstens ein Abschnitt der dazwischenliegenden Schicht entfernt werden. Zum Beispiel können eine oder mehrere Komponentenschichten der dazwischenliegenden Schicht entfernt werden. Eine Dicke der dazwischenliegenden Schicht kann zum Beispiel gleichmäßig durch ein Polieren entfernt werden. Alternativ kann eine Dicke der dazwischenliegenden Schicht mit einem maskierten oder abgedeckten Ätzprozess entfernt werden. Der Prozess kann den gleichen Polier- oder Ätzprozess wie denjenigen einsetzen, der zum Dünnermachen des Trägers eingesetzt wird, oder kann ein abweichender Prozess mit abweichenden Prozessparametern sein. Zum Beispiel kann, wenn die dazwischenliegende Schicht einen Ätzstopp für den Trägerentfernungsprozess bereitstellt, der letztere Vorgang einen anderen Polier- oder Ätzprozess einsetzen, der ein Entfernen der dazwischenliegenden Schicht gegenüber dem Entfernen der Bausteinschicht begünstigt. Wenn weniger als einige hundert Nanometer an Dicke der dazwischenliegenden Schicht zu entfernen sind, kann der Entfernungsprozess verhältnismäßig langsam sein, optimiert für Gleichförmigkeit über den Wafer, und genauer gesteuert als derjenige, der zum Entfernen der Trägerschicht eingesetzt wird. Ein eingesetzter CMP-Prozess kann zum Beispiel eine Schlämme einsetzen, die eine sehr hohe Selektivität (z. B. 100 : 1 bis 300 : 1 oder mehr) zwischen Halbleiter (z. B. Silizium) und dielektrischem material (z. B. SiO), das die Bausteinschicht umgibt und innerhalb der dazwischenliegenden Schicht eingebettet ist, zum Beispiel als elektrische Isolation zwischen benachbarten Bausteinbereichen.
  • Für Ausführungsformen, wobei die Bausteinschicht durch vollständiges Entfernen der dazwischenliegenden Schicht freigelegt wird, kann die rückseitige Bearbeitung auf einer freigelegten Rückseite der Bausteinschicht oder spezifischer Bausteinbereiche in derselben beginnen. In einigen Ausführungsformen schließt die rückseitige Bausteinschicht-Bearbeitung ein weiteres Polieren oder nasses/trockenes Ätzen durch eine Dicke der Bausteinschicht ein, die zwischen der dazwischenliegenden Schicht und einem zuvor in der Bausteinschicht gefertigten Bausteinbereich, wie beispielsweise einem Source- oder Drain-Bereich, angeordnet ist.
  • In einigen Ausführungsformen, in denen die Trägerschicht, die dazwischenliegende Schicht oder die Bausteinschicht-Rückseite mit einer nassen und/oder Plasma-Ätzung ausgespart wird, eine solche Ätzung eine strukturierte Ätzung oder eine materialselektive Ätzung sein, die der rückseitigen Bausteinschicht-Oberfläche eine bedeutende Unebenheit oder Topographie verleiht. Wie weiter unten beschrieben, kann die Strukturierung innerhalb einer Bausteinzelle (d. h., „Intrazell“-Strukturierung) sein oder über Bausteinzellen (d. h., „Interzell“-Strukturierung) sein. In einigen Ausführungsformen mit strukturierter Ätzung wird wenigstens eine Teildicke der dazwischenliegenden Schicht als eine Hartmaske zur rückseitigen Bausteinschicht-Strukturierung eingesetzt. Folglich kann ein Maskenätzprozess eine entsprechende maskierte Bausteinschicht-Ätzung einleiten.
  • Das oben beschriebene Bearbeitungsschema kann zu einer Donator-Host-Baugruppe führen, die IC-Bausteine einschließt, die eine Rückseite einer dazwischenliegenden Schicht, eine Rückseite der Bausteinschicht und/oder eine Rückseite eines oder mehrerer Halbleiterbereiche innerhalb der Bausteinschicht und/oder eine vorderseitige Metallisierung freigelegt haben. Zusätzliche Rückseitenbearbeitung beliebiger dieser freigelegten Bereiche kann danach während einer nachgelagerten Bearbeitung durchgeführt werden.
  • Es ist zu erkennen, dass die Strukturen, die sich aus den obigen beispielhaften Bearbeitungsschemata ergeben, auf eine gleiche oder ähnliche Weise für nachfolgende Bearbeitungsvorgänge verwendet werden können, um die Bausteinfertigung, wie beispielsweise eine PMOS- und/oder NMOS-Bausteinfertigung, zu vollenden. Als ein Beispiel eines fertiggestellten Bausteins illustriert 5 eine Querschnittsansicht einer nicht-ebenen integrierten Schaltkreisstruktur, entlang einer Gate-Linie, nach einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 5 schließt eine Halbleiterstruktur oder ein Baustein 500 einen nicht-ebenen aktiven Bereich (z. B. eine Finnenstruktur, die einen vorspringenden Finnenabschnitt 504 und einen Unterfinnenbereich 505 einschließt) innerhalb eines Graben-Isolationsbereichs 506 ein. In einer Ausführungsform ist, anstelle einer massiven Finne, der nicht-ebene aktive Bereich in Nanodrähte (wie beispielsweise Nanodrähte 504A und 504B) oberhalb des Unterfinnenbereichs 505 getrennt, wie es durch die gestrichelten Linien dargestellt wird. In jedem Fall wird, der Leichtigkeit der Beschreibung für eine nicht-ebene integrierte Schaltkreisstruktur 500, ein nicht-ebener aktiver Bereich 504 unten als ein vorspringender Finnenabschnitt bezeichnet. In einer Ausführungsform schließt der Unterfinnenbereich 505 ebenfalls eine entspannte Pufferschicht 542 und eine Störstellen-Modifikationsschicht 540 ein, wie abgebildet ist.
  • Eine Gate-Linie 508 ist über den vorspringenden Abschnitten 504 des nicht-ebenen aktiven Bereichs (einschließlich, falls zutreffend, umgebender Nanodrähte 504A und 504B) sowie über einem Abschnitt des Graben-Isolationsbereichs 506 angeordnet. Wie gezeigt, schließt die Gate-Linie 508 eine Gate-Elektrode 550 und eine Gate-Dielektrikumschicht 552 ein. In einer Ausführungsform kann die Gate-Linie 508 ebenfalls eine dielektrische Deckschicht 554 einschließen. Ein Gate-Kontakt 514 und eine darüberliegende Gate-Kontakt-Durchkontaktierung 516 sind aus dieser Perspektive ebenfalls zu sehen, zusammen mit einer darüberliegenden Metallverbindung 560, die alle in Zwischenschicht-Dielektrikumstapeln oder - schichten 570 angeordnet sind. Ebenfalls aus der Perspektive von 5 zu sehen, ist der Gate-Kontakt 514, in einer Ausführungsform über dem Graben-Isolationsbereich 506, aber nicht über den nicht-ebenen aktiven Bereichen, angeordnet. In einer anderen Ausführungsform befindet sich der Gate-Kontakt 514 über den nicht-ebenen aktiven Bereichen.
  • In einer Ausführungsform ist die Halbleiterstruktur oder der Baustein 500 ein nicht-ebener Baustein, wie beispielsweise ein Fin-FET-Baustein, ein Tri-Gate-Baustein, ein Nanoband-Baustein oder ein Nanodraht-Baustein, aber ohne darauf beschränkt zu sein. In einer solchen Ausführungsform besteht ein entsprechender halbleitender Kanalbereich aus einem dreidimensionalen Körper oder ist in demselben geformt. In einer solchen Ausführungsform umgeben die Gate-Elektrodenstapel von Gate-Leitungen 508 wenigstens eine obere Fläche und ein Paar von Seitenwänden des dreidimensionalen Körpers.
  • Wie es ebenfalls in 5 abgebildet ist, gibt es, in einer Ausführungsform, eine Grenzfläche 580 zwischen einem vorspringenden Finnenabschnitt 504 und dem Unterfinnenbereich 505. Die Grenzfläche 580 kann ein Übergangsbereich zwischen einem dotierten Unterfinnenbereich 505 und einem leicht oder nicht dotierten oberen Finnenabschnitt 504 sein. In einer solchen Ausführungsform ist jede Finne ungefähr 10 Nanometer oder weniger breit, und Unterfinnen-Dotierungsmittel werden wahlweise von einer angrenzenden Festkörper-Dotierungsschicht an der Unterfinnenposition zugeführt. In einer besonderen solchen Ausführungsform ist jede Finne weniger als 10 Nanometer breit.
  • Obwohl in 5 nicht abgebildet, ist zu erkennen, dass sich Source- oder Drain-Bereiche der vorspringenden Finnenabschnitte 504 oder daran angrenzend auf beiden Seiten der Gate-Linie 508, d. h., in die Seite und aus derselben heraus, befinden. In einer Ausführungsform wird das Material der vorspringenden Finnenabschnitte 504 in den Source- oder Drain-Positionen entfernt und durch ein anderes Halbleitermaterial ersetzt, z. B. durch epitaxiale Abscheidung, um epitaxiale Source- oder Drain-Strukturen zu bilden. Die Source- oder Drain-Bereiche können sich unterhalb der Höhe einer Dielektrikumschicht des Graben-Isolationsbereichs 506, d. h., in den Unterfinnenbereich 505, erstrecken. Nach einer Ausführungsform der vorliegenden Offenbarung hemmen die stärker dotierten Unterfinnenbereiche, d. h., die dotierten Bereiche der Finnen unterhalb der Grenzfläche 580, ein Source-Drain-Lecken durch diesen Abschnitt der Bulk-Halbleiterfinnen. In einer Ausführungsform weisen die Source- und Drain-Bereiche zugeordnete asymmetrische Source- und Drain-Kontaktstrukturen auf, wie oben in Verbindung mit 4J beschrieben.
  • Unter erneuter Bezugnahme auf 5 bestehen, in einer Ausführungsform, die Finnen 504/505 (und, möglicherweise, Nanodrähte 504A und 504B) aus einer kristallinen Silizium-Germanium-Schicht, die mit einem Ladungsträger, wie beispielsweise Phosphor, Arsen, Bor, Gallium oder einer Kombination derselben, aber nicht darauf beschränkt, dotiert ist.
  • In einer Ausführungsform können der Graben-Isolationsbereich 506 und durchgehend beschriebene Graben-Isolationsbereiche (GrabenIsolationsstrukturen oder Graben-Isolationsschichten) aus einem Material bestehen, das geeignet ist, um letztlich elektrisch zu isolieren oder zu der Isolation von Abschnitten einer dauerhaften Gate-Struktur gegenüber einem darunterliegenden Bulk-Substrat beizutragen oder aktive Bereiche, die innerhalb eines darunterliegenden Bulk-Substrats geformt sind, zu isolieren, wie beispielsweise aktive Finnenbereiche zu isolieren. Zum Beispiel besteht, in einer Ausführungsform, der Graben-Isolationsbereich 506 aus einem dielektrischen Material, wie beispielsweise Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder kohlenstoffdotiertem Siliziumnitrid, aber nicht darauf beschränkt.
  • Die Gate-Linie 508 kann aus einem Gate-Elektrodenstapel bestehen, der eine Gate-Dielektrikumschicht 552 und eine Gate-Elektrodenschicht 550 einschließt. In einer Ausführungsform besteht die Gate-Elektrode des Gate-Elektrodenstapels aus einem Metall-Gate, und die Gate-Dielektrikumschicht besteht aus einem High-k-Material. Zum Beispiel besteht, in einer Ausführungsform, die Gate-Dielektrikumschicht 552 aus einem Material wie beispielsweise Hafniumoxid, Hafniumoxynitrid, Hafniumsilikat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilikat, Tantaloxid, Barium-Strontium-Titanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid, Blei-Zink-Niobat oder einer Kombination derselben, aber nicht darauf beschränkt. Darüber hinaus kann ein Abschnitt der Gate-Dielektrikumschicht 552 eine Schicht von natürlichem Oxid einschließen, die von den wenigen oberen Schichten der Substratfinne 504 aus gebildet wird. In einer Ausführungsform besteht die Gate-Dielektrikumschicht 552 aus einem oberen High-k-Abschnitt und einem unteren Abschnitt, der aus einem Oxid eines Halbleitermaterials besteht. In einer Ausführungsform besteht die Gate-Dielektrikumschicht 552 aus einem oberen Abschnitt aus Hafniumoxid und einem unteren Abschnitt aus Siliziumdioxid oder Siliziumoxynitrid. In einigen Umsetzungen ist ein Abschnitt des Gate-Dielektrikums eine „U“-förmige Struktur, die einen unteren Abschnitt, im Wesentlichen parallel zu der Oberfläche des Substrats, und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Fläche des Substrats sind, einschließt.
  • In einer Ausführungsform besteht die Gate-Elektrodenschicht 550 aus einer Metallschicht, wie beispielsweise Metallnitriden, Metallkarbiden, Metallsiliziden, Metallaluminiden, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitfähigen Metalloxiden, aber nicht darauf beschränkt. In einer spezifischen Ausführungsform besteht die Gate-Elektrodenschicht 550 besteht die Gate-Elektrodenschicht aus einem nicht die Austrittsarbeit einstellenden Füllmaterial, das oberhalb einer die Austrittsarbeit einstellenden Schicht geformt ist. Die Gate-Elektrodenschicht 550 kann aus einem P-leitenden Austrittsarbeitsmetall oder einem N-leitenden Austrittsarbeitsmetall bestehen, abhängig davon, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll. In einigen Umsetzungen kann die Gate-Elektrodenschicht 550 aus einem Stapel von zwei oder mehr Metallschichten bestehen, wobei eine oder mehr Metallschichten Austrittsarbeitsmetallschichten sind und wenigstens eine andere Metallschicht eine leitfähige Füllschicht ist. Für einen PMOS-Transistor schließen Metalle, die für die Gate-Elektrode verwendet werden können, Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide, z. B. Rutheniumoxid, ein, sind aber nicht darauf beschränkt. Eine P-leitfähige Metallschicht wird die Bildung einer PMOS-Gate-Elektrode mit einer Austrittsarbeit, die zwischen etwa 4,9 eV und etwa 5,2 eV beträgt, ermöglichen. Für einen NMOS-Transistor schließen Metalle, die für die Gate-Elektrode verwendet werden können, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Karbide dieser Metalle, z. B. Hafniumkarbid, Zirkoniumkarbid, Titankarbid, Tantalkarbid und Aluminiumkarbid, ein, sind aber nicht darauf beschränkt. Eine N-leitfähige Metallschicht wird die Bildung einer NMOS-Gate-Elektrode mit einer Austrittsarbeit, die zwischen etwa 3,9 eV und etwa 4,2 eV beträgt, ermöglichen. In einigen Umsetzungen kann die Gate-Elektrode aus einer „U“-förmige Struktur bestehen, die einen unteren Abschnitt, im Wesentlichen parallel zu der Oberfläche des Substrats, und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Fläche des Substrats sind, einschließt. In einer anderen Umsetzung kann wenigstens eine der Metallschichten, welche die Gate-Elektrode bilden, einfach eine ebene Schicht sein, die im Wesentlichen parallel zu der oberen Fläche des Substrats ist, und schließt keine Seitenwandabschnitte, im Wesentlichen senkrecht zu der oberen Fläche des Substrats, ein. In weitere Umsetzungen der Offenbarung kann die Gate-Elektrode aus einer Kombination von U-förmigen Strukturen und ebenen, nicht-U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten, die oben auf einer oder mehreren ebenen, nicht-U-förmigen Schichten geformt sind, bestehen.
  • Abstandshalter, die mit den Gate-Elektrodenstapeln verknüpft sind, können aus einem Material bestehen, das geeignet ist, um letztlich elektrisch zu isolieren oder zu der Isolation einer dauerhaften Gate-Struktur gegenüber angrenzenden leitfähigen Kontakten, wie beispielsweise selbstjustierten Kontakten, beizutragen. Zum Beispiel bestehen die Abstandshalter, in einer Ausführungsform, aus einem dielektrischen Material, wie beispielsweise Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder kohlenstoffdotiertem Siliziumnitrid.
  • Der Gate-Kontakt 514 und die darüberliegende Gate-Kontakt-Durchkontaktierung 516 können aus einem leitfähigen Material bestehen. In einer Ausführungsform bestehen eines oder mehrere von den Kontakten oder den Durchkontaktierungen aus einer Metallspezies. Die Metallspezies kann ein reines Metall, wie beispielsweise Wolfram, Nickel oder Kobalt sein oder kann eine Legierung, wie beispielsweise eine Metall-Metall-Legierung oder eine Metall-Halbleiter-Legierung (z. B. wie ein Silizidmaterial) sein.
  • In einer Ausführungsform (obgleich nicht gezeigt) wird ein Kontaktmuster geformt, das im Wesentlichen vollkommen auf ein vorhandenes Gate-Muster 508 ausgerichtet ist, während die Verwendung eines lithographischen Schrittes mit einem übermäßig engen Ausrichtungsrahmen gestrichen wird. In einer Ausführungsform ist das Kontaktmuster ein in Vertikalrichtung symmetrisches Kontaktmuster oder ein asymmetrisches Kontaktmuster, wie beispielsweise in Verbindung mit 4J beschrieben. In anderen Ausführungsformen sind alle Kontakte vorderseitig angeschlossen und sind nicht asymmetrisch. In einer solchen Ausführungsform ermöglicht die selbstjustierte Vorgehensweise die Verwendung eines an sich hoch selektiven nassen Ätzens (z. B. gegenüber herkömmlicherweise umgesetztem trockenen oder Plasma-Ätzen), um Kontaktöffnungen zu erzeugen. In einer Ausführungsform wird ein Kontaktmuster durch Benutzen eines vorhandenen Gate-Musters in Kombination mit einem Kontaktstift-Lithographievorgang geformt. In einer solchen Ausführungsform ermöglich die Vorgehensweise die Beseitigung der Notwendigkeit eines ansonsten kritischen Lithographievorgangs, um ein Kontaktmuster zu erzeugen, wie er in herkömmlichen Vorgehensweisen verwendet wird. In einer Ausführungsform wird ein Grabenkontaktraster nicht gesondert strukturiert, sondern wird stattdessen zwischen Poly- (Gate-) Leitungen geformt. Zum Beispiel wird, in einer solchen Ausführungsform ein Grabenkontaktraster anschließend an die Gate-Gitter-Strukturierung, aber vor Gate-Gitter-Schnitten, geformt.
  • In einer Ausführungsform bringt das Bereitstellen der Struktur 500 die Fertigung der Gate-Stapelstruktur 508 durch einen Gate-Ersetzungsprozess mit sich. In einem solchen Schema kann Opfer-Gate-Material, wie beispielsweise Polysilizium- oder Siliziumnitrid-Säulenmaterial, entfernt und durch dauerhaftes Gate-Elektrodenmaterial ersetzt werden. In einer solchen Ausführungsform wird in diesem Prozess ebenfalls eine dauerhafte Gate-Dielektrikumschicht geformt, im Gegensatz dazu, von einer früheren Bearbeitung durchgeführt zu werden. In einer Ausführungsform werden Opfer-Gates durch einen Trockenätz- oder Nassätzprozess entfernt. In einer Ausführungsform bestehen Opfer-Gates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Trockenätzprozess entfernt, der die Verwendung von SF6 einschließt. In einer anderen Ausführungsform bestehen Opfer-Gates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Nassätzprozess entfernt, der die Verwendung von NH4OH oder Tetramethylammoniumhydroxid einschließt. In einer Ausführungsform bestehen Opfer-Gates aus Siliziumnitrid und werden mit einer Nassätzung entfernt, die wässrige Phosphorsäure einschließt.
  • Unter erneuter Bezugnahme auf 5 platziert die Anordnung der Halbleiterstruktur oder des Bausteins 500 den Gate-Kontakt über Isolationsbereichen. Eine solche Anordnung kann als eine ineffiziente Nutzung von Entwurfsraum betrachtet werden. In einer anderen Ausführungsform weist ein Halbleiterbaustein jedoch Kontaktstrukturen auf, die Abschnitte einer Gate-Elektrode berühren, die über einem aktiven Bereich, z. B. über einer Finne 505, und in einer gleichen Schicht wie eine Grabenkontakt-Durchkontaktierung geformt ist.
  • In einer Ausführungsform ist die Struktur von 5 in einer integrierten Schaltkreisstruktur eingeschlossen, die ebenfalls einen Baustein mit elektrischem Kanal-Substrat-Kontakt, wie beispielsweise in Verbindung mit 2A oder 2B beschrieben, einschließt. Der Baustein mit elektrischem Kanal-Substrat- Kontakt kann durch Einschließen von Prozessoperationen, die einen Abschnitt einer Opferschicht zwischen den Nanodrähten 504A und 504B und unterhalb derselben wenigstens in einer Position unterhalb einer Gate-Elektrode bewahren, zusammen mit der Struktur von 5 gefertigt werden.
  • Es ist zu erkennen, dass nicht alle Aspekte der oben beschriebenen Prozesse so umgesetzt werden müssen, dass sie in den Geist und Rahmen von Ausführungsformen der vorliegenden Offenbarung fallen. Auch können die hierin beschriebenen Prozesse verwendet werden, um einen oder mehrere Halbleiterbausteine zu fertigen. Die Halbleiterbausteine können Transistoren oder ähnliche Bausteine sein. Zum Beispiel sind, in einer Ausführungsform, die Halbleiterbausteine Metalloxid-Halbleiter- (metal-oxide semiconductor - MOS-)) Transistoren für Logik oder Speicher oder sind bipolare Transistoren. Auch weisen, in einer Ausführungsform, die Halbleiterbausteine eine dreidimensionale Architektur auf, wie beispielsweise ein Trigate-Baustein, ein Doppel-Gate-Baustein mit unabhängigem Zugriff oder ein FIN-FET. Eine oder mehrere Ausführungsformen können besonders nützlich zum Fertigen von Halbleiterbausteinen an einem Technologieknoten unter 10 Nanometer (10 nm) sein.
  • In einer Ausführungsform, wie durch die gesamte vorliegende Beschreibung verwendet, besteht Zwischenschichtdielektrikum- (interlayer dielectric - ILD-)) Material aus einer Schicht eines Dielektrikums oder isolierenden Materials oder schließt dieselbe ein. Beispiele geeigneter dielektrischer Materialien schließen Siliziumoxide (Z. B. Siliziumdioxid (SiO2)), dotierte Siliziumoxide, fluorierte Siliziumoxide, kohlenstoffdotierte Siliziumoxide, verschiedene auf dem Gebiet bekannte Low-k-Materialien und Kombinationen derselben ein, aber nicht darauf beschränkt. Das Zwischenschichtdielektrikum-Material kann durch herkömmliche Techniken, wie zum Beispiel chemische Gasphasenabscheidung (chemical vapor deposition - CVD)), physikalische Gasphasenabscheidung (physical vapor deposition - PVD)) oder durch andere Abscheidungsverfahren gebildet werden.
  • In einer Ausführungsform, wie sie ebenfalls durch die gesamte vorliegende Beschreibung verwendet wird, bestehen Metallleitungen oder Verbindungsleitungsmaterial (und Durchkontaktierungsmaterial) aus einer oder mehreren Metall- oder anderen leitfähigen Strukturen. Ein gewöhnliches Beispiel ist die Verwendung von Kupferleitungen und Strukturen, die Sperrschichten zwischen dem Kupfer und umgebendem ILD-Material einschließen können oder nicht. Wie hierin verwendet, schließt der Begriff Metall Legierungen, Stapel und andere Kombinationen von mehreren Metallen ein. Zum Beispiel können die Metall-Verbindungsleitungen Sperrschichten (z. B. Schichten, die eines oder mehrere von Ta, TaN, Ti oder TiN einschließen), Stapel unterschiedlicher Metalle oder Legierungen usw. einschließen. Folglich können die Verbindungsleitungen eine einzige Materialschicht sein oder können aus mehreren Schichten geformt sein, die leitfähige Leitungsschichten und Füllschichten einschließen. Ein beliebiger geeigneter Abscheidungsprozess, wie beispielsweise Galvanisieren, Chemische Gasphasenabscheidung oder physikalische Gasphasenabscheidung, können verwendet werden, um Verbindungsleitungen zu formen. In einer Ausführungsform bestehen die Verbindungsleitungen aus einem leitfähigen Material, wie beispielsweise Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder Legierungen derselben, aber nicht darauf beschränkt. Die Verbindungsleitungen werden auf dem Gebiet auch manchmal als Spuren, Drähte, Leitungen, Metall oder einfach Verbindung bezeichnet.
  • In einer Ausführungsform, wie sie ebenfalls durch die gesamte vorliegende Beschreibung verwendet wird, bestehen Hartmaskenmaterialien, Deckschichten oder Stifte aus dielektrischen Materialien, die sich von dem Zwischenschichtdielektrikum-Material unterscheiden. In einer Ausführungsform können unterschiedliche Hartmasken-, Deck- oder Stiftmaterialien in unterschiedlichen Bereichen verwendet werden, um so zueinander und zu den darunterliegenden Dielektrikum- und Metallschichten unterschiedliche Wachstums- oder Ätzselektivität bereitzustellen. In einigen Ausführungsformen schließt eine Hartmaskenschicht, eine Deck- oder Stiftschicht eine Schicht aus einem Nitrid von Silizium (z. B. Siliziumnitrid) oder eine Schicht aus einem Siliziumoxid oder beides oder eine Kombination derselben ein. Andere geeignete Materialien können Materialien auf Grundlage von Kohlenstoff einschließen. Andere auf dem Gebiet bekannte Hartmasken-, Deck- oder Stiftschichten können in Abhängigkeit von der besonderen Umsetzung verwendet werden. Die Hartmasken-, Deck- oder Stiftschichten können durch CVD, PVD oder durch andere Abscheidungsverfahren gebildet werden.
  • In einer Ausführungsform, wie sie ebenfalls durch die gesamte vorliegende Beschreibung verwendet wird, werden lithographische Operationen unter Verwendung von 193-nm-Immersionslithographie (i193), EUV- und/oder EBDW-Lithographie oder dergleichen durchgeführt. Ein Positivton- oder Negativtonlack kann verwendet werden. In einer Ausführungsform ist eine lithographische Maske eine dreilagige Maske, die aus einem topographischen Maskierungsabschnitt, einer Entspiegelungsbeschichtungs- (anti-reflective coating - ARC-) Lage und einer Fotolacklage besteht. In einer besonderen solchen Ausführungsform ist der topographische Maskierungsabschnitt eine Kohlenstoff-Hartmasken- (carbon hardmask - CHM-)) Lage, und die Entspiegelungsbeschichtungslage ist eine Silizium-ARC-Lage.
  • In einem anderen Aspekt sind eine oder mehrere Ausführungsformen auf benachbarte Halbleiterstrukturen oder -bausteine gerichtet, die durch selbstjustierte Gate-Endkappen- (self-aligned gate endcap - SAGE-)) Strukturen getrennt werden. Besondere Ausführungsformen können auf eine Integration von Nanodrähten und Nanobändern mehrerer Breiten (multi-Wsi) in einer SAGE-Architektur und getrennt durch eine SAGE-Wand gerichtet sein. In einer Ausführungsform werden Nanodrähte/Nanobänder mit mehreren Wsi in einem SAGE-Architekturabschnitt eines Frontend-Prozessablaufs integriert. Ein solcher Prozessablauf kann eine Integration von Nanodrähten und Nanobändern unterschiedlicher Wsi einschließen, um eine robuste Funktionalität von Transistoren der nächsten Generation mit niedriger Leistungsaufnahme und hoher Leistungsfähigkeit zu gewährleisten. Zugeordnete epitaxiale Source- oder Drain-Bereiche können eingebettet werden (z. B. Abschnitte von Nanodrähten entfernt, und danach wird Source- oder Drain-(S/D-) Wachstum durchgeführt).
  • Um weiteren Kontext bereitzustellen, können Vorteile einer Architektur mit selbstjustierten Gate-Endkappen- (SAGE-) Architektur das Ermöglichen einer höheren Entwurfsdichte und insbesondere das Skalieren des Abstandes von Diffusion zu Diffusion einschließen. Um einen erläuternden Vergleich bereitzustellen illustriert 6 Querschnittsansichten durch Nanodrähte und Finnen für eine endkappenlose Architektur (linke Seite (a)) gegenüber einer selbstjustierten Gate-Endkappen- (SAGE-) Architektur (rechte Seite (b)), nach einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf die linke Seite (a) von 6 schließt eine integrierte Schaltkreisstruktur 600 ein Substrat 602 ein, das Finnen 604 aufweist, die von derselben aus um ein Maß 606 oberhalb einer Isolationsstruktur 608 vorspringen, die untere Abschnitte der Finnen 604 seitlich umgibt. Obere Abschnitte der Finnen können eine entspannte Pufferschicht 622 und eine Störstellen-Modifikationsschicht 620 einschließen, wie abgebildet ist. Entsprechende Nanodrähte 605 befinden sich über den Finnen 604. Eine Gate-Struktur kann über der integrierten Schaltkreisstruktur 600 geformt werden, um einen Baustein zu fertigen. Jedoch können Unterbrechungen in einer solchen Gate-Struktur durch Steigern des Abstandes zwischen Paaren von Finne 604/Nanodraht 605 ausgeglichen werden.
  • Im Gegensatz dazu schließt, unter Bezugnahme auf die rechte Seite (b) von 6 eine integrierte Schaltkreisstruktur 650 ein Substrat 652 ein, das Finnen 654 aufweist, die von derselben aus um ein Maß 656 oberhalb einer Isolationsstruktur 658 vorspringen, die untere Abschnitte der Finnen 654 seitlich umgibt. Obere Abschnitte der Finnen können eine entspannte Pufferschicht 672 und eine Störstellen-Modifikationsschicht 670 einschließen, wie abgebildet ist. Entsprechende Nanodrähte 655 befinden sich über den Finnen 654. Isolierende SAGE-Wände 660 (die auf denselben eine Hartmaske einschließen können, wie abgebildet) sind innerhalb der Isolationsstruktur 652 und zwischen benachbarten Paaren von Finne 654/Nanodraht 655 eingeschlossen. Die Entfernung zwischen einer isolierenden SAGE-Wand 660 und einem nächsten Paar von Finne 654/Nanodraht 655 definiert den Gate-Endkappenabstand 662. Eine Gate-Struktur kann über der integrierten Schaltkreisstruktur 600, zwischen isolierenden SAGE-Wänden, geformt werden, um einen Baustein zu fertigen. Unterbrechungen in einer solchen Gate-Struktur werden durch die isolierenden SAGE-Wände auferlegt. Da die isolierenden SAGE-Wände 660 selbstjustiert sind, können Einschränkungen von herkömmlichen Vorgehensweisen minimiert werden, um einen aggressiveren Abstand von Diffusion zu Diffusion zu ermöglichen. Darüber hinaus können, das Gate-Strukturen Unterbrechungen an allen Positionen einschließen, einzelne Gate-Strukturabschnitte durch örtliche Verbindungen schichtverbunden werden, die über den isolierenden SAGE-Wänden 660 geformt sind. In einer Ausführungsform schließen, wie abgebildet, die SAGE-Wände 660 jeweils einen unteren dielektrischen Abschnitt und eine dielektrische Kappe auf dem unteren dielektrischen Abschnitt ein. Nach einer Ausführungsform der vorliegenden Offenbarung schließt ein Fertigungsprozess für die mit 6 verknüpften Strukturen die Verwendung eines Prozessschemas ein, das eine integrierte Gate-All-Around-Schaltkreisstruktur bereitstellt, die epitaxiale Source- oder Drain-Strukturen aufweist.
  • In einer Ausführungsform ist die Struktur von Teil (b) von 6 in einer integrierten Schaltkreisstruktur eingeschlossen, die ebenfalls einen Baustein mit elektrischem Kanal-Substrat-Kontakt, wie beispielsweise in Verbindung mit 2A oder 2B beschrieben, einschließt. Der Baustein mit elektrischem Kanal-Substrat-Kontakt kann durch Einschließen von Prozessoperationen, die einen Abschnitt einer Opferschicht zwischen den Nanodrähten 655 und unterhalb derselben wenigstens in einer Position unterhalb einer Gate-Elektrode bewahren, zusammen mit der Struktur von Teil (b) von 6 gefertigt werden.
  • Ein selbstjustiertes Gate-Endkappen- (SAGE-) Bearbeitungsschema schließt die Bildung von Gate-/Grabenkontakt-Endkappen, selbstjustiert mit Finnen, ohne eine Extralänge, um Maskenfehlausrichtung zu berücksichtigen, ein. Folglich können Ausführungsformen umgesetzt werden, um ein Schrumpfen von Transistorentwurfsgröße zu ermöglichen. Hierin beschriebene Ausführungsformen können die Fertigung von Gate-Endkappen-Isolationsstrukturen einschließen, die ebenfalls als Gate-Wände, Isolations-Gate-Wände oder selbstjustierte Gate-Endkappen- (SAGE-) Wände bezeichnet werden können.
  • In einem beispielhaften Bearbeitungsschema für Strukturen, die SAGE-Wände aufweisen, die benachbarte Strukturen trennen, illustriert 7 Querschnittsansichten, die verschiedene Operationen in einem Verfahren zum Fertigen einer selbstjustierten Gate-Endkappen- (SAGE-) Struktur mit Gate-All-Around-Bausteinen darstellen, nach einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf Teil (a) von 7 schließt eine Anfangsstruktur einen Nanodraht-Strukturierungstapel 704 oberhalb eines Substrats 702 ein. Ein lithographischer Strukturierungsstapel 706 wird oberhalb des Nanodraht-Strukturierungstapels 704 geformt. Der Nanodraht-Strukturierungstapel 704 schließt abwechselnde Opferschichten 710 und Nanodrahtschichten 712 ein, die sich oberhalb einer entspannten Pufferschicht 782 und einer Störstellen-Modifikationsschicht 780 befinden, wie abgebildet ist. Eine Schutzmaske 714 befindet sich zwischen dem Nanodraht-Strukturierungstapel 704 und dem lithographischen Strukturierungsstapel 706. In einer Ausführungsform ist der lithographische Strukturierungsstapel 706 eine dreilagige Maske, die aus einem topographischen Maskierungsabschnitt 720, einer Entspiegelungsbeschichtungs-(ARC-) Lage 722 und einer Fotolacklage 724 besteht. In einer besonderen solchen Ausführungsform ist der topographische Maskierungsabschnitt 720 eine Kohlenstoff-Hartmasken- (carbon hardmask - CHM-)) Lage, und die Entspiegelungsbeschichtungslage 722 ist eine Silizium-ARC-Lage.
  • Unter Bezugnahme auf Teil (b) von 7 wird der Stapel von Teil (a) lithographisch strukturiert und danach geätzt, um eine geätzte Struktur bereitzustellen, die ein strukturiertes Substrat 702 und Gräben 730 einschließt.
  • Unter Bezugnahme auf Teil (c) von 7 weist die Struktur von Teil (b) eine Isolationsschicht 740 und ein SAGE-Material 742, das in den Gräben 730 geformt ist, auf. Die Struktur wird danach planarisiert, um eine strukturierte topographische Maskierungsschicht 720' als eine freigelegte obere Schicht zu hinterlassen.
  • Unter Bezugnahme auf Teil (d) von 7 wird die Isolationsschicht 740 unterhalb einer oberen Fläche des strukturierten Substrats 702 ausgespart, z. B., um einen vorspringenden Finnenabschnitt zu definieren und um eine Grabenisolationsstruktur 741 unterhalb von SAGE-Wänden 742 bereitzustellen.
  • Unter Bezugnahme auf Teil (e) von 7 werden danach die Opferschichten 710 wenigstens in dem Kanalbereich entfernt, um Nanodrähte 712A und 712B freizulegen. Anschließend an die Bildung der Struktur von Teil (e) von 7 können Gate-Stapel um die Nanodrähte 712B oder 712A, über vorspringende Finnen des Substrats 702 und zwischen den SAGE-Wänden 742 gebildet werden. In einer Ausführungsform wird, vor der Bildung der Gate-Stapel, der verbleibende Abschnitt der Schutzmaske 714 entfernt. In einer andere Ausführungsform wird der verbleibende Abschnitt der Schutzmaske 714 als eine isolierende Finnenkappe als ein Artefakt des Bearbeitungsschemas erhalten.
  • Unter erneuter Bezugnahme auf Teil (e) von 7 ist zu erkennen, dass eine Kanalansicht abgebildet ist, wobei sich Source- oder Drain-Bereiche in die Seite und aus derselben heraus positionieren. In einer Ausführungsform weist der Kanalbereich einschließlich der Nanodrähte 712B eine geringere Breite auf als der Kanalbereich einschließlich der Nanodrähte 712A. Folglich schließt, in einer Ausführungsform, eine integrierte Schaltkreisstruktur Nanodrähte mit mehreren Breiten (multi-Wsi) ein. Obwohl die Strukturen von 712B und 712A jeweils als Nanodrähte beziehungsweise Nanobänder differenziert werden können, werden beide solche Strukturen typischerweise hierin als Nanodrähte bezeichnet. Es ist ebenfalls zu erkennen, dass sich eine Bezugnahme auf ein Paar von Finne/Nanodraht oder eine Abbildung desselben durchgehend auf eine Struktur beziehen kann, die eine Finne und einen oder mehrere darüberliegende Nanodrähte einschließt (z. B. werden in 7 zwei darüberliegende Nanodrähte gezeigt). Nach einer Ausführungsform der vorliegenden Offenbarung schließt ein Fertigungsprozess für mit 7 verknüpfte Strukturen die Verwendung eines Prozessschemas ein, das eine integrierte Gate-All-Around-Schaltkreisstruktur bereitstellt, die epitaxiale Source- oder Drain-Strukturen aufweist.
  • In einer Ausführungsform ist die Struktur von Teil (e) von 7 in einer integrierten Schaltkreisstruktur eingeschlossen, die ebenfalls einen Baustein mit elektrischem Kanal-Substrat-Kontakt, wie beispielsweise in Verbindung mit 2A oder 2B beschrieben, einschließt. Der Baustein mit elektrischem Kanal-Substrat-Kontakt kann durch Einschließen von Prozessoperationen, die einen Abschnitt einer Opferschicht zwischen den Nanodrähten 712A und/oder Nanodrähten oder -bändern 712B und unterhalb derselben wenigstens in einer Position unterhalb einer Gate-Elektrode bewahren, zusammen mit der Struktur von Teil (e) von 7 gefertigt werden.
  • In einer Ausführungsform, wie durchgehend beschrieben, können selbstjustierte Gate-Endkappen- (SAGE-) Isolationsstrukturen aus einem Material oder Materialien bestehen, geeignet, um letztlich elektrisch zu isolieren oder zu der Isolation von Abschnitten von dauerhaften Gate-Strukturen voneinander beizutragen. Beispielhafte Materialien oder Materialkombinationen schließen eine Einzelmaterialstruktur, wie beispielsweise Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder kohlenstoffdotiertem Siliziumnitrid ein. Andere beispielhafte Materialien oder Materialkombinationen schließen einen mehrlagigen Stapel ein, der einen unteren Abschnitt aus Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder kohlenstoffdotiertem Siliziumnitrid und einen oberen Abschnitt aus Material mit höherer Dielektrizitätskonstante, wie beispielsweise Hafniumoxid, aufweist.
  • Um einen beispielhafte integrierte Schaltkreisstruktur hervorzuheben, die drei vertikal angeordnet Nanodrähte aufweist, illustriert 8A eine dreidimensionale Querschnittsansicht einer integrierten Schaltkreisstruktur auf Grundlage von Nanodraht, nach einer Ausführungsform der vorliegenden Offenbarung. 8B illustriert eine Querschnittsansicht oder Drain-Ansicht der integrierten Schaltkreisstruktur auf Grundlage von Nanodraht von 8A, entlang der Achse a-a'. 8C illustriert eine Kanal-Querschnittsansicht der integrierten Schaltkreisstruktur auf Grundlage von Nanodraht von 8A, entlang der Achse b-b'.
  • Unter Bezugnahme auf 8A schließt eine integrierte Schaltkreisstruktur 800 einen oder mehrere in Vertikalrichtung gestapelte Nanodrähte (Satz 804) oberhalb eines Substrats 802 ein. In einer Ausführungsform sind, wie abgebildet, eine entspannte Pufferschicht 802C, eine Störstellen-Modifikationsschicht 802B und ein unterer Substratabschnitt 802A in dem Substrat 802 eingeschlossen, wie abgebildet ist. Eine wahlweise Finne unterhalb des untersten Nanodrahts und geformt aus dem Substrat 802 ist zu Gunsten des Hervorhebens des Nanodrahtabschnitts zu erläuternden Zwecken nicht abgebildet. Ausführungsformen hierin sind auf sowohl Einzeldraht-Bausteine als auch Mehrdraht-Bausteine gerichtet. Als ein Beispiel wird zu erläuternden Zwecken ein Baustein auf Grundlage dreier Nanodrähte, der die Nanodrähte 804A, 804B und 804C aufweist, gezeigt. Der Zweckmäßigkeit der Beschreibung halber wird der Nanodraht 804A als ein Beispiel verwendet, wo sich die Beschreibung auf einen der Nanodrähte konzentriert. Es ist zu erkennen, dass, wo Attribute eines Nanodrahtes beschrieben werden, Ausführungsformen auf Grundlage mehrerer Nanodrähte die gleichen oder im Wesentlichen die gleichen Attribute für jeden der Nanodrähte aufweisen können.
  • Jeder der Nanodrähte 804 schließt einen Kanalbereich 806 in dem Nanodraht ein. Der Kanalbereich 806 weist eine Länge (L) auf. Unter Bezugnahme auf 8C weist der Kanalbereich ebenfalls einen Umfang (Pc) senkrecht zu der Länge (L) auf. Unter Bezugnahme auf sowohl 8A als auch 8C umgibt ein Gate-Elektrodenstapel 808 den gesamten Umfang (Pc) jedes der Kanalbereiche 806. Der Gate-Elektrodenstapel 808 schließt eine Gate-Elektrode zusammen mit einer Gate-Dielektrikumschicht zwischen dem Kanalbereich 806 und der Gate-Elektrode (nicht gezeigt) ein. In einer Ausführungsform ist der Kanalbereich insofern diskret, als er vollständig von dem Gate-Elektrodenstapel 808 umgeben ist, ohne jegliches dazwischenliegendes Material, wie beispielsweise darunterliegendes Substratmaterial oder darüberliegende Kanalfertigungsmaterialien. Dementsprechend sind, in Ausführungsformen, die mehrere Nanodrähte 804 aufweisen, die Kanalbereiche 806 der Nanodrähte ebenfalls diskret im Verhältnis zueinander.
  • Unter Bezugnahme auf sowohl 8A als auch 8B schließt die integrierte Schaltkreisstruktur 800 ein Paar von nicht-diskreten Source- oder Drain-Bereichen 810/812 ein. Das Paar von nicht-diskreten Source- oder Drain-Bereichen 810/812 befindet sich auf beiden Seiten der Kanalbereiche 806 der mehreren in Vertikalrichtung gestapelten Nanodrähte 804. Darüber hinaus ist das Paar von nicht-diskreten Source- oder Drain-Bereichen 810/812 angrenzend für die Kanalbereiche 806 der mehreren in Vertikalrichtung gestapelten Nanodrähte 804. In einer solchen Ausführungsform, nicht abgebildet, ist das Paar von nicht-diskreten Source- oder Drain-Bereichen 810/812 unmittelbar in Vertikalrichtung angrenzend für die Kanalbereiche insofern, als sich epitaxiales Wachstum auf und zwischen Nanodrahtabschnitten befindet, die sich über die Kanalbereiche 806 hinaus erstrecken, wo Nanodrahtenden innerhalb der Source- oder Drain-Strukturen gezeigt werden. In einer anderen Ausführungsform, wie in 8A abgebildet, ist das Paar von nicht-diskreten Source- oder Drain-Bereichen 810/812 mittelbar in Vertikalrichtung angrenzend für die Kanalbereiche 806 insofern, als sie an den Enden der Nanodrähte und nicht zwischen den Nanodrähten geformt sind.
  • In einer Ausführungsform, wie abgebildet, sind die Source- oder Drain-Bereiche 810/812 nicht-diskret insofern, als sie nicht einzelne und diskrete Source- oder Drain-Bereiche für jeden Kanalbereich 806 eines Nanodrahts 804 sind. Dementsprechend sind, in Ausführungsformen, die mehrere Nanodrähte 804 aufweisen, die Source- oder Drain-Bereiche 810/812 der Nanodrähte allgemeine oder vereinte Source- oder Drain-Bereiche anstatt diskret für jeden Nanodraht. Das heißt, die nicht-diskreten Source- oder Drain-Bereiche 810/812 sind in dem Sinn allgemein, dass ein einziges vereintes Merkmal als ein Source- oder Drain-Bereich für mehrere (in diesem Fall 3) Nanodrähte 804 und, insbesondere, für mehr als einen diskreten Kanalbereich 806 verwendet wird. In einer Ausführungsform hat, aus einer Querschnittsperspektive senkrecht zu der Länge der diskreten Kanalbereiche 806, jeder von dem Paar von nicht-diskreten Source- oder Drain-Bereichen 810/812 eine annähernd rechteckige Form mit einem unteren verjüngten Abschnitt und einem oberen Scheitelabschnitt, wie in 8B abgebildet. In anderen Ausführungsformen jedoch sind die Source- oder Drain-Bereiche 810/812 der Nanodrähte längere, doch diskrete, nicht in Vertikalrichtung zusammengeführte epitaxiale Strukturen, wie beispielsweise Noppen, die in Verbindung mit 4A bis 4J beschrieben werden.
  • Nach einer Ausführungsform der vorliegenden Offenbarung, und wie in 8A und 8B abgebildet, schließt die integrierte Schaltkreisstruktur 800 ferner ein Paar von Kontakten 814 ein, jeder Kontakt 814 auf einem von dem Paar von nicht-diskreten Source- oder Drain-Bereichen 810/812. In einer solchen Ausführungsform umgibt, in einer vertikalen Richtung jeder Kontakt 814 vollständig den jeweiligen nicht-diskreten Source- oder Drain-Bereich 810/812. In einem anderen Aspekt kann nicht der gesamte Umfang der nicht-diskreten Source- oder Drain-Bereiche 810/812 für einen Kontakt mit den Kontakten 814 zugänglich sein, und der Kontakt 814 umgibt folglich die nicht-diskreten Source- oder Drain-Bereiche 810/812 nur teilweise, wie in 8B abgebildet. In einer gegensätzlichen Ausführungsform, nicht abgebildet, ist der gesamte Umfang der nicht-diskreten Source- oder Drain-Bereiche 810/812, genommen entlang der Achse a-a', von den Kontakten 814 umgeben.
  • Unter erneuter Bezugnahme auf 8A schließt, in einer Ausführungsform, die integrierte Schaltkreisstruktur 800 ferner ein Paar von Abstandshaltern 816 ein. Wie abgebildet ist, können äußere Abschnitte des Paares von Abstandshaltern 816 Abschnitte der nicht-diskreten Source- oder Drain-Bereiche 810/812 überlappen, was für „eingebettete“ Abschnitte der nicht-diskreten Source- oder Drain-Bereiche 810/812 unterhalb des Paares von Abstandshaltern 816 sorgt. Wie ebenfalls abgebildet ist, können sich die eingebetteten Abschnitte der nicht-diskreten Source- oder Drain-Bereiche 810/812 nicht unterhalb der Gesamtheit des Paares von Abstandshaltern 816 erstrecken.
  • Das Substrat 802 kann aus einem Material, geeignet zur Fertigung von integrierter Schaltkreisstruktur, bestehen. In einer Ausführungsform schließt das Substrat 802 ein unteres Bulk-Substrat ein, das aus einem Einkristall aus einem Material besteht, das Silizium, Germanium, Silizium-Germanium, Germanium-Zinn, Silizium-Germanium-Zinn oder ein Verbindungshalbleitermaterial der Gruppe III-V einschließen kann, aber nicht darauf beschränkt ist. Eine obere Isolatorschicht, die aus einem Material besteht, das Siliziumdioxid, Siliziumnitrid oder Siliziumoxynitrid einschließen kann, aber nicht darauf beschränkt ist, befindet sich auf dem Bulk-Substrat. Folglich kann die Struktur 800 aus einem anfänglichen Halbleiter-auf-Isolator-Substrat gefertigt werden. Alternativ kann die Struktur 800 unmittelbar aus einem Bulk-Substrat geformt werden, und örtliche Oxidation wird verwendet, um elektrisch isolierende Abschnitte an Stelle der oben beschriebenen oberen Isolatorschicht zu bilden. In einer anderen alternativen Ausführungsform wird die Struktur 800 unmittelbar aus einem Bulk-Substrat geformt, und Dotieren wird verwendet, um elektrisch aktive Bereiche, wie beispielsweise Nanodrähte, auf derselben zu formen. In einer solchen Ausführungsform hat der erste Nanodraht (d. h., nahe dem Substrat) die Form einer Struktur vom Omega-FET-Typ.
  • In einer Ausführungsform können die Nanodrähte 804 als Drähte oder Bänder bemessen sein, wie unten beschrieben, und können abgekantete oder rundere Ecken aufweisen. In einer Ausführungsform bestehen die Nanodrähte 804 aus einem Material wie beispielsweise Silizium, Germanium oder einer Kombination derselben, aber nicht darauf beschränkt. In einer solchen Ausführungsform sind die Nanodrähte einkristallin. Zum Beispiel kann, für einen Silizium-Nanodraht 804, ein einkristalliner Nanodraht von einer globalen Ausrichtung (100), z. B. mit einer <100>-Ebene in der z-Richtung, basiert sein. Wie unten beschrieben, können andere Ausrichtungen ebenfalls erwogen werden. In einer Ausführungsform befinden sich die Abmessungen der Nanodrähte 804, aus einer Querschnittsperspektive, auf der Nanoskala. Zum Beispiel ist, in einer spezifischen Ausführungsform, die kleinste Abmessung der Nanodrähte 804 geringer als ungefähr 20 Nanometer. In einer Ausführungsform bestehen die Nanodrähte 804 aus einem gespannten Material, insbesondere in den Kanalbereichen 806.
  • Unter Bezugnahme auf 8C weist, in einer Ausführungsform, jeder der Kanalbereiche 806 eine Breite (Wc) und eine Höhe (Hc) auf, wobei die Breite (Wc) ungefähr die gleiche ist wie die Höhe (Hc). Das heißt, in beiden Fällen sind die Kanalbereiche 806 quadratartig oder, falls an den Ecken abgerundet, kreisartig im Querschnittsprofil. In einem anderen Aspekt müssen die Breite und die Höhe der Kanalbereiche nicht gleich sein, wie es der Fall für Nanobänder ist, wie durchgehend beschrieben.
  • In einer Ausführungsform, wie durchgehend beschrieben, schließt eine integrierte Schaltkreisstruktur nicht-ebene Bausteine, wie beispielsweise einen Fin-FET-Baustein oder einen Tri-Gate-Baustein mit entsprechend einer oder mehreren darüberliegenden Nanodraht-Strukturen ein, aber ohne darauf beschränkt zu sein. In einer solchen Ausführungsform besteht ein entsprechender halbleitender Kanalbereich aus einem dreidimensionalen Körper oder ist in demselben geformt, wobei ein oder mehrere diskrete Nanodraht-Kanalabschnitte über dem dreidimensionalen Körper liegen. In einer solchen Ausführungsform umgeben die Gate-Strukturen wenigstens eine obere Fläche und ein Paar von Seitenwänden des dreidimensionalen Körpers und umgeben ferner jeden von dem einen oder den mehreren diskreten Nanodraht-Kanalabschnitten.
  • In einer Ausführungsform ist die Struktur von 8A bis 8C in einer integrierten Schaltkreisstruktur eingeschlossen, die ebenfalls einen Baustein mit elektrischem Kanal-Substrat-Kontakt, wie beispielsweise in Verbindung mit 2A oder 2B beschrieben, einschließt. Der Baustein mit elektrischem Kanal-Substrat-Kontakt kann durch Einschließen von Prozessoperationen, die einen Abschnitt einer Opferschicht zwischen den Nanodrähten 804 und unterhalb derselben wenigstens in einer Position unterhalb einer Gate-Elektrode bewahren, zusammen mit der Struktur von 8A bis 8C gefertigt werden.
  • In einer Ausführungsform, wie durchgehend beschrieben, kann ein darunterliegendes Substrat aus einem Halbleitermaterial bestehen, das einem Fertigungsprozess widerstehen kann und in dem Ladung wandern kann. In einer Ausführungsform ist das Substrat ein Bulk-Substrat, das aus einer kristallinen Silizium-, Silizium/Germanium- oder Germaniumschicht, dotiert mit einem Ladungsträger, wie beispielsweise Phosphor, Arsen, Bor, Gallium oder einer Kombination derselben, aber nicht darauf beschränkt, um einen aktiven Bereich zu bilden, besteht. In einer Ausführungsform ist die Konzentration von Siliziumatomen in einem Bulk-Substrat größer als 97 %. In einer anderen Ausführungsform besteht ein Bulk-Substrat aus einer epitaxialen Schicht, gezogen oben auf einem verschiedenen kristallinen Substrat, z. B. einer Silizium-Epitaxialschicht, gezogen oben auf einem bordotierten Bulk-Silizium-Einkristallsubstrat. Ein Bulk-Substrat kann alternativ aus einem Material der Gruppe III-V bestehen. In einer Ausführungsform besteht ein Bulk-Substrat aus einem Material der Gruppe III-V, wie beispielsweise Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indium-Galliumarsenid, Aluminium-Galliumarsenid, Indium-Galliumphosphid oder einer Kombination derselben, aber nicht darauf beschränkt. In einer Ausführungsform besteht ein Bulk-Substrat aus einem Material der Gruppe III-V, und die Ladungsträger-Dotierungsmittel-Störatome sind solche wie beispielsweise Kohlenstoff, Silizium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur, aber nicht darauf beschränkt.
  • Hierin offenbarte Ausführungsformen können verwendet werden, um eine breite Vielfalt von unterschiedlichen Arten von integrierten Schaltkreisen und/oder mikroelektronischen Bausteinen zu fertigen. Beispiele solcher integrierten Schaltkreise schließen Prozessoren, digitale Signalprozessoren, Mikrocontroller und dergleichen ein, sind aber nicht darauf beschränkt. In anderen Ausführungsformen kann Halbleiterspeicher gefertigt werden. Darüber hinaus können die integrierten Schaltkreise oder anderen mikroelektronischen Bausteine in einer breiten Vielfalt von auf dem Gebiet bekannten elektronischen Geräten verwendet werden. Zum Beispiel in Rechnersystemen (z. B. Desktop, Laptop, Server), Mobiltelefonen, persönlicher Elektronik usw. Die integrierten Schaltkreise können mit einem Bus oder anderen Bestandteilen in dem System verbunden werden. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz usw. verbunden werden. Sowohl der Prozessor als auch der Speicher und der Chipsatz kann möglicherweise unter Verwendung der hierin offenbarten Vorgehensweisen gefertigt werden.
  • 9 illustriert ein Datenverarbeitungsgerät 900 nach einer Umsetzung einer Ausführungsform der vorliegenden Offenbarung. Das Datenverarbeitungsgerät 900 nimmt eine Platine 902 auf. Die Platine 902 kann eine Anzahl von Komponenten einschließen, einschließlich eines Prozessors 904 und wenigstens eines Kommunikationschips 906, aber nicht darauf beschränkt. Der Prozessor 904 ist physisch und elektrisch mit der Platine 902 verbunden. In einigen Umsetzungen ist der wenigstens eine Kommunikationschip 906 ebenfalls physisch und elektrisch mit der Platine 902 verbunden. In weiteren Umsetzungen ist der Kommunikationschip 906 Teil des Prozessors 904.
  • In Abhängigkeit von seinen Anwendungen kann das Datenverarbeitungsgerät 900 andere Komponenten einschließen, die physisch und elektrisch mit der Platine 902 verbunden sein können oder nicht. Diese anderen Komponenten schließen flüchtigen Speicher (z. B. DRAM), nicht-flüchtigen Speicher (z. B. ROM), Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Berührungsschirmanzeige, einen Berührungsschirmcontroller, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, ein Global-Positioning-System- (GPS-) Gerät, einen Kompass, einen Beschleunigungsmesser, einen Kreisel, einen Lautsprecher, eine Kamera und ein Massenspeichergerät (wie beispielsweise ein Festplattenlaufwerk, eine Compactdisk (CD), eine Digital Versatile Disk (DVD) und so fort) ein, sind aber nicht darauf beschränkt.
  • Der Kommunikationschip 906 ermöglicht drahtlose Kommunikationsverbindungen für die Übertragung von Daten zu und von dem Datenverarbeitungsgerät 900. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltkreise, Geräte, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht-festes Medium übermitteln können. Der Begriff bedeutet nicht, dass die zugeordneten Geräte keinerlei Drähte enthalten, obwohl sie es in einigen Ausführungsformen nicht könnten. Der Kommunikationschip 906 kann beliebige einer Anzahl von Drahtlosstandards oder -protokollen umsetzen, einschließlich von Wi-Fi (IEEE-802.11-Familie), WiMAX (IEEE-802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen derselben sowie beliebigen anderen Drahtlosprotokollen, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden, aber nicht darauf beschränkt. Das Datenverarbeitungsgerät 900 kann mehrere Kommunikationschips 906 einschließen. Zum Beispiel kann ein erster Kommunikationschip 906 für Drahtloskommunikationsverbindungen kürzerer Reichweite, wie beispielsweise Wi-Fi und Bluetooth, bestimmt sein, und ein zweiter Kommunikationschip 906 kann für Drahtloskommunikationsverbindungen kürzerer Reichweite, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, bestimmt sein.
  • Der Prozessor 904 des Datenverarbeitungsgeräts 900 schließt einen integrierten Schaltkreischip ein, der innerhalb des Prozessors 904 verpackt ist. Der integrierte Schaltkreischip des Prozessors 904 kann eine oder mehrere Strukturen einschließen, wie beispielsweise integrierte Gate-All-Around-Schaltkreisstrukturen, die Bausteine mit elektrischem Kanal-Substrat-Kontakt aufweisen, gebaut nach Umsetzungen von Ausführungsformen der vorliegenden Offenbarung. Der Begriff „Prozessor“ kann sich auf einen beliebigen Baustein oder einen Abschnitt eines Bausteins beziehen, der elektronische Daten aus Verzeichnissen und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die in Verzeichnissen und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 906 schließt ebenfalls einen integrierten Schaltkreischip ein, der innerhalb des Kommunikationschips 906 verpackt ist. Der integrierte Schaltkreischip des Kommunikationschips 906 kann eine oder mehrere Strukturen einschließen, wie beispielsweise integrierte Gate-All-Around-Schaltkreisstrukturen, die Bausteine mit elektrischem Kanal-Substrat-Kontakt aufweisen, gebaut nach Umsetzungen von Ausführungsformen der vorliegenden Offenbarung.
  • In weiteren Umsetzungen kann eine andere Komponente, die innerhalb des Datenverarbeitungsgeräts 900 untergebracht ist, einen integrierten Schaltkreischip enthalten, der eine oder mehrere Strukturen einschließt, wie beispielsweise integrierte Gate-All-Around-Schaltkreisstrukturen, die Bausteine mit elektrischem Kanal-Substrat-Kontakt aufweisen, gebaut nach Umsetzungen von Ausführungsformen der vorliegenden Offenbarung.
  • In verschiedenen Umsetzungen kann das Datenverarbeitungsgerät 900 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiletelefon, ein Desktop-Rechner, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbares Musikabspielgerät oder ein digitaler Videorecorder sein. In weiteren Umsetzungen kann das Datenverarbeitungsgerät 900 ein anderes elektronisches Gerät sein, das Daten verarbeitet.
  • 10 illustriert einen Interposer 1000, der eine oder mehrere Ausführungsformen der Offenbarung einschließt. Der Interposer 1000 ist ein dazwischenliegendes Substrat, das verwendet wird, um ein erstes Substrat 1002 zu einem zweiten Substrat 1004 zu überbrücken. Das erste Substrat 1002 kann zum Beispiel ein integrierter Schaltkreischip sein. Das zweite Substrat 1004 kann zum Beispiel ein Speichermodul, eine Rechner-Hauptplatine oder ein anderer integrierter Schaltkreischip sein. Im Allgemeinen ist es der Zweck eines Interposers 1000, eine Verbindung bis zu einem weiteren Abstand zu spreizen oder eine Verbindung zu einer anderen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 1000 einen integrierten Schaltkreischip an eine Kugelgitteranordnung (ball grid array - BGA) 1006 anschließen, die anschließend an das zweite Substrat 1004 angeschlossen werden kann. In einigen Ausführungsformen sind das erste und das zweite Substrat 1002/1004 an entgegengesetzten Seiten des Interposers 1000 befestigt. In anderen Ausführungsformen sind das erste und das zweite Substrat 1002/1004 an der gleichen Seite des Interposers 1000 befestigt. Und in weiteren Ausführungsformen sind drei oder mehr Substrate mit Hilfe des Interposers 1000 verbunden.
  • Der Interposer 1000 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie beispielsweise Polyimid, geformt sein. In weiteren Umsetzungen kann der Interposer 1000 aus abwechselnden starren oder flexiblen Materialien geformt sein, welche die gleichen Materialien einschließen können, wie oben zur Verwendung in einem Halbleitersubstrat beschriebenen, wie beispielsweise Silizium, Germanium und andere Materialien der Gruppe 111-V und der Gruppe IV.
  • Der Interposer 1000 kann Metallverbindungen 1008 und Durchkontaktierungen 1010 einschließen, einschließlich von Silizium-Durchkontaktierungen (through-silicon vias - TSV) 1012, aber nicht darauf beschränkt. Der Interposer 1000 kann ferner eingebettete Bausteine 1014 einschließen, einschließlich sowohl passiver als auch aktiver Bausteine. Solche Bausteine schließen Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren und elektrostatische Endladungs- (electrostatic discharge - ESD-) Bausteine ein. Komplexere Bausteine, wie beispielsweise Hochfrequenz (HF-) Bausteine, Leistungsverstärker, Leistungsverwaltungsbausteine, Antennen, Anordnungen, Sensoren und MEMS-Bausteine können ebenfalls auf dem Interposer 1000 geformt werden. Nach Ausführungsformen der Offenbarung können hierin offenbarte Vorrichtungen oder Prozesse bei der Fertigung des Interposers 1000 oder bei der Fertigung von Komponenten, die in dem Interposer 1000 eingeschlossen sind, verwendet werden.
  • Folglich schließen Ausführungsformen der vorliegenden Offenbarung integrierte Gate-All-Around-Schaltkreisstrukturen, die Bausteine mit elektrischem Kanal-Substrat-Kontakt aufweisen, und Verfahren zum Fertigen von integrierten Gate-All-Around-Schaltkreisstrukturen, die Bausteine mit elektrischem Kanal-Substrat-Kontakt aufweisen, ein.
  • Die obige Beschreibung von illustrierten Umsetzungen von Ausführungsformen der Offenbarung, einschließlich dessen, was in der Zusammenfassung beschrieben wird, soll nicht erschöpfend sein oder die Offenbarung auf die genauen offenbarten Formen beschränken. Während spezifische Umsetzungen der Offenbarung und Beispiele für dieselbe hierin u erläuternden Zwecken beschrieben werden, sind verschiedene äquivalente Modifikationen innerhalb des Rahmens der Offenbarung möglich, wie die Fachleute auf dem betreffenden Gebiet erkennen werden.
  • Diese Modifikationen können im Licht der obigen ausführlichen Beschreibung an der Offenbarung vorgenommen werden. Die in den folgenden Ansprüchen verwendeten Begriffe sollten nicht so ausgelegt werden, dass sie die Offenbarung auf die spezifischen in der Beschreibung und den Ansprüchen offenbarten Umsetzungen beschränken. Stattdessen ist der Rahmen der Offenbarung gänzlich durch die folgenden Ansprüche zu bestimmen, die in Übereinstimmung mit etablierten Richtlinien der Anspruchsauslegung auszulegen sind.
  • Ausführungsbeispiel 1: Eine integrierte Schaltkreisstruktur schließt eine erste vertikale Anordnung von horizontalen Nanodrähten oberhalb einer ersten Finne ein. Ein Kanalbereich der ersten vertikalen Anordnung von horizontalen Nanodrähten ist durch eine Halbleitermaterialschicht unmittelbar zwischen der ersten vertikalen Anordnung von horizontalen Nanodrähten und der ersten Finne elektrisch an die erste Finne angeschlossen. Ein erster Gate-Stapel befindet sich über der ersten vertikalen Anordnung von horizontalen Nanodrähten. Eine zweite vertikale Anordnung von horizontalen Nanodrähten befindet sich oberhalb einer zweiten Finne. Ein Kanalbereich der zweiten vertikalen Anordnung von horizontalen Nanodrähten ist elektrisch von der zweiten Finne isoliert. Ein zweiter Gate-Stapel befindet sich über der zweiten vertikalen Anordnung von horizontalen Nanodrähten.
  • Ausführungsbeispiel 2: Die integrierte Schaltkreisstruktur von Ausführungsbeispiel 1, wobei sich die Halbleitermaterialschicht zwischen dem Kanalbereich der ersten vertikalen Anordnung von horizontalen Nanodrähten und der ersten Finne und zwischen Source- oder Drain-Bereichen der ersten vertikalen Anordnung von horizontalen Nanodrähten und der ersten Finne befindet.
  • Ausführungsbeispiel 3: Die integrierte Schaltkreisstruktur von Ausführungsbeispiel 1 oder 2, die ferner ein Paar von epitaxialen Source- oder Drain-Strukturen an ersten und zweiten Enden der zweiten vertikalen Anordnung von horizontalen Nanodrähten einschließt.
  • Ausführungsbeispiel 4: Die integrierte Schaltkreisstruktur von Ausführungsbeispiel 3, wobei das Paar von epitaxialen Source- oder Drain-Strukturen ein Paar von nicht-diskreten epitaxialen Source- oder Drain-Strukturen ist.
  • Ausführungsbeispiel 5: Die integrierte Schaltkreisstruktur von Ausführungsbeispiel 3, wobei das Paar von epitaxialen Source- oder Drain-Strukturen ein Paar von nichtdiskreten epitaxialen Source- oder Drain-Strukturen ist.
  • Ausführungsbeispiel 6: Die integrierte Schaltkreisstruktur von Ausführungsbeispiel 1, 2, 3, 4 oder 5, wobei es keine epitaxialen Source- oder Drain-Strukturen an ersten und zweiten Enden der ersten vertikalen Anordnung von horizontalen Nanodrähten gibt.
  • Ausführungsbeispiel 7: Die integrierte Schaltkreisstruktur von Ausführungsbeispiel 1, 2, 3, 4, 5 oder 6, wobei die erste und die zweite Finne jeweils einen Abschnitt eines Bulk-Silizium-Substrats einschließen.
  • Ausführungsbeispiel 8: Die integrierte Schaltkreisstruktur von Ausführungsbeispiel 1, 2, 3, 4, 5, 6 oder 7, wobei die Nanodrähte der ersten und der zweiten vertikalen Anordnung von horizontalen Nanodrähten Silizium einschließen und wobei die Halbleitermaterialschicht Silizium und Germanium einschließt.
  • Ausführungsbeispiel 9: Die integrierte Schaltkreisstruktur von Ausführungsbeispiel 1, 2, 3, 4, 5, 6, 7 oder 8, wobei sowohl der erste als auch der zweite Gate-Stapel eine High-k-Gate-Dielektrikumschicht und eine Metall-Gate-Elektrode einschließt.
  • Ausführungsbeispiel 10: Eine integrierte Schaltkreisstruktur schließt eine erste vertikale Anordnung von horizontalen Nanodrähten oberhalb einer ersten Finne ein. Ein Kanalbereich der ersten vertikalen Anordnung von horizontalen Nanodrähten ist durch eine Halbleitermaterialschicht unmittelbar zwischen dem Kanalbereich der ersten vertikalen Anordnung von horizontalen Nanodrähten und der ersten Finne, aber nicht zwischen Source- oder Drain-Bereichen der ersten vertikalen Anordnung von horizontalen Nanodrähten und der ersten Finne, elektrisch an die erste Finne angeschlossen. Ein erster Gate-Stapel befindet sich über der ersten vertikalen Anordnung von horizontalen Nanodrähten. Eine zweite vertikale Anordnung von horizontalen Nanodrähten befindet sich oberhalb einer zweiten Finne. Ein Kanalbereich der zweiten vertikalen Anordnung von horizontalen Nanodrähten ist elektrisch von der zweiten Finne isoliert. Ein zweiter Gate-Stapel befindet sich über der zweiten vertikalen Anordnung von horizontalen Nanodrähten.
  • Ausführungsbeispiel 11: Die integrierte Schaltkreisstruktur von Ausführungsbeispiel 10, die ferner ein erstes Paar von epitaxialen Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der ersten vertikalen Anordnung von horizontalen Nanodrähten und ein zweites Paar von epitaxialen Source- oder Drain-Strukturen an einem ersten und einem zweiten Ende der zweiten vertikalen Anordnung von horizontalen Nanodrähten einschließt.
  • Ausführungsbeispiel 12: Die integrierte Schaltkreisstruktur von Ausführungsbeispiel 11, wobei das erste und das zweite Paar von epitaxialen Source- oder Drain-Strukturen ein erstes und ein zweites Paar von nicht-diskreten epitaxialen Source- oder Drain-Strukturen sind.
  • Ausführungsbeispiel 13: Die integrierte Schaltkreisstruktur von Ausführungsbeispiel 11, wobei das erste und das zweite Paar von epitaxialen Source- oder Drain-Strukturen ein erstes und ein zweites Paar von diskreten epitaxialen Source- oder Drain-Strukturen sind.
  • Ausführungsbeispiel 14: Die integrierte Schaltkreisstruktur von Ausführungsbeispiel 10, 11, 12 oder 13, wobei die erste und die zweite Finne jeweils einen Abschnitt eines Bulk-Silizium-Substrats einschließen.
  • Ausführungsbeispiel 15: Die integrierte Schaltkreisstruktur von Ausführungsbeispiel 10, 11, 12, 13 oder 14, wobei die Nanodrähte der ersten und der zweiten vertikalen Anordnung von horizontalen Nanodrähten Silizium einschließen und wobei die Halbleitermaterialschicht Silizium und Germanium einschließt.
  • Ausführungsbeispiel 16: Die integrierte Schaltkreisstruktur von Ausführungsbeispiel 10, 11, 12, 13, 14 oder 15, wobei sowohl der erste als auch der zweite Gate-Stapel eine High-k-Gate-Dielektrikumschicht und eine Metall-Gate-Elektrode einschließt.
  • Ausführungsbeispiel 17: Ein Datenverarbeitungsgerät schließt eine Platine und eine an die Platine angeschlossene Komponente ein. Die Komponente schließt eine integrierte Schaltkreisstruktur ein, die eine erste vertikale Anordnung von horizontalen Nanodrähten oberhalb einer ersten Finne einschließt. Ein Kanalbereich der ersten vertikalen Anordnung von horizontalen Nanodrähten ist durch eine Halbleitermaterialschicht unmittelbar zwischen der ersten vertikalen Anordnung von horizontalen Nanodrähten und der ersten Finne elektrisch an die erste Finne angeschlossen. Ein erster Gate-Stapel befindet sich über der ersten vertikalen Anordnung von horizontalen Nanodrähten. Eine zweite vertikale Anordnung von horizontalen Nanodrähten befindet sich oberhalb einer zweiten Finne. Ein Kanalbereich der zweiten vertikalen Anordnung von horizontalen Nanodrähten ist elektrisch von der zweiten Finne isoliert. Ein zweiter Gate-Stapel befindet sich über der zweiten vertikalen Anordnung von horizontalen Nanodrähten.
  • Ausführungsbeispiel 18: Das Datenverarbeitungsgerät von Ausführungsbeispiel 17, das ferner einen an die Platine angeschlossenen Speicher einschließt.
  • Ausführungsbeispiel 19: Das Datenverarbeitungsgerät von Ausführungsbeispiel 17 oder 18, die ferner einen an die Platine angeschlossenen Kommunikationschip einschließt.
  • Ausführungsbeispiel 20: Das Datenverarbeitungsgerät von Ausführungsbeispiel 17, 18 oder 19, wobei die Komponente ein verpackter integrierter Schaltkreischip ist.
  • Ausführungsbeispiel 21: Das Datenverarbeitungsgerät von Ausführungsbeispiel 17, 18, 19 oder 20, wobei die Komponente aus der Gruppe ausgewählt ist, die aus einem Prozessor, einem Kommunikationschip und einem digitalen Signalprozessor besteht.
  • Ausführungsbeispiel 22: Das Datenverarbeitungsgerät von Ausführungsbeispiel 17, 18, 19, 20 oder 21, wobei das Datenverarbeitungsgerät aus der Gruppe ausgewählt ist, die aus einem Mobiltelefon, einem Laptop, einem Desktop-Rechner, einem Server und einer Set-Top-Box besteht.

Claims (22)

  1. Integrierte Schaltkreisstruktur, die Folgendes umfasst: eine erste vertikale Anordnung von horizontalen Nanodrähten oberhalb einer ersten Finne, einen Kanalbereich der ersten vertikalen Anordnung von horizontalen Nanodrähten, der durch eine Halbleitermaterialschicht unmittelbar zwischen der ersten vertikalen Anordnung von horizontalen Nanodrähten und der ersten Finne elektrisch an die erste Finne angeschlossen ist, einen ersten Gate-Stapel über der ersten vertikalen Anordnung von horizontalen Nanodrähten, eine zweite vertikale Anordnung von horizontalen Nanodrähten oberhalb einer zweiten Finne, einen Kanalbereich der zweiten vertikalen Anordnung von horizontalen Nanodrähten, der elektrisch von der zweiten Finne isoliert ist, und einen zweiten Gate-Stapel über der zweiten vertikalen Anordnung von horizontalen Nanodrähten.
  2. Integrierte Schaltkreisstruktur nach Anspruch 1, wobei sich die Halbleitermaterialschicht zwischen dem Kanalbereich der ersten vertikalen Anordnung von horizontalen Nanodrähten und der ersten Finne und zwischen Source- oder Drain-Bereichen der ersten vertikalen Anordnung von horizontalen Nanodrähten und der ersten Finne befindet.
  3. Integrierte Schaltkreisstruktur nach Anspruch 1 oder 2, die ferner Folgendes umfasst: ein Paar von epitaxialen Source- oder Drain-Strukturen an ersten und zweiten Enden der zweiten vertikalen Anordnung von horizontalen Nanodrähten.
  4. Integrierte Schaltkreisstruktur nach Anspruch 3, wobei das Paar von epitaxialen Source- oder Drain-Strukturen ein Paar von nicht-diskreten epitaxialen Source- oder Drain-Strukturen ist.
  5. Integrierte Schaltkreisstruktur nach Anspruch 3, wobei das Paar von epitaxialen Source- oder Drain-Strukturen ein Paar von diskreten epitaxialen Source- oder Drain-Strukturen ist
  6. Integrierte Schaltkreisstruktur nach Anspruch 1, 2, 3, 4 oder 5, wobei es keine epitaxialen Source- oder Drain-Strukturen an ersten und zweiten Enden der ersten vertikalen Anordnung von horizontalen Nanodrähten gibt.
  7. Integrierte Schaltkreisstruktur nach Anspruch 1, 2, 3, 4, 5 oder 6, wobei die erste und die zweite Finne jeweils einen Abschnitt eines Bulk-Silizium-Substrats einschli eßen.
  8. Integrierte Schaltkreisstruktur nach Anspruch 1, 2, 3, 4, 5, 6 oder 7, wobei die Nanodrähte der ersten und der zweiten vertikalen Anordnung von horizontalen Nanodrähten Silizium einschließen und wobei die Halbleitermaterialschicht Silizium und Germanium einschließt.
  9. Integrierte Schaltkreisstruktur nach Anspruch 1, 2, 3, 4, 5, 6, 7 oder 8, wobei sowohl der erste als auch der zweite Gate-Stapel eine High-k-Gate-Dielektrikumschicht und eine Metall-Gate-Elektrode einschließt.
  10. Integrierte Schaltkreisstruktur, die Folgendes umfasst: eine erste vertikale Anordnung von horizontalen Nanodrähten oberhalb einer ersten Finne, einen Kanalbereich der ersten vertikalen Anordnung von horizontalen Nanodrähten, der durch eine Halbleitermaterialschicht unmittelbar zwischen dem Kanalbereich der ersten vertikalen Anordnung von horizontalen Nanodrähten und der ersten Finne, aber nicht zwischen Source- oder Drain-Bereichen der ersten vertikalen Anordnung von horizontalen Nanodrähten und der ersten Finne, elektrisch an die erste Finne angeschlossen ist, einen ersten Gate-Stapel über der ersten vertikalen Anordnung von horizontalen Nanodrähten, eine zweite vertikale Anordnung von horizontalen Nanodrähten oberhalb einer zweiten Finne, einen Kanalbereich der zweiten vertikalen Anordnung von horizontalen Nanodrähten, der elektrisch von der zweiten Finne isoliert ist, und einen zweiten Gate-Stapel über der zweiten vertikalen Anordnung von horizontalen Nanodrähten.
  11. Integrierte Schaltkreisstruktur nach Anspruch 10, die ferner Folgendes umfasst: ein erstes Paar von epitaxialen Source- oder Drain-Strukturen an ersten und zweiten Enden der ersten vertikalen Anordnung von horizontalen Nanodrähten, und ein zweites Paar von epitaxialen Source- oder Drain-Strukturen an ersten und zweiten Enden der zweiten vertikalen Anordnung von horizontalen Nanodrähten.
  12. Integrierte Schaltkreisstruktur nach Anspruch 11, wobei das erste und das zweite Paar von epitaxialen Source- oder Drain-Strukturen ein erstes und ein zweites Paar von nicht-diskreten epitaxialen Source- oder Drain-Strukturen sind.
  13. Integrierte Schaltkreisstruktur nach Anspruch 11, wobei das erste und das zweite Paar von epitaxialen Source- oder Drain-Strukturen ein erstes und ein zweites Paar von diskreten epitaxialen Source- oder Drain-Strukturen sind.
  14. Integrierte Schaltkreisstruktur nach Anspruch 10, 11, 12 oder 13, wobei die erste und die zweite Finne jeweils einen Abschnitt eines Bulk-Silizium-Substrats einschli eßen.
  15. Integrierte Schaltkreisstruktur nach Anspruch 10, 11, 12, 13 oder 14, wobei die Nanodrähte der ersten und der zweiten vertikalen Anordnung von horizontalen Nanodrähten Silizium einschließen und wobei die Halbleitermaterialschicht Silizium und Germanium einschließt.
  16. Integrierte Schaltkreisstruktur nach Anspruch 10, 11, 12, 13, 14 oder 15, wobei sowohl der erste als auch der zweite Gate-Stapel eine High-k-Gate-Dielektrikumschicht und eine Metall-Gate-Elektrode einschließt.
  17. Datenverarbeitungsgerät, das Folgendes umfasst: eine Platine und eine an die Platine angeschlossene Komponente, wobei die Komponente eine integrierte Schaltkreisstruktur einschließt, die Folgendes umfasst: eine erste vertikale Anordnung von horizontalen Nanodrähten oberhalb einer ersten Finne, einen Kanalbereich der ersten vertikalen Anordnung von horizontalen Nanodrähten, der durch eine Halbleitermaterialschicht unmittelbar zwischen der ersten vertikalen Anordnung von horizontalen Nanodrähten und der ersten Finne elektrisch an die erste Finne angeschlossen ist, einen ersten Gate-Stapel über der ersten vertikalen Anordnung von horizontalen Nanodrähten, eine zweite vertikale Anordnung von horizontalen Nanodrähten oberhalb einer zweiten Finne, einen Kanalbereich der zweiten vertikalen Anordnung von horizontalen Nanodrähten, der elektrisch von der zweiten Finne isoliert ist, und einen zweiten Gate-Stapel über der zweiten vertikalen Anordnung von horizontalen Nanodrähten.
  18. Datenverarbeitungsgerät nach Anspruch 17, das ferner Folgendes umfasst: einen an die Platine angeschlossenen Speicher.
  19. Datenverarbeitungsgerät nach Anspruch 17 oder 18, das ferner Folgendes umfasst: einen an die Platine angeschlossenen Kommunikationschip.
  20. Datenverarbeitungsgerät nach Anspruch 17, 18 oder 19, wobei die Komponente ein verpackter integrierter Schaltkreischip ist.
  21. Datenverarbeitungsgerät nach Anspruch 17, 18, 19 oder 20, wobei die Komponente aus der Gruppe ausgewählt ist, die aus einem Prozessor, einem Kommunikationschip und einem digitalen Signalprozessor besteht.
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