DE112016007104T5 - Dual-finne-endkappe für selbstjustierte (sage) architekturen - Google Patents

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Walid M. Hafez
Roman W. Olac-Vaw
Chia-Hong Jan
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract

Es werden Dual-Finne-Endkappen für selbst justierte Gate-Rand-Architekturen und Verfahren zur Herstellen von Dual-Finne-Endkappen für selbst justierte Gate-Rand-Architekturen beschrieben. In einem Beispiel weist eine Halbleiterstruktur ein E/A-Bauelement mit mehreren ersten Halbleiterfinnen auf, die über einem Substrat angeordnet sind und durch eine oberste Fläche einer Grabenisolationsschicht vorstehen. Ein Logikbauelement mit mehreren zweiten Halbleiterfinnen ist über dem Substrats angeordnet und steht durch die oberste Fläche der Grabenisolationsschicht vor. Eine Gate-Rand-Isolationsstruktur ist zwischen dem E/A-Bauelement und dem Logikbauelement angeordnet. Eine Halbleiterfinne der mehreren ersten Halbleiterfinnen, die der Gate-Rand-Isolationsstruktur am nächsten ist, ist weiter von der Gate-Rand-Isolationsstruktur beabstandet als eine Halbleiterfinne den mehreren zweiten Halbleiterfinnen, die der Gate-Rand-Isolationsstruktur am nächsten ist.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Erfindung betreffen das Gebiet der Halbleiterbauelemente und -prozessierung und insbesondere Dual-Finne-Endkappen für selbst justierte Gate-Rand-Architekturen und Verfahren zur Herstellung von Dual-Finne-Endkappen für selbst justierte Gate-Rand-Architekturen.
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen in integrierten Schaltungen eine treibende Kraft hinter einer stetig wachsenden Halbleiterindustrie. Die Skalierung auf immer kleinere Merkmale ermöglicht eine Erhöhung der Dichte von Funktionseinheiten auf begrenztem Raum von Halbleiterchips. Durch die Verkleinerung der Transistorgröße kann beispielsweise eine größere Anzahl von Speicher- oder Logikbausteinen auf einem Chip eingebaut werden, wodurch Produkte mit erhöhter Kapazität hergestellt werden können. Das Bestreben zu immer mehr Kapazität ist jedoch nicht unproblematisch. Die Notwendigkeit, die Leistung jedes Bauelements zu optimieren, wird immer wichtiger.
  • Bei der Herstellung von integrierten Schaltungsbauelementen werden Multi-Gate-Transistoren, wie etwa Tri-Gate-Transistoren, durch die immer kleiner werdenden Bauelementabmessungen immer häufiger. In herkömmlichen Verfahren werden Tri-Gate-Transistoren im Allgemeinen entweder auf Siliziumbulksubstraten oder auf Silizium-auf-Isolator-Substraten hergestellt. In manchen Fällen werden Bulk-Siliziumsubstrate aufgrund ihrer geringeren Kosten und weil sie einen weniger komplizierten Tri-Gate-Herstellungsprozess ermöglichen bevorzugt.
  • Die Skalierung von Multi-Gate-Transistoren war jedoch nicht ohne Konsequenzen. Da die Abmessungen dieser Grundbausteine der mikroelektronischen Schaltung verringert werden und die schiere Anzahl von Grundbausteinen, die in einem bestimmten Bereich hergestellt werden, zunimmt, sind die Einschränkungen bei den zur Strukturierung dieser Bausteine verwendeten lithographischen Prozessen überwältigend geworden. Insbesondere kann ein Kompromiss zwischen der kleinsten Abmessung eines in einem Halbleiterstapel strukturierten Merkmals (die kritische Abmessung) und dem Abstand zwischen solchen Merkmalen bestehen.
  • Figurenliste
    • 1 stellt eine Draufsicht eines Layouts dar, das Finnen-basierte Halbleiterbauelemente mit Ende-zu-Ende-Abständen unterbringt.
    • Die 2A bis 2D stellen Querschnittsansichten von Prozessoperationen von Bedeutung in einem herkömmlichen FinFET- oder Tri-Gate-Prozessherstellungsschema dar.
    • Die 3A bis 3D stellen Querschnittsansichten von Prozessoperationen von Bedeutung in einem selbst justierten Gate-Rand-Prozessherstellungsschema für FinFET- oder Tri-Gate-Bauelemente dar.
    • 4 stellt eine Querschnittsansicht einer Halbleiterstruktur dar, die einen Logikbereich und einen Hochspannungs- (E/A) Bereich aufweist, die durch eine Gate-Rand-Isolationsstruktur durch den gleichen, kleineren Abstand voneinander getrennt sind.
    • 5 stellt eine Querschnittsansicht einer Halbleiterstruktur mit einem Logikbereich und einem Hochspannungs- (E/A) Bereich dar, die durch eine Gate-Rand-Isolationsstruktur durch den gleichen, größeren Abstand voneinander getrennt sind.
    • 6 stellt eine Querschnittsansicht einer Halbleiterstruktur mit einem Logikbereich und einem Hochspannungs- (E/A) Bereich dar, die durch eine Gate-Rand-Isolationsstruktur durch einen differenzierten Abstand voneinander getrennt sind, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 7A-7D stellen Querschnittsansichten von oben dar, die verschiedene Operationen in einem Prozess zur Herstellung von zwei selbst justierten Endkappen repräsentieren, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 8A stellt eine Querschnittsansicht nichtplanarer Halbleiterbauelemente mit selbst justierter Gate-Randisolation gemäß einer Ausführungsform der vorliegenden Erfindung dar.
    • 8B stellt eine Draufsicht entlang der Achse a-a' der Halbleiterbauelemente von 8A gemäß einer Ausführungsform der vorliegenden Erfindung dar.
    • Die 9A bis 9C stellen Querschnittsansichten von Prozessoperationen von Bedeutung in einem anderen selbst justierten Gate-Rand-Prozessherstellungsschema für FinFET- oder Tri-Gate-Bauelemente gemäß einer Ausführungsform der vorliegenden Erfindung dar.
    • 10 stellt eine Computervorrichtung gemäß einer Implementierung einer Ausführungsform der Erfindung dar.
    • 11 stellt einen Interposer dar, der eine oder mehrere Ausführungsformen der Erfindung aufweist.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Es werden Dual-Finne-Endkappen für selbst justierte Gate-Rand-Architekturen und Verfahren zur Herstellung von Dual-Finne-Endkappen für selbst justierte Gate-Rand-Architekturen beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Einzelheiten, wie etwa spezifische Integrations- und Materialsysteme, dargelegt, um ein gründliches Verständnis der Ausführungsformen der vorliegenden Erfindung zu ermöglichen. Für den Fachmann ist es offensichtlich, dass Ausführungsformen der vorliegenden Erfindung ohne diese spezifischen Einzelheiten ausgeführt werden können. In anderen Fällen werden bekannte Merkmale, wie etwa Entwurfslayouts für integrierte Schaltungen, nicht im Einzelnen beschrieben, um Ausführungsformen der vorliegenden Erfindung nicht unnötig zu verschleiern. Es versteht sich ferner, dass die verschiedenen Ausführungsformen, die in den Figuren gezeigt sind, veranschaulichende Darstellungen sind und nicht notwendigerweise maßstabsgerecht gezeichnet sind.
  • Eine bestimmte Terminologie kann in der folgenden Beschreibung auch nur zu Referenzzwecken verwendet werden und soll daher nicht einschränkend sein. Beispielsweise beziehen sich Ausdrücke, wie etwa „obere“, „untere“, „über“ und „unterhalb“, auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie etwa „Vorderseite“, „Rückseite“, „Hinten“ und „Seite“ beschreiben die Orientierung und/oder Position von Teilen der Komponente innerhalb eines konsistenten, aber willkürlichen Bezugsrahmens, der durch Bezugnahme auf den Text und die zugehörigen Zeichnungen, die die diskutierte Komponente beschreiben, klar wird. Eine solche Terminologie kann die oben speziell erwähnten Wörter, Ableitungen davon, und Wörter von ähnlicher Bedeutung aufweisen.
  • Eine oder mehrere Ausführungsformen der vorliegenden Erfindung sind auf Halbleiterstrukturen oder Bauelemente mit einer oder mehreren Gate-Rand-Strukturen (z. B. als Gateisolationsbereiche) von Gateelektroden der Halbleiterstrukturen oder -bauelemente gerichtet. Eine oder mehrere Ausführungsformen betreffen die Herstellung lokaler Verbindungen für solche Gateelektrodenstrukturen. Darüber hinaus werden auch Verfahren zur Herstellung von Gate-Rand-Isolationsstrukturen auf selbst justierte Weise beschrieben. In einer oder mehreren Ausführungsformen werden selbst justierte Gate-Rand-Strukturen für Logiktransistoren und Hochspannungstransistoren hergestellt, die auf einem gemeinsamen Substrat gebildet sind.
  • System-auf-Chip- (SoC) Prozess-Technologien erfordern typischerweise die Unterstützung von Standardlogik- (z. B. Niederspannungs-, Dünnoxid-) und E/A (z. B. Hochspannungs-, Dickoxid-) Transistoren. Die Unterscheidung zwischen Standardlogik- und Hochspannungs- (HVE/A) Bauelementen kann durch eine Multi-Oxid-Prozesssequenz bewerkstelligt werden, bei der Logiktransistoren ein dünnes Hochleistungsoxid und E/A-Bauelemente ein dickes Oxid, das höhere Spannungen aufrechterhalten kann, erhalten. Mit der Skalierung von Prozesstechnologien werden die Abmessungen der Logikbauelemente aggressiv skaliert, was zu Herausforderungen bei der Herstellung mit einer Dual-Oxid-Bildung führt. Gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung werden nachstehend Verfahren zur Bildung eines Hochspannungs-/Dual-Finne-Endkappen-Prozesses auf einer ultraskalierten FinFET-Transistorarchitektur unter Verwendung einer selbst justierten Endkappe beschrieben.
  • Um den Kontext bereitzustellen, ist das Skalieren von Gate-Endkappen- und Grabenkontakt- (TCN) Endkappenbereichen ein wichtiger Beitrag zur Verbesserung der Transistorlayoutfläche und Dichte. Gate- und TCN-Endkappenbereiche beziehen sich auf die Gate- und TCN-Überlappung des Diffusionsbereichs/der Finnen (Englisch: „Fins“) von Halbleiterbauelementen. Als ein Beispiel stellt 1 eine Draufsicht eines Layouts 100 dar, das Finnen-basierte Halbleiterbauelemente aufweist, die einen Ende-zu-Ende-Abstand unterbringen. Bezugnehmend auf 1 basieren das erste 102 und das zweite 104 Halbleiterbauelement auf der Halbleiterfinne 106 bzw. 108. Jedes Bauelement 102 und 104 weist eine Gateelektrode 110 bzw. 112 auf. Außerdem hat jedes Bauelement 102 und 104 einen Grabenkontakt (TCN) 114 bzw. 116 an den Source- und Drainbereichen der Finnen 106 bzw. 108. Die Gateelektroden 110 und 112 und die TCNs 114 und 116 haben jeweils einen Endkappenbereich, der sich außerhalb der entsprechenden Finne 106 bzw. 108 befindet.
  • Unter erneuter Bezugnahme auf 1 müssen die Abmessungen von Gate und TCN-Endkappen typischerweise beinhalten, einen Maskenausrichtungsfehler zu tolerieren, um auch bei einer Fehlausrichtung der Maske im schlimmsten Fall einen robusten Transistorbetrieb zu gewährleisten, wobei ein Ende-zu-Ende-Abstand 118 verbleibt. Eine wichtige Entwurfsregel, die für die Verbesserung der Transistor-Layout-Dichte entscheidend ist, ist der Abstand zwischen zwei benachbarten Endkappen, die sich gegenüberliegen. Es ist jedoch zunehmend schwieriger, die Parameter „2 * Endkappe + Ende-zu-Ende-Abstand“ unter Verwendung lithographischer Strukturierung zu skalieren, um die Skalierungsanforderungen für neue Technologien zu erfüllen. Insbesondere erhöht die zusätzliche Endkappenlänge, die erforderlich ist, um einen Maskenausrichtungsfehler zu tolerieren, aufgrund einer längeren Überlappungslänge zwischen TCN und Gateelektroden auch Gatekapazitätswerte, wodurch der dynamische Energieverbrauch des Produkts erhöht und die Leistung verschlechtert wird. Bisherige Lösungen konzentrierten sich auf die Verbesserung des Ausrichtungsbudgets und die Verbesserung der Strukturierung oder Auflösung, um sowohl die Endkappengröße als auch den Endkappe-zu-Endkappe-Abstand zu verringern.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung werden Ansätze beschrieben, die eine selbst justierte Gate-Endkappe und eine TCN-Überlappung einer Halbleiterfinne („semiconductor fin“) vorsehen, ohne dass eine Maskenausrichtung erforderlich ist. In einer solchen Ausführungsform wird ein beseitigbarer („disposable“) Abstandshalter an den Rändern der Halbleiterfinne hergestellt, der die Gate-Endkappe und die Abmessungen der Kontaktüberlappung bestimmt. Der definierte Endkappenprozess mit Abstandshalter ermöglicht, dass sich die Gate- und TCN-Endkappenbereiche an der Halbleiterfinne selbst justieren, und erfordert daher keine zusätzliche Endkappenlänge, um eine Fehlausrichtung der Maske zu berücksichtigen. Darüber hinaus erfordern hier beschriebene Ansätze keine lithographische Strukturierung in zuvor erforderlichen Schritten, da die Gate- und TCN-Endkappen-/Überlappungs-Abmessungen fest bleiben, was zu einer Verbesserung (d. h. einer Verringerung) der Variabilität des Bauelements hinsichtlich der elektrischen Parameter führt.
  • Um einen direkten Vergleich bereitzustellen, veranschaulichen die 2A bis 2D Querschnittsansichten von Prozessoperationen von Bedeutung in einem herkömmlichen FinFET- oder Tri-Gate-Prozessherstellungsschema, während die 3A bis 3D Querschnittsansichten von Prozessoperationen von Bedeutung in einem selbst justierten Gate-Rand-Prozessherstellungsschema für FinFET- oder Tri-Gate-Bauelemente darstellen, gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Bezugnehmend auf die 2A und 3A ist ein Volumenhalbleitersubstrat 200 oder 300, wie etwa ein einkristallines Volumensiliziumsubstrat, mit Finnen 202 bzw. 302 versehen, die darin geätzt sind. In einer Ausführungsform sind die Finnen direkt in dem Bulksubstrat 200 oder 300 gebildet und als solche kontinuierlich mit dem Bulksubstrat 200 oder 300 gebildet. Es versteht sich, dass innerhalb des Substrats 200 oder 300 flache Grabenisolationsstrukturen zwischen Finnen gebildet sein können. Bezugnehmend auf 3A verbleiben eine Hartmaskenschicht 304, wie etwa eine Siliziumnitrid-Hartmaskenschicht, und eine Kontaktstellenoxidschicht 306, wie etwa eine Siliziumdioxidschicht, nach der Strukturierung, um die Finnen 302 zu bilden, auf den Finnen 302. Im Gegensatz dazu wurden in 2A eine solche Hartmaskenschicht und Kontaktstellenoxidschicht entfernt.
  • Bezugnehmend auf 2B ist eine Dummy- oder permanente Gatedielektrikumsschicht 210 auf den freiliegenden Flächen der Halbleiterfinnen 202 gebildet, und eine Dummy-Gate-Schicht 212 wird über der sich ergebenden Struktur gebildet. Im Gegensatz dazu wird bezugnehmend auf 3B eine Dummy- oder permanente Gatedielektrikumsschicht 310 auf den freiliegenden Flächen der Halbleiterfinnen 302 gebildet, und Dummy-Abstandhalter 312 werden benachbart zu der sich ergebenden Struktur gebildet.
  • Bezugnehmend auf 2C wird eine Gate-Endkappen-Schnittstrukturierung durchgeführt, und an den resultierenden strukturierten Dummy-Gate-Enden 216 werden Isolationsbereiche 214 gebildet. Bei dem herkömmlichen Prozessschema muss eine größere Gate-Endkappe hergestellt werden, um eine Fehlausrichtung der Gate-Maske zu tolerieren. Im Gegensatz dazu werden bezugnehmend auf 3C selbst justierte Isolationsbereiche 314 durch Bereitstellen einer Isolierschicht über der Struktur von 3B gebildet, z. B. durch Abscheidung und Planarisierung. In einer solchen Ausführungsform erfordert der selbst justierte Gate-Endkappenprozess im Vergleich zu den 2C und 3C keinen zusätzlichen Raum für die Maskenausrichtung.
  • Bezugnehmend 2D ist die Dummy-Gateelektrode 212 von 2C durch permanente Gateelektroden ersetzt. Im Falle der Verwendung einer Dummy-Gatedielektrikumsschicht kann eine solche Dummy-Gatedielektrikumsschicht in diesem Prozess auch durch eine permanente Gatedielektrikumsschicht ersetzt werden. In dem gezeigten spezifischen Beispiel wird ein Dual-Metall-Gate-Ersetzungsprozess durchgeführt, um eine N-Typ-Gateelektrode 220 über einer ersten Halbleiterfinne 202A und eine P-Typ-Gateelektrode 222 über einer zweiten Halbleiterfinne 202B bereitzustellen. Die N-Typ-Gateelektrode 220 und die P-Typ-Gateelektrode 222 sind zwischen den Gate-Rand-Isolationsstrukturen 214 gebildet, bilden jedoch einen P/N-Übergang 224, wo sie sich treffen. Die genaue Position der P/N-Verbindung 224 kann abhängig von der Fehlausrichtung variieren, wie durch den mit Pfeil versehenen Bereich 226 dargestellt ist.
  • Im Gegensatz dazu werden Bezugnehmend auf 3D die Hartmaskenschicht 304 und die Kontaktstellenoxidschicht 306 entfernt, und die Dummy-Abstandhalter 314 von 3C werden durch permanente Gateelektroden ersetzt. Im Falle der Verwendung einer Dummy-Gatedielektrikumsschicht kann eine solche Dummy-Gatedielektrikumsschicht in diesem Prozess auch durch eine permanente Gatedielektrikumsschicht ersetzt werden. In dem gezeigten spezifischen Beispiel wird ein Dual-Metall-Gate-Ersetzungsprozess durchgeführt, um eine N-Typ-Gateelektrode 320 über einer ersten Halbleiterfinne 302A und eine P-Typ-Gateelektrode 322 über einer zweiten Halbleiterfinne 302B bereitzustellen. Die N-Typ-Gateelektrode 320 und die P-Typ-Gateelektrode 322 sind zwischen den Gate-Rand-Isolationsstrukturen 314 gebildet und auch durch diese getrennt.
  • Wieder bezugnehmend auf 2D kann eine lokale Verbindung 240 hergestellt werden, um die N-Typ-Gateelektrode 220 und die P-Typ-Gateelektrode 322 zu kontaktieren, um einen leitenden Pfad um den P/N-Übergang 224 herum bereitzustellen. In ähnlicher Weise kann, bezugnehmend auf 3D, eine lokale Verbindung 340 hergestellt werden, um die N-Typ-Gateelektrode 320 und die P-Typ-Gateelektrode 322 zu kontaktieren, um einen leitenden Pfad über der dazwischenliegenden Isolationsstruktur 314 bereitzustellen. Bezugnehmend auf sowohl 2D als auch 3D kann eine Hartmaske 242 oder 342 auf der lokalen Verbindung 240 bzw. 340 gebildet werden. Insbesondere bezugnehmend auf 3D wird in einer Ausführungsform die Kontinuität der lokalen Verbindung 340 in Fällen, in denen eine Unterbrechung des elektrischen Kontakts entlang einer Gateleitung erforderlich ist, durch einen dielektrischen Verschluss („plug“) 350 unterbrochen.
  • Gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung bezieht ein selbst justiertes Gate-Endkappen- (SAGE) Verarbeitungsschema die Bildung von Gate/Graben-Kontakt-Endkappen mit ein, die an Finnen selbst justiert sind, ohne dass eine zusätzliche Länge erforderlich ist, um Maskenfehlausrichtungen zu berücksichtigen. Somit können Ausführungsformen implementiert werden, um eine Verkleinerung der Transistorlayoutfläche zu ermöglichen. Darüber hinaus kann ein flexibler Finnen-Höhen- (z. B. Multi-Hsi) Prozess eine unabhängige Optimierung verschiedener Zellen hinsichtlich Energie und Leistung ermöglichen. Ein integrierter Prozessfluss, der beide Funktionen ermöglicht, kann implementiert werden, um Skalierungs- und Leistungsherausforderungen für eine zukünftige CMOS-Technologie zu erfüllen. Hier beschriebene Ausführungsformen können die Herstellung von Gate-Rand-Isolationsstrukturen einbeziehen, die auch als Gate-Wände, Isolations-Gate-Wände oder selbst justierte Gate-Rand-Wände (SAGE-Wände) bezeichnet werden können.
  • Um einen weiteren Kontext bereitzustellen, da Technologieknoten kleiner werden besteht in einem Logikbauelement mit enger Endkappe ein zunehmender Mangel an geometrischem Raum, um einen Defekt-freien Dual-Oxidprozess unterzubringen, der für die Herstellung von Hochspannungstransistoren benötigt werden kann. Derzeitige Ansätze stützen sich auf einen einzelnen, nicht versiegelten Endkappenraum, um einen einzelnen Logikoxidprozess unterzubringen. Ein solcher Prozess kann jedoch mit hochskalierten Geometrien, die eine Dual-Oxid-Hochspannungs-SoC-Technologie unterstützen, inkompatibel sein, da der Endkappenraum möglicherweise nicht ausreicht, um beide Oxide (Gatedielektrika) unterzubringen.
  • Um das obige Problem darzustellen, zeigt 4 eine Querschnittsansicht einer Halbleiterstruktur mit einem Logikbereich und einem Hochspannungs- (E/A) Bereich, die durch eine Gate-Rand-Isolationsstruktur durch den gleichen, kleineren Abstand voneinander getrennt sind.
  • Bezugnehmend auf 4 weist eine Halbleiterstruktur 400 ein Logikbauelement oder - bereich 402 und ein E/A-Bauelement oder -bereich 404 auf. Das Logikbauelement oder der Bereich 402 weist mehrere erste Halbleiterfinnen 406 auf, die über einem Substrat 408 angeordnet sind und durch die oberste Fläche 410 einer Grabenisolationsschicht 412 vorstehen. Das E/A-Bauelement oder der Bereich 404 weist mehrere zweite Halbleiterfinnen 414 auf, die über dem Substrat 408 angeordnet sind und durch die oberste Fläche 410 der Grabenisolationsschicht 412 vorstehen. Eine Gate-Rand-Isolationsstruktur 416 ist zwischen dem Logikbauelement oder dem Bereich 402 und dem E/A-Bauelement oder dem Bereich 404 angeordnet. Eine Halbleiterfinne 418 der mehreren ersten Halbleiterfinnen 406, die der Gate-Rand-Isolationsstruktur 416 am nächsten ist, ist von der Gate-Rand-Isolationsstruktur 416 mit einem Abstand 420 beabstandet. Eine Halbleiterfinne 422 der mehreren zweiten Halbleiterfinnen 414, die der Gate-Rand-Isolationsstruktur 416 am nächsten ist, ist von der Gate-Rand-Isolationsstruktur 416 mit einen Abstand 424 beabstandet. Die Abstände 420 und 424 sind genau oder zumindest im Wesentlichen gleich.
  • Unter erneuter Bezugnahme auf 4 weist das Logikbauelement oder der Bereich 402 ein Gatedielektrikum 426 auf, das konform zu den mehreren ersten Halbleiterfinnen 406 ist und lateral benachbart zu und in Kontakt mit einer ersten Seite 428 der Gate-Rand-Isolationsstruktur 416 ist. Das E/A-Bauelement oder der Bereich 404 weist ein Gatedielektrikum 430 auf, das konform zu den mehreren zweiten Halbleiterfinnen 414 ist und lateral benachbart zu und in Kontakt mit einer zweiten Seite 432 der Gate-Rand-Isolationsstruktur 416 ist. Das Gatedielektrikum 430 ist dicker als das Gatedielektrikum 426 und kann in manchen Fällen mehr Schichten als das Gatedielektrikum 426 aufweisen. Da der Abstand 424 relativ klein ist, z. B. aufgrund einer aggressiven Abmessungsskalierung, kann eine Abschnürung („pinch off“) 434 während des Abscheidens des Gatedielektrikums 430 auftreten. Wenn ein solches Abschnüren auftritt, kann die nachfolgende Herstellung der Gateelektrode beeinträchtigt werden, da das Gate-Material möglicherweise nicht entlang der Seitenwand der Finne 422 in der Nähe der Gate-Rand-Isolationsstruktur 416 gebildet wird. Dementsprechend kann eine aggressiv skalierte Endkappe eine unzureichende Fähigkeit, ein dickeres Oxid unterzubringen, das in einem Dual-Gate-SoC-Prozess benötigt wird, aufweisen. Die daraus resultierende Wahrscheinlichkeit, dass eine wirksame Hochspannungsoxidfüllung verhindert wird, kann zu Prozessdefekten führen.
  • Im Gegensatz zu 4 stellt 5 eine Querschnittsansicht einer Halbleiterstruktur dar, die einen Logikbereich und einen Hochspannungs- (E/A) Bereich aufweist, die durch eine Gate-Rand-Isolationsstruktur durch einen gleichen, größeren Abstand voneinander getrennt sind.
  • Bezugnehmend auf 5 weist eine Halbleiterstruktur 500 eine Logikbauelement oder -bereich 502 und ein E/A-Bauelement oder -bereich 504 auf. Die Logikbauelement oder der Bereich 502 weist mehrere erste Halbleiterfinnen 506 auf, die über einem Substrat 508 angeordnet sind und durch eine oberste Fläche 510 der Grabenisolationsschicht 512 vorstehen. Das E/A-Bauelement oder der Bereich 504 weist mehrere zweite Halbleiterfinnen 514 auf, die über dem Substrat 508 angeordnet sind und durch die oberste Fläche 510 der Grabenisolationsschicht 512 vorstehen. Eine Gate-Rand-Isolationsstruktur 516 ist zwischen dem Logikbauelement oder dem Bereich 502 und dem E/A-Bauelement oder dem Bereich 504 angeordnet. Eine Halbleiterfinne 518 der mehreren ersten Halbleiterfinnen 506, die der Gate-Rand-Isolationsstruktur 516 am nächsten ist, ist von der Gate-Rand-Isolationsstruktur mit einem Abstand 520 beabstandet Eine Halbleiterfinne 522 der mehreren zweiten Halbleiterfinnen 514, die der Gate-Rand-Isolationsstruktur 516 am nächsten ist, ist von der Gate-Randisolationsstruktur 516 mit einem Abstand 524 beabstandet. Die Abstände 520 und 524 sind genau oder zumindest im Wesentlichen gleich.
  • Unter erneuter Bezugnahme auf 5 weist das Logikbauelement oder der Bereich 502 ein Gatedielektrikum 526 auf, das konform zu den mehreren ersten Halbleiterfinnen 506 ist und lateral benachbart zu und in Kontakt mit einer ersten Seite 528 der Gate-Rand-Isolationsstruktur 516 ist. Das E/A-Bauelement oder der Bereich 504 weist ein Gatedielektrikum 530 auf, das konform zu den mehreren zweiten Halbleiterfinnen 514 ist und lateral benachbart zu und in Kontakt mit einer zweiten Seite 532 der Gate-Rand-Isolationsstruktur 516 ist. Das Gatedielektrikum 530 ist dicker als das Gatedielektrikum 520, und in manchen Fällen kann das Dielektrikum 526 und mehr Schichten als das Gatedielektrikum 526 aufweisen. Da der Abstand 524 relativ groß ist, kann das relativ dickere Gatedielektrikum 530 ohne Abschnürung untergebracht werden. Dementsprechend kann eine nachfolgende Herstellung der Gateelektrode ohne Defekte erreicht werden, da sich Gate-Material entlang der Seitenwand der Finne 522 in der Nähe der Gate-Rand-Isolationsstruktur 516 bilden kann. Durch Verwendung eines größeren Abstands 520 und 524 wird jedoch eine aggressive Skalierung der Endkappe eingeschränkt, was eine Skalierung des Logikbauelements oder -bereichs 502 verhindert.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird eine durch die Anforderung auferlegte Skalierungsbegrenzung erläutert, die Hochspannungs-Gates sowohl mit dem Hochspannungsoxid als auch mit dem Logikoxid füllt. Insbesondere wird, da die Logikabmessungen abnehmen, der Endkappenraum in Hochspannungs- (HV) Bauelementen für ein Füllen beider Oxide unzulänglich schmal. Wie oben beschrieben, können derzeitige Single-Endkappen-SAGE-Architekturen entweder keine Dual-Logik- und Hochspannungsoxid-Integration unterstützen oder erfordern, dass die einzelne Endkappe ausreichend breit ist, um das dickere HV-Oxid unterzubringen, wobei die Logikdichte effektiv von der breiteren Endkappe beeinträchtigt wird. In einer Ausführungsform werden in einer SAGE-Architektur unterschiedliche Endkappenräume zwischen dem Logiktransistor und dem Hochspannungstransistor hergestellt. Die Endkappe des Logiktransistors ist unter Verwendung der selbst justierten Endkappenarchitektur extrem skaliert, während der Hochspannungstransistor eine breitere Endkappe aufweist, um ein dickeres Gatedielektrikum unterzubringen.
  • Im Gegensatz zu den 4 und 5 stellt 6 eine Querschnittsansicht einer Halbleiterstruktur mit einem Logikbereich und einem Hochspannungs- (E/A) Bereich dar, die durch eine Gate-Rand-Isolationsstruktur durch einen differenzierten Abstand voneinander getrennt sind, gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Bezugnehmend auf 6 weist eine Halbleiterstruktur 600 ein Logikbauelement oder - bereich 602 und ein E/A-Bauelement oder -bereich 604 auf. Das Logikbauelement oder der Bereich 602 weist mehrere erste Halbleiterfinnen 606 auf, die über einem Substrat 608 angeordnet sind und durch die oberste Fläche 610 einer Grabenisolationsschicht 612 vorstehen. Das E/A-Bauelement oder der Bereich 604 weist mehrere zweite Halbleiterfinnen 614 auf, die über dem Substrat 608 angeordnet sind und durch die oberste Fläche 610 der Grabenisolationsschicht 612 vorstehen. Eine Gate-Rand-Isolationsstruktur 616 ist zwischen dem Logikbauelement oder dem Bereich 602 und dem E/A-Bauelement oder dem Bereich 604 angeordnet. Eine Halbleiterfinne 618 der mehreren ersten Halbleiterfinnen 606, die der Gate-Rand-Isolationsstruktur 616 am nächsten ist, ist von der Gate-Rand-Isolationsstruktur 616 mit einem Abstand 620 beabstandet. Eine Halbleiterfinne 622 der mehreren zweiten Halbleiterfinnen 614, die der Gate-Rand-Isolationsstruktur 616 am nächsten ist, ist von der Gate-Randisolationsstruktur 616 mit einem Abstand 624 beabstandet. In einer Ausführungsform ist der Abstand 620 kleiner als der Abstand 624. In einer Ausführungsform ist der Abstand 620 kleiner als der Abstand 624, um die Halbleiterfinne 622 der mehreren zweiten Halbleiterfinnen 614, die der Gate-Rand-Isolationsstruktur 616 am nächsten ist, weiter von der Gate-Rand-Isolationsstruktur 616 beabstandet vorzusehen als die Halbleiterfinne 618 der mehreren ersten Halbleiterfinnen 606, die der Gate-Rand-Isolationsstruktur 616 am nächsten ist.
  • Unter erneuter Bezugnahme auf 6 weist das Logikbauelement oder der Bereich 602 ein Gatedielektrikum 626 auf, das konform zu den mehreren ersten Halbleiterfinnen 606 ist und lateral benachbart zu und in Kontakt mit einer ersten Seite 628 der Gate-Rand-Isolationsstruktur 616 ist. Das E/A-Bauelement oder der Bereich 604 weist ein Gatedielektrikum 630 auf, das konform zu den mehreren zweiten Halbleiterfinnen 614 ist und lateral benachbart zu und in Kontakt mit einer zweiten Seite 632 der Gate-Rand-Isolationsstruktur 616 ist. Das Gatedielektrikum 630 ist dicker als das Gatedielektrikum 626 und kann in manchen Fällen mehr Schichten als das Gatedielektrikum 626 aufweisen. In einer Ausführungsform wird, da der Abstand 624 relativ groß ist, die Unterbringung des relativ dickeren Gatedielektrikums 630 ohne Abschnüren erreicht. Dementsprechend wird eine nachfolgende Herstellung der Gateelektrode ohne Defekt erreicht, da sich das Gate-Material entlang der Seitenwand der Finne 622 in der Nähe der Gate-Rand-Isolationsstruktur 616 bilden kann. Andererseits wird, da der Abstand 620 relativ klein ist, eine Skalierung mit aggressiven Abmessungen erreicht.
  • Unter erneuter Bezugnahme auf 6 wird in einer Ausführungsform die Gate-Endkappe der Logiktransistoren aufgrund der verbesserten Dichte aggressiv skaliert. Logikbauelemente haben typischerweise dünne Gatedielektrika, und daher verringert die schmalere Endkappe den Abstand der benachbarten Transistoren. Es kann ein SoC-Prozess implementiert werden, der einen Dual-Oxid- oder Dickes-Gate-Dielektrikums-Fluss erfordert, wobei ein dickeres Oxid auf den Hochspannungsbauelementen abgeschieden wird. Die Endkappe des Logikbauelements hat möglicherweise nicht genügend Raum, um sowohl das Hochspannungs-, HV, Oxid als auch das Logikoxid unterzubringen, was zu prozessinduzierten Funktionsdefekten führt. Somit beziehen eine oder mehrere hier beschriebene Ausführungsformen einen dualen Endkappenprozess für eine Architektur mit ultrahoch skalierter Architektur unter Verwendung einer selbst justierten Endkappe mit ein, wobei ein HV-Transistor eine Endkappe breiter als die Endkappe des Logiktransistors aufweist. In einer solchen Ausführungsform ermöglicht der breitere Endkappenraum die Herstellung eines HV-Transistors, der einen Dicke-Gate-Dielektrikums-Füllprozess einbezieht, und kann mit einer selbst justierten Endkappenarchitektur für eine ultraskalierte FinFET-Transistorverarbeitung integriert werden.
  • In einer Ausführungsform ist die Gate-Rand-Isolationsstruktur 616 in einer Aussparung unterhalb der obersten Fläche 610 der Grabenisolationsschicht 612 angeordnet, wie in 6 dargestellt. In einer Ausführungsform weist die Gate-Rand-Isolationsstruktur einen unteren dielektrischen Abschnitt und eine dielektrische Kappe auf dem unteren dielektrischen Abschnitt auf, von denen Beispiele im Zusammenhang mit 9C beschrieben werden. In einer Ausführungsform weist die Gate-Rand-Isolationsstruktur 616 eine vertikale Fuge auf, die innerhalb der Gate-Rand-Isolationsstruktur zentriert ist, wobei Beispiele davon nachstehend in Verbindung mit 9C beschrieben werden.
  • Eine oder mehrere hier beschriebene Ausführungsformen sind auf einen Prozessfluss mit dualer Endkappe für ultraskalierte Logik-Endkappen gerichtet oder können als solche bezeichnet werden. Um einen Kontext zu schaffen, wird in einem typischen SAGE-Fluss ein einzelner Endkappen-Abstandshalter abgeschieden, um eine selbst justierte Endkappe zu bilden, die eine Finne von einer SAGE-Wand trennt. Hier beschriebene Ausführungsformen können die Bildung einer unterschiedlichen Opfer-Abstandshalter-Dicke zwischen Logik- und HV-Gates aufweisen. Anschließend wird eine selbst justierte Endkappen-Wand gebildet. Die unterschiedlichen Abstandshalterbreiten werden in den Hochspannungsbereichen dicker gewählt, und in den Logikbereichen wird die Standarddicke verwendet. Die unterschiedlichen Abstandshalterbreiten können ermöglichen, dass Hochspannungsoxid erfolgreich abgeschieden wird, ohne die Dichte in den Logikbereichen zu beeinträchtigen. In einer Ausführungsform hängt die Dicke des unterschiedlichen Abstandshalters von der beabsichtigten HV-Oxiddicke ab. In einer spezifischen Ausführungsform erfordert beispielsweise eine 1,8 V-Technologie eine breitere Endkappe von 5 bis 10 nm, während eine native 3,3 V-Oxid-Technologie eine breitere Endkappe von 10 bis 20 nm erfordert.
  • Die SAGE-Architektur von 6 bezieht eine laterale Trennung von Finnen eines logischen Bereichs und Finnen eines E/A-Bereichs mit ein, mit einem unterschiedlichen Abstand zwischen jedem der Bereiche und einer SAGE-Wand. In einem anderen Aspekt kann eine SAGE-Wand variierende Breiten aufweisen, z. B. eine dünnere Breite zwischen zwei E/A-Bereichen und eine dickere Breite zwischen zwei Logikbereichen. Als ein Beispiel stellen die 7A bis 7D Querschnittsansichten von oben dar, die verschiedene Operationen in einem Prozess zur Herstellung von zwei selbst justierten Endkappen gemäß einer Ausführungsform der vorliegenden Erfindung repräsentieren.
  • Bezugnehmend auf 7A sind mehrere erste Finnen 702 und mehrere zweite Finnen 704 über einem Substrat 700 mit einem Spalt 706 zwischen den mehreren ersten Finnen 702 und den mehreren zweiten Finnen 704 gebildet. Eine Schutzauskleidung („protective liner“) 708, wie etwa ein Siliziumnitridliner, ist konform zu den mehreren ersten Finnen 702 und den mehreren zweiten Finnen 704 gebildet. Ein Abstandshaltermaterial 710, wie etwa ein Siliziumoxid-Abstandshaltermaterial, wird dann auf der Schutzauskleidung 708 und konform zu den mehreren ersten Finnen 702 und den mehreren zweiten Finnen 704 gebildet. In einer Ausführungsform hat das Abstandshaltermaterial 710 eine Dicke, die durch eine Dicke eines Hochspannungs-Gatedielektrikums bestimmt wird, das letztendlich gebildet wird. Beispielsweise kann ein natives Oxid mit 1,8 V durch einen Oxidabstandshalter mit einer Dicke von ungefähr 5 bis 10 nm untergebracht werden.
  • Bezugnehmend auf 7B wird ein Strukturierungsprozess, wie etwa ein lithographischer Maskierungs- und Ätzprozess, verwendet, um Abschnitte des Abstandshaltermaterials 710 von einem ersten Logikbereich 712 und einem zweiten Logikbereich 714 freizulegen und zu entfernen. Die Strukturierung hinterlässt Abschnitte 710' des Abstandshaltermaterials 710 in einem ersten E/A-Bereich 716 und einem zweiten E/A-Bereich 718.
  • Bezugnehmend auf 7C wird eine zweite Abstandshaltermaterialschicht 720, beispielsweise ein Siliziumoxid-Abstandshaltermaterial, konform zu der Struktur von 7B gebildet. In einer Ausführungsform zielt die Dicke der zweiten Abstandshaltermaterialschicht 720 auf den in den Logiktransistoren erforderlichen Abstand ab. Die E/A-Bereiche 716 und 718 weisen beide Abstandshaltermaterial 710' und 720 auf, während die Logikbereiche 712 und 714 nur das zweite Abstandshaltermaterial 720 aufweisen.
  • Bezugnehmend auf 7D wird dann eine SAGE-Wand 722 gebildet. In einer Ausführungsform wird die SAGE-Wand 722 durch Füllen eines dielektrischen Materials in den Spalt 706 gebildet. In einer solchen Ausführungsform wird eine Abscheidung von dielektrischem Deckmaterial und ein nachfolgender Planarisierungsprozess verwendet, um die SAGE-Wand 722 zu bilden. Anschließend wird die zweite Abstandshaltermaterialschicht 720 eingesenkt, um einen Grabenisolationsbereich 728 zu bilden, z. B. durch einen anisotropen Ätzprozess. Opferbereiche der Finnen 702 und 704, z. B. die in 7C dargestellten Bereiche 799, können auch entfernt werden, z. B. durch selektives Ätzen, um die oberste Fläche der Finnen 702 und 704 unterhalb einer obersten Fläche der SAGE-Wand 722 bereitzustellen, wie in 7D dargestellt.
  • In einer Ausführungsform hat die SAGE-Wand einen relativ breiten Abschnitt 724 und einen relativ schmalen Abschnitt 726. Der relativ breite Abschnitt 724 trennt die E/A-Bereiche 716 und 718, und der relativ schmale Abschnitt 726 trennt die Logikbereiche 712 und 714. In einer Ausführungsform ist der relativ breite Abschnitt 724 kontinuierlich mit dem relativ schmalen Abschnitt 726. In einer Ausführungsform werden die Finnen 702 und 704 geätzt, um ihre in der Kontinuität unterbrochenen, getrennten E/A- und Logikbereiche, z. B. entlang der gestrichelten Linie, zu erhalten Die SAGE-Wand mit dem relativ breiten Abschnitt 724 und dem relativ engen Abschnitt 726 kann als duale selbst justierte Endkappe bezeichnet werden, wobei der Abstand zwischen der Endfinne und der Wand in den Logik- und HV-Bereichen entsprechend der Dicke der abgeschiedenen Abstandhalter unterschiedlich beabstandet ist. Somit ist in einer Ausführungsform eine SAGE-Wand für einen gleichen Finnen-Abstand in Logikbereichen breiter und in E/A-Bereichen, wo die Verwendung eines dickeren Abstandshalters in dem E/A zu dem kleineren Wandabschnitt führt, schmaler.
  • Unter erneuter Bezugnahme auf 7D weist eine Halbleiterstruktur in einer Ausführungsform einen ersten E/A-Bereich 716 mit mehreren ersten Halbleiterfinnen (E/A-Abschnitt der Finnen702) auf, die über einem Substrat 700 angeordnet sind und durch eine oberstes Fläche einer Grabenisolationsschicht 728 vorstehen. Ein zweiter E/A-Bereich 718 weist mehrere zweite Halbleiterfinnen (E/A-Abschnitt der Finnen 704) auf, die über dem Substrat 700 angeordnet sind und durch eine oberste Fläche der Grabenisolationsschicht 728 vorstehen. Ein erster Logikbereich 712 hat mehrere dritte Halbleiterfinnen (Logikabschnitt der Finnen 702), die über dem Substrat 700 angeordnet sind und durch die oberste Fläche der Grabenisolationsschicht 728 vorstehen. Ein zweiter Logikbereich 714 hat mehrere vierte Halbleiterfinnen (Logikabschnitt der Finnen 704), die über dem Substrat 700 angeordnet sind und durch die oberste Fläche der Grabenisolationsschicht 728 vorstehen. Eine Gate-Rand-Isolationsstruktur 722 hat einen ersten Abschnitt 726, der den ersten E/A-Bereich 716 von dem zweiten E/A-Bereich 718 trennt. Die Gate-Rand-Isolationsstruktur 722 hat auch einen zweiten Abschnitt 724, der den ersten Logikbereich 712 von dem zweiten Logikbereich 714 trennt. In einer Ausführungsform ist der erste Abschnitt 726 kontinuierlich mit dem zweiten Abschnitt 724. Der erste Abschnitt 726 hat eine Breite zwischen dem ersten E/A-Bereich 716 von dem zweiten E/A-Bereich 718, die kleiner ist als eine Breite des zweiten Abschnitts 724 zwischen dem ersten Logikbereich 712 von dem zweiten Logikbereich 714.
  • In einer Ausführungsform ist die Gate-Rand-Isolationsstruktur 722 in einer Aussparung unterhalb der obersten Fläche der Grabenisolationsschicht 728 angeordnet, wie in 7D dargestellt. In einer Ausführungsform weist die Gate-Rand-Isolationsstruktur 722 einen unteren dielektrischen Abschnitt 742 und eine dielektrische Kappe 744 auf dem unteren dielektrischen Abschnitt 742 auf, wie in 7D dargestellt und in Verbindung mit 9C ausführlicher beschrieben ist. In einer Ausführungsform weist die Gate-Rand-Isolationsstruktur 722 eine vertikale Fuge 746 auf, die innerhalb der Gate-Rand-Isolationsstruktur 722 zentriert ist, wie in 7D dargestellt und in Verbindung mit 9C ausführlicher beschrieben ist.
  • Es versteht sich, dass die Strukturen, die aus den obigen beispielhaften Verarbeitungsschemata ergeben, in der gleichen oder einer ähnlichen Form für nachfolgende Verarbeitungsoperationen verwendet werden können, um die Bauelementherstellung, wie etwa die Herstellung von PMOS- und NMOS-Bauelementen, fertigzustellen. Als Beispiel für fertiggestellte Bauelemente zeigt 8A eine Querschnittsansicht von nichtplanaren Halbleiterbauelementen mit selbst justierten Gate-Rand-Isolations- (SAGE) Strukturen gemäß einer Ausführungsform der vorliegenden Erfindung. 8B zeigt eine Draufsicht entlang der Achse a-a' der Struktur von 8A gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Bezugnehmend auf 8A weist eine Halbleiterstruktur 800 nichtplanare aktive Bereiche auf (z. B. Finnenstrukturen, die jeweils einen vorstehenden Finnenabschnitt 804 und einen Sub-Finnenbereich 805 aufweisen), die von dem Substrat 802 und innerhalb einer Grabenisolationsschicht 806 gebildet sind. In einer Ausführungsform sind die Finnenstrukturen mehrere Finnen-Linien, die eine Gitterstruktur bilden, wie etwa eine Gitterstruktur mit engem Abstand. In einer solchen Ausführungsform ist der enge Abstand nicht direkt durch herkömmliche Lithographie erreichbar. Beispielsweise kann zuerst eine Struktur basierend auf herkömmlicher Lithographie gebildet werden, jedoch kann der Abstand durch die Verwendung einer Abstandshaltermaskenstrukturierung halbiert werden, wie es im Stand der Technik bekannt ist. Ferner kann der ursprüngliche Abstand durch eine zweite Runde der Abstandshaltermaskenstrukturierung sogar geviertelt werden. Dementsprechend können gitterartige Finnenstrukturen Linien mit konstantem Abstand und konstanter Breite aufweisen. Die Struktur kann durch eine Abstandshalbierung oder eine Abstandsviertelung oder eine andere Teilung des Abstands hergestellt werden. Jede der einzelnen Finnen 804, die dargestellt sind, kann entsprechende individuelle Finnen darstellen oder kann mehrere Finnen an einem gegebenen Ort repräsentieren.
  • Gatestrukturen 808 sind über den vorstehenden Abschnitten 804 der nichtplanaren aktiven Bereiche sowie über einem Abschnitt der Grabenisolationsschicht 806 angeordnet. Wie gezeigt, weisen die Gatestrukturen 808 eine Gateelektrode 850 und eine Gatedielektrikumsschicht 852 auf. In einer Ausführungsform können, obwohl nicht gezeigt, die Gatestrukturen 808 auch eine dielektrische Kappenschicht aufweisen.
  • Die Gatestrukturen 808 sind durch schmale selbst justierte Gate-Rand- (SAGE) Isolationsstrukturen oder Wände 820, 821A oder 821B getrennt. Die SAGE-Wände 820 haben jeweils eine Breite. In einer Ausführungsform hat die SAGE-Wand 821A eine Breite, die größer ist als die Breite jeder der SAGE-Wände 820, und die SAGE-Wand 821B hat eine Breite, die kleiner ist als die Breite jeder der SAGE-Wände 820. Die SAGE-Wände mit abweichender Breite können unterschiedlichen Arten von Bauelementen zugeordnet sein, wie nachstehend in einem Ausführungsbeispiel beschrieben wird. Jede SAGE-Wand 820, 821A oder 821B kann eine oder mehrere einer lokalen Verbindung 854 oder eines darauf gebildeten dielektrischen Verschlusses 899 aufweisen. In einer Ausführungsform ist jede der SAGE-Wände 820, 821A oder 821B unter einer obersten Fläche 897 der Grabenisolationsschicht 806 ausgespart, wie in 8A dargestellt.
  • In einer beispielhaften Ausführungsform weist die Halbleiterstruktur 800 mehrere erste Halbleiterfinnen (Finne oder Finnen 804 des Bereichs 870A), die über einem Substrat 802 angeordnet sind und durch eine oberste Fläche 897 einer Grabenisolationsschicht 806 vorstehen, und eine erste Gatestruktur (Gatestruktur 808 des Bereichs 870A), die über den mehreren ersten Halbleiterfinnen angeordnet ist, auf. Mehrere zweite Halbleiterfinnen (Finne oder Finnen 804 des Bereichs 870B) sind über dem Substrat 802 angeordnet und stehen durch die oberste Fläche 897 der Grabenisolationsschicht 806 vor, und eine zweite Gatestruktur (Gatestruktur 808 des Bereichs 870B) ist über den mehreren zweiten Halbleiterfinnen angeordnet. Eine Gate-Rand-Isolationsstruktur (linke SAGE-Wand 820) ist zwischen der ersten Gatestruktur und der zweiten Gatestruktur angeordnet und in Kontakt damit. Eine Halbleiterfinne der mehreren ersten Halbleiterfinnen, die der Gate-Rand-Isolationsstruktur (vom Bereich 870A) am nächsten ist, ist weiter von der Gate-Rand-Isolationsstruktur beabstandet als Eine Halbleiterfinne der mehreren zweiten Halbleiterfinnen, die der Gate-Rand-Isolationsstruktur (vom Bereich 870B) am nächsten ist.
  • In einer Ausführungsform ist der Bereich 870A ein E/A-Bereich, und der Bereich 870B ist ein Logikbereich. Wie dargestellt, ist in einer solchen Ausführungsform ein zweiter Logikbereich 870C zu dem Logikbereich 870B benachbart und ist durch eine lokale Verbindung 854 mit dem Logikbereich 870B elektrisch verbunden. Ein anderer Bereich 870D kann ein Ort sein, an dem eine Additionslogik- oder E/A-Bereich platziert werden kann. Hier beschriebene Ausführungsformen können einen unterschiedlichen Abstand von einer SAGE-Wand einbeziehen (z. B. einen größeren Abstand von den SAGE-Wänden 821B und der linken 820 im Bereich 870A) oder können SAGE-Wände mit abweichender Breite einbeziehen (z. B. schmaler 821B versus 820 versus breiter 821A), oder beide unterschiedliche Abstände von einer SAGE-Wand und SAGE-Wände mit abweichender Breite. In einer Ausführungsform haben E/A-Bereiche einen größeren Abstand zwischen SAGE-Wänden als ein Logikbereich. In einer Ausführungsform befindet sich eine breitere SAGE-Wand zwischen benachbarten Logikbereichen als zwischen benachbarten E/A-Bereichen.
  • Aus dieser Perspektive sind auch ein Gate-Kontakt 814 und ein darüber liegendes Gate-Kontakt-Via 816 zusammen mit einer darüber liegenden metallischen Verbindung 860 zu sehen, die alle in zwischenliegenden dielektrischen Stapeln oder Schichten 870 angeordnet sind. Auch aus der Perspektive von 8A ist der Gate-Kontakt 814 in einer Ausführungsform über den nichtplanaren aktiven Bereichen angeordnet. Wie auch in 8A gezeigt ist, existiert eine Grenzfläche 880 zwischen einem Dotierungsprofil von vorstehenden Finnenabschnitten 804 und Sub-Finnen-Bereichen 805, obwohl andere Ausführungsformen keine solche Grenzfläche in dem Dotierungsprofil zwischen diesen Bereiche aufweisen.
  • Bezugnehmend auf 8B sind die Gatestrukturen 808 über den vorstehenden Finnenabschnitten 804 angeordnet gezeigt, isoliert durch selbst justierte Gate-Rand-Isolationsstrukturen 820. In einer Ausführungsform bilden die Gatestrukturen 808 eine Linie aus mehreren parallelen Gate-Linien, die eine Gitterstruktur bilden, wie etwa eine Gitterstruktur mit engem Abstand. In einer solchen Ausführungsform ist der enge Abstand nicht direkt durch herkömmliche Lithographie erreichbar. Beispielsweise kann zuerst eine Struktur basierend auf herkömmlicher Lithographie gebildet werden, jedoch kann der Abstand durch Verwendung einer Abstandshaltermaskenstrukturierung halbiert werden, wie es im Stand der Technik bekannt ist. Ferner kann der ursprüngliche Abstand durch eine zweite Runde der Abstandshaltermaskenstrukturierung sogar geviertelt werden. Dementsprechend können gitterartige Gatestrukturen Linien aufweisen, die in einem konstanten Abstand voneinander liegen und eine konstante Breite haben. Die Struktur kann durch eine Abstandshalbierung oder eine Abstandsviertelung oder eine andere Teilung des Abstands hergestellt werden.
  • Unter erneuter Bezugnahme auf 8B sind in dieser Perspektive Source- und Drainbereiche 804A und 804B der vorstehenden Finnenabschnitte 804 dargestellt, obwohl zu erkennen ist, dass diese Bereiche mit Grabenkontaktstrukturen überlappen würden. In einer Ausführungsform sind die Source- und Drainbereiche 804A und 804B dotierte Abschnitte des ursprünglichen Materials der vorstehenden Finnenabschnitte 804. In einer anderen Ausführungsform wird das Material der vorstehenden Finnenabschnitte 804 entfernt und durch ein anderes Halbleitermaterial ersetzt, z. B. durch epitaktische Abscheidung. In jedem Fall können sich die Source- und Drainbereiche 804A und 804B unterhalb der Höhe der Grabenisolationsschicht 806, d. h. in den Sub-Finnen-Bereich 805 erstrecken.
  • In einer Ausführungsform weist die Halbleiterstruktur 800 nichtplanare Bauelemente, wie etwa einen FinFET oder ein Tri-Gate-Bauelement, auf, ist jedoch nicht darauf beschränkt. In einer solchen Ausführungsform besteht ein entsprechender halbleitender Kanalbereich aus einem dreidimensionalen Körper oder ist in diesem gebildet. In einer solchen Ausführungsform umgeben die Gatestrukturen 808 mindestens eine Oberseite und ein Paar Seitenwände des dreidimensionalen Körpers.
  • Das Substrat 802 kann aus einem Halbleitermaterial bestehen, das einem Herstellungsprozess standhalten kann und in dem Ladung wandern kann. In einer Ausführungsform ist das Substrat 802 ein Bulksubstrat, das aus einer kristallinen Silizium-, Silizium/Germanium- oder Germaniumschicht besteht, die mit einem Ladungsträger, wie etwa Phosphor, Arsen, Bor oder einer Kombination davon, dotiert ist, um den aktiven Bereich 804 zu bilden. In einer Ausführungsform ist die Konzentration von Siliziumatomen in dem Bulksubstrat 802 höher als 97%. In einer anderen Ausführungsform besteht das Bulksubstrat 802 aus einer Epitaxieschicht, die auf einem bestimmten kristallinen Substrat aufgewachsen ist, z. B. eine Silizium-Epitaxieschicht, die auf einem mit Bor dotierten monokristallinen Siliziumsubstratsubstrat aufgewachsen ist. Das Bulksubstrat 802 kann alternativ aus einem Material der Gruppe III-V bestehen. In einer Ausführungsform besteht das Bulksubstrat 802 aus einem III-V-Material, wie etwa Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid, oder einer Kombination davon, ist jedoch nicht darauf beschränkt. In einer Ausführungsform besteht das Bulksubstrat 802 aus einem III-V-Material, und die Ladungsträger-Dotierungsmittel-Verunreinigungsatome sind solche wie etwa Kohlenstoff, Silizium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur, sind jedoch nicht darauf beschränkt.
  • Die Grabenisolationsschicht 806 kann aus einem Material bestehen, das geeignet ist, Abschnitte einer permanenten Gatestruktur letztendlich von einem darunter liegenden Bulksubstrat elektrisch zu isolieren oder zu deren Isolierung beizutragen, oder aktive Bereiche zu isolieren, die in einem darunterliegenden Bulksubstrat gebildet sind, wie etwa aktive Finnenbereiche isolieren. Beispielsweise besteht die Grabenisolationsschicht 806 in einer Ausführungsform aus einem dielektrischen Material, wie etwa Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder kohlenstoffdotiertem Siliziumnitrid, ist aber nicht darauf beschränkt.
  • Selbst justierte Gate-Rand-Isolationsstrukturen 820, 821A und 821B können aus einem Material oder Materialien bestehen, die geeignet sind, Abschnitte von permanenten Gatestrukturen letztlich voneinander elektrisch zu isolieren oder zu deren Isolierung beizutragen. Beispielhafte Materialien oder Materialkombinationen weisen eine Einzelmaterialstruktur auf, wie etwa Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder mit kohlenstoffdotiertes Siliziumnitrid. Andere beispielhafte Materialien oder Materialkombinationen weisen einen Mehrschichtstapel mit einem unteren Abschnitt aus Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder kohlenstoffdotiertem Siliziumnitrid und einem oberen Abschnitt mit höherer Dielektrizitätskonstante, wie etwa Hafniumoxid auf. Zusätzliche Beispiele werden nachstehend in Verbindung mit den 9A bis 9C beschrieben.
  • Gatestrukturen 808 können aus einem Gateelektrodenstapel bestehen, der eine Gatedielektrikumsschicht 852 und eine Gateelektrodenschicht 850 aufweist. In einer Ausführungsform besteht die Gateelektrode des Gateelektrodenstapels aus einem Metallgate, und die Gatedielektrikumsschicht weist ein High-K-Material auf.
  • In einer beispielhaften Ausführungsform weist die Gatestruktur 808 des Bereichs 870A ein erstes Gatedielektrikum 852, das konform zu den mehreren ersten Halbleiterfinnen ist und lateral benachbart zu und in Kontakt mit einer ersten Seite der Gate-Rand-Isolationsstruktur (linke 820) ist. Der zweite Gate-Stapel des Bereichs 870B weist ein zweites Gatedielektrikum 852 auf, das konform zu den mehreren zweiten Halbleiterfinnen ist und lateral benachbart zu und in Kontakt mit einer zweiten Seite der Gate-Rand-Isolationsstruktur ist, die der ersten Seite der Gate-Rand-Isolationsstruktur gegenüberliegt. In einer Ausführungsform ist das erste Gatedielektrikum dicker als das zweite Gatedielektrikum, wie in 8A dargestellt. In einer Ausführungsform weist das erste Gatedielektrikum mehr dielektrische Schichten (z. B. die Schichten 852A und 852B) auf als das zweite Gatedielektrikum (z. B. nur die Schicht 852). In einer Ausführungsform ist das Gatedielektrikum des Bereichs 870A ein E/A-Gatedielektrikum, und das Gatedielektrikum des Bereichs 870B ist ein Logik-Gatedielektrikum.
  • In einer Ausführungsform besteht das Gatedielektrikum des Bereichs 870B aus einem Material, wie etwa Hafniumoxid, Hafniumoxynitrid, Hafniumsilicat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilicat, Tantaloxid, Barium Strontiumtitanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid, Blei-Zink-Niobat oder eine Kombination davon, ist aber nicht darauf beschränkt. Ferner kann ein Abschnitt der Gatedielektrikumsschicht eine Schicht aus natürlichem Oxid aufweisen, die aus den obersten wenigen Schichten des Substrats 802 gebildet ist. In einer Ausführungsform besteht die Gatedielektrikumsschicht aus einem oberen High-k-Abschnitt und einem unteren Abschnitt aus einem Oxid eines Halbleitermaterials. In einer Ausführungsform besteht die Gatedielektrikumsschicht aus einem oberen Abschnitt aus Hafniumoxid und einem unteren Abschnitt aus Siliziumdioxid oder Siliziumoxynitrid. In einer Ausführungsform besteht der obere High-k-Abschnitt aus einer „U“-förmigen Struktur, die einen unteren Abschnitt, der im Wesentlichen parallel zur Fläche des Substrats ist, und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zur Oberseite des Substrats sind, aufweist. In einer Ausführungsform weist das Gatedielektrikum des Bereichs 870A zusätzlich zu einer Schicht aus High-k-Material eine Schicht aus nicht-nativem Siliziumoxid auf. Die Schicht aus nicht-nativem Siliziumoxid kann unter Verwendung eines CVD-Prozesses gebildet werden und kann unter oder über der Schicht aus High-k-Material gebildet werden. In einer beispielhaften Ausführungsform wird die Schicht aus nicht-nativem Siliziumoxid (z. B. die Schicht 852A) unter einer Schicht aus High-k-Material (z. B. die Schicht 852B) gebildet.
  • In einer Ausführungsform besteht die Gateelektrode aus einer Metallschicht, wie etwa Metallnitride, Metallcarbide, Metallsilizide, Metallaluminide, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitfähige Metalloxide, ist jedoch nicht darauf beschränkt. In einer speziellen Ausführungsform besteht die Gateelektrode aus einem Füllmaterial, das nicht die Austrittsarbeit festlegt, und das über einer Metallschicht, die die Austrittsarbeit festlegt, gebildet ist. In einigen Implementierungen kann die Gateelektrode aus einer „U“-förmigen Struktur bestehen, die einen unteren Abschnitt, der im Wesentlichen parallel zur Fläche des Substrats ist, und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zur Oberseite des Substrats sind, aufweist. In einer anderen Implementierung kann mindestens eine der Metallschichten, die die Gateelektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zur Oberseite des Substrats ist und keine Seitenwandabschnitte aufweist, die im Wesentlichen senkrecht zur Oberseite des Substrats sind. Bei weiteren Implementierungen der Erfindung kann die Gateelektrode aus einer Kombination von U-förmigen Strukturen und ebenen, nicht-U-förmigen Strukturen bestehen. Beispielsweise kann die Gateelektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren planaren, nicht-U-förmigen Schichten gebildet sind.
  • Abstandshalter, die den Gateelektrodenstapeln zugeordnet sind, können aus einem Material bestehen, das geeignet ist, eine permanente Gatestruktur letztlich von benachbarten leitfähigen Kontakten, wie etwa selbst justierten Kontakten, elektrisch zu isolieren oder zu deren Isolierung beizutragen. In einer Ausführungsform bestehen die Abstandshalter beispielsweise aus einem dielektrischen Material, wie etwa Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder kohlenstoffdotiertem Siliziumnitrid, sind aber nicht darauf beschränkt.
  • Die lokale Verbindung 854, der Gate-Kontakt 814, der darüber liegende Gate-Kontakt 816 und die darüber liegende Metall-Verbindung 860 können aus einem leitfähigen Material bestehen. In einer Ausführungsform bestehen einer oder mehrere der Kontakte oder Vias aus einer Metallart. Die Metallart kann ein reines Metall, wie etwa Wolfram, Nickel oder Kobalt sein, oder kann eine Legierung, wie etwa eine Metall-Metall-Legierung oder eine Metall-Halbleiter-Legierung (z. B. ein Silicidmaterial) sein. Ein übliches Beispiel ist die Verwendung von Kupferstrukturen, die Barriereschichten (wie etwa Ta- oder TaN-Schichten) zwischen dem Kupfer und dem umgebenden ILD-Material aufweisen können oder nicht. Wie hier verwendet, weist der Begriff Metall Legierungen, Stapel und andere Kombinationen mehrerer Metalle auf. Beispielsweise können die Metallverbindungsleitungen Barriereschichten, Stapel unterschiedlicher Metalle oder Legierungen usw. aufweisen.
  • In einer Ausführungsform bezieht (obwohl nicht gezeigt) das Bereitstellen der Struktur 800 die Bildung einer Kontaktstruktur mit ein, die im Wesentlichen perfekt auf eine vorhandene Gatestruktur ausgerichtet ist, während die Verwendung eines Lithographieschritts mit einem äußerst engen Ausrichtungsbudget entfällt. In einer solchen Ausführungsform ermöglicht dieser Ansatz die Verwendung von intrinsisch sehr selektivem Nassätzen (z. B. versus einem herkömmlich durchgeführten Trocken- oder Plasmaätzen), um Kontaktöffnungen zu erzeugen. In einer Ausführungsform wird ein Kontaktstruktur gebildet, indem eine vorhandene Gatestruktur in Kombination mit einer Kontaktverschluss-Lithographieoperation verwendet wird. In einer solchen Ausführungsform ermöglicht der Ansatz, dass, um eine Kontaktstruktur zu erzeugen, keine ansonsten kritische Lithografieoperation erforderlich ist, wie sie bei herkömmlichen Ansätzen verwendet wird. In einer Ausführungsform wird ein Grabenkontaktgitter nicht getrennt strukturiert, sondern vielmehr zwischen Poly- (Gate-) Leitungen gebildet. Beispielsweise wird in einer solchen Ausführungsform ein Grabenkontaktgitter nach der Gategitter-Strukturierung, aber vor dem Gategitter-Schneiden, gebildet.
  • Darüber hinaus können die Gatestrukturen 808 durch einen Austauschgateprozess hergestellt werden. In einem solchen Schema kann ein Dummy-Gate-Material, wie etwa Polysilizium- oder Siliziumnitrid-Säulenmaterial, entfernt und durch permanentes Gateelektrodenmaterial ersetzt werden. In einer solchen Ausführungsform wird in diesem Prozess auch eine permanente Gatedielektrikumsschicht gebildet, im Gegensatz zu einer früheren Prozessierung. In einer Ausführungsform werden Dummy-Gates durch einen Trockenätz- oder Nassätzprozess entfernt. In einer Ausführungsform bestehen Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Trockenätzprozess, der die Verwendung von SF6 aufweist, entfernt. In einer anderen Ausführungsform bestehen Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium und werden durch einen Nassätzprozess, der die Verwendung von wässrigem NH4OH oder Tetramethylammoniumhydroxid aufweist, entfernt. In einer Ausführungsform bestehen Dummy-Gates aus Siliziumnitrid und werden durch Nassätzen, das wässrige Phosphorsäure aufweist, entfernt.
  • In einer Ausführungsform ziehen einer oder mehrere hier beschriebene Ansätze im Wesentlichen einen Dummy- und Austauschgateprozess in Kombination mit einem Dummy- und Austauschkontaktprozess in Betracht, um zur Struktur 800 zu gelangen. In einer solchen Ausführungsform wird der Austauschkontaktprozess nach dem Austauschgateprozess entfernt, um ein Hochtemperatur-Tempern von mindestens einem Abschnitt des permanenten Gate-Stapels zu ermöglichen. In solch einer spezifischen Ausführungsform wird beispielsweise ein Tempern von mindestens einem Abschnitt der permanenten Gatestrukturen, beispielsweise nachdem eine Gatedielektrikumsschicht gebildet ist, bei einer Temperatur von mehr als ungefähr 600 °C durchgeführt. Das Tempern wird vor der Bildung der permanenten Kontakte durchgeführt.
  • Unter erneuter Bezugnahme auf 8A weist eine Halbleiterbauelement in einer Ausführungsform Kontaktstrukturen auf, die Abschnitte einer Gateelektrode kontaktieren, die über einem aktiven Bereich gebildet sind. Im Allgemeinen können eine oder mehrere Ausführungsformen der vorliegenden Erfindung vor (z. B. zusätzlich zu) dem Bilden einer Gate-Kontaktstruktur (wie etwa eines Via) über einem aktiven Abschnitt eines Gates und in derselben Schicht wie eine Trench-Kontakt-Via zuerst die Verwendung eines Gateausgerichteten Grabenkontaktprozesses aufweisen. Ein solcher Prozess kann implementiert werden, um Grabenkontaktstrukturen für die Herstellung von Halbleiterstrukturen, z. B. für die Herstellung von integrierten Schaltungen, zu bilden. In einer Ausführungsform wird eine Grabenkontaktstruktur so gebildet, dass sie an einer vorhandenen Gatestruktur ausgerichtet ist. Im Gegensatz dazu beziehen herkömmliche Ansätze typischerweise einen zusätzlichen Lithographieprozess mit einer engen Ausrichtung einer lithographischen Kontaktstruktur an eine vorhandenen Gatestruktur in Kombination mit selektiven Kontaktätzungen mit ein. Beispielsweise kann ein herkömmlicher Prozess das Strukturieren eines Poly-(Gate-) Gitters mit getrennter Strukturierung von Kontaktmerkmalen aufweisen.
  • Es versteht sich, dass SAGE-Wände mit variierender Breite hergestellt werden können, wie in den 8A und 8B beispielhaft dargestellt wird. Es versteht sich auch, dass die Herstellung von Gate-Rand-Isolationsstrukturen zur Bildung einer Fuge innerhalb der Gate-Rand-Isolationsstrukturen führen kann. Es versteht sich auch, dass ein Stapel dielektrischer Schichten verwendet werden kann, um eine SAGE-Wand zu bilden. Es versteht sich auch, dass Gate-Rand-Isolationsstrukturen sich in ihrer Zusammensetzung in Abhängigkeit von dem Abstand benachbarter Finnen unterscheiden können. Als ein Beispiel, das alle solche Aspekte abdeckt, stellen die 9A bis 9C Querschnittsansichten von Prozessoperationen von Bedeutung in einem anderen selbst justierten Gate-Rand-Prozessherstellungsschema für FinFET- oder Tri-Gate-Bauelemente gemäß einer Ausführungsform der vorliegenden Erfindung dar.
  • Bezugnehmend auf 9A weist eine Gruppe von Finnen 900 einen Abstand 906 auf. Die Gruppe von Finnen 900 ist zu einer Finne 902 mit einen größeren Abstand 904 benachbart. Opfer-Abstandshalter 916 sind benachbart zu Seitenwänden der oberen Abschnitte von jedem der mehreren Halbleiterfinnen 900 und 902 gebildet.
  • Bezugnehmend auf 9B sind mehrere Gate-Rand-Isolationsstrukturen 926 und 950 zwischen den Opfer-Abstandshaltern 916 gebildet. In einer Ausführungsform weist, wie dargestellt, jede der mehreren Gate-Rand-Isolationsstrukturen 926, die zwischen den Abständen 906 gebildet sind, einen unteren dielektrischen Abschnitt 928 und eine dielektrische Kappe 930 auf dem unteren dielektrischen Abschnitt 928 auf. In einer Ausführungsform werden die mehreren Gate-Rand-Isolationsstrukturen 926 durch Abscheiden und anschließendes Ausnehmen eines ersten dielektrischen Materials, wie etwa einer Siliziumnitridschicht, gebildet, um die unteren dielektrischen Abschnitte 928 bereitzustellen. Der Abscheidungsprozess kann ein konformer Prozess sein, der in einer Ausführungsform Fugen 932 innerhalb des unteren dielektrischen Abschnitts 928 bereitstellt. Somit weist in einer Ausführungsform jede der mehreren Gate-Rand-Isolationsstrukturen 926 eine zentrierte vertikale Fuge 932 innerhalb der Gate-Rand-Isolationsstruktur 926 auf. Ein dielektrisches Kappenmaterial, wie etwa ein Metalloxidmaterial (z. B. Hafniumoxid), wird dann in ausgesparten Bereichen über den unteren dielektrischen Abschnitten 928 gebildet. Das Material der dielektrischen Kappe kann planarisiert werden, um die dielektrische Kappe 930 zu bilden, oder es kann nach oben gewachsen werden, um die dielektrische Kappe 930 direkt bereitzustellen.
  • Unter erneuter Bezugnahme auf 9B befinden sich in einer Ausführungsform eine Gate-Rand-Isolationsstruktur 926 zwischen Halbleiterfinnen, die einen Abstand 906 aufweisen, und eine Gate-Rand-Isolationsstruktur 950 zwischen Halbleiterfinnen, die einen Abstand 904 aufweisen. Die Gate-Rand-Isolationsstruktur 926 hat eine Breite, die schmaler ist als eine entsprechende Breite der Gate-Rand-Isolationsstruktur 950. In einer Ausführungsform hat die Gate-Rand-Isolationsstruktur 926 eine Gesamtzusammensetzung, die sich von der Gesamtzusammensetzung der Gate-Rand-Isolationsstruktur 950 unterscheidet. In einer solchen Ausführungsform weist die Gate-Rand-Isolationsstruktur 950 ferner eine dritte dielektrische Schicht 956 auf, beispielsweise eine Schicht aus Siliziumoxid auf einem unteren Abschnitt und innerhalb von Seitenwänden eines unteren dielektrischen Abschnitts 952. Eine dielektrische Kappe 952 befindet sich ferner auf der dritten dielektrischen Schicht 956. In einer Ausführungsform haben die Seitenwände des unteren dielektrischen Abschnitts 952 eine oberste Fläche, die annähernd koplanar mit einer obersten Fläche der dritten dielektrischen Schicht 956 ist, und die dielektrische Kappe 952 hat eine im Wesentlichen planare unterste Fläche, wie in 9B dargestellt ist. In einer anderen Ausführungsform haben die Seitenwände des unteren dielektrischen Abschnitts 952 eine oberste Fläche unter einer obersten Fläche der dritten dielektrischen Schicht 956, und die dielektrische Kappe 952 erstreckt sich weiter nach unten über die Seitenwandorte. In noch einer anderen Ausführungsform haben die Seitenwände des unteren dielektrischen Abschnitts 952 eine oberste Fläche über einer obersten Fläche der dritten dielektrischen Schicht 956, und die dielektrische Kappe 952 erstreckt sich weiter nach unten über die dritte dielektrische Schicht 956.
  • In einer Ausführungsform ist der Abscheidungsprozess der Schicht 956 ein konformer Prozess, der in einer Ausführungsform vertikale Fugen 958 innerhalb der dritten dielektrischen Schicht 956 bereitstellt. In einer anderen Ausführungsform wird jedoch eine Fuge 958 nicht in breiteren Strukturen gebildet, sondern wird in engeren Strukturen gebildet (z. B. die oben beschriebene Fuge 932). Es versteht sich, dass die Schichten 928 und 952 aus dem gleichen Material, wie etwa Siliziumnitrid, bestehen können und gleichzeitig gebildet werden können. Es versteht sich auch, dass die Schichten 930 und 954 aus dem gleichen Material, wie etwa Hafniumoxid, bestehen können und gleichzeitig gebildet werden können. Die dritte dielektrische Schicht 956 in der Struktur 950, die jedoch nicht in der Struktur 926 enthalten ist, kann durch konforme Abscheidung über der gesamten Struktur gebildet werden, wird jedoch von den Strukturen 926 ausgeschlossen, da die Schicht 928 im Wesentlichen den Abstand 906 in einem ersten Abscheidungsprozess ausfüllt, der den Abstand 904 nicht vollständig ausfüllt.
  • Bezugnehmend auf 9C werden die Opfer-Abstandshalter 916 entfernt. In einer Ausführungsform werden die Opfer-Abstandshalter 916 durch einen Nassätz- oder Trockenätzprozess entfernt. In einer Ausführungsform werden auch Strukturierungsstapelschichten über den Finnen entfernt, um die Finnen 906' und 902' bereitzustellen.
  • Unter erneuter Bezugnahme auf 9C ist in einer Ausführungsform eine Gate-Rand-Isolationsstruktur 926 oder 950 in entsprechenden Aussparungen unterhalb einer obersten Fläche einer Grabenisolationsschicht angeordnet. In einer Ausführungsform weist eine Gate-Rand-Isolationsstruktur 926 oder 950 einen unteren dielektrischen Abschnitt und eine dielektrische Kappe auf dem unteren dielektrischen Abschnitt auf. In einer Ausführungsform weist eine Gate-Rand-Isolationsstruktur 926 oder 950 eine vertikale Fuge auf, die innerhalb der zweiten Gate-Rand-Isolationsstruktur zentriert ist. In einer Ausführungsform hat eine erste Gate-Rand-Isolationsstruktur 926 eine Gesamtzusammensetzung, die sich von der Gesamtzusammensetzung der zweiten Gate-Rand-Isolationsstruktur 950 unterscheidet, z. B. durch Einschluss eines zusätzlichen dielektrischen Füllmaterials.
  • In einer Ausführungsform, in der eine Gate-Rand-Isolationsstruktur 926 oder 950 einen unteren dielektrischen Abschnitt und eine dielektrische Kappe auf dem unteren dielektrischen Abschnitt aufweist, kann die Gate-Rand-Isolationsstruktur 926 oder 950 gebildet werden, indem zunächst ein erstes Dielektrikum, wie etwa eine SiN-Schicht, eine SiCN-Schicht, eine SiOCN-Schicht, eine SiOC-Schicht oder eine SiC-Schicht, abgeschieden und dann ausgespart wird, um den unteren dielektrischen Abschnitt bereitzustellen. In einer Ausführungsform ist das erste dielektrische Material eine Siliziumnitridschicht. Ein dielektrisches Kappenmaterial, wie etwa ein Metalloxidmaterial (z. B. Hafniumoxid, Hafniumaluminiumoxid oder Aluminiumoxid), wird dann in ausgesparten Bereichen über dem unteren dielektrischen Abschnitt gebildet. In einer Ausführungsform ist das Metalloxidmaterial Hafniumoxid. In einer anderen Ausführungsform ist das dielektrische Kappenmaterial ein dielektrisches Low-K-Material. Das dielektrische Kappenmaterial kann planarisiert werden, um die dielektrische Kappe zu bilden, oder es kann nach oben gewachsen werden, um die dielektrische Kappe direkt bereitzustellen.
  • In einer Ausführungsform, wie sie in der gesamten vorliegenden Beschreibung verwendet wird, besteht das dielektrische Zwischenschicht- (ILD) Material aus einer Schicht aus einem dielektrischen oder isolierenden Material oder enthält diese. Beispiele für geeignete dielektrische Materialien umfassen Oxide von Silizium (z. B. Siliziumdioxid (SiO2)), dotierte Oxide von Silizium, fluorierte Oxide von Silizium, kohlenstoffdotierte Oxide von Silizium und verschiedene dielektrische Low-K-Materialien, die im Stand der Technik bekannt sind, und Kombinationen davon. Das dielektrische Zwischenschichtmaterial kann durch herkömmliche Techniken gebildet werden, beispielsweise durch chemische Dampfabscheidung (CVD), physikalische Dampfabscheidung (PVD) oder durch andere Abscheidungsverfahrens.
  • In einer Ausführungsform, wie sie auch in der vorliegenden Beschreibung verwendet wird, bestehen Metallleitungen oder Verbindungsleitungsmaterial (und Via-Material) aus einer oder mehreren Metall- oder anderen leitfähigen Strukturen. Ein allgemeines Beispiel ist die Verwendung von Kupferleitungen und Strukturen, die möglicherweise keine Barriereschichten zwischen dem Kupfer und dem umgebenden ILD-Material aufweisen. Wie hier verwendet, umfasst der Begriff Metall Legierungen, Stapel und andere Kombinationen mehrerer Metalle. Beispielsweise können die Metallverbindungsleitungen Barriereschichten (z. B. Schichten, die Ta oder TaN, Ti oder TiN aufweisen), Stapel aus verschiedenen Metallen oder Legierungen usw. aufweisen. Somit können die Verbindungsleitungen eine einzige Materialschicht sein oder aus mehreren Schichten gebildet sein, einschließlich leitfähigen Auskleidungsschichten und Füllschichten. Zur Bildung von Verbindungsleitungen kann ein beliebiger geeigneter Abscheidungsprozess verwendet werden, wie etwa Galvanisieren, chemische Dampfabscheidung oder physikalische Dampfabscheidung. In einer Ausführungsform bestehen die Verbindungsleitungen aus einem leitfähigen Material, wie etwa Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder Legierungen davon. Die Verbindungsleitungen werden in der Technik manchmal auch als Leiterbahnen, Drähte, Leitungen, Metall oder einfach als Verbindung bezeichnet.
  • In einer Ausführungsform, wie sie auch in der vorliegenden Beschreibung verwendet wird, bestehen Hartmaskenmaterialien, Kappenschichten oder Verschlüsse aus dielektrischen Materialien, die sich vom dielektrischen Zwischenschichtmaterial unterscheiden. In einer Ausführungsform können unterschiedliche Hartmasken-, Kappen- oder Verschlussmaterialien in verschiedenen Bereichen verwendet werden, um eine unterschiedliche Wachstums- oder Ätzselektivität zueinander und für die darunter liegenden dielektrischen Schichten und Metallschichten bereitzustellen. In einigen Ausführungsformen weist eine Hartmaskenschicht, Deckschicht oder Verschlussschicht eine Schicht aus einem Nitrid von Silizium (z. B. Siliziumnitrid) oder eine Schicht aus einem Oxid von Silizium, oder beides oder einer Kombination davon auf. Andere geeignete Materialien können Materialien auf Kohlenstoffbasis aufweisen. Andere in der Technik bekannte Hartmasken-, Kappen- oder Verschlussschichten können abhängig von der jeweiligen Implementierung verwendet werden. Die Hartmasken-, Kappen- oder Verschlussschichten können durch CVD, PVD oder durch andere Abscheidungsverfahren gebildet werden.
  • In einer Ausführungsform, wie sie auch in der vorliegenden Beschreibung verwendet wird, werden lithographische Operationen unter Verwendung von 193 nm Immersionslithographie (i193), EUV- und/oder EBDW-Lithographie oder dergleichen durchgeführt. Ein Positiv- oder ein Negativresist kann verwendet werden. In einer Ausführungsform ist eine Lithographiemaske eine Dreischichtmaske, die aus einem topographischen Maskierungsabschnitt, einer Antireflexionsbeschichtungsschicht (ARC-Schicht) und einer Photoresistschicht besteht. In einer besonderen derartigen Ausführungsform ist der topographische Maskierungsabschnitt eine Kohlenstoffhartmaskenschicht (CHM-Schicht), und die nicht reflektierende Überzugsschicht ist eine Silizium-ARC-Schicht.
  • In einer Ausführungsform können oben beschriebene Ansätze implementiert werden, um SoC-Prozessknoten mit mehreren Gates in skalierten Abmessungen zu unterstützen. Implementierungen können beim Reverse-Engineering von Hochspannungsoxidstellen an E/A-Transistoren detektierbar sein. Da die Technologien damit fortfahren, die Endkappenabmessung zu schrumpfen, muss der für ein Hochspannungsbauelement erforderliche Endkappenraum möglicherweise größer sein als das Logikbauelement. Hier beschriebene Ansätze können es SoC-Technologien ermöglichen, die Logikabmessungen weiter zu skalieren, während die Hochspannungsintegration erhalten bleibt.
  • Hierin offenbarte Ausführungsformen können verwendet werden, um eine breite Vielfalt verschiedener Typen von integrierten Schaltungen und/oder mikroelektronischen Bauelementen herzustellen. Beispiele für solche integrierten Schaltungen weisen Prozessoren, Chipsatzkomponenten, Grafikprozessoren, digitale Signalprozessoren, Mikrocontroller und dergleichen auf, sind jedoch nicht darauf beschränkt. In anderen Ausführungsformen kann ein Halbleiterspeicher hergestellt werden. Darüber hinaus können die integrierten Schaltungen oder andere mikroelektronische Bauelemente in einer großen Vielfalt von in der Technik bekannten elektronischen Geräten verwendet werden. Beispielsweise in Computersystemen (z. B. Desktop, Laptop, Server), Mobiltelefonen, persönlicher Elektronik usw. Die integrierten Schaltungen können mit einem Bus und anderen Komponenten in den Systemen gekoppelt sein. Beispielsweise kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz usw. gekoppelt sein. Jeder von dem Prozessor, dem Speicher und dem Chipsatz kann möglicherweise unter Verwendung der hierin offenbarten Ansätze hergestellt werden.
  • 10 zeigt eine Computervorrichtung 1000 gemäß einer Implementierung einer Ausführungsform der vorliegenden Erfindung. Die Computervorrichtung 1000 beherbergt eine Platine 1002. Die Platine 1002 kann eine Anzahl von Komponenten aufweisen, einschließlich einem Prozessor 1004 und mindestens einem Kommunikationschip 1006. Der Prozessor 1004 ist physisch und elektrisch mit der Platine 1002 gekoppelt. In einigen Implementierungen ist der mindestens eine Kommunikationschip 1006 auch physisch und elektrisch mit der Platine 1002 gekoppelt. In weiteren Implementierungen ist der Kommunikationschip 1006 Teil des Prozessors 1004.
  • In Abhängigkeit von ihren Anwendungen kann die Computervorrichtung 1000 andere Komponenten aufweisen, die physisch und elektrisch mit der Platine 1002 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind jedoch nicht beschränkt auf, flüchtigen Speicher (z. B. DRAM), nicht-flüchtigen Speicher (z. B. ROM), Flash-Speicher, einen Grafikprozessor, einen digitaler Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, einen Touchscreen-Controller, eine Batterie, einen Audio-Codec, einen Videocodec, einen Leistungsverstärker, ein GPS-(Globales Positionierungs-System) Gerät, einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und ein Massenspeichergerät (wie etwa ein Festplattenlaufwerk, eine CD („Compact Disc“), eine DVD („Digital Versatile Disc“), usw.
  • Der Kommunikationschip 1006 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten zu und von der Computervorrichtung 1000. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Geräte, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten unter Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff bedeutet nicht, dass die zugehörigen Geräte keine Drähte aufweisen, obwohl dies in einigen Ausführungsformen möglicherweise der Fall sein kann. Der Kommunikationschip 1006 kann einen beliebigen aus einer Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich, aber nicht beschränkt auf Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Derivate davon, sowie beliebige andere drahtlose Protokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Die Computervorrichtung 1000 kann mehrere Kommunikationschips 1006 aufweisen. Beispielsweise kann ein erster Kommunikationschip 1006 für eine drahtlose Kommunikation mit kürzerer Reichweite, wie etwa Wi-Fi und Bluetooth, vorgesehen sein, und ein zweiter Kommunikationschip 1006 kann für eine drahtlose Kommunikation mit größerer Reichweite, wie etwa GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, vorgesehen sein.
  • Der Prozessor 1004 der Computervorrichtung 1000 weist ein integriertes Schaltungs-Die auf, das in dem Prozessor 1004 untergebracht ist. Das integrierte Schaltungs-Die des Prozessors 1004 kann eine oder mehrere Strukturen aufweisen, wie etwa selbst justierte Gate-Rand- (SAGE) Strukturen gemäß Implementierungen von Ausführungsformen der vorliegenden Erfindung. Der Begriff „Prozessor“ kann sich auf eine Vorrichtung oder einen Abschnitt einer Vorrichtung beziehen, die elektronische Daten aus Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder dem Speicher gespeichert werden können.
  • Der Kommunikationschip 1006 weist auch einen integrierten Schaltungschip auf, der innerhalb des Kommunikationschips 1006 untergebracht ist. Der integrierte Schaltungschip des Kommunikationschips 1006 kann eine oder mehrere Strukturen aufweisen, wie etwa selbst justierte Gate-Rand- (SAGE) Strukturen, die gemäß Implementierungen von Ausführungsformen der vorliegenden Erfindung aufgebaut sind.
  • In weiteren Implementierungen kann eine andere Komponente, die in der Computervorrichtung 1000 untergebracht ist, einen integrierten Schaltungschip aufweisen, der eine oder mehrere Strukturen aufweist, wie etwa selbst justierte Gate-Rand- (SAGE) Strukturen, die gemäß Implementierungen von Ausführungsformen der vorliegenden Erfindung aufgebaut sind.
  • Bei verschiedenen Implementierungen kann die Computervorrichtung 1000 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktopcomputer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbares Musikabspielgerät oder ein digitaler Videorecorder sein. In weiteren Implementierungen kann die Computervorrichtung 1000 ein beliebiges anderes elektronisches Gerät sein, das Daten verarbeitet.
  • 11 stellt einen Interposer 1100 dar, der eine oder mehrere Ausführungsformen der vorliegenden Erfindung aufweist. Der Interposer 1100 ist ein Zwischensubstrat, das zum Überbrücken eines ersten Substrats 1102 mit einem zweiten Substrat 1104 verwendet wird. Das erste Substrat 1102 kann beispielsweise ein integrierter Schaltungschip sein. Das zweite Substrat 1104 kann beispielsweise ein Speichermodul, eine Computer-Hauptplatine oder ein anderer integrierter Schaltungschip sein. Im Allgemeinen besteht der Zweck eines Interposers 1100 darin, eine Verbindung auf einen breiteren Abstand zu verbreitern oder eine Verbindung auf eine andere Verbindung umzuleiten. Beispielsweise kann ein Interposer 1100 einen integrierten Schaltungschip mit einem Ball Grid Array (BGA) 1106 koppeln, das anschließend mit dem zweiten Substrat 1104 gekoppelt werden kann. In einigen Ausführungsformen sind das erste und das zweite Substrat 1102/1104 an gegenüberliegenden Seiten des Interposer 1100 befestigt. In anderen Ausführungsformen sind das erste und das zweite Substrat 1102/1104 an der gleichen Seite des Interposers 1100 befestigt. In weiteren Ausführungsformen sind drei oder mehr Substrate über den Interposer 1100 miteinander verbunden.
  • Der Interposer 1100 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem keramischen Material oder einem Polymermaterial, wie etwa Polyimid, gebildet sein. In weiteren Implementierungen kann der Interposer aus alternativen starren oder flexiblen Materialien gebildet sein, die die gleichen Materialien aufweisen können, die oben für die Verwendung in einem Halbleitersubstrat beschrieben wurden, wie etwa Silizium, Germanium und andere Materialien der Gruppe III-V und Gruppe IV.
  • Der Interposer kann Metallverbindungen 1108 und Vias 1110 aufweisen, einschließlich Vias durch Silizium hindurch („through-silicon vias“) (TSVs) 1112, ist jedoch nicht darauf beschränkt. Der Interposer 1100 kann ferner eingebettete Vorrichtungen 1114 aufweisen, die sowohl passive als auch aktive Vorrichtungen aufweisen. Solche Vorrichtungen weisen Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren und elektrostatische Entladungs- (ESD) Vorrichtungen auf, sind aber nicht darauf beschränkt. Auf dem Interposer 1100 können auch komplexere Vorrichtungen, wie etwa Hochfrequenz- (HF) Vorrichtungen, Leistungsverstärker, Leistungsmanagementvorrichtungen, Antennen, Arrays, Sensoren und MEMS-Geräte gebildet sein. Gemäß Ausführungsformen der Erfindung können hierin offenbarte Vorrichtungen oder Prozesse bei der Herstellung des Interposers 1100 oder bei der Herstellung von Komponenten, die in dem Interposer 1100 enthalten sind, verwendet werden.
  • Somit weisen Ausführungsformen der vorliegenden Erfindung Dual-Finne-Endkappen für selbst justierte Gate-Rand-Architekturen und Verfahren zur Herstellung von Dual-Finne-Endkappen für selbst justierte Gate-Rand-Architekturen auf.
  • Ausführungsbeispiel 1: Eine Halbleiterstruktur weist mehrere erste Halbleiterfinnen auf, die über einem Substrat angeordnet sind und durch eine oberste Fläche einer Grabenisolationsschicht vorstehen. Eine erste Gatestruktur ist über den mehreren ersten Halbleiterfinnen angeordnet, wobei die erste Gatestruktur einen Kanalbereich in jedem der mehreren ersten Halbleiterfinnen und Source- und Drainbereiche an gegenüberliegenden Enden der Kanalbereiche von jedem der mehreren ersten Halbleiterfinnen definiert. Mehrere zweite Halbleiterfinnen sind über dem Substrat angeordnet und stehen durch die oberste Fläche der Grabenisolationsschicht vor. Eine zweite Gatestruktur ist über den mehreren zweiten Halbleiterfinnen angeordnet, wobei die zweite Gatestruktur einen Kanalbereich in jedem der mehreren zweiten Halbleiterfinnen und Source- und Drainbereiche an gegenüberliegenden Enden der Kanalbereiche jeder der mehreren zweiten Halbleiterfinnen definiert. Eine Gate-Rand-Isolationsstruktur ist zwischen und in Kontakt mit der ersten Gatestruktur und der zweiten Gatestruktur angeordnet. Eine Halbleiterfinne der mehreren ersten Halbleiterfinnen, die der Gate-Rand-Isolationsstruktur am nächsten ist, ist weiter von der Gate-Rand-Isolationsstruktur beabstandet als eine Halbleiterfinne der mehreren zweiten Halbleiterfinnen, die der Gate-Rand-Isolationsstruktur am nächsten ist.
  • Ausführungsbeispiel 2: Die Halbleiterstruktur nach Ausführungsbeispiel 1, wobei der erste Gate-Stapel ein erstes Gatedielektrikum aufweist, wobei das erste Gatedielektrikum konform zu den mehreren ersten Halbleiterfinnen ist und lateral benachbart zu und in Kontakt mit einer ersten Seite der Gate-Rand-Isolationsstruktur ist, und wobei der zweite Gate-Stapel ein zweites Gatedielektrikum aufweist, wobei das zweite Gatedielektrikum konform zu den mehreren zweiten Halbleiterfinnen ist und lateral benachbart zu und in Kontakt mit einer zweiten Seite der Gate-Rand-Isolationsstruktur gegenüber der ersten Seite der Gate-Rand-Isolationsstruktur ist.
  • Ausführungsbeispiel 3: Die Halbleiterstruktur nach Ausführungsbeispiel 2, wobei das erste Gatedielektrikum dicker als das zweite Gatedielektrikum ist.
  • Ausführungsbeispiel 4: Die Halbleiterstruktur nach Ausführungsbeispiel 2 oder 3, wobei das erste Gatedielektrikum mehr dielektrische Schichten als das zweite Gatedielektrikum aufweist.
  • Ausführungsbeispiel 5: Die Halbleiterstruktur nach Ausführungsbeispiel 1, 2, 3 oder 4, ferner aufweisend eine erste lokale Verbindung, die über der ersten Gatestruktur angeordnet ist, wobei die mehreren ersten Halbleiterfinnen von einem ersten Halbleiterbauelement sind. Eine zweite lokale Verbindung ist über der zweiten Gatestruktur angeordnet, wobei die mehreren zweiten Halbleiterfinnen von einem zweiten Halbleiterbauelement sind, das sich von dem ersten Halbleiterbauelement unterscheidet.
  • Ausführungsbeispiel 6: Die Halbleiterstruktur nach Ausführungsbeispiel 5, wobei die erste lokale Verbindung von der zweiten lokalen Verbindung durch einen dielektrischen Verschluss isoliert ist.
  • Ausführungsbeispiel 7: Die Halbleiterstruktur nach Ausführungsbeispiel 1, 2, 3, 4, 5 oder 6, wobei die Gate-Rand-Isolationsstruktur in einer Aussparung unterhalb der obersten Fläche der Grabenisolationsschicht angeordnet ist und sich über einer obersten Fläche der ersten und der zweiten Gatestruktur erstreckt.
  • Ausführungsbeispiel 8: Die Halbleiterstruktur nach Ausführungsbeispiel 1, 2, 3, 4, 5, 6 oder 7, wobei die Gate-Rand-Isolationsstruktur einen unteren dielektrischen Abschnitt und eine dielektrische Kappe auf dem unteren dielektrischen Abschnitt aufweist.
  • Ausführungsbeispiel 9: Die Halbleiterstruktur nach Ausführungsbeispiel 1, 2, 3, 4, 5, 6, 7 oder 8, wobei die Gate-Rand-Isolationsstruktur eine vertikale Fuge aufweist, die innerhalb der Gate-Rand-Isolationsstruktur zentriert ist.
  • Ausführungsbeispiel 10: Eine Halbleiterstruktur weist eine E/A-Bauelement mit mehreren ersten Halbleiterfinnen auf, die über einem Substrat angeordnet sind und durch eine oberste Fläche einer Grabenisolationsschicht vorstehen. Ein Logikbauelement mit mehreren zweiten Halbleiterfinnen ist über dem Substrat angeordnet und steht durch die oberste Fläche der Grabenisolationsschicht vor. Eine Gate-Rand-Isolationsstruktur ist zwischen dem E/A-Bauelement und dem Logikbauelement angeordnet. Eine Halbleiterfinne der mehreren ersten Halbleiterfinnen, die der Gate-Rand-Isolationsstruktur am nächsten ist, ist weiter von der Gate-Rand-Isolationsstruktur beabstandet als eine Halbleiterfinne der mehreren zweiten Halbleiterfinnen, die der Gate-Rand-Isolationsstruktur am nächsten ist.
  • Ausführungsbeispiel 11: Die Halbleiterstruktur nach Ausführungsbeispiel 10, wobei die Gate-Rand-Isolationsstruktur in einer Aussparung unterhalb der obersten Fläche der Grabenisolationsschicht angeordnet ist.
  • Ausführungsbeispiel 12: Die Halbleiterstruktur nach Ausführungsbeispiel 10 oder 11, wobei die Gate-Rand-Isolationsstruktur einen unteren dielektrischen Abschnitt und eine dielektrische Kappe auf dem unteren dielektrischen Abschnitt aufweist.
  • Ausführungsbeispiel 13: Die Halbleiterstruktur nach Ausführungsbeispiel 10, 11 oder 12, wobei die Gate-Rand-Isolationsstruktur eine vertikale Fuge aufweist, die innerhalb der Gate-Rand-Isolationsstruktur zentriert ist.
  • Ausführungsbeispiel 14: Eine Halbleiterstruktur weist einen Bereich 110 mit mehreren ersten Halbleiterfinnen auf, die über einem Substrat angeordnet sind und durch eine oberste Fläche einer Grabenisolationsschicht vorstehen. Die Halbleiterstruktur weist auch einen Logikbereich mit einem ersten Logikbauelement und einem zweiten Logikbauelement auf. Das erste Logikbauelement weist mehrere zweite Halbleiterfinnen auf, die über dem Substrat angeordnet sind und durch die oberste Fläche der Grabenisolationsschicht vorstehen, und das zweite Logikbauelement weist mehrere dritte Halbleiterfinnen auf, die über dem Substrat angeordnet sind und durch die oberste Fläche der Grabenisolationsschicht vorstehen. Eine erste Gate-Rand-Isolationsstruktur ist zwischen dem E/A-Bereich und dem ersten Logikbauelement des Logikbereichs angeordnet. Eine Halbleiterfinne der mehreren ersten Halbleiterfinnen des E/A-Bereichs, die einer ersten Seite der ersten Gate-Rand-Isolationsstruktur am nächsten ist, ist weiter von der ersten Gate-Rand-Isolationsstruktur beabstandet als eine Halbleiterfinne der mehreren zweiten Halbleiterfinnen des ersten Logikbauelements, die einer zweiten Seite der ersten Gate-Rand-Isolationsstruktur am nächsten ist. Eine zweite Gate-Rand-Isolationsstruktur ist zwischen dem ersten Logikbauelement des Logikbereichs und dem zweiten Logikbauelement des Logikbereichs angeordnet. Die zweite Gate-Rand-Isolationsstruktur ist breiter als die erste Gate-Rand-Isolationsstruktur.
  • Ausführungsbeispiel 15: Die Halbleiterstruktur nach Ausführungsbeispiel 14, wobei die erste Gate-Rand-Isolationsstruktur und die zweite Gate-Rand-Isolationsstruktur in entsprechenden Aussparungen unterhalb der obersten Fläche der Grabenisolationsschicht angeordnet sind.
  • Ausführungsbeispiel 16: Die Halbleiterstruktur nach Ausführungsbeispiel 14 oder 15, wobei die erste Gate-Rand-Isolationsstruktur und die zweite Gate-Rand-Isolationsstruktur jeweils einen unteren dielektrischen Abschnitt und eine dielektrische Kappe auf dem unteren dielektrischen Abschnitt aufweisen.
  • Ausführungsbeispiel 17: Die Halbleiterstruktur nach Ausführungsbeispiel 14, 15 oder 16, wobei die zweite Gate-Rand-Isolationsstruktur eine vertikale Fuge aufweist, die innerhalb der zweiten Gate-Rand-Isolationsstruktur zentriert ist.
  • Ausführungsbeispiel 18: Die Halbleiterstruktur nach Ausführungsbeispiel 14, 15, 16 oder 17, wobei die erste Gate-Rand-Isolationsstruktur eine Gesamtzusammensetzung aufweist, die sich von der Gesamtzusammensetzung der zweiten Gate-Rand-Isolationsstruktur unterscheidet.
  • Ausführungsbeispiel 19: Die Halbleiterstruktur nach Ausführungsbeispiel 14, 15, 16, 17 oder 18, ferner aufweisend eine lokale Verbindung, die auf der zweiten Gate-Rand-Isolationsstruktur angeordnet ist und das erste Logikbauelement und das zweite Logikbauelement des Logikbereichs elektrisch koppelt.
  • Ausführungsbeispiel 20: Die Halbleiterstruktur nach Ausführungsbeispiel 19, wobei die lokale Verbindung von dem E/A-Bereich durch einen dielektrischen Verschluss isoliert ist.
  • Ausführungsbeispiel 21: Eine Halbleiterstruktur weist einen ersten E/A-Bereich mit mehreren ersten Halbleiterfinnen auf, die über einem Substrat angeordnet sind und durch eine oberste Fläche einer Grabenisolationsschicht vorstehen. Ein zweiter E/A-Bereich weist mehrere zweite Halbleiterfinnen auf, die über dem Substrat angeordnet sind und durch eine oberste Fläche der Grabenisolationsschicht vorstehen. Ein erster Logikbereich weist mehrere dritte Halbleiterfinnen auf, die über dem Substrat angeordnet sind und durch die oberste Fläche der Grabenisolationsschicht vorstehen. Ein zweiter Logikbereich weist mehrere vierte Halbleiterfinnen auf, die über dem Substrat angeordnet sind und durch die oberste Fläche der Grabenisolationsschicht vorstehen. Eine Gate-Rand-Isolationsstruktur weist einen ersten Abschnitt auf, der den ersten E/A-Bereich von dem zweiten E/A-Bereich trennt, und einen zweiten Abschnitt, der den ersten Logikbereich von dem zweiten Logikbereich trennt. Der erste Abschnitt ist kontinuierlich mit dem zweiten Abschnitt. Der erste Abschnitt hat eine Breite zwischen dem ersten E/A-Bereich vom zweiten E/A-Bereich, die kleiner als eine Breite des zweiten Abschnitts zwischen dem ersten Logikbereich vom zweiten Logikbereich ist.
  • Ausführungsbeispiel 22: Die Halbleiterstruktur nach Ausführungsbeispiel 21, wobei die Gate-Rand-Isolationsstruktur in einer Ausnehmung unterhalb der obersten Fläche der Grabenisolationsschicht angeordnet ist.
  • Ausführungsbeispiel 23: Die Halbleiterstruktur nach Ausführungsbeispiel 21 oder 22, wobei die Gate-Rand-Isolationsstruktur einen unteren dielektrischen Abschnitt und eine dielektrische Kappe auf dem unteren dielektrischen Abschnitt umfasst.
  • Ausführungsbeispiel 24: Die Halbleiterstruktur nach Ausführungsbeispiel 21, 22 oder 23, wobei die Gate-Rand-Isolationsstruktur eine vertikale Fuge aufweist, die innerhalb der Gate-Rand-Isolationsstruktur zentriert ist.

Claims (24)

  1. Halbleiterstruktur, umfassend: mehrere erste Halbleiterfinnen, die über einem Substrat angeordnet sind und durch eine oberste Fläche einer Grabenisolationsschicht vorstehen; eine erste Gatestruktur, die über den mehreren ersten Halbleiterfinnen angeordnet ist, wobei die erste Gatestruktur einen Kanalbereich in jedem der mehreren ersten Halbleiterfinnen und Source- und Drainbereiche an gegenüberliegenden Enden der Kanalbereiche jeder der mehreren ersten Halbleiterfinnen definiert; mehrere zweite Halbleiterfinnen, die über dem Substrat angeordnet sind und durch die oberste Fläche der Grabenisolationsschicht vorstehen; eine zweite Gatestruktur, die über den mehreren zweiten Halbleiterfinnen angeordnet ist, wobei die zweite Gatestruktur einen Kanalbereich in jedem der mehreren zweiten Halbleiterfinnen und Source- und Drainbereiche an gegenüberliegenden Enden der Kanalbereiche jeder der mehreren zweiten Halbleiterfinnen definiert; und eine Gate-Rand-Isolationsstruktur, die zwischen und in Kontakt mit der ersten Gatestruktur und der zweiten Gatestruktur angeordnet ist, wobei eine Halbleiterfinne der mehreren ersten Halbleiterfinnen, die der Gate-Rand-Isolationsstruktur am nächsten ist, weiter von der Gate-Rand-Isolationsstruktur entfernt ist als eine Halbleiterfinne der mehreren zweiten Halbleiterfinnen, die der Gate-Rand-Isolationsstruktur am nächsten ist.
  2. Halbleiterstruktur nach Anspruch 1, wobei der erste Gate-Stapel ein erstes Gatedielektrikum umfasst, wobei das erste Gatedielektrikum konform zu den mehreren ersten Halbleiterfinnen ist und lateral benachbart zu und in Kontakt mit einer ersten Seite der Gate-Rand-Isolationsstruktur ist, und wobei der zweite Gate-Stapel ein zweites Gatedielektrikum umfasst, wobei das zweite Gatedielektrikum konform zu den mehreren zweiten Halbleiterfinnen ist und lateral benachbart zu und in Kontakt mit einer zweiten Seite der Gate-Rand-Isolationsstruktur gegenüber der ersten Seite der Gate-Rand-Isolationsstruktur ist.
  3. Halbleiterstruktur nach Anspruch 2, wobei das erste Gatedielektrikum dicker als das zweite Gatedielektrikum ist.
  4. Halbleiterstruktur nach Anspruch 3, wobei das erste Gatedielektrikum mehr dielektrische Schichten als das zweite Gatedielektrikum aufweist.
  5. Halbleiterstruktur nach Anspruch 1, ferner umfassend: eine erste lokale Verbindung, die über der ersten Gatestruktur angeordnet ist, wobei die mehreren ersten Halbleiterfinnen von einem ersten Halbleiterbauelement sind; und eine zweite lokale Verbindung, die über der zweiten Gatestruktur angeordnet ist, wobei die mehreren zweiten Halbleiterfinnen von einem zweiten Halbleiterbauelement sind, das sich von dem ersten Halbleiterbauelement unterscheidet.
  6. Halbleiterstruktur nach Anspruch 5, wobei die erste lokale Verbindung durch einen dielektrischen Verschluss von der zweiten lokalen Verbindung isoliert ist.
  7. Halbleiterstruktur nach Anspruch 1, wobei die Gate-Rand-Isolationsstruktur in einer Ausnehmung unterhalb der obersten Fläche der Grabenisolationsschicht angeordnet ist und sich über einer obersten Fläche der ersten und der zweiten Gatestruktur erstreckt.
  8. Halbleiterstruktur nach Anspruch 1, wobei die Gate-Rand-Isolationsstruktur einen unteren dielektrischen Abschnitt und eine dielektrische Kappe auf dem unteren dielektrischen Abschnitt umfasst.
  9. Halbleiterstruktur nach Anspruch 1, wobei die Gate-Rand-Isolationsstruktur eine vertikale Fuge umfasst, die innerhalb der Gate-Rand-Isolationsstruktur zentriert ist.
  10. Halbleiterstruktur, umfassend: ein E/A-Bauelement mit mehreren ersten Halbleiterfinnen, die über einem Substrat angeordnet sind und durch eine oberste Fläche einer Grabenisolationsschicht vorstehen; ein Logikbauelement mit mehreren zweiten Halbleiterfinnen, die über dem Substrat angeordnet sind und durch die oberste Fläche der Grabenisolationsschicht vorstehen; und eine Gate-Rand-Isolationsstruktur, die zwischen dem E/A-Bauelement und dem Logikbauelement angeordnet ist, wobei eine Halbleiterfinne der mehreren ersten Halbleiterfinnen, die der Gate-Rand-Isolationsstruktur am nächsten ist, weiter von der Gate-Rand-Isolationsstruktur beabstandet ist als eine Halbleiterfinne der mehreren zweiten Halbleiterfinnen, die der Gate-Rand-Isolationsstruktur am nächsten ist.
  11. Halbleiterstruktur nach Anspruch 10, wobei die Gate-Rand-Isolationsstruktur in einer Aussparung unterhalb der obersten Fläche der Grabenisolationsschicht angeordnet ist.
  12. Halbleiterstruktur nach Anspruch 10, wobei die Gate-Rand-Isolationsstruktur einen unteren dielektrischen Abschnitt und eine dielektrische Kappe auf dem unteren dielektrischen Abschnitt umfasst.
  13. Halbleiterstruktur nach Anspruch 10, wobei die Gate-Rand-Isolationsstruktur eine vertikale Fuge umfasst, die innerhalb der Gate-Rand-Isolationsstruktur zentriert ist.
  14. Halbleiterstruktur, umfassend: einen E/A-Bereich mit mehreren ersten Halbleiterfinnen, die über einem Substrat angeordnet sind und durch eine oberste Fläche einer Grabenisolationsschicht vorstehen; einen Logikbereich mit einem ersten Logikbauelement und einem zweiten Logikbauelement, wobei das erste Logikbauelement mehrere zweite Halbleiterfinnen aufweist, die über dem Substrat angeordnet sind und durch die oberste Fläche der Grabenisolationsschicht vorstehen, und das zweite Logikbauelement mehrere dritte Halbleiterfinnen aufweist, die über dem Substrat angeordnet sind und durch die oberste Fläche der Grabenisolationsschicht vorstehen; eine erste Gate-Rand-Isolationsstruktur, die zwischen dem E/A-Bereich und dem ersten Logikbauelement des Logikbereichs angeordnet ist, wobei eine Halbleiterfinne der mehreren ersten Halbleiterfinnen des E/A-Bereichs, die einer ersten Seite der ersten Gate-Rand-Isolationsstruktur am nächsten ist, weiter von der ersten Gate-Rand-Isolationsstruktur beabstandet ist als eine Halbleiterfinne der mehreren zweiten Halbleiterfinnen des ersten Logikbauelements, die einer zweiten Seite der ersten Gate-Rand-Isolationsstruktur am nächsten ist; und eine zweite Gate-Rand-Isolationsstruktur, die zwischen dem ersten Logikbauelement des Logikbereichs und dem zweiten Logikbauelement des Logikbereichs angeordnet ist, wobei die zweite Gate-Rand-Isolationsstruktur breiter als die erste Gate-Rand-Isolationsstruktur ist.
  15. Halbleiterstruktur nach Anspruch 14, wobei die erste Gate-Rand-Isolationsstruktur und die zweite Gate-Rand-Isolationsstruktur in entsprechenden Aussparungen unterhalb der obersten Fläche der Grabenisolationsschicht angeordnet sind.
  16. Halbleiterstruktur nach Anspruch 14, wobei die erste Gate-Rand-Isolationsstruktur und die zweite Gate-Rand-Isolationsstruktur jeweils einen unteren dielektrischen Abschnitt und eine dielektrische Kappe auf dem unteren dielektrischen Abschnitt umfassen.
  17. Halbleiterstruktur nach Anspruch 14, wobei die zweite Gate-Rand-Isolationsstruktur eine vertikale Fuge umfasst, die innerhalb der zweiten Gate-Rand-Isolationsstruktur zentriert ist.
  18. Halbleiterstruktur nach Anspruch 14, wobei die erste Gate-Rand-Isolationsstruktur eine Gesamtzusammensetzung aufweist, die sich von der Gesamtzusammensetzung der zweiten Gate-Rand-Isolationsstruktur unterscheidet.
  19. Halbleiterstruktur nach Anspruch 14, ferner umfassend: eine lokale Verbindung, die an der zweiten Gate-Rand-Isolationsstruktur angeordnet ist und das erste Logikbauelement und das zweite Logikbauelement des Logikbereichs elektrisch koppelt.
  20. Halbleiterstruktur nach Anspruch 19, wobei die lokale Verbindung durch einen dielektrischen Verschluss vom E/A-Bereich isoliert ist.
  21. Halbleiterstruktur, umfassend: einen ersten E/A-Bereich mit mehreren ersten Halbleiterfinnen, die über einem Substrat angeordnet sind und durch eine oberste Fläche einer Grabenisolationsschicht vorstehen; einen zweiten E/A-Bereich mit mehreren zweiten Halbleiterfinnen, die über dem Substrat angeordnet sind und durch eine oberste Fläche der Grabenisolationsschicht vorstehen; einen ersten Logikbereich mit mehreren dritten Halbleiterfinnen, die über dem Substrat angeordnet sind und durch die oberste Fläche der Grabenisolationsschicht vorstehen; einen zweiten Logikbereich mit mehreren vierten Halbleiterfinnen, die über dem Substrat angeordnet sind und durch die oberste Fläche der Grabenisolationsschicht vorstehen; und eine Gate-Rand-Isolationsstruktur mit einem ersten Abschnitt, der den ersten E/A-Bereich von dem zweiten E/A-Bereich trennt, und einem zweiten Abschnitt, der den ersten Logikbereich von dem zweiten Logikbereich trennt, wobei der erste Abschnitt kontinuierlich mit dem zweiten Abschnitt ist, und wobei der erste Abschnitt eine Breite zwischen dem ersten E/A-Bereich von dem zweiten E/A-Bereich aufweist, die kleiner als eine Breite des zweiten Abschnitts zwischen dem ersten Logikbereich von dem zweiten Logikbereich ist.
  22. Halbleiterstruktur nach Anspruch 21, wobei die Gate-Rand-Isolationsstruktur in einer Ausnehmung unterhalb der obersten Fläche der Grabenisolationsschicht angeordnet ist.
  23. Halbleiterstruktur nach Anspruch 21, wobei die Gate-Rand-Isolationsstruktur einen unteren dielektrischen Abschnitt und eine dielektrische Kappe auf dem unteren dielektrischen Abschnitt umfasst.
  24. Halbleiterstruktur nach Anspruch 21, wobei die Gate-Rand-Isolationsstruktur eine vertikale Fuge umfasst, die innerhalb der Gate-Rand-Isolationsstruktur zentriert ist.
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