JP5816560B2 - 半導体装置およびその製造方法 - Google Patents
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Description
《半導体装置》
本実施の形態1による半導体装置の構造を図1〜図3を用いて説明する。図1は半導体装置の要部平面図であり、第1nMIS、第1pMIS、第2nMIS、および第2pMISの要部平面を示している。図2は半導体装置の要部断面図であり、第1nMIS、第1pMIS、第2nMIS、および第2pMISのゲート幅方向に沿って切断した要部断面(図1のA1−A2線に沿った断面)を示している。また、図3は半導体装置の要部断面図であり、図3(a)は第1nMISのゲート長方向に沿って切断した要部断面(図1のB1−B2線に沿った断面)を示し、図3(b)は第2nMISのゲート長方向に沿って切断した要部断面(図1のC1−C2線に沿った断面)を示している。
Weff=W1+H1×2
で表され、上面視におけるゲート幅(DW1)よりも大きくなる。
さらに、第1nMISのゲート電極GLnの両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール6およびサイドウォール7が形成されている。これらオフセットサイドウォール6およびサイドウォール7直下の第1凸部F1の半導体基板1(p型ウェル3)には、半導体領域である第1n型拡散層8および第1n型拡散層8を囲むようにp型ハロー拡散層9が形成されており、第1n型拡散層8の外側には第2n型拡散層10が形成されている。第1n型拡散層8および第2n型拡散層10にはPまたはAsなどのn型不純物が導入されており、第2n型拡散層10には第1n型拡散層8に比べて高濃度にn型不純物が導入されている。第1n型拡散層8および第2n型拡散層10によって、LDD(Lightly Doped Drain)構造を有する第1nMISのソース・ドレインが形成される。
Weff=W2×2+W3+W4+H3×4+H2×3
で表され、上面視におけるゲート幅(DW2)よりも大きくなる。
さらに、第2nMISのゲート電極GHnの両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール6およびサイドウォール7が形成されている。これらオフセットサイドウォール6およびサイドウォール7直下の第2凸部F2および溝部TRの半導体基板1(p型ウェル19)には、半導体領域である第1n型拡散層29が形成されており、第1n型拡散層29の外側には第2n型拡散層10が形成されている。第1n型拡散層29および第2n型拡散層10によって、LDD構造を有する第2nMISのソース・ドレインが形成される。
次に、本実施の形態1による半導体装置の製造方法を図6〜図26を用いて工程順に説明する。図6〜図20は半導体装置の製造工程中における第1nMIS、第1pMIS、第2nMIS、および第2pMISの要部断面図であり、チャネルを各ゲート電極のゲート幅方向に沿って切断した要部断面(前述の図1のA1−A2線に沿った断面)を示している。また、図21〜図26は半導体装置の製造工程中における第1nMIS、第1pMIS、第2nMIS、および第2pMISの要部平面図である。第1nMISおよび第1pMISは、例えばそれぞれMCUの論理回路に用いられるnチャネル型コアトランジスタおよびpチャネル型コアトランジスタであり、第2nMISおよび第2pMISは、例えばそれぞれMCUのI/O回路に用いられるnチャネル型HVトランジスタおよびpチャネル型HVトランジスタである。
まず、図6に示すように、例えば単結晶Siに、例えばBなどのp型不純物を導入した半導体基板(この段階では半導体ウエハと称する平面略円形状の半導体の薄板)1を用意する。続いて、半導体基板1の主面上に、SiO2膜22およびSi3N4膜23を順次形成する。SiO2膜22の厚さは、例えば10nm程度、Si3N4膜23の厚さは、例えば40nm程度である。続いて、フォトリソグラフィ法を用いて、素子分離領域ならびに第2nMIS領域および第2pMIS領域の溝部が形成される領域以外の領域を覆うレジストパターン24を形成する。
次に、図17に示すように、半導体基板1の露出した主面に、例えば熱酸化法を用いて酸化膜からなる厚さ10〜20nm程度のゲート絶縁膜21を形成する。
次に、図20に示すように、半導体基板1の主面上に、例えば非晶質Siからなる導電膜(図示は省略)をCVD法により堆積する。続いて、第1nMIS領域および第2nMIS領域の導電膜にn型不純物をイオン注入法等によって導入することにより、n型の導電膜34nを形成する。また、第1pMIS領域および第2pMIS領域の導電膜にp型不純物をイオン注入法等によって導入することにより、p型の導電膜34pを形成する。
次に、図21に示すように、第1nMISのゲート電極GLn、第1pMISのゲート電極GLp、第2nMISのゲート電極GHn、および第2pMISのゲート電極GHpの側面にオフセットサイドウォール6を形成する。
次に、図22に示すように、第1nMISおよび第1pMISの露出している第1凸部F1を構成する半導体基板1の表面にエピタキシャル成長法によりエピタキシャルシリコン層28を形成する。これにより、ソース・ドレインが形成される第1凸部F1の上面視における面積を大きくする。この際、同様に、第2nMISおよび第2pMISの露出している第2凸部F2および溝部TRを構成する半導体基板1の表面にもエピタキシャルシリコン層28が形成される。
次に、図23に示すように、第1nMIS領域の第1凸部F1の表面にp型不純物をイオン注入することにより、第1nMISのゲート電極GLnに対して自己整合的にp型ハロー拡散層9を形成する。同様に、第1pMIS領域の第1凸部F1の表面にn型不純物をイオン注入することにより、第1pMISのゲート電極GLpに対して自己整合的にn型ハロー拡散層13を形成する。
次に、第1nMIS領域の第1凸部F1の表面にn型不純物をイオン注入することにより、第1nMISのゲート電極GLnに対して自己整合的に第1n型拡散層8を形成する。同様に、第1pMIS領域の第1凸部F1の表面にp型不純物をイオン注入することにより、第1pMISのゲート電極GLpに対して自己整合的に第1p型拡散層12を形成する。
次に、図24に示すように、第1nMISのゲート電極GLn、第1pMISのゲート電極GLp、第2nMISのゲート電極GHn、および第2pMISのゲート電極GHpの側面にオフセットサイドウォール6を介してサイドウォール7を形成する。
次に、図25に示すように、第1nMIS領域の第1凸部F1の表面ならびに第2nMIS領域の第2凸部F2および溝部TRの表面にn型不純物をイオン注入することにより、第1nMISのゲート電極GLnおよび第2nMIS領域のゲート電極GHnに対して、それぞれ自己整合的に第2n型拡散層10を形成する。同様に、第1pMIS領域の第1凸部F1の表面ならびに第2pMIS領域の第2凸部F2および溝部TRの表面にp型不純物をイオン注入することにより、第1pMISのゲート電極GLpおよび第2pMIS領域のゲート電極GHpに対して、それぞれ自己整合的に第2p型拡散層14を形成する。
次に、図26に示すように、第1nMISの第2n型拡散層10が形成された第1凸部F1の表面、第1pMISの第2p型拡散層14が形成された第1凸部F1の表面、第2nMISの第2n型拡散層10が形成された第2凸部F2および溝部TRの表面、ならびに第2pMISの第2p型拡散層14が形成された第2凸部F2および溝部TRの表面に、低抵抗化を目的にシリサイド膜11を形成する。同時に、第1nMISのゲート電極GLnの上面、第1pMISのゲート電極GLpの上面、第2nMISのゲート電極GHnの上面、および第2nMISのゲート電極GHpの上面にもシリサイド膜11を形成する。
次に、前述の図2および図3に示すように、半導体基板1の主面上の全面に層間膜15を堆積し、その表面を、例えばCMP法により平坦化する。
次に、層間膜15の所定の箇所にコンタクトホール16を形成し、そのコンタクトホールの内部に金属膜、例えばW(タングステン)等を埋め込んでプラグ17を形成する。
次に、コンタクトホール16の内部に形成されたプラグ17と電気的に接続する配線層18を形成する。
前述した実施の形態1と相違する点は、ゲート構造である。すなわち、前述した実施の形態1では、第1nMIS、第1pMIS、第2nMIS、および第2pMISのそれぞれのゲート電極を多結晶Siにより構成したが、本実施の形態2では、第1nMIS、第1pMIS、第2nMIS、および第2pMISのそれぞれのゲート電極を金属膜により構成している。
前述した実施の形態1と相違する点は、ゲート構造である。すなわち、前述した実施の形態1では、第1nMIS、第1pMIS、第2nMIS、および第2pMISのそれぞれのゲート電極GLn,GLp,GHn,GHpを多結晶Siにより構成し、ゲート絶縁膜5,21を酸化膜により構成した。これに対して、本実施の形態3では、第1nMISおよび第1pMISのゲート電極GLn,GLpを金属膜により構成し、ゲート絶縁膜をHigh−k材料を含む積層膜により構成する。また、第2nMISおよび第2pMISのゲート電極GHn,GHpを金属膜により構成し、ゲート絶縁膜を酸化膜により構成する。
第1凸部F1、第2凸部F2、および溝部TRを形成した後、ゲート絶縁膜38および酸化膜40を形成するまでの製造過程(前述の図19を用いて説明した工程)は、前述した実施の形態1と同様であるため、その説明を省略する。ゲート絶縁膜38は、例えば前述した実施の形態1で説明したゲート絶縁膜21と同様に形成され、酸化膜40は、例えば前述した実施の形態1で説明したゲート絶縁膜5と同様に形成される。
次に、図32に示すように、半導体基板1の主面上に金属膜36、例えばTiN膜またはTaN膜を形成する。金属膜36の厚さは、第1nMIS領域および第1pMIS領域に形成される隣り合う第1凸部F1の間隔の半分よりも薄く設定され、例えば10〜30nm程度である。
2 素子分離部
3 p型ウェル
4 n型ウェル
5 ゲート絶縁膜
6 オフセットサイドウォール
7 サイドウォール
8 第1n型拡散層
9 p型ハロー拡散層
10 第2n型拡散層
11 シリサイド膜
12 第1p型拡散層
13 n型ハロー拡散層
14 第2p型拡散層
15 層間膜
16 コンタクトホール
17 プラグ
18 配線層
19 p型ウェル
20 n型ウェル
21 ゲート絶縁膜
22 SiO2膜
23 Si3N4膜
24 レジストパターン
25 溝
26 酸化膜
27 レジストパターン
28 エピタキシャルシリコン層
29 第1n型拡散層
30 第1p型拡散層
32 レジストパターン
34n n型の導電膜
34p p型の導電膜
35,36 金属膜
37,38 ゲート絶縁膜
39 High−k材料
40 酸化膜
41 レジストパターン
F1 第1凸部
F2 第2凸部
GLn,GLp,GHn,GHp ゲート電極
TR 溝部
Claims (18)
- 半導体基板の主面に形成された絶縁膜からなる素子分離部と、
前記素子分離部に囲まれた第1活性領域に形成された、低耐圧電界効果トランジスタである第1電界効果トランジスタと、
前記素子分離部に囲まれ、前記第1活性領域と異なる第2活性領域に形成された、高耐圧電界効果トランジスタである第2電界効果トランジスタと、
を含む半導体装置であって、
前記第1活性領域は、前記素子分離部の表面から突き出した前記半導体基板の第1凸部からなり、
前記第2活性領域は、前記素子分離部の表面から突き出した前記半導体基板の第2凸部と前記半導体基板に形成された溝部とからなり、
前記第2凸部の前記素子分離部の表面からの高さと、前記第1凸部の前記素子分離部の表面からの高さとは同じであり、
前記溝部の前記素子分離部の表面からの深さと、前記素子分離部の厚さとが同じであり、
前記第1電界効果トランジスタは、第1ゲート絶縁膜と第1ゲート電極を有し、
前記第1ゲート絶縁膜は、前記第1凸部の側面と上面に形成され、
前記第1ゲート電極は、前記第1ゲート絶縁膜上に形成され、
前記第1ゲート電極は、前記第1凸部の上方に形成される第1下面と前記素子分離部に接して形成される第2下面を有し、
前記第2電界効果トランジスタは、第2ゲート絶縁膜と第2ゲート電極を有し、
前記第2ゲート絶縁膜は、前記第2凸部の側面と上面および前記溝部の側面と底面に連続的に形成され、
前記第2ゲート電極は、前記第2ゲート絶縁膜上に形成され、
前記第2ゲート電極は、前記第2凸部の上方に形成される第3下面と前記半導体基板に対して前記第2ゲート絶縁膜を介して形成される第4下面を有し、
前記第2電界効果トランジスタのゲート長は、前記第1電界効果トランジスタのゲート長よりも長いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2電界効果トランジスタは、前記第4下面の下方にもチャネルが形成されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1電界効果トランジスタの前記第1ゲート絶縁膜の厚さが前記第2電界効果トランジスタの前記第2ゲート絶縁膜の厚さよりも薄いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1凸部の前記素子分離部の表面からの高さと、前記溝部の前記素子分離部の表面からの深さとが同じであることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2活性領域に、前記第2凸部が1つ以上および前記溝部が1つ以上形成されていることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記第2活性領域に、前記第2凸部と前記溝部とがゲート幅方向に交互に形成されていることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記第2活性領域のゲート幅方向の一方の端部には前記第2凸部が形成され、他方の端部には前記溝部が形成されていることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記第2活性領域のゲート幅方向の両端部には前記第2凸部が形成されていることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記第2活性領域のゲート幅方向の両端部には前記溝部が形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
上面視におけるゲート幅方向の前記第1凸部の第1幅が、上面視におけるゲート幅方向の前記第2凸部の第2幅よりも小さいことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1電界効果トランジスタの前記第1ゲート電極および前記第2電界効果トランジスタの前記第2ゲート電極は金属膜からなることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1電界効果トランジスタの前記第1ゲート絶縁膜はHigh−k材料を含む積層膜からなり、前記第2電界効果トランジスタの前記第2ゲート絶縁膜は酸化膜からなり、
前記第1電界効果トランジスタの前記第1ゲート電極および前記第2電界効果トランジスタの前記第2ゲート電極は金属膜からなることを特徴とする半導体装置。 - 第1活性領域に、低電圧電界効果トランジスタである第1電界効果トランジスタを形成し、前記第1活性領域とは異なる第2活性領域に、高電圧電界効果トランジスタである第2電界効果トランジスタを形成する半導体装置の製造方法であって、
(a)半導体基板の主面の素子分離領域に第1溝を形成し、同時に、前記第2活性領域に前記第2電界効果トランジスタのゲート長方向に延在する第2溝を、ゲート幅方向に1つ以上形成する工程と、
(b)前記第1溝および前記第2溝の内部に絶縁膜を埋め込む工程と、
(c)前記第2活性領域以外の領域をレジストパターンで覆い、前記第2溝の内部の前記絶縁膜が所定の厚さとなるまで前記絶縁膜をエッチングして、前記第2活性領域の前記第2溝の内部に前記絶縁膜を残存させる工程と、
(d)前記(c)工程の後、前記レジストパターンを除去する工程と、
(e)前記(d)工程の後、前記第1溝の内部の前記絶縁膜が所定の厚さとなるまで、前記絶縁膜をエッチングして、
前記素子分離領域に前記絶縁膜からなる素子分離部を形成し、
前記第1活性領域に前記素子分離部の表面から突き出した前記半導体基板からなる第1凸部を形成し、
前記第2活性領域に前記素子分離部の表面から突き出した前記半導体基板からなる第2凸部および前記第2溝からなる溝部を形成する工程と、
(f)前記第1活性領域の前記第1凸部の側面と上面に第1厚さを有する第1ゲート絶縁膜を形成し、前記第2活性領域の前記第2凸部の側面と上面および前記溝部の側面と底面に前記第1厚さよりも厚い第2厚さを有する第2ゲート絶縁膜を連続的に形成する工程と、
(g)前記第1活性領域の前記第1ゲート絶縁膜上に第1幅を有する第1ゲート電極を形成し、前記第2活性領域の前記第2ゲート絶縁膜上に前記第1幅よりも大きい第2幅を有する第2ゲート電極を形成する工程と、
を有し、
前記第1ゲート電極は、前記第1凸部の上方に形成される第1下面と前記素子分離部に接して形成される第2下面を有し、
前記第2ゲート電極は、前記第2凸部の上方に形成される第3下面と前記半導体基板に対して前記第2ゲート絶縁膜を介して形成される第4下面を有し、
前記第2電界効果トランジスタのゲート長は、前記第1電界効果トランジスタのゲート長よりも長いことを特徴とする半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、前記(e)工程の前記絶縁膜のエッチングは、ウェットエッチング法により行われることを特徴とする半導体装置の製造方法。
- 請求項13記載の半導体装置の製造方法において、前記(e)工程の前記絶縁膜のエッチングは、等方性エッチング法により行われることを特徴とする半導体装置の製造方法。
- 第1活性領域に、低電圧電界効果トランジスタである第1電界効果トランジスタを形成し、前記第1活性領域とは異なる第2活性領域に、高電圧電界効果トランジスタである第2電界効果トランジスタを形成する半導体装置の製造方法であって、
(a)半導体基板の主面の素子分離領域に第1溝を形成し、同時に、前記第2活性領域に前記第2電界効果トランジスタのゲート長方向に延在する第2溝を、ゲート幅方向に1つ以上形成する工程と、
(b)前記第1溝および前記第2溝の内部に絶縁膜を埋め込む工程と、
(c)前記第1溝および前記第2溝の内部の前記絶縁膜が所定の厚さとなるまで、前記絶縁膜をエッチングして、
前記素子分離領域に前記絶縁膜からなる素子分離部を形成し、
前記第1活性領域に前記素子分離部の表面から突き出した前記半導体基板からなる第1凸部を形成し、
前記第2活性領域に前記素子分離部の表面から突き出した前記半導体基板からなる第2凸部を形成する工程と、
(d)前記(c)工程の後、前記第2活性領域以外の領域をレジストパターンで覆い、前記第2溝の内部の前記絶縁膜をエッチングして溝部を形成する工程と、
(e)前記(d)工程の後、前記レジストパターンを除去する工程と、
(f)前記第1活性領域の前記第1凸部の側面と上面に第1厚さを有する第1ゲート絶縁膜を形成し、前記第2活性領域の前記第2凸部の側面と上面および前記溝部の側面と底面に前記第1厚さよりも厚い第2厚さを有する第2ゲート絶縁膜を連続的に形成する工程と、
(g)前記第1活性領域の前記第1ゲート絶縁膜上に第1幅を有する第1ゲート電極を形成し、前記第2活性領域の前記第2ゲート絶縁膜上に前記第1幅よりも大きい第2幅を有する第2ゲート電極を形成する工程と、
を有し、
前記第1ゲート電極は、前記第1凸部の上方に形成される第1下面と前記素子分離部に接して形成される第2下面を有し、
前記第2ゲート電極は、前記第2凸部の上方に形成される第3下面と前記半導体基板に対して前記第2ゲート絶縁膜を介して形成される第4下面を有し、
前記第2電界効果トランジスタのゲート長は、前記第1電界効果トランジスタのゲート長よりも長いことを特徴とする半導体装置の製造方法。 - 請求項16記載の半導体装置の製造方法において、前記(d)工程の前記絶縁膜のエッチングは、ウェットエッチング法により行われることを特徴とする半導体装置の製造方法。
- 請求項16記載の半導体装置の製造方法において、前記(d)工程の前記絶縁膜のエッチングは、等方性エッチング法により行われることを特徴とする半導体装置の製造方法。
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US9362272B2 (en) * | 2012-11-01 | 2016-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lateral MOSFET |
EP3050103B1 (en) | 2013-09-27 | 2020-03-18 | Intel Corporation | Non-planar i/o and logic semiconductor devices having different workfunction on common substrate |
CN104716171B (zh) * | 2013-12-11 | 2018-07-06 | 中国科学院微电子研究所 | 半导体设置及其制造方法 |
CN103956338B (zh) * | 2014-04-29 | 2016-11-16 | 复旦大学 | 一种集成u形沟道器件和鳍形沟道器件的集成电路及其制备方法 |
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US9754993B2 (en) * | 2015-08-31 | 2017-09-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Deep trench isolations and methods of forming the same |
JP6636631B2 (ja) | 2015-10-30 | 2020-01-29 | コンヴィーダ ワイヤレス, エルエルシー | セマンティックiotのためのrestful動作 |
US9570356B1 (en) * | 2015-12-07 | 2017-02-14 | International Business Machines Corporation | Multiple gate length vertical field-effect-transistors |
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US9985042B2 (en) * | 2016-05-24 | 2018-05-29 | Silicon Storage Technology, Inc. | Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells |
JP6688698B2 (ja) * | 2016-07-08 | 2020-04-28 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
CN109643732B (zh) * | 2016-09-30 | 2022-08-16 | 英特尔公司 | 用于自对准栅极边缘(sage)架构的双鳍端帽 |
JP2018073971A (ja) * | 2016-10-28 | 2018-05-10 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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US11114348B2 (en) * | 2017-12-04 | 2021-09-07 | Microsemi Soc Corp. | Hybrid high-voltage low-voltage FinFET device |
US10971216B2 (en) | 2017-12-04 | 2021-04-06 | Microsemi Soc Corp. | SRAM configuration cell for low-power field programmable gate arrays |
US10515954B2 (en) | 2018-03-18 | 2019-12-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having fin structures of varying dimensions |
US10468428B1 (en) * | 2018-04-19 | 2019-11-05 | Silicon Storage Technology, Inc. | Split gate non-volatile memory cells and logic devices with FinFET structure, and method of making same |
US11158533B2 (en) * | 2018-11-07 | 2021-10-26 | Vanguard International Semiconductor Corporation | Semiconductor structures and fabrication method thereof |
US11257817B2 (en) * | 2020-03-04 | 2022-02-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated chip with improved latch-up immunity |
DE102020112203A1 (de) * | 2020-03-13 | 2021-09-16 | Taiwan Semiconductor Manufacturing Co. Ltd. | Verfahren zum einbetten planarer fets mit finfets |
US20220093587A1 (en) * | 2020-09-18 | 2022-03-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit layout and method thereof |
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Family Cites Families (28)
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JP2002270825A (ja) | 2001-03-08 | 2002-09-20 | Hitachi Ltd | 電界効果トランジスタ及び半導体装置の製造方法 |
JP5131171B2 (ja) | 2001-11-21 | 2013-01-30 | 富士電機株式会社 | 半導体装置 |
JP4277496B2 (ja) | 2001-11-21 | 2009-06-10 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
KR100513405B1 (ko) * | 2003-12-16 | 2005-09-09 | 삼성전자주식회사 | 핀 트랜지스터의 형성 방법 |
KR100577565B1 (ko) | 2004-02-23 | 2006-05-08 | 삼성전자주식회사 | 핀 전계효과 트랜지스터의 제조방법 |
US7115947B2 (en) * | 2004-03-18 | 2006-10-03 | International Business Machines Corporation | Multiple dielectric finfet structure and method |
KR100560818B1 (ko) | 2004-06-02 | 2006-03-13 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
JP4354876B2 (ja) | 2004-06-10 | 2009-10-28 | パナソニック株式会社 | 半導体装置 |
KR100594282B1 (ko) * | 2004-06-28 | 2006-06-30 | 삼성전자주식회사 | FinFET을 포함하는 반도체 소자 및 그 제조방법 |
JP2006245548A (ja) | 2005-02-01 | 2006-09-14 | Toshiba Corp | 半導体装置 |
JP2006303451A (ja) * | 2005-03-23 | 2006-11-02 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
US7973361B2 (en) | 2005-03-30 | 2011-07-05 | Panasonic Corporation | High breakdown voltage semiconductor device and fabrication method of the same |
JP4248548B2 (ja) | 2005-03-30 | 2009-04-02 | パナソニック株式会社 | 高耐圧半導体装置及びその製造方法 |
US7265008B2 (en) | 2005-07-01 | 2007-09-04 | Synopsys, Inc. | Method of IC production using corrugated substrate |
US7479421B2 (en) * | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
JP2007149942A (ja) * | 2005-11-28 | 2007-06-14 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP4490927B2 (ja) * | 2006-01-24 | 2010-06-30 | 株式会社東芝 | 半導体装置 |
JP5057739B2 (ja) * | 2006-10-03 | 2012-10-24 | 株式会社東芝 | 半導体記憶装置 |
US20080157225A1 (en) * | 2006-12-29 | 2008-07-03 | Suman Datta | SRAM and logic transistors with variable height multi-gate transistor architecture |
JP4470188B2 (ja) | 2007-01-10 | 2010-06-02 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
US7851340B2 (en) | 2007-02-23 | 2010-12-14 | Freescale Semiconductor, Inc. | Semiconductor fin integration using a sacrificial fin |
US7700993B2 (en) * | 2007-11-05 | 2010-04-20 | International Business Machines Corporation | CMOS EPROM and EEPROM devices and programmable CMOS inverters |
JP4518180B2 (ja) * | 2008-04-16 | 2010-08-04 | ソニー株式会社 | 半導体装置、および、その製造方法 |
KR100979359B1 (ko) | 2008-05-30 | 2010-08-31 | 주식회사 하이닉스반도체 | 새들형 핀 트랜지스터를 포함한 반도체 장치의 제조 방법및 반도체 장치 |
JP2011009296A (ja) | 2009-06-23 | 2011-01-13 | Panasonic Corp | 半導体装置及びその製造方法 |
JP2011014753A (ja) | 2009-07-03 | 2011-01-20 | Hitachi Ltd | 半導体装置 |
US8941153B2 (en) * | 2009-11-20 | 2015-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs with different fin heights |
JP5436241B2 (ja) * | 2010-01-25 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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