JP4490927B2 - 半導体装置 - Google Patents
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Description
また、本発明の一態様によれば、半導体基板と、前記半導体基板内に形成された素子分離層と、前記半導体基板表面に対して垂直に形成されたフィンの側面上を前記半導体基板表面に対して平行な方向に電流が流れる第1および第2のフィン型トランジスタからなるフィン型トランジスタ領域とを備え、前記第1および第2のフィン型トランジスタのフィンの高さは、前記半導体基板の表面の高さと、前記素子分離層の前記フィンに隣接する部分の表面の高さとの差と等しく、前記素子分離層の表面の高さは、前記フィン型トランジスタ領域の前記第1のフィン型トランジスタのフィンに隣接する部分と前記第2のフィン型トランジスタのフィンに隣接する部分において異なることを特徴とする半導体装置を提供する。
プレーナ型トランジスタは、Si基板1上に形成されたトレンチに埋め込まれた埋め込み絶縁膜で素子分離して形成されており、ゲート絶縁膜を介して形成されたゲート電極と、ゲート電極下に形成されるチャネル領域と、その両端に形成されるソース、ドレイン領域とから構成されている。
フィン型トランジスタは、Si基板1上に形成されたトレンチに埋め込まれた埋め込み絶縁膜で素子分離して形成されており、Si基板表面に対して略垂直に形成されたフィンと、フィンの2つの側面部にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の近傍に形成されるチャネル領域と、その両端部であってフィンの2つの側面部に形成されたソース、ドレイン領域とから構成されている。具体的な構成は、以下に製造方法を示しながら説明する。
図1(a),(b),(c)、図2(a),(b),(c)、図3(a),(b),(c),(d)は、本発明の実施の形態に係るプレーナ型トランジスタとフィン型トランジスタを搭載した半導体装置の製造工程の流れを順に示すものである。各図において、左側にプレーナ型トランジスタ、右側にフィン型トランジスタの製造工程を示している。
トライゲート型トランジスタは、Si基板1上に形成されたトレンチに埋め込まれた埋め込み絶縁膜で素子分離して形成されており、Si基板表面に対して略垂直に形成されたトライゲート領域(フィン)と、トライゲート領域(フィン)の2つの側面及び上面にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の近傍に形成されるチャネル領域と、その両端部であってシリコン領域の2つの側面及び上面に形成されたソース、ドレイン領域とから構成されている。具体的な構成は、以下に製造方法を示しながら説明する。
図4(a),(b),(c)、図5(a),(b),(c)、図6(a),(b),(c)は、本発明の実施の形態に係るトライゲート型トランジスタとフィン型トランジスタを搭載した半導体装置の製造工程の流れを順に示すものである。各図において、左側にトライゲート型トランジスタ、右側にフィン型トランジスタの製造工程を示している。
図7は、Si基板上にプレーナ型トランジスタ、トライゲート型トランジスタ及びフィン型トランジスタが形成された半導体装置の断面を示すものである。上記説明した、プレーナ型トランジスタとフィン型トランジスタを搭載した半導体装置の製造方法、トライゲート型トランジスタとフィン型トランジスタを搭載した半導体装置の製造方法を組み合せて用いることで、3種類のトランジスタがSi基板上に搭載された半導体装置を製造することができる。特に、プレーナ型トランジスタ領域、トライゲート型トランジスタ領域、及びフィン型トランジスタ領域の埋め込み絶縁膜である素子分離層5、105のエッチング処理において、プレーナ型トランジスタ領域、トライゲート型トランジスタ領域、及びフィン型トランジスタ領域の各々の埋め込み絶縁膜を異なる高さのエッチング表面30、130を有するように形成することができる。
占有面積の増大と閾値電圧のばらつきが致命的な欠陥であるSRAM(Static Random Access Memory)においては、テクノロジーノードが進むにつれて、フィン型トランジスタによるSRAMセルの設計が期待されている。
1 フィンの高さを任意に設定してフィン型トランジスタを構成できるので、フィン型トランジスタの特性を回路構成の必要に応じて変化させることができる。特に、フィンの高さを高くすることで、高集積化しても占有面積を増大させることなく、動作電流を増大できる。
2 複数のフィン型トランジスタの各々のフィンの高さを異なる高さに設定できるので、半導体装置におけるフィン型トランジスタの機能に応じてその特性を設定できる。
3 トライゲート型トランジスタのフィンを構成する部分において、ハードマスクの有無により、角部となる部分に丸みをもたせるラウンド加工が可能となるので、電界が角部に集中して平坦部よりも先にオンしてしまうことを防止でき、安定な回路動作が可能になる。
4 本発明をSRAMへ適用した場合の実施の態様によれば、ドライバトランジスタのフィンの高さをトランスファトランジスタのものよりも大きく形成することができる。これにより、ドライバトランジスタの性能(駆動電流)をトランスファトランジスタよりも良くすることができるので、セル面積の増大及び基準電圧の増大を伴わずにスタティックノイズマージン(SNM)を改善することができる。
5 本発明の実施の態様の方法によれば、蓄積されたプレーナ型トランジスタに関するライブラリを有効に利用しながら、プレーナ型トランジスタとフィン型トランジスタあるいはトライゲート型トランジスタを基板上に搭載した半導体装置の個々の半導体素子の特性を変化させて所望の特性をもつ半導体装置及びその製造方法が可能となる。また、特に、SRAMを搭載した半導体装置においては、SRAMの重要な特性であるSNMが改善できるので特に効果を有する。
4a、酸化膜 4b、104b、ハードマスク
5、105、素子分離層 6、106、第1のレジスト
7、107、第2のレジスト 8、108、ゲート絶縁膜
9a、109a、第1のポリシリコン 9b、109b、第2のポリシリコン
10、110、SiN膜
30、130、エッチング表面
120、角部
201、ワード線 202、ビット線
203、トランスファトランジスタ 204、ドライバトランジスタ
205、ロードトランジスタ
Claims (5)
- 半導体基板と、
前記半導体基板内に形成された素子分離層と、
前記半導体基板表面に対して平行な方向に電流が流れるプレーナ型トランジスタからなるプレーナ型トランジスタ領域と、
前記半導体基板表面に対して垂直に形成されたフィンの側面上を前記半導体基板表面に対して平行な方向に電流が流れる第1および第2のフィン型トランジスタからなるフィン型トランジスタ領域とを備え、
前記第1および第2のフィン型トランジスタのフィンの高さは、前記半導体基板の表面の高さと、前記素子分離層の前記フィンに隣接する部分の表面の高さとの差と等しく、
前記素子分離層の表面の高さは、プレーナ型トランジスタ領域の方がフィン型トランジスタ領域よりも大きく、かつ、フィン型トランジスタ領域の前記第1のフィン型トランジスタのフィンに隣接する部分と前記第2のフィン型トランジスタのフィンに隣接する部分において異なることを特徴とする半導体装置。 - 前記フィン型トランジスタは、SRAMセルであり、前記SRAMセルの周辺回路部が前記プレーナ型トランジスタであることを特徴とする請求項1に記載の半導体装置。
- 前記SRAMセルは、ドライバートランジスタ及びトランスファートランジスタを有して構成され、前記ドライバートランジスタのフィン高さが前記トランスファートランジスタのフィン高さよりも高いことを特徴とする請求項2に記載の半導体装置。
- 半導体基板と、
前記半導体基板内に形成された素子分離層と、
前記半導体基板表面に対して平行な方向に電流が流れるプレーナ型トランジスタからなるプレーナ型トランジスタ領域と、
前記半導体基板表面に対して垂直に形成されたフィンの側面上を前記半導体基板表面に対して平行な方向に電流が流れるフィン型トランジスタからなるフィン型トランジスタ領域と、
前記半導体基板表面に対して垂直に形成されたフィンの側面及び上面の3面にチャネルが形成され、前記3面上を前記半導体基板表面に対して平行な方向に電流が流れるトライゲート型トランジスタからなるトライゲート型トランジスタ領域とを備え、
前記フィン型トランジスタおよび前記トライゲート型トランジスタのフィンの高さは、前記半導体基板の表面の高さと、前記素子分離層の前記フィンに隣接する部分の表面の高さとの差と等しく、
前記素子分離層の表面の高さは、プレーナ型トランジスタ領域の方がフィン型トランジスタ領域及びトライゲート型トランジスタ領域よりも大きく、かつ、フィン型トランジスタ領域及びトライゲート型トランジスタ領域は、互いに異なる前記素子分離層の表面の高さを有することを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板内に形成された素子分離層と、
前記半導体基板表面に対して垂直に形成されたフィンの側面上を前記半導体基板表面に対して平行な方向に電流が流れる第1および第2のフィン型トランジスタからなるフィン型トランジスタ領域とを備え、
前記第1および第2のフィン型トランジスタのフィンの高さは、前記半導体基板の表面の高さと、前記素子分離層の前記フィンに隣接する部分の表面の高さとの差と等しく、
前記素子分離層の表面の高さは、前記フィン型トランジスタ領域の前記第1のフィン型トランジスタのフィンに隣接する部分と前記第2のフィン型トランジスタのフィンに隣接する部分において異なることを特徴とする半導体装置。
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