JP2007201021A - 半導体装置 - Google Patents

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Abstract

【課題】プレーナ型トランジスタとフィンの２つの側面にチャネルが形成されるフィン型トランジスタとフィンの２つの側面と上面の合計３面にチャネルが形成されるトライゲート型トランジスタを基板上に搭載した半導体装置の個々の半導体素子の特性を変化させて所望の特性をもつ半導体装置を提供することである。
【解決手段】半導体基板と、半導体基板内に形成された素子分離層と、半導体基板表面に対して略平行な方向に電流が流れるプレーナ型トランジスタからなるプレーナ型トランジスタ領域と、半導体基板表面に対して略垂直に形成されたフィンの側面上を半導体基板表面に対して略平行な方向に電流が流れるフィン型トランジスタからなるフィン型トランジスタ領域とを備え、素子分離層の高さは、プレーナ型トランジスタ領域の方がフィン型トランジスタ領域よりも大きく、かつ、フィン型トランジスタ領域は複数の素子分離層の高さを有するものとする。
【選択図】図１０

Description

本発明は、半導体装置、特に、基板表面上を基板表面に対して略平行な方向に電流が流れるプレーナ型トランジスタと、基板表面に対して略垂直に形成されたフィン（Ｆｉｎ）の側面上を基板表面に対して略平行な方向に電流が流れるフィン型トランジスタとを搭載した半導体装置に関する。
現在の半導体技術の主流である２次元構成のプレーナ型トランジスタの課題改善、すなわち、短チャネル効果の改善、電流駆動能力の増大、及び、さらなる高集積化のために、３次元構成の半導体デバイスが検討されている。その中で、基板表面に対して略垂直に形成されたフィンの２つの側面にチャネルが形成され、基板表面に対して略平行方向に電流が流れるフィン型トランジスタにおいては、フィンを挟み込むようにゲート電極を形成することによって、短チャネル効果の抑制ができる。また、フィン高さを高くすることによって実効的なチャネル幅を増大できるので、占有面積を増加させることなく電流駆動能力も向上する。さらには、フィンの膜厚を薄膜化することによって基板不純物濃度を低濃度化できるので、電流駆動能力が増大するだけでなく、閾値電圧のばらつきも減少する。
これに関して、ＳＯＩ基板を用いてＳＯＩ層膜厚を制御することで、フィン型トランジスタとプレーナ型トランジスタ等との構造を変化させて、所望の特性を付与する搭載デバイスの製造方法（例えば、特許文献１参照）や、基板上に堆積させたＳＯＩ膜をトリミングして形成するフィン型トランジスタやプレーナ型トランジスタの幅を変化させて所望の特性を付与した搭載デバイス（例えば、非特許文献１参照）等が挙げられる。
しかし、上記の従来技術では、搭載した半導体装置の上で、例えば、フィン型トランジスタのフィン高さはＳＯＩ膜厚によって決まっており、フィン高さをＳＯＩ層膜厚以上に高くすることは不可能であり、フィン高さを変える場合においてその範囲が限られてしまう。例えば、ＳＲＡＭセルにおいてスタティックノイズマージン（ＳＮＭ）を向上させるには、ドライバートランジスタの性能がトランスファートランジスタよりも高くなることが必須であり、フィン型トランジスタを用いたＳＲＡＭセルではドライバートランジスタのフィン高さをトランスファートランジスタの高さよりも高くすることで、セル面積の増加なくＳＮＭ改善が実現できる。上記のＳＯＩ基板を用いた技術では、高さの可変率が少ないために、フィン高さを変えることによるＳＮＭの改善が難しい。
特開２００５−１９９９６号公報 Fu-Liang Yang,et al. "Stained FIP-SOI (フィンFET/FD/PD-SOI) for Sub-65nm CMOS Scaling," 2003 Symposium on VLSI Technology Digest of Technical Papers
本発明の目的は、少なくとも、プレーナ型トランジスタ及びフィンの２つの側面にチャネルが形成されるフィン型トランジスタ、さらに、フィンの２つの側面と上面の合計３面にチャネルが形成されるトライゲート（Ｔｒｉ−ｇａｔｅ）型トランジスタを適宜基板上に搭載した半導体装置の個々の半導体素子の特性を変化させて所望の特性をもつ半導体装置を提供することである。
本発明の一態様によれば、半導体基板と、前記半導体基板内に形成された素子分離層と、前記半導体基板表面に対して略平行な方向に電流が流れるプレーナ型トランジスタからなるプレーナ型トランジスタ領域と、前記半導体基板表面に対して略垂直に形成されたフィンの側面上を前記半導体基板表面に対して略平行な方向に電流が流れるフィン型トランジスタからなるフィン型トランジスタ領域とを備え、前記素子分離層の高さは、プレーナ型トランジスタ領域の方がフィン型トランジスタ領域よりも大きく、かつ、フィン型トランジスタ領域は複数の前記素子分離層の高さを有することを特徴とする半導体装置を提供する。
本発明の一態様によれば、半導体基板と、前記半導体基板内に形成された素子分離層と、前記半導体基板表面に対して略平行な方向に電流が流れるプレーナ型トランジスタからなるプレーナ型トランジスタ領域と、前記半導体基板表面に対して略垂直に形成されたフィンの側面上を前記半導体基板表面に対して略平行な方向に電流が流れるフィン型トランジスタからなるフィン型トランジスタ領域と、前記半導体基板表面に対して略垂直に形成されたフィンの側面及び上面の３面にチャネルが形成され、前記３面上を前記半導体基板表面に対して略平行な方向に電流が流れるトライゲート型トランジスタからなるトライゲート型トランジスタ領域とを備え、前記素子分離層の高さは、プレーナ型トランジスタ領域の方がフィン型トランジスタ領域及びトライゲート型トランジスタ領域よりも大きく、かつ、フィン型トランジスタ領域及びトライゲート型トランジスタ領域は、互いに異なる前記素子分離層の高さを有することを特徴とする半導体装置を提供する。
本発明の実施の態様によれば、少なくともプレーナ型トランジスタ及びフィンの２つの側面にチャネルが形成されるフィン型トランジスタ、さらに、フィンの２つの側面と上面の合計３面にチャネルが形成されるトライゲート型トランジスタを適宜基板上に搭載した半導体装置の個々の半導体素子の特性を変化させて所望の特性をもつ半導体装置を提供することができる。
（プレーナ型トランジスタの構成）
プレーナ型トランジスタは、Ｓｉ基板１上に形成されたトレンチに埋め込まれた埋め込み絶縁膜で素子分離して形成されており、ゲート絶縁膜を介して形成されたゲート電極と、ゲート電極下に形成されるチャネル領域と、その両端に形成されるソース、ドレイン領域とから構成されている。
（フィン型トランジスタの構成）
フィン型トランジスタは、Ｓｉ基板１上に形成されたトレンチに埋め込まれた埋め込み絶縁膜で素子分離して形成されており、Ｓｉ基板表面に対して略垂直に形成されたフィンと、フィンの２つの側面部にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の近傍に形成されるチャネル領域と、その両端部であってフィンの２つの側面部に形成されたソース、ドレイン領域とから構成されている。具体的な構成は、以下に製造方法を示しながら説明する。
（プレーナ型トランジスタとフィン型トランジスタを搭載した半導体装置の製造方法）
図１（ａ），（ｂ），（ｃ）、図２（ａ），（ｂ），（ｃ）、図３（ａ），（ｂ），（ｃ），（ｄ）は、本発明の実施の形態に係るプレーナ型トランジスタとフィン型トランジスタを搭載した半導体装置の製造工程の流れを順に示すものである。各図において、左側にプレーナ型トランジスタ、右側にフィン型トランジスタの製造工程を示している。
図１（ａ）は、バルクシリコン基板１（以下、Ｓｉ基板１という）に、素子分離のためのトレンチエッチングから絶縁膜の堆積及び平坦化までの工程を示す。まず、プレーナ型トランジスタ、フィン型トランジスタ共に、Ｓｉ基板１に、プレーナ型トランジスタ及びフィン型トランジスタのフィン３の形状に基づいて、酸化膜４ａ、及び、ＳｉＮ膜であるハードマスク４ｂを形成する。ハードマスク４ｂを使用したフォトリソグラフィ工程で、所定の形状に素子分離のためのトレンチを形成する。この工程でのトレンチ深さは、フィン３の最大高さとなる。一例として、フィン３の高さは、５０〜１００ｎｍ、幅は、１０ｎｍ程度に設定される。次に、例えばＳｉＯ２である素子分離層５をトレンチ部にＰＣＶＤ（Ｐｌａｓｍａ ａｃｔｉｖａｔｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によりハードマスク４ｂの上まで堆積させ、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化処理する。
図１（ｂ）は、プレーナ型トランジスタの領域を形成する工程である。プレーナ型トランジスタの領域以外の領域に第１のレジスト６を形成した後に、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等によりエッチングを行う。エッチングは、ハードマスク４ｂの上端まで行うが、フィンの上面部、すなわちチャネルとなる部分の高さ位置までエッチバック除去を行ってもよい。一方、フィン型トランジスタの領域は、第１のレジスト６が形成されているので、素子分離層５はエッチングされない。
図１（ｃ）は、プレーナ型トランジスタ領域のハードマスク４ｂの剥離工程である。第１のレジスト６を剥離した後、リン酸によるウエット処理により、ハードマスク４ｂの剥離を行う。
図２（ａ）は、フィン型トランジスタのフィン３の高さを決めるためのエッチング工程である。フィン型トランジスタのフィン３の領域以外のプレーナ型トランジスタ領域等に第２のレジスト７を形成し、フィン型トランジスタ領域の素子分離層５をＲＩＥ等によりエッチバック除去する。ここで、フィン３の高さＨが所定の値になるまでエッチング処理を行う。フィン３の高さＨは、フィン型トランジスタの駆動電流に基づいて設定される。この工程において、複数のフィン型トランジスタの高さＨを異なるように、エッチング処理を行うことができる。すなわち、フィン３の高さＨを大きくするものに、プレーナ型トランジスタ領域等に第２のレジスト７を形成するのと同様の工程によりレジストを設け、フィン３の高さＨが小さいものよりもエッチバック除去量を少なくすることで、複数のフィン型トランジスタの高さＨを異なるようにするエッチング処理工程を必要に応じて設けることができる。一方、プレーナ型トランジスタ領域は、第２のレジスト７が形成されているので、素子分離層５はエッチングされない。このようなエッチング処理により、プレーナ型トランジスタ領域とフィン型トランジスタ領域の埋め込み絶縁膜である素子分離層５は、異なるエッチング表面３０を有する。これにより、フィン１０３及びこれに形成されるソース・ドレイン領域は、エッチング処理された埋め込み絶縁膜の膜厚に応じた幅を有することになる。
図２（ｂ）は、ゲート絶縁膜を形成する工程である。第２のレジスト７及び酸化膜４ａを剥離した後、熱酸化によるＳｉＯ２等のゲート絶縁膜８を形成する。このゲート絶縁膜形成の工程は、プレーナ型トランジスタ、フィン型トランジスタ共に行われ、フィン３では両側にゲート絶縁膜８が形成される。
図２（ｃ）は、ポリシリコンの堆積工程である。プレーナ型トランジスタ、フィン型トランジスタ共に、第１のポリシリコン９ａをＰＣＶＤ法等により堆積させる。
図３（ａ）は、平坦化処理工程である。プレーナ型トランジスタ、フィン型トランジスタ共に、第１のポリシリコン９ａをフィン型トランジスタのハードマスク４ｂをストッパとして、ＣＭＰにより平坦化処理する。
図３（ｂ）は、ポリシリコンの堆積工程である。プレーナ型トランジスタ、フィン型トランジスタ共に、第２のポリシリコン９ｂをＰＣＶＤ法等により堆積させる。
図３（ｃ）は、第２のポリシリコン９ｂの上に、プレーナ型トランジスタ領域及びフィン型トランジスタ領域にハードマスクとしてのＳｉＮ膜１０を形成し、ＲＩＥにより第１のポリシリコン９ａ及び第２のポリシリコン９ｂのエッチングを行うことで、図３（ｄ）に示すプレーナ型トランジスタ、フィン型トランジスタの基本形状が形成される。
この後、ソース、ドレイン領域を形成するためのｐｎ接合の形成、ソース、ドレイン電極とのコンタクト用のｐｎ接合形成、及び、ゲート配線、ソース、ドレイン配線を形成する工程等を経て、プレーナ型トランジスタとフィン型トランジスタを搭載した半導体装置が完成する。
（トライゲート型トランジスタの構成）
トライゲート型トランジスタは、Ｓｉ基板１上に形成されたトレンチに埋め込まれた埋め込み絶縁膜で素子分離して形成されており、Ｓｉ基板表面に対して略垂直に形成されたトライゲート領域（フィン）と、トライゲート領域（フィン）の２つの側面及び上面にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の近傍に形成されるチャネル領域と、その両端部であってシリコン領域の２つの側面及び上面に形成されたソース、ドレイン領域とから構成されている。具体的な構成は、以下に製造方法を示しながら説明する。
（トライゲート型トランジスタとフィン型トランジスタを搭載した半導体装置の製造方法）
図４（ａ），（ｂ），（ｃ）、図５（ａ），（ｂ），（ｃ）、図６（ａ），（ｂ），（ｃ）は、本発明の実施の形態に係るトライゲート型トランジスタとフィン型トランジスタを搭載した半導体装置の製造工程の流れを順に示すものである。各図において、左側にトライゲート型トランジスタ、右側にフィン型トランジスタの製造工程を示している。
図４（ａ）は、バルクシリコン基板１０１（以下、Ｓｉ基板１０１という）に、素子分離のためのトレンチエッチングから絶縁膜の堆積及び平坦化までの工程を示す。まず、トライゲート型トランジスタ、フィン型トランジスタ共に、Ｓｉ基板１０１に、トライゲート型トランジスタ及びフィン型トランジスタのフィン１０３の形状に基づいて、酸化膜１０４ａ、及び、ＳｉＮ膜であるハードマスク１０４ｂを形成する。ハードマスク１０４ｂを使用したフォトリソグラフィ工程で、所定の形状に素子分離のためのトレンチを形成する。この工程でのトレンチ深さは、フィン１０３の最大高さとなる。次に、埋め込み絶縁膜としての素子分離層１０５をトレンチ部にＰＣＶＤ法等によりハードマスク１０４ｂの上まで堆積させ、ＣＭＰ法により平坦化処理する。
図４（ｂ）は、トライゲート型トランジスタの領域を形成する工程である。トライゲート型トランジスタの領域以外の領域に第１のレジスト１０６を形成した後に、ＲＩＥ等によりエッチングを行う。エッチングは、トライゲート型トランジスタの側面ゲートの設定高さＴＨの位置までエッチバック除去を行なう。一方、フィン型トランジスタの領域は、第１のレジスト１０６が形成されているので、素子分離層１０５はエッチングされない。
図４（ｃ）は、トライゲート型トランジスタ領域のハードマスク１０４ｂの剥離工程である。第１のレジスト１０６を剥離した後、リン酸によるウエット処理により、ハードマスク１０４ｂの剥離を行う。
図５（ａ）は、フィン型トランジスタのフィン１０３の高さを決めるためのエッチング工程である。フィン型トランジスタのフィン１０３の領域以外のトライゲート型トランジスタ領域等に第２のレジスト１０７を形成し、フィン型トランジスタ領域の素子分離層１０５をＲＩＥ等によりエッチバック除去する。ここで、フィン１０３の高さＨが所定の値になるまでエッチング処理を行う。フィン１０３の高さＨは、フィン型トランジスタの駆動電流に基づいて設定される。この工程において、複数のフィン型トランジスタの高さＨを異なるように、エッチング処理を行うことができる。すなわち、フィン１０３の高さＨを大きくするものに、トライゲート型トランジスタ領域等に第２のレジスト１０７を形成するのと同様の工程によりレジストを設け、フィン１０３の高さＨが小さいものよりもエッチバック除去量を少なくすることで、複数のフィン型トランジスタの高さＨを異なるようにするエッチング処理工程を必要に応じて設けることができる。一方、トライゲート型トランジスタ領域は、第２のレジスト１０７が形成されているので、素子分離層１０５はエッチングされない。このようなエッチング処理により、トライゲート型トランジスタ領域とフィン型トランジスタ領域の埋め込み絶縁膜である素子分離層１０５は、異なるエッチング表面１３０を有する。これにより、フィン１０３及びこれに形成されるソース・ドレイン領域は、エッチング処理された埋め込み絶縁膜の膜厚に応じた幅を有することになる。
尚、トライゲート型トランジスタにおいても、上記のフィン型トランジスタと同様の工程により、複数のトライゲート型トランジスタのフィン高さを異なるように、エッチング処理を行うことができる。すなわち、フィンの高さを大きくするものにレジストを設け、フィンの高さが小さいものよりもエッチバック除去量を少なくすることで、複数のトライゲート型トランジスタのフィン高さを異なるようにするエッチング処理工程を必要に応じて設けることができる。
図５（ｂ）は、ゲート絶縁膜を形成する工程である。第２のレジスト１０７及び酸化膜１０４ａを剥離した後、プラズマ酸化又はＨ２アニールにより、トライゲート型トランジスタのフィンを構成する部分において、角部１２０を丸くするラウンド加工を施す。フィン型トランジスタの領域では、ハードマスク１０４ｂがあるためラウンド加工はされない。この後、熱酸化によるＳｉＯ２等のゲート絶縁膜１０８を形成する。このゲート絶縁膜形成の工程は、トライゲート型トランジスタ、フィン型トランジスタ共に行われ、フィン１０３では両側にゲート絶縁膜１０８が形成され、トライゲート型トランジスタでは両側及び上面の３つの面にゲート絶縁膜１０８が形成される。
図５（ｃ）は、ポリシリコンの堆積工程である。トライゲート型トランジスタ、フィン型トランジスタ共に、第１のポリシリコン１０９ａをＰＣＶＤ法等により堆積させる。
図６（ａ）は、平坦化処理工程である。トライゲート型トランジスタ、フィン型トランジスタ共に、第１のポリシリコン１０９ａをフィン型トランジスタのハードマスク１０４ｂをストッパとして、ＣＭＰにより平坦化処理する。
図６（ｂ）は、ポリシリコンの堆積工程である。トライゲート型トランジスタ、フィン型トランジスタ共に、第２のポリシリコン１０９ｂをＰＣＶＤ法等により堆積させる。
図６（ｃ）は、第２のポリシリコン１０９ｂの上に、トライゲート型トランジスタ領域及びフィン型トランジスタ領域にハードマスクとしてのＳｉＮ膜１１０を形成し、ＲＩＥにより第１のポリシリコン１０９ａ及び第２のポリシリコン１０９ｂのエッチングを行うことで、トライゲート型トランジスタ、フィン型トランジスタの基本形状が形成される。
この後、ソース、ドレイン領域を形成するためのｐｎ接合の形成、ソース、ドレイン電極とのコンタクト用のｐｎ接合形成、及び、ゲート配線、ソース、ドレイン配線を形成する工程等を経て、トライゲート型トランジスタとフィン型トランジスタを搭載した半導体装置が完成する。
（プレーナ型トランジスタ、トライゲート型トランジスタ及びフィン型トランジスタを搭載した半導体装置の製造方法）
図７は、Ｓｉ基板上にプレーナ型トランジスタ、トライゲート型トランジスタ及びフィン型トランジスタが形成された半導体装置の断面を示すものである。上記説明した、プレーナ型トランジスタとフィン型トランジスタを搭載した半導体装置の製造方法、トライゲート型トランジスタとフィン型トランジスタを搭載した半導体装置の製造方法を組み合せて用いることで、３種類のトランジスタがＳｉ基板上に搭載された半導体装置を製造することができる。特に、プレーナ型トランジスタ領域、トライゲート型トランジスタ領域、及びフィン型トランジスタ領域の埋め込み絶縁膜である素子分離層５、１０５のエッチング処理において、プレーナ型トランジスタ領域、トライゲート型トランジスタ領域、及びフィン型トランジスタ領域の各々の埋め込み絶縁膜を異なる高さのエッチング表面３０、１３０を有するように形成することができる。
（ＳＲＡＭ素子へ本発明を適用した実施の形態）
占有面積の増大と閾値電圧のばらつきが致命的な欠陥であるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においては、テクノロジーノードが進むにつれて、フィン型トランジスタによるＳＲＡＭセルの設計が期待されている。
一方で、ＳＲＡＭセルのデータを読み書きするための回路やセンスアンプなどの周辺回路においては、（１）ＳＲＡＭセル部よりもデザインルールが緩やかであること（２）ＳＲＡＭセル部のように周期的かつ密集したパターンではないために、フィン型トランジスタでの作製が容易でなくかつその効果も少ないこと、といった二つの理由より現在主に用いられているプレーナ型トランジスタを適用することが望ましい。またＳＲＡＭセルの周辺回路に限らず、ＳｏＣチップ上では必ずしも高性能・高集積である必要がない回路部が多数存在する。以上のことより、プレーナ型トランジスタとフィン型トランジスタを一枚の基板上に搭載した半導体装置が望まれている。
そこで、本発明の実施の形態に係る半導体装置を、ＳＲＡＭ素子の形成に適用する場合の実施の形態を示す。すなわち、ＳＲＡＭセルを本発明の実施の形態に係るフィン型トランジスタにより構成し、ＳＲＡＭセルの周辺回路部をプレーナ型トランジスタで構成することによりＳＲＡＭ素子を構成することができる。
図８は、ＳＲＡＭのレイアウトを示すものである。素子駆動用のワード線２０１、ビット線２０２と、各々２つのトランスファトランジスタ２０３、ドライバトランジスタ２０４、及び、ロードトランジスタ２０５とから構成される。具体的な回路図として示すと、図９のようである。
書き込むデータ（１ｏｒ０）をデータとして入力し、ワード線に電圧を与えると、トランスファトランジスタ２０３のソースとドレインが導通し、データが書き込まれる。書き込まれたデータはフリップフロップ回路により保持される。リード時はデータ線を開放して（電位が無い状態）再びワード線に電圧を与えると、トランスファトランジスタ２０３のソースとドレインが導通し、保持されているデータが出力されるものである。
図１０は、Ｓｉ基板上にプレーナ型トランジスタ、トライゲート型トランジスタ及びフィン型トランジスタが形成された半導体装置の断面を示すものである。フィン型トランジスタ領域には、上記説明したＳＲＡＭのトランスファトランジスタ２０３及びドライバトランジスタ２０４が示されている。ドライバトランジスタ２０４が形成されている領域の埋め込み絶縁膜である素子分離層５、１０５のエッチング表面３０，１３０は、トランスファトランジスタ２０３が形成されている領域の素子分離層５、１０５のエッチング表面３０，１３０より低く形成されており、これによりドライバトランジスタ２０４のフィン３，１０３の高さＨｆｉｎ１の方が、トランスファトランジスタ２０３の高さＨｆｉｎ２よりも大きく形成される。
これは、図２（ａ）又は図５（ａ）で示した製造方法により可能となる。すなわち、ドライバトランジスタ２０３領域のエッチバック除去量をトランスファトランジスタ２０４領域のエッチバック除去量よりも少なくすることで、ドライバトランジスタ２０４のフィン３，１０３の高さＨｆｉｎ１をトランスファトランジスタ２０３の高さＨｆｉｎ２よりも大きく形成することができる。
（実施の態様の効果）
１ フィンの高さを任意に設定してフィン型トランジスタを構成できるので、フィン型トランジスタの特性を回路構成の必要に応じて変化させることができる。特に、フィンの高さを高くすることで、高集積化しても占有面積を増大させることなく、動作電流を増大できる。
２ 複数のフィン型トランジスタの各々のフィンの高さを異なる高さに設定できるので、半導体装置におけるフィン型トランジスタの機能に応じてその特性を設定できる。
３ トライゲート型トランジスタのフィンを構成する部分において、ハードマスクの有無により、角部となる部分に丸みをもたせるラウンド加工が可能となるので、電界が角部に集中して平坦部よりも先にオンしてしまうことを防止でき、安定な回路動作が可能になる。
４ 本発明をSRAMへ適用した場合の実施の態様によれば、ドライバトランジスタのフィンの高さをトランスファトランジスタのものよりも大きく形成することができる。これにより、ドライバトランジスタの性能（駆動電流）をトランスファトランジスタよりも良くすることができるので、セル面積の増大及び基準電圧の増大を伴わずにスタティックノイズマージン（ＳＮＭ）を改善することができる。
５ 本発明の実施の態様の方法によれば、蓄積されたプレーナ型トランジスタに関するライブラリを有効に利用しながら、プレーナ型トランジスタとフィン型トランジスタあるいはトライゲート型トランジスタを基板上に搭載した半導体装置の個々の半導体素子の特性を変化させて所望の特性をもつ半導体装置及びその製造方法が可能となる。また、特に、SRAMを搭載した半導体装置においては、SRAMの重要な特性であるＳＮＭが改善できるので特に効果を有する。
本発明の実施の形態に係るプレーナ型トランジスタとフィン型トランジスタを搭載した半導体装置の製造工程の流れ（その１）を順に示すものである。 本発明の実施の形態に係るプレーナ型トランジスタとフィン型トランジスタを搭載した半導体装置の製造工程の流れ（その２）を順に示すものである。 本発明の実施の形態に係るプレーナ型トランジスタとフィン型トランジスタを搭載した半導体装置の製造工程の流れ（その３）を順に示すものである。 本発明の実施の形態に係るトライゲート型トランジスタとフィン型トランジスタを搭載した半導体装置の製造工程の流れ（その１）を順に示すものである。 本発明の実施の形態に係るトライゲート型トランジスタとフィン型トランジスタを搭載した半導体装置の製造工程の流れ（その２）を順に示すものである。 本発明の実施の形態に係るトライゲート型トランジスタとフィン型トランジスタを搭載した半導体装置の製造工程の流れ（その３）を順に示すものである。 Ｓｉ基板上にプレーナ型トランジスタ、トライゲート型トランジスタ及びフィン型トランジスタが形成された半導体装置の断面を示すものである。 ＳＲＡＭのレイアウトを示すものである。 ＳＲＡＭの具体的な回路図を示すものである。 Ｓｉ基板上にプレーナ型トランジスタ、トライゲート型トランジスタ及びフィン型トランジスタが形成された半導体装置の断面を示すものである。
符号の説明
１、１０１、バルクシリコン基板 ３、１０３、フィン
４ａ、酸化膜 ４ｂ、１０４ｂ、ハードマスク
５、１０５、素子分離層 ６、１０６、第１のレジスト
７、１０７、第２のレジスト ８、１０８、ゲート絶縁膜
９ａ、１０９ａ、第１のポリシリコン ９ｂ、１０９ｂ、第２のポリシリコン
１０、１１０、ＳｉＮ膜
３０、１３０、エッチング表面
１２０、角部
２０１、ワード線 ２０２、ビット線
２０３、トランスファトランジスタ ２０４、ドライバトランジスタ
２０５、ロードトランジスタ

Claims (5)

  1. 半導体基板と、
    前記半導体基板内に形成された素子分離層と、
    前記半導体基板表面に対して略平行な方向に電流が流れるプレーナ型トランジスタからなるプレーナ型トランジスタ領域と、
    前記半導体基板表面に対して略垂直に形成されたフィンの側面上を前記半導体基板表面に対して略平行な方向に電流が流れるフィン型トランジスタからなるフィン型トランジスタ領域とを備え、
    前記素子分離層の高さは、プレーナ型トランジスタ領域の方がフィン型トランジスタ領域よりも大きく、かつ、フィン型トランジスタ領域は複数の前記素子分離層の高さを有することを特徴とする半導体装置。
  2. 前記フィン型トランジスタは、ＳＲＡＭセルであり、前記ＳＲＡＭセルの周辺回路部が前記プレーナ型トランジスタであることを特徴とする請求項１に記載の半導体装置。
  3. 前記ＳＲＡＭセルは、ドライバートランジスタ及びトランスファートランジスタを有して構成され、前記ドライバートランジスタのフィン高さが前記トランスファートランジスタのフィン高さよりも高いことを特徴とする請求項２に記載の半導体装置。
  4. 半導体基板と、
    前記半導体基板内に形成された素子分離層と、
    前記半導体基板表面に対して略平行な方向に電流が流れるプレーナ型トランジスタからなるプレーナ型トランジスタ領域と、
    前記半導体基板表面に対して略垂直に形成されたフィンの側面上を前記半導体基板表面に対して略平行な方向に電流が流れるフィン型トランジスタからなるフィン型トランジスタ領域と、
    前記半導体基板表面に対して略垂直に形成されたフィンの側面及び上面の３面にチャネルが形成され、前記３面上を前記半導体基板表面に対して略平行な方向に電流が流れるトライゲート型トランジスタからなるトライゲート型トランジスタ領域とを備え、
    前記素子分離層の高さは、プレーナ型トランジスタ領域の方がフィン型トランジスタ領域及びトライゲート型トランジスタ領域よりも大きく、かつ、フィン型トランジスタ領域及びトライゲート型トランジスタ領域は、互いに異なる前記素子分離層の高さを有することを特徴とする半導体装置。
  5. 前記トライゲート型トランジスタ領域は、２種類以上の異なるフィン高さを有するトライゲート型トランジスタを搭載していることを特徴とする請求項４に記載の半導体装置。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010537433A (ja) * 2007-08-30 2010-12-02 インテル コーポレイション 異なる高さの隣接シリコンフィンを製造する方法
WO2010150429A1 (ja) * 2009-06-23 2010-12-29 パナソニック株式会社 半導体装置及びその製造方法
JP2011109106A (ja) * 2009-11-20 2011-06-02 Taiwan Semiconductor Manufacturing Co Ltd 集積回路構造、及び集積回路の製造方法
US8116121B2 (en) 2009-03-06 2012-02-14 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing methods with using non-planar type of transistors
JP2013143437A (ja) * 2012-01-10 2013-07-22 Renesas Electronics Corp 半導体装置およびその製造方法
WO2015047253A1 (en) * 2013-09-25 2015-04-02 Intel Corporation Isolation well doping with solid-state diffusion sources for finfet architectures
US9087922B2 (en) 2011-06-16 2015-07-21 Samsung Electronics Co., Ltd. Semiconductor devices having vertical device and non-vertical device and methods of forming the same
US9564435B2 (en) 2014-10-13 2017-02-07 Samsung Electronics Co., Ltd. Semiconductor device including FinFETs having different gate structures and method of manufacturing the semiconductor device
JP2017220474A (ja) * 2016-06-03 2017-12-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2019517155A (ja) * 2016-05-24 2019-06-20 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 内蔵不揮発性メモリセルでｆｉｎｆｅｔ・ｃｍｏｓデバイスを集積する方法
CN109979943A (zh) * 2017-12-28 2019-07-05 联华电子股份有限公司 半导体元件及其制造方法
US10818682B2 (en) 2018-04-10 2020-10-27 Renesas Electronics Corporation Method of manufacturing semiconductor device
US11222947B2 (en) 2015-09-25 2022-01-11 Intel Corporation Methods of doping fin structures of non-planar transistor devices

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090057780A1 (en) * 2007-08-27 2009-03-05 International Business Machines Corporation Finfet structure including multiple semiconductor fin channel heights
US7926018B2 (en) * 2007-09-25 2011-04-12 Synopsys, Inc. Method and apparatus for generating a layout for a transistor
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8106459B2 (en) 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
KR100990599B1 (ko) * 2008-05-30 2010-10-29 주식회사 하이닉스반도체 반도체 장치의 제조 방법 및 그에 따라 제조된 반도체 장치
US8263462B2 (en) 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US8293616B2 (en) 2009-02-24 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of fabrication of semiconductor devices with low capacitance
US8543958B2 (en) * 2009-12-11 2013-09-24 Synopsys, Inc. Optical proximity correction aware integrated circuit design optimization
US8193094B2 (en) * 2010-06-21 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Post CMP planarization by cluster ION beam etch
US8354319B2 (en) * 2010-10-15 2013-01-15 International Business Machines Corporation Integrated planar and multiple gate FETs
CN103022100B (zh) * 2011-09-27 2015-09-02 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的结构及其形成方法
US8987835B2 (en) 2012-03-27 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with a buried semiconductor material between two fins
KR102017616B1 (ko) 2013-01-02 2019-09-03 삼성전자주식회사 전계 효과 트랜지스터
US9312272B2 (en) 2013-11-27 2016-04-12 Globalfoundries Inc. Implementing buried FET utilizing drain of finFET as gate of buried FET
US20150171217A1 (en) 2013-12-12 2015-06-18 Texas Instruments Incorporated Design and integration of finfet device
US9337195B2 (en) 2013-12-18 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9257537B2 (en) 2013-12-27 2016-02-09 International Business Machines Corporation Finfet including improved epitaxial topology
US9184087B2 (en) 2013-12-27 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming FinFETs with different fin heights
US10037991B2 (en) * 2014-01-09 2018-07-31 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for fabricating FinFETs with different threshold voltages
KR20150093543A (ko) * 2014-02-07 2015-08-18 삼성전자주식회사 핀 구조 전계 효과 트랜지스터를 구비한 반도체 소자
US20150255456A1 (en) * 2014-03-04 2015-09-10 Globalfoundries Inc. Replacement fin insolation in a semiconductor device
WO2015142847A1 (en) * 2014-03-17 2015-09-24 Tufts University Integrated circuit with multi-threshold bulk finfets
KR102352154B1 (ko) 2015-03-03 2022-01-17 삼성전자주식회사 집적회로 소자
US10276560B2 (en) * 2017-06-30 2019-04-30 Globalfoundries Inc. Passive device structure and methods of making thereof
DE102020112203A1 (de) * 2020-03-13 2021-09-16 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum einbetten planarer fets mit finfets

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020011612A1 (en) * 2000-07-31 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6720619B1 (en) * 2002-12-13 2004-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating partially-depleted, fully-depleted, and multiple-gate devices
JP2004214413A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 半導体装置
US6867433B2 (en) * 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US6911383B2 (en) * 2003-06-26 2005-06-28 International Business Machines Corporation Hybrid planar and finFET CMOS devices
US7301206B2 (en) * 2003-08-01 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US7172943B2 (en) * 2003-08-13 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
US6970373B2 (en) * 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
JP2005142289A (ja) * 2003-11-05 2005-06-02 Toshiba Corp 半導体記憶装置
JP4852694B2 (ja) * 2004-03-02 2012-01-11 独立行政法人産業技術総合研究所 半導体集積回路およびその製造方法
KR100576361B1 (ko) * 2004-03-23 2006-05-03 삼성전자주식회사 3차원 시모스 전계효과 트랜지스터 및 그것을 제조하는 방법
US7098477B2 (en) * 2004-04-23 2006-08-29 International Business Machines Corporation Structure and method of manufacturing a finFET device having stacked fins
KR100618827B1 (ko) * 2004-05-17 2006-09-08 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US7514739B2 (en) * 2004-08-27 2009-04-07 Samsung Electronics Co., Ltd Nonvolatile semiconductor device and method of fabricating the same
US6969644B1 (en) * 2004-08-31 2005-11-29 Texas Instruments Incorporated Versatile system for triple-gated transistors with engineered corners
US20070262377A1 (en) * 2004-11-10 2007-11-15 Gil Asa Transistor Structure and Method of Manufacturing Thereof
US7393733B2 (en) * 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7177177B2 (en) * 2005-04-07 2007-02-13 International Business Machines Corporation Back-gate controlled read SRAM cell
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7439594B2 (en) * 2006-03-16 2008-10-21 Micron Technology, Inc. Stacked non-volatile memory with silicon carbide-based amorphous silicon thin film transistors
US20080128797A1 (en) * 2006-11-30 2008-06-05 International Business Machines Corporation Structure and method for multiple height finfet devices
US8217435B2 (en) * 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
US20080157225A1 (en) * 2006-12-29 2008-07-03 Suman Datta SRAM and logic transistors with variable height multi-gate transistor architecture
US7612405B2 (en) * 2007-03-06 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication of FinFETs with multiple fin heights
US7560785B2 (en) * 2007-04-27 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multiple fin heights

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010537433A (ja) * 2007-08-30 2010-12-02 インテル コーポレイション 異なる高さの隣接シリコンフィンを製造する方法
US8116121B2 (en) 2009-03-06 2012-02-14 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing methods with using non-planar type of transistors
WO2010150429A1 (ja) * 2009-06-23 2010-12-29 パナソニック株式会社 半導体装置及びその製造方法
US9711412B2 (en) 2009-11-20 2017-07-18 Taiwan Semiconductor Munufacturing Company, Ltd. FinFETs with different fin heights
JP2011109106A (ja) * 2009-11-20 2011-06-02 Taiwan Semiconductor Manufacturing Co Ltd 集積回路構造、及び集積回路の製造方法
US8941153B2 (en) 2009-11-20 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin heights
US9425102B2 (en) 2009-11-20 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin heights
US9087922B2 (en) 2011-06-16 2015-07-21 Samsung Electronics Co., Ltd. Semiconductor devices having vertical device and non-vertical device and methods of forming the same
US9461054B2 (en) 2011-06-16 2016-10-04 Samsung Electronics Co., Ltd. Semiconductor devices having vertical device and non-vertical device and methods of forming the same
JP2013143437A (ja) * 2012-01-10 2013-07-22 Renesas Electronics Corp 半導体装置およびその製造方法
US10340273B2 (en) 2013-09-25 2019-07-02 Intel Corporation Doping with solid-state diffusion sources for finFET architectures
US10090304B2 (en) 2013-09-25 2018-10-02 Intel Corporation Isolation well doping with solid-state diffusion sources for FinFET architectures
WO2015047253A1 (en) * 2013-09-25 2015-04-02 Intel Corporation Isolation well doping with solid-state diffusion sources for finfet architectures
US10643999B2 (en) 2013-09-25 2020-05-05 Intel Corporation Doping with solid-state diffusion sources for finFET architectures
US10854607B2 (en) 2013-09-25 2020-12-01 Intel Corporation Isolation well doping with solid-state diffusion sources for finFET architectures
US9564435B2 (en) 2014-10-13 2017-02-07 Samsung Electronics Co., Ltd. Semiconductor device including FinFETs having different gate structures and method of manufacturing the semiconductor device
US11222947B2 (en) 2015-09-25 2022-01-11 Intel Corporation Methods of doping fin structures of non-planar transistor devices
US11264453B2 (en) 2015-09-25 2022-03-01 Intel Corporation Methods of doping fin structures of non-planar transistor devices
JP2019517155A (ja) * 2016-05-24 2019-06-20 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 内蔵不揮発性メモリセルでｆｉｎｆｅｔ・ｃｍｏｓデバイスを集積する方法
JP2017220474A (ja) * 2016-06-03 2017-12-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN109979943A (zh) * 2017-12-28 2019-07-05 联华电子股份有限公司 半导体元件及其制造方法
CN109979943B (zh) * 2017-12-28 2022-06-21 联华电子股份有限公司 半导体元件及其制造方法
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