TWI807270B - 記憶胞、半導體元件及形成半導體元件的方法 - Google Patents

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Abstract

本發明提供一種記憶胞，包含：鐵電（FE）材料，接觸字元線；以及氧化物半導體（OS）層，接觸源極線及位元線，其中鐵電材料安置於氧化物半導體層與字元線之間。氧化物半導體層包括：第一區，與鐵電材料相鄰，第一區具有第一濃度的半導體元素；第二區，與源極線相鄰，第二區具有第二濃度的半導體元素；以及第三區，位於第一區與第二區之間，第三區具有第三濃度的半導體元素，第三濃度大於第二濃度且小於第一濃度。

Description

記憶胞、半導體元件及形成半導體元件的方法
本揭露涉及一種記憶胞、半導體元件及形成半導體元件的方法。
半導體記憶體用於電子應用(作為實例，其包含收音機、電視、蜂巢式電話以及個人計算元件)的積體電路中。半導體記憶體包含兩種主要類別。一種類別為揮發性記憶體；另一種類別為非揮發性記憶體。揮發性記憶體包含隨機存取記憶體(random access memory；RAM)，所述隨機存取記憶體可進一步劃分成兩種子類別：靜態隨機存取記憶體(static random access memory；SRAM)及動態隨機存取記憶體(dynamic random access memory；DRAM)。SRAM及DRAM兩者均為揮發性的，此是因為SRAM及DRAM在未被供電時將丟失其儲存的資訊。
另一方面，非揮發性記憶體可保留儲存於其上的資料。一一種類型的非揮發性半導體記憶體為鐵電隨機存取記憶體(Ferroelectric random access memory；FeRAM或FRAM)。FeRAM的優點包含其較快寫入/讀取速度及較小尺寸。
在一些實施例中，一種記憶胞包含：鐵電(FE)材料，接觸字元線；及氧化物半導體(OS)層，接觸源極線及位元線，其中鐵電材料安置於氧化物半導體層與字元線之間。氧化物半導體層包括：第一區，與鐵電材料相鄰，第一區具有第一濃度的半導體元素；第二區，與源極線相鄰，第二區具有第二濃度的半導體元素；以及第三區，位於第一區與第二區之間，第三區具有第三濃度的半導體元素，第三濃度大於第二濃度且小於第一濃度。視情況，在一些實施例中，半導體元素為銦。視情況，在一些實施例中，氧化物半導體層包括InxGayZnzMO，其中M為Ti、Al、Ag、Si或Sn，且x、y以及z各自為0與1之間的數目。視情況，在一些實施例中，第一區位於第一半導體層中，第二區位於第二半導體層中，且第三區位於第三半導體層中，第三半導體層與第一半導體層形成界面，且第三半導體層與第二半導體層形成界面。視情況，在一些實施例中，第二半導體層自源極線連續地延伸至位元線。視情況，在一些實施例中，氧化物半導體層具有梯度濃度的半導體元素，所述梯度濃度在遠離鐵電材料的方向上降低。視情況，在一些實施例中，字元線的延伸軸平行於半導體基底的主表面延伸，源極線的延伸軸垂直於半導體基底的主表面延伸，且位元線的延伸軸垂直於半導體基底的主表面延伸。
在一些實施例中，一種元件包含：半導體基底；第一記憶胞，位於半導體基底上方，所述第一記憶胞包括第一薄膜電晶體，其中第一薄膜電晶體包括：鐵電材料的第一部分，鐵電材料的第一部分接觸第一字元線；以及第一通道區，包括：第一半導體層的第 一部分，接觸鐵電材料；第二半導體層的第一部分，接觸第一半導體層，第一半導體層的銦濃度大於第二半導體層的銦濃度；以及第三半導體層的第一部分，接觸第二半導體層，第三半導體層的銦濃度小於第二半導體層的銦濃度；以及第二記憶胞，位於第一記憶胞上方。視情況，在一些實施例中，第三半導體層接觸源極線及位元線。視情況，在一些實施例中，源極線及位元線各自沿著垂直於半導體基底的主表面的方向延伸。視情況，在一些實施例中，第二記憶胞包括：鐵電材料的第二部分，鐵電材料的第二部分接觸與第一字元線不同的第二字元線；以及第二通道區，包括：第一半導體層的第二部分；第二半導體層的第二部分；以及第三半導體層的第二部分。視情況，在一些實施例中，第二字元線安置於第一字元線上方，且介電材料將第二字元線與第一字元線分離。視情況，在一些實施例中，第一字元線比第二字元線更長。視情況，在一些實施例中，第一半導體層、第二半導體層以及第三半導體層各自自第一通道區連續地延伸至第二通道區。視情況，在一些實施例中，第一半導體層、第二半導體層以及第三半導體層各自包括InxGayZnzMO，其中M為Ti、Al、Ag、Si或Sn，且x、y以及z各自為0與1之間的數目。
在一些實施例中，一種方法包含：圖案化延伸穿過第一導電線的第一溝渠；沿著第一溝渠的側壁及底部表面沈積鐵電(FE)材料；在鐵電材料上方沈積氧化物半導體(OS)層，所述氧化物半導體層沿著第一溝渠的側壁及底部表面延伸，沈積氧化物半導體層包括：在鐵電材料上方沈積氧化物半導體層的第一區，所述第一區具有第一濃度的半導體元素；在氧化物半導體層的第一區上 方沈積氧化物半導體層的第二區，所述第二區具有第二濃度的半導體元素，所述第二濃度小於半導體元素的第一濃度；以及在氧化物半導體層的第二區上方沈積氧化物半導體層的第三區，所述第三區具有第三濃度的半導體元素，所述第三濃度小於第二濃度。視情況，在一些實施例中，半導體元素為銦。視情況，在一些實施例中，方法更包含：沿著第一溝渠的底部表面移除氧化物半導體層的一部分；以及用第一介電材料填充第一溝渠的剩餘部分。視情況，在一些實施例中，方法更包含：在第一介電材料中圖案化第二溝渠；用第二介電材料填充第二溝渠；在第二介電材料中圖案化第三溝渠及第四溝渠；以及用導電材料填充第三溝渠及第四溝渠以形成第二導電線及第三導電線。視情況，在一些實施例中，第一溝渠延伸穿過多層堆疊，所述多層堆疊包括多個堆疊導電線，所述多個堆疊導電線包括第一導電線。
30C'-30C'、122:線
50:基底
52、52A、52B、52C、52D、98A、224:介電層
54、54A、54B、54C、54D、54E:導電層
56、82:光阻
58:多層堆疊
60、62、64、66、92D、92F、200A:區
61:開口
68:梯形結構
70:金屬間介電質
72、106、108、116A、116B、116C:導電線
80:硬罩幕
86、100、104:溝渠
90:鐵電材料
92、92E:氧化物半導體層
92A:底部氧化物半導體層
92B:中間氧化物半導體層
92C:頂部氧化物半導體層
98、98B、102:介電材料
110、112、114:導電接觸件
118:導通孔
120:箭頭
200:記憶體陣列
201:閘極介電層
202:記憶胞
203:閘極電極
204:薄膜電晶體
206:源極/汲極區
208:閘極間隔件
210:第一層間介電質
212:第二層間介電質
214:源極/汲極接觸件
216:閘極接觸件
220:內連線結構
222:導電特徵
306:源極/汲極區
A206:箭頭
B-B'、C-C'、D-D':線
T1、T2:厚度
當結合隨附圖式閱讀以下詳細描述時將最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚的目的，可任意地增大或減小各種特徵的尺寸。
圖1A及圖1B示出根據一些實施例的記憶體陣列的透視圖及電路圖。
圖2、圖3A、圖3B、圖4A、圖4B、圖5A、圖5B、圖6A、圖6B、圖7、圖8、圖9、圖10、圖11、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖15A、圖15B、圖15C、圖16A、圖 16B、圖16C、圖17A、圖17B、圖17C、圖18A、圖18B、圖18C、圖19至圖25、圖26A、圖26B、圖27A、圖27B、圖28A、圖28B、圖29A、圖29B、圖30A、圖30B以及圖30C示出根據一些實施例的製造記憶體陣列的不同視圖。
圖31A及圖31B示出根據一些實施例的記憶體陣列的不同視圖。
圖32A及圖32B示出根據一些實施例的記憶體陣列的不同視圖。
圖33示出根據一些實施例的通道區中的半導體濃度的曲線圖。
以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例是為了簡化本揭露。當然，此等具體實例僅為實例且不意欲為限制性的。舉例而言，在以下描述中，在第二特徵上方或第二特徵上形成第一特徵可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清晰的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，本文中可使用諸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」以及類似者的空間相對術語來描述如圖式中所示出的一個部件或特徵與另一部件 或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
各種實施例提供具有多個豎直堆疊的記憶胞的3D記憶體陣列。每一記憶胞包含薄膜電晶體(thin film transistor；TFT)，所述薄膜電晶體具有充當閘極電極的字元線區、充當第一源極/汲極電極的位元線區以及充當第二源極/汲極電極的源極線區。每一TFT更包含鐵電(ferroelectric；FE)閘極介電層及氧化物半導體(oxide semiconductor；OS)通道區。OS通道區可具有至少三個不同區，所述至少三個不同區各自具有不同半導體元素(例如，銦)濃度。舉例來說，OS通道的銦濃度可在遠離閘極電極/FE閘極介電質的方向上降低。藉由提供至少三種不同濃度的半導體元素，可實現優點。舉例而言，藉由具有最接近閘極電極的相對較高的濃度的半導體元素，可增加OS通道區中的載子移動率。藉由在遠離閘極電極的OS通道區的暴露表面處具有相對較低的濃度的半導體元素，可減少在OS通道區的後續處理期間的製程損傷。此外，藉由在OS通道區的相對較低的濃度區與相對較高的濃度區之間包含中等濃度的半導體元素，可減少低濃度區與高濃度區之間的電子散射。因此，可藉由減少製造缺陷來提高元件效能。
圖1A及圖1B示出根據一些實施例的記憶體陣列的實例。圖1A示出根據一些實施例的三維視圖中的記憶體陣列200的一部分的實例，且圖1B示出記憶體陣列200的電路圖。記憶體陣列200包含可配置於列及行的網格中的多個記憶胞202。記憶胞 202可進一步豎直堆疊以提供三維記憶體陣列，藉此增加元件密度。記憶體陣列200可安置於半導體晶粒的後段製程(back end of line；BEOL)中。舉例而言，記憶體陣列可安置於半導體晶粒的內連線層中，諸如安置於形成在半導體基底上的一或多個主動元件(例如，電晶體)上方。在一些實施例中，記憶體陣列可安置於內連線層的頂部金屬層中，諸如安置於半導體晶粒中的所有其他內連線層上方。在其他實施例中，記憶體陣列可安置於內連線層的中間金屬層中，且半導體晶粒可包含例如記憶體陣列上方及下方的額外內連線層。
在一些實施例中，記憶體陣列200為快閃記憶體陣列，諸如NOR快閃記憶體陣列或類似者。每一記憶胞202可包含具有作為閘極介電質的鐵電(FE)材料的薄膜電晶體(TFT)204。在一些實施例中，每一薄膜電晶體204的閘極電耦接至相應字元線，每一薄膜電晶體204的第一源極/汲極區電耦接至相應位元線，且每一薄膜電晶體204的第二源極/汲極區電耦接至相應源極線，所述相應源極線將第二源極/汲極區電耦接至接地。記憶體陣列200的同一水平列中的記憶胞202可共用共同字元線，而記憶體陣列200的同一豎直行中的記憶胞可共用共同源極線及共同位元線。
記憶體陣列200包含多個豎直堆疊的導電線72(例如，字元線)，其中介電層52安置於導電線72中的相鄰者之間。導電線72在與下伏基底(圖1A及圖1B中未明確示出)的主表面平行的方向上延伸。導電線72可具有階梯組態，使得下部導電線72比上部導電線72的端點更長且橫向延伸超過上部導電線72的端 點。舉例而言，在圖1A中，示出導電線72的多個堆疊層，其中最頂部導電線72最短，而最底部導電線72最長。導電線72的相應長度可在朝向下伏基底的方向上增加。以此方式，可自記憶體陣列200上方存取導電線72中的每一者的一部分，且可針對導電線72中的每一者的暴露部分形成導電接觸件。
記憶體陣列200更包含多條導電線106(例如，位元線)及導電線108(例如，源極線)。導電線106及導電線108可各自在垂直於導電線72的方向上延伸。介電材料102安置於導電線106及導電線108中的相鄰者之間且隔離導電線106及導電線108中的相鄰者。成對的導電線106及導電線108連同相交的導電線72一起定義出每一記憶胞202的邊界，且介電材料98安置於導電線106及導電線108的相鄰對之間且隔離導電線106及導電線108的相鄰對。在一些實施例中，導電線108電耦接至接地。儘管圖1A示出導電線106相對於導電線108的特定置放，但應理解，在其他實施例中，可翻轉導電線106及導電線108的置放。
記憶體陣列200亦可包含氧化物半導體(OS)層92。氧化物半導體層92可為記憶胞202的薄膜電晶體204提供通道區。舉例而言，當經由對應導電線72施加適當電壓(例如，高於對應薄膜電晶體204的相應臨限電壓(Vth))時，氧化物半導體層92的與導電線72相交的區可允許電流(例如，在由箭頭A206指示的方向上)自導電線106流動至導電線108。
鐵電材料90安置於導電線72與氧化物半導體層92之間，且鐵電材料90可為薄膜電晶體204提供閘極介電質。因此，記憶體陣列200亦可稱為鐵電隨機存取記憶體(FERAM)陣列。 可在兩個不同方向中的一者上使鐵電材料90極化，且可藉由在鐵電材料90上施加適當電壓差動及產生適當電場來改變極化方向。可使極化相對局部化(例如，通常含於記憶胞202的每一邊界內)，且鐵電材料90的連續區可跨多個記憶胞202延伸。取決於鐵電材料90的特定區的極化方向，對應薄膜電晶體204的臨限電壓改變，且可儲存數位值(例如，0或1)。舉例而言，當鐵電材料90的區具有第一電性極化方向時，對應薄膜電晶體204可具有相對較低的臨限電壓，且當鐵電材料90的區具有第二電性極化方向時，對應薄膜電晶體204可具有相對較高的臨限電壓。兩個臨限電壓之間的差可稱為臨限電壓位移。較大臨限電壓位移使讀取儲存於對應記憶胞202中的數位值變得更容易(例如，更不容易出錯)。
為了對記憶胞202執行寫入操作，在鐵電材料90的對應於記憶胞202的部分上施加寫入電壓。舉例而言，可藉由將適當電壓施加至對應導電線72(例如，字元線)及對應導電線106/導電線108(例如，位元線/源極線)來施加寫入電壓。藉由在鐵電材料90的部分上施加寫入電壓，可改變鐵電材料90的區的極化方向。因此，對應薄膜電晶體204的對應臨限電壓亦可自低臨限電壓切換至高臨限電壓，或反之亦然，且可將數位值儲存於記憶胞202中。因為導電線72與導電線106及導電線108相交，所以可針對寫入操作選擇個別記憶胞202。
為了對記憶胞202執行讀取操作，將讀取電壓施加至對應導電線72(例如，薄膜電晶體204的字元線/閘極電極)，且將電流施加至對應導電線106(例如，位元線)。可在薄膜電晶體204的低臨限電壓與高臨限電壓之間施加讀取電壓。取決於鐵電材料 90的對應區的極化方向，可接通或可不接通記憶胞202的薄膜電晶體204。因此，導電線106可經由或可不經由導電線108(例如耦接至接地的源極線)進行放電，且可判定儲存於記憶胞202中的數位值。因為導電線72與導電線106及導電線108相交，所以可針對讀取操作選擇個別記憶胞202。
圖1A進一步示出在後續圖式中使用的記憶體陣列200的參考橫截面。線B-B'的橫截面沿著導電線72的延伸軸且在例如與薄膜電晶體204的電流流動方向平行的方向上。線C-C'的橫截面垂直於橫截面B-B'且平行於導電線72的延伸軸。線C-C'的橫截面延伸穿過導電線106。線D-D'的橫截面平行於線C-C'的橫截面且延伸穿過介電材料102。為了清楚起見，後續圖式參考此等參考橫截面。
圖2至圖30為根據一些實施例的製造記憶體陣列200中的中間階段的視圖。以三維視圖形式示出圖3A、圖4A、圖5A、圖6A、圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A以及圖30。沿著圖1中所示出的線B-B'的參考橫截面示出圖3B、圖4B、圖5B、圖6B、圖7、圖8、圖9、圖10、圖11、圖12B、圖13B、圖14B、圖15B、圖16B、圖17B以及圖18B。沿著圖1中所示出的線C-C'的參考橫截面示出圖15C、圖16C、圖17C、圖18C、圖19、圖20、圖21、圖22、圖23、圖24、圖28B以及圖29B。沿著圖1中所示出的線D-D'的參考橫截面示出圖26B及圖27B。圖25、圖26A、圖27A、圖28A以及圖29A示出俯視圖。
在圖2中，提供基底50。基底50可為半導體基底，諸如 塊狀半導體、絕緣層上半導體(semiconductor-on-insulator；SOI)基底或類似者，所述半導體基底可經摻雜(例如，摻雜有p型摻雜劑或n型摻雜劑)或未經摻雜。基底50可為晶圓，諸如矽晶圓。通常，SOI基底為形成於絕緣層上的半導體材料層。絕緣層可為例如埋入式氧化物(buried oxide；BOX)層、氧化矽層或類似者。絕緣層設置於基底(通常為矽基底或玻璃基底)上。亦可使用其他基底，諸如多層基底或梯度基底。在一些實施例中，基底50的半導體材料可包含：矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦以及/或銻化銦；合金半導體，包含矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷鎵銦；或其組合。在一些實施例中，主動元件(例如，電晶體、二極體或類似者)及/或被動元件(例如，電容器、電阻器或類似者)可形成於基底50的頂部表面上。
圖2進一步示出可形成於基底50上方的電路。電路包含基底50的頂部表面處的電晶體。電晶體可包含基底50的頂部表面上方的閘極介電層201及閘極介電層201上方的閘極電極203。源極/汲極區206在閘極介電層201及閘極電極203的相對側上安置於基底50中。閘極間隔件208沿著閘極介電層201的側壁形成且以適當橫向距離將源極/汲極區206與閘極電極203分隔開。在一些實施例中，電晶體可為平坦場效電晶體(field effect transistor；FET)、鰭式場效電晶體(fin field effect transistor；FinFET)、奈米場效電晶體(nano-field effect transistor；nanoFET)或類似者。
第一層間介電質210包圍且隔離源極/汲極區206、閘極介電層201以及閘極電極203，且第二層間介電質212位於第一層 間介電質210上方。源極/汲極接觸件214延伸穿過第二層間介電質212及第一層間介電質210且電耦接至源極/汲極區206，且閘極接觸件216延伸穿過第二層間介電質212且電耦接至閘極電極203。包含一或多個堆疊介電層224及形成於一或多個介電層224中的導電特徵222的內連線結構220位於第二層間介電質212、源極/汲極接觸件214以及閘極接觸件216上方。儘管圖2示出兩個堆疊介電層224，但應理解，內連線結構220可包含其中安置有導電特徵222的任何數目的介電層224。內連線結構220可電連接至閘極接觸件216及源極/汲極接觸件214以形成功能電路。在一些實施例中，由內連線結構220形成的功能電路可包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似者或其組合。儘管圖2論述形成於基底50上方的電晶體，但其他主動元件(例如，二極體或類似者)及/或被動元件(例如，電容器、電阻器或類似者)亦可形成為功能電路的部分。
在圖3A及圖3B中，多層堆疊58形成於圖2的結構上方。出於簡單及清楚的目的，可自後續圖式中省略基底50、電晶體、ILD以及內連線結構220。儘管將多層堆疊58示出為接觸內連線結構220的介電層224，但任何數目的中間層可安置於基底50與多層堆疊58之間。舉例而言，多層堆疊58可位於內連線結構220上方，且包括絕緣層(例如，低k介電層)中的導電特徵的一或多個內連線層可安置於基底50與多層堆疊58之間。在一些實施例中，可圖案化導電特徵來為基底50及/或記憶體陣列200(參看圖1A及圖1B)上的主動元件提供電力、接地及/或訊號線。
多層堆疊58包含導電層54A至導電層54E(統稱為導電 層54)與介電層52A至介電層52D(統稱為介電層52)的交替層。可在後續步驟中圖案化導電層54以定義出導電線72(例如，字元線)。導電層54可包括導電材料，諸如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合或類似者，且介電層52可包括絕緣材料，諸如氧化矽、氮化矽、氮氧化矽、其組合或類似者。導電層54及介電層52可各自使用例如化學氣相沈積(chemical vapor deposition；CVD)、原子層沈積(atomic layer deposition；ALD)、物理氣相沈積(physical vapor deposition；PVD)、電漿增強型CVD(plasma enhanced CVD；PECVD)或類似者來形成。儘管圖3A及圖3B示出特定數目的導電層54及介電層52，但其他實施例可包含不同數目的導電層54及介電層52。
在圖4A及圖4B中，光阻56形成於多層堆疊58上方。光阻56可藉由使用旋塗技術形成且可使用可接受的微影技術進行圖案化。圖案化光阻56可暴露區60中的多層堆疊58，同時掩蔽多層堆疊58的剩餘部分。舉例而言，多層堆疊58的最頂部層(例如，介電層54E)可暴露於區60中。
在圖5A及圖5B中，使用光阻56作為罩幕來蝕刻區60中的多層堆疊58的暴露部分。蝕刻可為任何可接受的蝕刻製程，諸如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)、類似者或其組合。蝕刻可為非等向性的。蝕刻可移除區60中的導電層54E及介電層52D的部分且定義出開口61。因為導電層54E及介電層52D具有不同的材料組成物，所以用於移除此等層的暴露部分的蝕刻劑可為不同的。在一些實施例中，在蝕刻介電層54E時，介電層52D 充當蝕刻終止層，且在蝕刻介電層52D時，導電層54D充當蝕刻終止層。因此，可在不移除多層堆疊58的剩餘層的情況下選擇性地移除導電層54E及導電層54D的部分，且開口61可延伸至所需深度。替代地，可計時蝕刻製程以在開口61達到所需深度之後終止對開口61的蝕刻。在所得結構中，導電層54D暴露於區60中。
在圖6A及圖6B中，微調光阻56以暴露多層堆疊58的額外部分。可使用可接受的微影技術來微調光阻。由於微調，光阻56的寬度減小，且可暴露區60及區62中的多層堆疊58的部分。舉例而言，導電層54D的頂部表面可暴露於區60中，且導電層54E的頂部表面可暴露於區62中。
在圖7中，藉由使用光阻56作為罩幕的可接受的蝕製程序來移除區60及區62中的導電層54E、介電層52D、導電層54D以及介電層52C的部分。蝕刻可為任何可接受的蝕刻製程，諸如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似者或其組合。蝕刻可為非等向性的。蝕刻可將開口61進一步延伸至多層堆疊58中。因為導電層54E/導電層54D與介電層52D/介電層52C具有不同的材料組成物，所以用於移除此等層的暴露部分的蝕刻劑可為不同的。在一些實施例中，在蝕刻導電層54E時，介電層52D充當蝕刻終止層；在蝕刻介電層52D時，導電層54D充當蝕刻終止層；在蝕刻導電層54D時，介電層52C充當蝕刻終止層；且在蝕刻介電層52C時，導電層54C充當蝕刻終止層。因此，可在不移除多層堆疊58的剩餘層的情況下選擇性地移除導電層54E/導電層54D及介電層52D/介電層52C的部分， 且開口61可延伸至所需深度。此外，在蝕刻製程期間，導電層54及介電層52的未蝕刻部分充當下伏層的罩幕，且因此可將導電層54E及介電層52D(參看圖6A及圖6B)的先前圖案轉印至下伏導電層54D及介電層52C。在所得結構中，導電層54C暴露於區60中，且導電層54D暴露於區62中。
在圖8中，微調光阻56以暴露多層堆疊58的額外部分。可使用可接受的微影技術來微調光阻。由於微調，因此光阻56的寬度減小，且可暴露區60、區62以及區64中的多層堆疊58的部分。舉例而言，導電層54C的頂部表面可暴露於區60中；導電層54D的頂部表面可暴露於區62中；且導電層54E的頂部表面可暴露於區64中。
在圖9中，藉由使用光阻56作為罩幕的可接受的蝕刻製程來移除區60、區62以及區64中的導電層54E、導電層54D以及導電層54C及介電層52D、介電層52C以及介電層52B的部分。蝕刻可為任何可接受的蝕刻製程，諸如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似者或其組合。蝕刻可為非等向性的。蝕刻可將開口61進一步延伸至多層堆疊58中。因為導電層54E、導電層54D以及導電層54C與介電層52D、介電層52C以及介電層52B具有不同的材料組成物，所以用於移除此等層的暴露部分的蝕刻劑可為不同的。在一些實施例中，在蝕刻導電層54E時，介電層52D充當蝕刻終止層；在蝕刻介電層52D時，導電層54D充當蝕刻終止層；在蝕刻導電層54D時，介電層52C充當蝕刻終止層；在蝕刻介電層52C時，導電層54C充當蝕刻終止層；在蝕刻導電層54C時，介電層52B充當蝕 刻終止層；且在蝕刻介電層52B時，導電層54B充當蝕刻終止層。因此，可在不移除多層堆疊58的剩餘層的情況下選擇性地移除導電層54E/導電層54D/導電層54C及介電層52D/介電層52C/介電層52B的部分，且開口61可延伸至所需深度。此外，在蝕刻製程期間，導電層54及介電層52的未蝕刻部分充當下伏層的罩幕，且因此可將導電層54E/導電層54D及介電層52D/介電層52C(參看圖8)的先前圖案轉印至下伏導電層54D/下伏導電層54C及介電層52C/介電層52B。在所得結構中，導電層54B暴露於區60中；導電層54C暴露於區62中；且導電層54B暴露於區64中。
在圖10中，微調光阻56以暴露多層堆疊58的額外部分。可使用可接受的微影技術來微調光阻。由於微調，因此光阻56的寬度減小，且可暴露區60、區62、區64以及區66中的多層堆疊58的部分。舉例而言，導電層54B的頂部表面可暴露於區60中；導電層54C的頂部表面可暴露於區62中；導電層54D的頂部表面可暴露於區64中；且導電層54E的頂部表面可暴露於區66中。
在圖11中，藉由使用光阻56作為罩幕的可接受的蝕刻製程來移除區60、區62、區64以及區66中的導電層54E、導電層54D、導電層54C以及導電層54B的部分。蝕刻可為任何可接受的蝕刻製程，諸如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似者或其組合。蝕刻可為非等向性的。蝕刻可將開口61進一步延伸至多層堆疊58中。在一些實施例中，在蝕刻導電層54E時，介電層52D充當蝕刻終止層；在蝕刻導電層54D時，介電層52C充當蝕刻終止層；在蝕刻導電層54C 時，介電層52B充當蝕刻終止層；且介電層52A充當蝕刻導電層54B的蝕刻終止層。因此，可在不移除多層堆疊58的剩餘層的情況下選擇性地移除導電層54E、導電層54D、導電層54C以及導電層54B的部分，且開口61可延伸至所需深度。此外，在蝕刻製程期間，介電層52中的每一者充當下伏層的罩幕，且因此可將介電層52D/介電層52C/介電層52B(參見圖10)的先前圖案轉印至下伏導電層54D/下伏導電層54C/下伏導電層54B。在所得結構中，介電層52A暴露於區60中；介電層52B暴露於區62中；介電層52C暴露於區64中；且介電層52D暴露於區66中。
在圖12A及圖12B中，可諸如藉由可接受的灰化或濕式剝離製程來移除光阻56。因此，形成梯形結構68。梯形結構包括導電層54及介電層52的交替者的堆疊。下部導電層54較長且橫向延伸超過上部導電層54，且導電層54中的每一者的長度在朝向基底50的方向上增加。舉例而言，導電層54A可比導電層54B更長；導電層54B可比導電層54C更長；導電層54C可比導電層54D更長；且導電層54D可比導電層54E更長。因此，在後續製程步驟中，可自梯形結構68上方針對導電層54中的每一者形成導電接觸件。
在圖13A及13B中，金屬間介電質(intermetal dielectric；IMD)70沈積於多層堆疊58上方。金屬間介電質70可由介電材料形成，且可藉由任何合適的方法(諸如CVD、電漿增強型CVD(plasma-enhanced CVD；PECVD)或FCVD)進行沈積。介電材料可包含磷矽酸鹽玻璃(phospho-silicate glass；PSG)、硼矽酸鹽玻璃(boro-silicate glass；BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phospho-silicate glass；BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass；USG)或類似者。可使用藉由任何可接受的製程形成的其他絕緣材料。金屬間介電質70沿著導電層54E、導電層54D、導電層54C以及導電層54B的側壁以及介電層52D、介電層52C以及介電層52B的側壁延伸。此外，金屬間介電質70可接觸介電層52中的每一者的頂部表面。
在圖14A及圖14B中，接著將移除製程應用於金屬間介電質70以移除多層堆疊58上方的過量介電材料。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(chemical mechanical polish；CMP)、回蝕製程、其組合或類似者。平坦化製程暴露多層堆疊58，使得在平坦化製程完成之後，多層堆疊58及金屬間介電質70的頂部表面為齊平的。
在圖15A至圖18C中，溝渠形成於多層堆疊58中，藉此定義出導電線72。導電線72可對應於記憶體陣列200中的字元線，且導電線72可進一步為記憶體陣列200的所得TFT提供閘極電極。在圖15A至圖18C中，以「A」結尾的圖式示出透視圖，以「B」結尾的圖式示出沿著圖1A的線B-B'的橫截面圖，且以「C」結尾的圖式示出沿著圖1A的線C-C'的橫截面圖。為易於說明，圖15A、圖16A以及圖17A示出區200A(參看圖14B)中的多層堆疊58的一部分。
在圖15A、圖15B以及圖15C中，硬罩幕80沈積於多層堆疊58及金屬間介電質70上方。硬罩幕80可包含例如可藉由CVD、PVD、ALD、PECVD或類似者沈積的氮化矽、氮氧化矽或類似者。在硬罩幕80上方形成且圖案化光阻82。光阻82可藉由 使用旋塗技術形成且可使用可接受的微影技術進行圖案化。
在圖16A、圖16B以及圖16C中，使用可接受的蝕刻製程(諸如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似者或其組合)將光阻82的圖案轉印至硬罩幕80。蝕刻可為非等向性的。因此，溝渠86形成於硬罩幕80中。
在圖17A、圖17B以及圖17C中，使用一或多個可接受的蝕刻製程(諸如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似者或其組合)將硬罩幕80的圖案轉印至多層堆疊58。蝕刻製程可為非等向性的。因此，溝渠86延伸穿過多層堆疊58，且導電線72(例如，字元線)自導電層54形成。藉由將溝渠86蝕刻穿過導電層54，相鄰導電線72可彼此分離。隨後，在圖18A、圖18B以及圖18C中，接著可藉由可接受的製程(諸如濕式蝕刻製程、乾式蝕刻製程、平坦化製程、其組合或類似者)來移除硬罩幕80。
圖19至圖25示出在溝渠86中形成且圖案化薄膜電晶體204(參看圖1A)的通道區。在圖19至圖25中，提供沿著圖1A的線C-C'的橫截面圖。
在圖19中，鐵電材料90共形地沈積於溝渠86中。鐵電材料90可具有能夠藉由在鐵電材料90上施加適當電壓差動來在兩個不同極化方向之間進行切換的材料。舉例而言，鐵電材料90可為高k介電材料，諸如鉿(Hf)類介電材料或類似者。在一些實施例中，鐵電材料90包括氧化鉿、鉿氧化鋯、矽摻雜氧化鉿或類似者。在其他實施例中，鐵電材料90可為在兩個SiOx層之間包括SiNx層的多層結構(例如，ONO結構)。在又其他實施例中，鐵電 材料90可包括不同鐵電材料或不同類型的記憶體材料。鐵電材料90可藉由CVD、PVD、ALD、PECVD或類似者沈積以沿著溝渠86的側壁及底部表面延伸。
在圖20中，氧化物半導體層92共形地沈積於鐵電材料90上方的溝渠86中。氧化物半導體層92包括適合於為TFT(例如，薄膜電晶體204，參看圖1A)提供通道區的材料。在一些實施例中，氧化物半導體層92包括銦組成的材料，諸如InxGayZnzMO，其中M可為Ti、Al、Ag、Si、Sn或類似者。X、Y以及Z可各自為0與1之間的任何值。
氧化物半導體層92可具有不同濃度的半導體元素(例如，銦)，且半導體元素的濃度可在朝向鐵電材料90的方向上增加。舉例而言，如由圖20的實施例所示出，氧化物半導體層92可具有三層結構，所述三層結構包括底部氧化物半導體層92A、位於底部氧化物半導體層92A上方且與底部氧化物半導體層92A形成界面的中間氧化物半導體層92B以及位於中間氧化物半導體層92B上方且與中間氧化物半導體層92B形成界面的頂部氧化物半導體層92C。底部氧化物半導體層92A的銦濃度可高於中間氧化物半導體層92B的銦濃度，且中間氧化物半導體層92B的銦濃度可高於頂部氧化物半導體層92C的銦濃度。底部氧化物半導體層92A、中間氧化物半導體層92B以及頂部氧化物半導體層92C中的每一者可包括銦組成的材料，諸如InxGayZnzMO，其中M可為Ti、Al、Ag、Si、Sn或類似者。底部氧化物半導體層92A、中間氧化物半導體層92B以及頂部氧化物半導體層92C可使用共形沈積製程(諸如CVD、ALD、PECVD或類似者)各自單獨地沈積於鐵電材 料90上方，使得所得氧化物半導體層92沿著溝渠86的側壁及底部表面延伸。舉例而言，可藉由在沈積製程期間控制銦前驅體(例如，InOx、(3-二甲基胺基丙基)-二甲基銦((3-dimethylamimopropryl)-dimethyl indium；DADI)或類似者)供應及流動至沈積腔室中來調整底部氧化物半導體層92A、中間氧化物半導體層92B以及頂部氧化物半導體層92C中的每一者中的銦濃度。在沈積氧化物半導體層92之後，可執行在氧相關環境中以300℃至450℃的溫度進行的退火步驟，以激活氧化物半導體層92的電荷載子。
在一些實施例中，底部氧化物半導體層92A的銦濃度可在氧化物半導體層92的最大銦濃度的約40%至約100%的範圍內；中間氧化物半導體層92B的銦濃度可在氧化物半導體層92的最大銦濃度的約20%至約40%的範圍內；且頂部氧化物半導體層92C的銦濃度可小於氧化物半導體層92的最大銦濃度的20%。在一些實施例中，氧化物半導體層92的最大銦濃度可在約10%至約45%的範圍內，且氧化物半導體層92中的電荷載子濃度可在約1014每立方公分至1020每立方公分的範圍內。此外，頂部氧化物半導體層92C與中間氧化物半導體層92B的組合厚度(例如，厚度T1加厚度T2)可大於底部氧化物半導體層92A的厚度。
藉由提供上述範圍內的氧化物半導體層92中的三個離散銦濃度區，可實現優點。舉例而言，底部氧化物半導體層92A中的高濃度的銦在所得通道區中提供更高的電荷載子濃度，所述更高的電荷載子濃度有利於增加載子移動率。舉例而言，藉由在底部氧化物半導體層92A中提供足夠高的銦濃度，移動率可自約20平 方公分/伏秒增加至約40平方公分/伏秒。此外，中間氧化物半導體層92B可充當障壁層以防止或至少減少電子自底部氧化物半導體層92A散射。舉例而言，中間氧化物半導體層92B可充當底部氧化物半導體層92A與頂部氧化物半導體層92C的不同銦濃度之間的過渡界面層，其減少了不想要的晶格失配及散射。因此，可增加所得通道中的移動率。頂部氧化物半導體層92C可充當鈍化層，所述鈍化層保護下伏氧化物半導體層(例如，底部氧化物半導體層92A)免受製程損傷的影響且鈍化下伏氧化物半導體層(例如，中間氧化物半導體層92B及底部氧化物半導體層92A)中的氧缺失。舉例而言，底部氧化物半導體層92A的表面可由於其相對較高的銦濃度而更容易受到製程損傷(例如，水吸收、蝕刻損傷、金屬擴散、針對相鄰氧化層的非所需界面層形成或類似者)，而頂部氧化物半導體層92C由於其降低的銦濃度(例如，在上述範圍內)而不太容易受到此損傷。因此，頂部氧化物半導體層92C可保護下伏層免受後續製程的影響。
在圖21中，介電層98A沈積於氧化物半導體層92上方的溝渠86中。介電層98A可包含例如可藉由CVD、PVD、ALD、PECVD或類似者沈積的氧化矽、氮化矽、氮氧化矽或類似者。介電層98A可沿著氧化物半導體層92上方的溝渠86的側壁及底部表面延伸。
在圖22中，使用例如微影與蝕刻的組合來移除溝渠86中的介電層98A的橫向部分。蝕刻可為任何可接受的蝕刻製程，諸如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似者或其組合。蝕刻可為非等向性的。
隨後，如亦由圖22所示出，介電層98A可用作蝕刻罩幕以蝕刻穿過溝渠86中的氧化物半導體層92的底部。蝕刻可為任何可接受的蝕刻製程，諸如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似者或其組合。蝕刻可為非等向性的。蝕刻可包括使用在不顯著地蝕刻下伏鐵電材料90的情況下蝕刻氧化物半導體層92的材料的蝕刻劑。因此，在圖案化氧化物半導體層92時，鐵電材料90可充當蝕刻終止層。蝕刻氧化物半導體層92可暴露溝渠86的底部表面上的鐵電材料90的部分。因此，在溝渠86的相對側壁上的氧化物半導體層92的部分可彼此分離，此改善了記憶體陣列200的記憶胞202之間的隔離(參看圖1A)。
在圖23中，可沈積額外介電材料98B以填充溝渠86的剩餘部分。介電材料98B可具有與介電層98A相同的材料組成物且使用與介電層98A相似的製程形成。介電材料98B及介電層98A在下文中可統稱為介電材料98。
在圖24中，接著將移除製程應用於介電材料98、氧化物半導體層92以及鐵電材料90以移除多層堆疊58上方的過量材料。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(CMP)、回蝕製程、其組合或類似者。平坦化製程暴露多層堆疊58，使得在平坦化製程完成之後，多層堆疊58及金屬間介電質70的頂部表面為齊平的。圖25示出圖24中所示出的結構的對應俯視圖。
圖26A至圖29B示出製造記憶體陣列200中的導電線106及導電線108(例如，源極線及位元線)的中間步驟。導電線 106及導電線108可沿著垂直於導電線72的方向延伸，使得可針對讀取操作及寫入操作選擇記憶體陣列200的個別胞。在圖26A至圖27B中，以「A」結尾的圖式示出俯視圖，且以「B」結尾的圖式示出沿著圖1A的線D-D'的對應橫截面圖。在圖28A至圖29B中，以「A」結尾的圖式示出俯視圖，且以「B」結尾的圖式示出沿著圖1A的線C-C'的對應橫截面圖。
在圖26A及圖26B中，將溝渠100圖案化為穿過氧化物半導體層92及介電材料98。圖26B示出圖26A中的線D-D'的由頂向下的視圖。舉例而言，圖案化溝渠100可經由微影與蝕刻的組合來執行。溝渠100可安置於鐵電材料90的相對側壁之間，且溝渠100可將記憶體陣列200(參看圖20)中的記憶胞的相鄰堆疊實體地分離。
在圖27A及圖27B中，介電材料102沈積於溝渠100中且填充溝渠100。圖27B示出圖27A中的線D-D'的由頂向下的視圖。介電層102可包含例如可藉由CVD、PVD、ALD、PECVD或類似者沈積的氧化矽、氮化矽、氮氧化矽或類似者。介電層102可沿著氧化物半導體層92上方的溝渠86的側壁及底部表面延伸。在沈積之後，可執行平坦化製程(例如，CMP、回蝕或類似者)以移除介電材料102的過量部分。在所得結構中，多層堆疊58、鐵電材料90、氧化物半導體層92以及介電材料102的頂部表面可為實質上齊平的(例如，在製程變化內)。在一些實施例中，可選擇介電材料98及介電材料102的材料，使得其可相對於彼此選擇性地蝕刻。舉例而言，在一些實施例中，介電材料98為氧化物，而介電材料102為氮化物；介電材料98為氮化物，而介電材料102 為氧化物。其他材料亦為可能的。
在圖28A及圖28B中，針對導電線106及導電線108圖案化溝渠104。圖28B示出圖28A中的線C-C'的俯視圖。舉例而言，藉由使用微影與蝕刻的組合圖案化介電材料98來圖案化溝渠104。蝕刻可為任何可接受的蝕刻製程，諸如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似者或其組合。蝕刻可為非等向性的。蝕刻製程可使用在不顯著地蝕刻介電材料102的情況下蝕刻介電材料98的蝕刻劑。溝渠104的圖案可對應於導電線106及導電線108(參看圖29A及圖29B)。舉例而言，介電材料98的一部分可在每對溝渠104之間保留，且介電材料102可安置於相鄰對的溝渠104之間。
在圖29A及圖29B中，用導電材料填充溝渠104以形成導電線106及導電線108。圖29C示出圖29A中的線C-C'的由頂向下的視圖。導電線106及導電線108可各自包括導電材料(諸如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合或類似者)，所述導電材料可各自使用例如CVD、ALD、PVD、PECVD或類似者形成。在沈積導電線106及導電材料之後，可執行平坦化(例如，CMP、回蝕或類似者)以移除導電材料的過量部分，藉此形成導電線106及導電線108。在所得結構中，多層堆疊58、鐵電材料90、氧化物半導體層92、導電線106以及導電線108的頂部表面可為實質上齊平的(例如，在製程變化內)。導電線106可對應於記憶體陣列中的位元線，且導電線108可對應於記憶體陣列200中的源極線。此外，導電線106及導電線108可為記憶體陣列200中的薄膜電晶體提供源極/汲極電極。儘管圖29B示出僅繪示導電 線106的橫截面圖，但導電線108的橫截面圖可為類似的。
如由圖29A及29B所示出，介電材料98可安置於導電線106及導電線108的相鄰者之間且將導電線106及導電線108的相鄰者分離。此外，藉由介電材料102將導電線106與導電線108的對分離。導電線106及導電線108的延伸軸各自在垂直於基底50的主表面的方向上豎直地延伸。以此方式，記憶體陣列200中的堆疊記憶胞202的豎直行可共用共同導電線106及共同導電線108。
隨後，如圖30A、30B以及30C中所示出，可針對導電線72、導電線106以及導電線108中的每一者形成接觸件。圖30A示出記憶體陣列200的透視圖；圖30B示出記憶體陣列200的俯視圖；且圖30C示出沿著圖30A的線30C'-30C'的元件及下伏基底的橫截面圖。在一些實施例中，可針對導電線72中的每一者的暴露表面形成導電接觸件110。在一些實施例中，導電線72的梯形形狀可在導電線72中的每一者上提供表面以供導電接觸件110著陸於其上。可分別針對導電線106及導電線108的頂部表面形成導電接觸件112及導電接觸件114。導電接觸件110、導電接觸件112以及導電接觸件114可分別電連接至導電線116A、導電線116B以及導電線116C，所述導電線116A、導電線116B以及導電線116C將記憶體陣列連接至半導體晶粒中的下伏主動元件及/或訊號、電力以及接地線。舉例而言，導通孔118可延伸穿過金屬間介電質70以將導電線116C電連接至內連線結構220的下伏電路系統及基底50上的主動元件。在替代實施例中，除內連線結構220之外或代替內連線結構220，可藉由形成於記憶體陣列200上方的 內連線結構來提供通向及來自記憶體陣列的佈線及/或電力線。因此，可完成具有三層半導體通道區的記憶體陣列200。三層半導體通道區可安置於基底50的頂部表面處的主動元件上方的內連線結構中。
儘管圖2至圖30C的實施例示出導電線106及導電線108的特定圖案，但其他組態亦是可能的。舉例而言，在此等實施例中，陣列中的同一列中的導電線106及導電線108均彼此對準。在一些實施例中，列中的導電線106及導電線108具有交錯圖案，如所圖31A及圖31B所示出。圖31A示出俯視圖，且圖31B示出沿著圖31A的線C-C'的橫截面圖。在圖31A及圖31B中，相似附圖標號指示藉由與如圖2至圖30的部件相似的製程形成的相似部件。
此外，儘管圖2至圖30的實施例示出氧化物半導體層92具有三個單獨形成的層(例如，底部氧化物半導體層92A、中間氧化物半導體層92B以及頂部氧化物半導體層92C)，但在其他實施例中，氧化物半導體層92可為具有梯度半導體元素(例如，銦)濃度的單個層，如圖32A及圖32B所示出。
在圖32A及圖32B中，相似附圖標號指示藉由與圖2至圖30的部件相似的製程形成的相似部件。然而，氧化物半導體層92為具有梯度銦濃度的單個層(例如，不含任何內部界面)。舉例而言，氧化物半導體層92的銦濃度可在箭頭120的方向(例如，遠離導電線72，朝向導電線106及導電線108)上不斷地降低。銦濃度的變化進一步由圖33中的曲線圖的線122示出，所述線122示出沿著箭頭120的氧化物半導體層92中的銦濃度。
在一些實施例中，區92D(例如，與鐵電材料90相鄰的區)的銦濃度可在氧化物半導體層92的最大銦濃度的約40%至約100%的範圍內；氧化物半導體層92E(例如，在氧化物半導體層92的中間)的銦濃度可在氧化物半導體層92的最大銦濃度的約20%至約40%的範圍內；且區92F(例如，與導電線106及導電線108相鄰的區)的銦濃度可小於氧化物半導體層92的最大銦濃度的20%。在一些實施例中，氧化物半導體層92的最大銦濃度可在約10%至約45%的範圍內，且氧化物半導體層92中的電荷載子濃度可在約1014每立方公分至1020每立方公分的範圍內。藉由提供上述範圍內的氧化物半導體層92中的三個離散銦濃度區，可實現上文所描述的優點，諸如薄膜電晶體的通道區中的移動率增加、電子散射減少以及製造缺陷減少。
各種實施例提供具有多個豎直堆疊的記憶胞的3D記憶體陣列。每一薄膜電晶體更包含鐵電閘極介電層及通道區中的氧化物半導體材料。氧化物半導體材料可具有至少三個不同區，所述至少三個不同區各自具有不同半導體元素(例如，銦)濃度。藉由提供至少三種不同濃度的半導體元素，可實現優點。舉例而言，藉由具有最接近閘極電極的相對較高的濃度的半導體元素，可增加通道區中的載子移動率。藉由在通道區的暴露表面處具有相對較低的濃度的半導體元素，可減少在通道區的後續處理期間的製程損傷。此外，藉由在通道區的相對較低的濃度區與相對較高的濃度區之間包含中等濃度的半導體元素，可減少低濃度區與高濃度區之間的電子散射。因此，可藉由減少製造缺陷來提高元件效能。
在一些實施例中，一種記憶胞包含：鐵電(FE)材料，接 觸字元線；及氧化物半導體(OS)層，接觸源極線及位元線，其中鐵電材料安置於氧化物半導體層與字元線之間。氧化物半導體層包括：第一區，與鐵電材料相鄰，第一區具有第一濃度的半導體元素；第二區，與源極線相鄰，第二區具有第二濃度的半導體元素；以及第三區，位於第一區與第二區之間，第三區具有第三濃度的半導體元素，第三濃度大於第二濃度且小於第一濃度。視情況，在一些實施例中，半導體元素為銦。視情況，在一些實施例中，氧化物半導體層包括InxGayZnzMO，其中M為Ti、Al、Ag、Si或Sn，且x、y以及z各自為0與1之間的數目。視情況，在一些實施例中，第一區位於第一半導體層中，第二區位於第二半導體層中，且第三區位於第三半導體層中，第三半導體層與第一半導體層形成界面，且第三半導體層與第二半導體層形成界面。視情況，在一些實施例中，第二半導體層自源極線連續地延伸至位元線。視情況，在一些實施例中，氧化物半導體層具有梯度濃度的半導體元素，所述梯度濃度在遠離鐵電材料的方向上降低。視情況，在一些實施例中，字元線的延伸軸平行於半導體基底的主表面延伸，源極線的延伸軸垂直於半導體基底的主表面延伸，且位元線的延伸軸垂直於半導體基底的主表面延伸。
在一些實施例中，一種元件包含：半導體基底；第一記憶胞，位於半導體基底上方，所述第一記憶胞包括第一薄膜電晶體，其中第一薄膜電晶體包括：鐵電材料的第一部分，鐵電材料的第一部分接觸第一字元線；以及第一通道區，包括：第一半導體層的第一部分，接觸鐵電材料；第二半導體層的第一部分，接觸第一半導體層，第一半導體層的銦濃度大於第二半導體層的銦濃度；以及第 三半導體層的第一部分，接觸第二半導體層，第三半導體層的銦濃度小於第二半導體層的銦濃度；以及第二記憶胞，位於第一記憶胞上方。視情況，在一些實施例中，第三半導體層接觸源極線及位元線。視情況，在一些實施例中，源極線及位元線各自沿著垂直於半導體基底的主表面的方向延伸。視情況，在一些實施例中，第二記憶胞包括：鐵電材料的第二部分，鐵電材料的第二部分接觸與第一字元線不同的第二字元線；以及第二通道區，包括：第一半導體層的第二部分；第二半導體層的第二部分；以及第三半導體層的第二部分。視情況，在一些實施例中，第二字元線安置於第一字元線上方，且介電材料將第二字元線與第一字元線分離。視情況，在一些實施例中，第一字元線比第二字元線更長。視情況，在一些實施例中，第一半導體層、第二半導體層以及第三半導體層各自自第一通道區連續地延伸至第二通道區。視情況，在一些實施例中，第一半導體層、第二半導體層以及第三半導體層各自包括InxGayZnzMO，其中M為Ti、Al、Ag、Si或Sn，且x、y以及z各自為0與1之間的數目。
在一些實施例中，一種方法包含：圖案化延伸穿過第一導電線的第一溝渠；沿著第一溝渠的側壁及底部表面沈積鐵電(FE)材料；在鐵電材料上方沈積氧化物半導體(OS)層，所述氧化物半導體層沿著第一溝渠的側壁及底部表面延伸，沈積氧化物半導體層包括：在鐵電材料上方沈積氧化物半導體層的第一區，所述第一區具有第一濃度的半導體元素；在氧化物半導體層的第一區上方沈積氧化物半導體層的第二區，所述第二區具有第二濃度的半導體元素，所述第二濃度小於半導體元素的第一濃度；以及在氧化 物半導體層的第二區上方沈積氧化物半導體層的第三區，所述第三區具有第三濃度的半導體元素，所述第三濃度小於第二濃度。視情況，在一些實施例中，半導體元素為銦。視情況，在一些實施例中，方法更包含：沿著第一溝渠的底部表面移除氧化物半導體層的一部分；以及用第一介電材料填充第一溝渠的剩餘部分。視情況，在一些實施例中，方法更包含：在第一介電材料中圖案化第二溝渠；用第二介電材料填充第二溝渠；在第二介電材料中圖案化第三溝渠及第四溝渠；以及用導電材料填充第三溝渠及第四溝渠以形成第二導電線及第三導電線。視情況，在一些實施例中，第一溝渠延伸穿過多層堆疊，所述多層堆疊包括多個堆疊導電線，所述多個堆疊導電線包括第一導電線。
前文概述若干實施例的特徵，使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可易於使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或實現相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中進行各種改變、替代及更改。
52:介電層
72:導電線
90:鐵電材料
92:氧化物半導體層
98、102:介電材料
106、108:導電線
200:記憶體陣列
202:記憶胞
204:薄膜電晶體
A206:箭頭
B-B'、C-C'、D-D':線

Claims (10)

  1. 一種記憶胞，包括：鐵電材料，接觸字元線；以及氧化物半導體層，接觸源極線及位元線，其中所述鐵電材料安置於所述氧化物半導體層與所述字元線之間，且其中所述氧化物半導體層包括：第一區，與所述鐵電材料相鄰，所述第一區具有第一濃度的半導體元素；第二區，與所述源極線相鄰，所述第二區具有第二濃度的所述半導體元素；以及第三區，位於所述第一區與所述第二區之間，所述第三區具有第三濃度的所述半導體元素，所述第三濃度大於所述第二濃度且小於所述第一濃度。
  2. 如請求項1所述的記憶胞，其中所述半導體元素為銦，且所述氧化物半導體層包括InxGayZnzMO，其中M為Ti、Al、Ag、Si或Sn，且x、y以及z各自為0與1之間的數目。
  3. 如請求項1所述的記憶胞，其中所述第一區位於第一半導體層中，所述第二區位於第二半導體層中，且所述第三區位於第三半導體層中，所述第三半導體層與所述第一半導體層形成界面，且所述第三半導體層與所述第二半導體層形成界面，其中所述第二半導體層自所述源極線連續地延伸至所述位元線。
  4. 如請求項1所述的記憶胞，所述字元線的延伸軸平行於半導體基底的主表面延伸，所述源極線的延伸軸垂直於所述半導體基底的所述主表面延伸，且所述位元線的延伸軸垂直於所 述半導體基底的所述主表面延伸。
  5. 一種半導體元件，包括：半導體基底；第一記憶胞，位於所述半導體基底上方，所述第一記憶胞包括第一薄膜電晶體，其中所述第一薄膜電晶體包括：鐵電材料的第一部分，所述鐵電材料的所述第一部分接觸第一字元線；以及第一通道區，包括：第一半導體層的第一部分，接觸所述鐵電材料；第二半導體層的第一部分，接觸所述第一半導體層，所述第一半導體層的銦濃度大於所述第二半導體層的銦濃度；以及第三半導體層的第一部分，接觸所述第二半導體層，所述第三半導體層的銦濃度小於所述第二半導體層的所述銦濃度；以及第二記憶胞，位於所述第一記憶胞上方。
  6. 如請求項5所述的半導體元件，其中所述第三半導體層接觸源極線及位元線，且所述源極線及所述位元線各自沿著垂直於所述半導體基底的主表面的方向延伸。
  7. 如請求項5所述的半導體元件，其中所述第二記憶胞包括：所述鐵電材料的第二部分，所述鐵電材料的所述第二部分接觸與所述第一字元線不同的第二字元線；以及第二通道區，包括：所述第一半導體層的第二部分； 所述第二半導體層的第二部分；以及所述第三半導體層的第二部分，其中所述第二字元線安置於所述第一字元線上方，且介電材料將所述第二字元線與所述第一字元線分離，其中所述第一字元線比所述第二字元線更長，其中所述第一半導體層、所述第二半導體層以及所述第三半導體層各自自所述第一通道區連續地延伸至所述第二通道區。
  8. 如請求項5所述的半導體元件，其中所述第一半導體層、所述第二半導體層以及所述第三半導體層各自包括InxGayZnzMO，其中M為Ti、Al、Ag、Si或Sn，且x、y以及z各自為0與1之間的數目。
  9. 一種形成半導體元件的方法，包括：圖案化延伸穿過第一導電線的第一溝渠；沿著所述第一溝渠的側壁及底部表面沈積鐵電材料；在所述鐵電材料上方沈積氧化物半導體層，所述氧化物半導體層沿著所述第一溝渠的所述側壁及所述底部表面延伸，沈積所述氧化物半導體層包括：在所述鐵電材料上方沈積所述氧化物半導體層的第一區，所述第一區具有第一濃度的半導體元素；在所述氧化物半導體層的所述第一區上方沈積所述氧化物半導體層的第二區，所述第二區具有第二濃度的所述半導體元素，所述第二濃度小於所述半導體元素的所述第一濃度；以及在所述氧化物半導體層的所述第二區上方沈積所述氧化物半導體層的第三區，所述第三區具有第三濃度的所述半導體元素，所述第三濃度小於所述第二濃度。
  10. 如請求項9所述的方法，其中所述半導體元素為銦。
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