TWI797568B - 記憶單元、半導體裝置及其製作方法 - Google Patents

記憶單元、半導體裝置及其製作方法 Download PDF

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世海 楊
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Abstract

一種記憶單元包括電晶體，所述電晶體包括：記憶體膜， 沿著字元線延伸；通道層，沿著記憶體膜延伸，其中記憶體膜位於通道層與字元線之間；源極線，沿著記憶體膜延伸，其中記憶體膜位於源極線與字元線之間；第一接觸層，位於源極線上，其中第一接觸層接觸通道層及記憶體膜；位元線，沿著記憶體膜延伸，其中記憶體膜位於位元線與字元線之間；第二接觸層，位於位元線上，其中第二接觸層接觸通道層及記憶體膜；以及隔離區，位於源極線與位元線之間。

Description

記憶單元、半導體裝置及其製作方法
本公開實施例是有關於一種記憶單元，包括所述記憶單元的半導體裝置及其製作方法。
半導體記憶體用於電子應用(舉例而言包括收音機、電視、手機及個人計算裝置)的積體電路中。半導體記憶體包括兩大類別。一種是揮發性記憶體；另一種是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(random access memory，RAM)，隨機存取記憶體可進一步被分成兩個子類別：靜態隨機存取記憶體(static random access memory，SRAM)及動態隨機存取記憶體(dynamic random access memory，DRAM)。SRAM及DRAM二者均為揮發性的，其原因在於它們將會在斷電時去失它們所儲存的資訊。
另一方面，非揮發性記憶體可保持儲存於其上的資料。一種類型的非揮發性半導體記憶體是鐵電式隨機存取記憶體(Ferroelectric random access memory，FeRAM或FRAM)。FeRAM的優點包括其寫入/讀取速度快以及小的尺寸。
本公開實施例提供一種記憶單元，包括：半導體基底以及電晶體。電晶體位於所述半導體基底之上。電晶體包括：記憶體膜、通道層、源極線、第一接觸層、位元線、第二接觸層以及隔離區。記憶體膜沿著字元線延伸，其中所述記憶體膜接觸所述字元線。通道層沿著所述記憶體膜延伸，其中所述記憶體膜位於所述通道層與所述字元線之間。源極線沿著所述記憶體膜延伸，其中所述記憶體膜位於所述源極線與所述字元線之間。第一接觸層位於所述源極線上，其中所述第一接觸層接觸所述通道層及所述記憶體膜，其中所述第一接觸層包含第一材料。位元線沿著所述記憶體膜延伸，其中所述記憶體膜位於所述位元線與所述字元線之間。第二接觸層位於所述位元線上，其中所述第二接觸層接觸所述通道層及所述記憶體膜，其中所述第二接觸層包含所述第一材料。隔離區位於所述源極線與所述位元線之間。
本公開實施例提供一種半導體裝置，包括：半導體基底、第一記憶單元、源極線、第一接觸層、位元線、第二接觸層、第一介電材料以及第二記憶單元。第一記憶單元位於所述半導體基底之上，所述第一記憶單元包括第一電晶體。第一電晶體包括：閘極電極、鐵電材料的第一部分以及第一通道區。閘極電極包括第一字元線的一部分。所述鐵電材料的第一部分位於所述第一字元線的側壁上。第一通道區，位於所述鐵電材料的所述第一部分的側壁上。所述源極線的第一部分為所述第一電晶體提供第一源 極/汲極電極。第一接觸層位於所述源極線上，其中所述源極線藉由所述第一接觸層與所述第一通道區電性接觸。所述位元線的第一部分為所述第一電晶體提供第二源極/汲極電極。第二接觸層位於所述位元線上，其中所述位元線藉由所述第二接觸層與所述第一通道區電性接觸。第一介電材料將所述源極線與所述位元線隔開。第二記憶單元位於所述第一記憶單元之上。
本公開實施例提供一種半導體裝置的製作方法，包括以下步驟：圖案化出延伸穿過第一導電線的第一溝渠；沿著所述第一溝渠的側壁及底表面沉積記憶體膜；在所述記憶體膜之上沉積氧化物半導體層，其中所述氧化物半導體層沿著所述第一溝渠的所述側壁及所述底表面延伸；在所述氧化物半導體層上沉積第一介電材料，其中所述第一介電材料填充所述第一溝渠的其餘部分；在所述第一介電材料及所述氧化物半導體層中圖案化出第二溝渠，其中圖案化所述第二溝渠暴露出所述記憶體膜的側壁表面及所述氧化物半導體層的側壁表面；沿著所述第二溝渠的側壁及底表面沉積再填充層，其中所述再填充層在實體上接觸所述氧化物半導體層的所述側壁表面；在所述再填充層上沉積導電材料，其中所述導電材料填充所述第二溝渠的其餘部分；在所述導電材料及所述再填充層中圖案化出第三溝渠，其中圖案化所述第三溝渠暴露出所述記憶體膜的所述側壁表面及所述再填充層的側壁表面；以及在所述第三溝渠中沉積第二介電材料，其中所述第二介電材料填充所述第三溝渠。
28-28C’:線
50:基底
52、52A、52B、52C、224:介電層
54:導電層/下部導電層/上部導電層
54A、54B、54C、54D:導電層
56、82、101、119:光阻
58:多層堆疊
60、62、64:區
61:開口
70:內金屬介電質(IMD)
72:導電線/下部導電線/上部導電線/最頂部導電線/最底部導電線
72A、72B、72C、72D、106、108、116A、116B、116C:導電線
80:硬罩幕
86:溝渠
90:記憶體膜
92:氧化物半導體(OS)層
96:再填充層
98、102:介電材料
100、120:溝渠/開口
104:導電材料
105:接觸區
110:接觸件/導電接觸件
112、114:導電接觸件
118:導通孔
200:記憶體陣列
202:記憶單元
203:閘極介電層
204:電晶體
205:閘極電極
206:源極/汲極區
207:箭頭
208:閘極間隔件
210:第一層間介電質(ILD)
212:第二層間介電質(第二ILD)
214:源極/汲極接觸件
216:閘極接觸件
220:內連結構
222:導電特徵
B-B’、C-C’:參考剖面
D-D’:參考剖面/線
D1:深度
L1、L3、L4、L5:長度
L2:距離
W1、W2、W3、W4、W5:寬度
結合附圖閱讀以下詳細說明，將最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A、圖1B及圖1C示出根據一些實施例的記憶體陣列的透視圖、電路圖及俯視圖。
圖2、圖3A、圖3B、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12A、圖12B、圖13、圖14A、圖14B、圖15、圖16、圖17A、圖17B、圖18A、圖18B、圖19A、圖19B、圖20、圖21A、圖21B、圖21C、圖22A、圖22B、圖22C、圖23A、圖23B、圖23C、圖24A、圖24B、圖24C、圖25A、圖25B、圖25C、圖26A、圖26B、圖26C、圖27、圖28A、圖28B、圖28C及圖28D示出根據一些實施例的製造記憶體陣列的中間步驟的不同視圖。
圖29、圖30、圖31及圖32示出根據一些實施例的製造記憶體陣列的中間步驟的不同視圖。
圖33、圖34、圖35及圖36示出根據一些實施例的製造記憶體陣列的中間步驟的不同視圖。
以下揭露內容提供用於實施本發明實施例的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡 化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
各種實施例提供具有多個垂直堆疊的記憶單元的三維(three dimension，3D)記憶體陣列。每一記憶單元包括電晶體，所述電晶體具有用作閘極電極的字元線區、用作第一源極/汲極電極的位元線區、及用作第二源極/汲極電極的源極線區。每一電晶體更包括絕緣記憶體膜(例如，作為閘極介電質)及氧化物半導體(oxide semiconductor，OS)通道區。在一些實施例中，蝕刻溝 渠，在溝渠中形成每一電晶體的源極/汲極電極。在一些情況下，溝渠的蝕刻亦可蝕刻OS通道區的一些材料。OS通道區的蝕刻可降低裝置效能並降低裝置效率。舉例而言，OS材料的此種蝕刻可減少每一源極/汲極電極與OS通道區之間的接觸面積，此可增加源極/汲極電極與OS通道區之間的接觸電阻。在本揭露的一些實施例中，在形成源極/汲極電極之前，在溝渠內沉積OS材料的再填充層。此再填充層補償了溝渠形成期間OS通道區的可能蝕刻，並增加源極/汲極電極與OS通道區之間的接觸面積。在一些情況下，再填充層可為與OS通道區不同的材料，且再填充層材料可為減小OS通道區與源極/汲極電極之間的接觸電阻的材料。以此種方式，可提高源極/汲極電極與OS通道區之間的電阻，此可改善裝置效能及效率。
圖1A、圖1B及圖1C示出根據一些實施例的記憶體陣列的實例。圖1A以三維視圖示出記憶體陣列200的一部分的實例；圖1B示出記憶體陣列200的電路圖；以及圖1C示出根據一些實施例的記憶體陣列200的俯視圖(例如平面圖)。記憶體陣列200包括多個記憶單元202，記憶單元202可被排列成列與行的柵格。記憶單元202可進一步垂直堆疊以提供三維記憶體陣列，藉此增大裝置密度。記憶體陣列200可設置於半導體晶粒的後段製程(back end of line，BEOL)中。舉例而言，記憶體陣列可設置於半導體晶粒的內連層中，例如設置於形成於半導體基底上的一或多個主動裝置(例如電晶體或類似裝置)上方。
在一些實施例中，記憶體陣列200是例如反或(Not or，NOR)記憶體陣列、反及(Not and，NAND)記憶體陣列等記憶體陣列。其他類型的記憶體陣列是可能的。每一記憶單元202可包括電晶體204，電晶體204具有作為閘極介電質的絕緣記憶體膜90。電晶體204可為例如薄膜電晶體(thin film transistor，TFT)或另一種類型的電晶體。在一些實施例中，每一電晶體204的閘極電性耦合至相應的字元線(例如，導電線72)，每一電晶體204的第一源極/汲極區電性耦合至相應的位元線(例如，導電線106)，且每一電晶體204的第二源極/汲極區電性耦合至相應的源極線(例如，導電線108)，源極線將第二源極/汲極區電性耦合至接地。記憶體陣列200的同一水平列中的記憶單元202可共享共用字元線(例如72)，而記憶體陣列200的同一垂直行中的記憶單元202可共享共用源極線(例如108)及共用位元線(例如106)。
記憶體陣列200包括多個垂直堆疊的導電線72(例如，字元線)以及設置於導電線72的相鄰導電線之間的介電層52。導電線72在平行於下方基底(在圖1A及圖1B中未明確示出)的主表面的方向上延伸。導電線72可具有階梯配置(staircase configuration)，以使得下部導電線72長於上部導電線72且在側向上延伸超過上部導電線72的端點。舉例而言，如圖1A中所示，導電線72的多個堆疊層被示出為最頂部導電線72是最短的且最底部導電線72是最長的。導電線72各自的長度可在朝向下方基底的方向上增大。以此種方式，可自記憶體陣列200上方觸及導 電線72中的每一者的一部分，且且可製成到導電線72中的每一者的暴露部分的導電接觸件(例如參見圖28A至圖28D)。
記憶體陣列200更包括多條導電線106(例如，位元線)及導電線108(例如，源極線)。導電線106及108可各自在垂直於導電線72的方向上延伸。介電材料98設置於相鄰的導電線106中的一者與導電線108中的一者之間且將其隔離。成對的導電線106及108與交叉的導電線72一起界定每一記憶單元202的邊界，且介電材料102設置於相鄰的成對的導電線106與導電線108之間且將相鄰的成對的導電線106與導電線108隔離。在一些實施例中，導電線108電性耦合至接地。儘管圖1A示出導電線106相對於導電線108的特定放置，但應理解在其他實施例中導電線106及108的放置可被翻轉。
如上所述，記憶體陣列200亦可包括氧化物半導體(OS)層92。OS層92可為記憶單元202的電晶體204提供通道區。舉例而言，當藉由對應的導電線72施加適當電壓(例如，高於對應的電晶體204的相應臨限電壓(Vth))時，OS層92的與導電線72交叉的區可使得電流能夠自導電線106流動至導電線108(例如，在由箭頭207指示的方向上)。因此，在一些情況下OS層92可被認為是通道層。
在一些實施例中，再填充層96至少部分地環繞導電線106及導電線108。再填充層96可包括與OS層92的材料相同的材料，或者可包括不同於OS層92的材料的一或多種材料。再填 充層96可在導電線106/108與OS層92的表面之間延伸。以此種方式，再填充層96可在導電線106/108與電晶體204的通道區之間提供接觸件。因此，在一些情況下，再填充層96可被認為是「接觸層」或「接觸介面層」。在一些情況下，OS層92與再填充層96的組合可為電晶體204提供通道區。下面針對圖23A至圖23C更詳細地闡述再填充層96。
記憶體膜90設置於導電線72與OS層92之間，且記憶體膜90可為電晶體204提供閘極介電質。在一些實施例中，記憶體膜90包含鐵電材料，例如氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿或類似材料。因此，記憶體陣列200亦可被稱為鐵電式隨機存取記憶體(Ferroelectric Random Access Memory，FeRAM)陣列。作為另外一種選擇，記憶體膜90可為多層結構，所述多層結構包括位於兩個SiOx層之間的SiNx層(例如，ONO結構)、不同的鐵電材料、不同類型的記憶體層(例如，能夠儲存位元)或類似層。
在其中記憶體膜90包含鐵電材料的實施例中，記憶體膜90可在兩個不同方向中的一者上極化，且可藉由在記憶體膜90兩端施加適當電壓差並產生適當電場來改變極化方向。極化可相對局部化(例如，一般而言局限在記憶單元202的每一邊界內)，且記憶體膜90的連續區可跨越多個記憶單元202延伸。依據記憶體膜90的特定區的極化方向而定，對應的電晶體204的臨限電壓會發生變化，且可儲存數位值(例如0或1)。舉例而言，當記憶體膜90的區具有第一電性極化方向時，對應的電晶體204可具有 相對低的臨限電壓，而當記憶體膜90的區具有第二電性極化方向時，對應的電晶體204可具有相對高的臨限電壓。所述兩個臨限電壓之間的差可被稱為臨限電壓偏移(threshold voltage shift)。較大的臨限電壓偏移使得讀取儲存於對應的記憶單元202中的數位值更容易(例如，不易出錯)。
在此種實施例中，為了對記憶單元202執行寫入操作，在記憶體膜90的與記憶單元202對應的一部分的兩端施加寫入電壓。舉例而言，可藉由對對應導電線72(例如，字元線)及對應導電線106/108(例如，位元線/源極線)施加適當電壓來施加寫入電壓。藉由在記憶體膜90的所述一部分的兩端施加寫入電壓，可改變記憶體膜90的區的極化方向。因此，對應電晶體204的對應臨限電壓亦可自低臨限電壓切換至高臨限電壓，或者反之，且數位值可被儲存於記憶單元202中。由於導電線72與導電線106及108交叉，因此可選擇各別記憶單元202來進行寫入操作。
在此種實施例中，為了對記憶單元202執行讀取操作，對對應的導電線72(例如，字元線)施加讀取電壓(處於低臨限電壓與高臨限電壓之間的電壓)。依據記憶體膜90的對應區的極化方向而定，可接通或可不接通記憶單元202的電晶體204。因此，可藉由導電線108或可不藉由導電線108(例如，耦合接至地的源極線)對導電線106放電，且可確定儲存於記憶單元202中的數位值。由於導電線72與導電線106及108交叉，因此可選擇各別記憶單元202來進行讀取操作。
圖1A進一步示出在後面的圖中使用的記憶體陣列200的參考剖面。參考剖面B-B’是沿著導電線72的縱軸且處於例如平行於電晶體204的電流流動方向的方向上。參考剖面C-C’垂直於參考剖面B-B’且平行於導電線72的縱軸。參考剖面C-C’延伸穿過導電線106及/或導電線108。參考剖面D-D’平行於參考剖面C-C’且延伸穿過介電材料102。為了清晰起見，隨後的附圖是指該些參考剖面。
在圖2中，提供基底50。基底50可以是可經摻雜(例如，摻雜有p型摻雜劑或n型摻雜劑)或未經摻雜的半導體基底，例如塊體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基底或類似基底。基底50可為晶圓，例如矽晶圓。一般而言，SOI基底是形成於絕緣體層上的半導體材料層。絕緣體層可為例如隱埋式氧化物(buried oxide，BOX)層、氧化矽層或類似層。絕緣體層設置於基底(通常是矽基底或玻璃基底)上。亦可使用其他基底，例如多層式基底或梯度基底。在一些實施例中，基底50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷化鎵銦；或其組合。
圖2進一步示出可形成於基底50之上的電路。所述電路包括位於基底50的頂表面處的主動裝置(例如電晶體)。電晶體可包括位於基底50的頂表面之上的閘極介電層203及位於閘極 介電層203之上的閘極電極205。在閘極介電層203與閘極電極205的相對的側上在基底50中設置源極/汲極區206。沿著閘極介電層203的側壁形成閘極間隔件208，且閘極間隔件208將源極/汲極區206與閘極電極205隔開適當的側向距離。在一些實施例中，電晶體可為平面場效電晶體(field effect transistor，FET)、鰭式場效電晶體(fin field effect transistor，FinFET)、奈米場效電晶體(nano-field effect transistors，nanoFET)或類似電晶體。
第一層間介電質(inter layer dielectric，ILD)210環繞源極/汲極區206、閘極介電層203及閘極電極205並將源極/汲極區206、閘極介電層203及閘極電極205隔離，且第二ILD 212位於第一ILD 210之上。源極/汲極接觸件214延伸穿過第二ILD 212及第一ILD 210且電性耦合至源極/汲極區206，且閘極接觸件216延伸穿過第二ILD 212且電性耦合至閘極電極205。舉例而言，內連結構220位於第二ILD 212、源極/汲極接觸件214及閘極接觸件216之上，內連結構220包括堆疊的一或多個介電層224及形成於所述一或多個介電層224中的導電特徵222。儘管圖2示出兩個堆疊的介電層224，但應理解，內連結構220可包括任意數目的其中設置有導電特徵222的介電層224。內連結構220可電性連接至閘極接觸件216及源極/汲極接觸件214，以形成功能電路。在一些實施例中，由內連結構220形成的功能電路可包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似電路或其組合。儘管圖2論述形成於基底50之上的電 晶體，但其他主動裝置(例如，二極體或類似裝置)及/或被動裝置(例如，電容器、電阻器或類似裝置)亦可形成為功能電路的一部分。
在圖3A及圖3B中，在圖2的結構之上形成多層堆疊58。出於簡潔及清晰的目的，自後續圖式中可省略基底50、電晶體、ILD及內連結構220。儘管多層堆疊58被示出為接觸內連結構220的介電層224，但可在基底50與多層堆疊58之間設置任何數目的中間層。舉例而言，可在基底50與多層堆疊58之間設置包括位於絕緣層(例如，低介電常數介電層)中的導電特徵的一或多個附加內連層。在一些實施例中，可將導電特徵圖案化以為基底50上的主動裝置及/或記憶體陣列200(參見圖1A及圖1B)提供電源線、接地線及/或訊號線。
多層堆疊58包括導電線54A至導電線54D(統稱為導電層54)與介電層52A至介電層52C(統稱為介電層52)的交替層。可在後續步驟中將導電層54圖案化以界定導電線72(例如，字元線)。導電層54可包含導電材料，例如銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合或類似材料，且介電層52可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、其組合或類似材料。導電層54及介電層52可各自使用例如以下製程來形成：化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)、電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)或類似 製程。儘管圖3A及圖3B示出特定數目的導電層54及介電層52，但是其他實施例可包括不同數目的導電層54及介電層52。
圖4至圖12B是製造根據一些實施例的記憶體陣列200的階梯結構的中間階段的視圖。沿著圖1所示的參考剖面B-B’對圖4至圖11及圖12B示出。圖12A是以三維視圖示出。
在圖4中，在多層堆疊58之上形成光阻56。如上所述，多層堆疊58可包括導電層54(標記為54A、54B、54C及54D)與介電層52(標記為52A、52B及52C)的交替層。可藉由使用旋轉塗佈技術(spin-on technique)形成光阻56。
在圖5中，將光阻56圖案化以暴露出區60中的多層堆疊58，同時遮蔽多層堆疊58的其餘部分。舉例而言，可在區60中暴露出多層堆疊58的最頂部層(例如，導電層54D)。可使用可接受的光微影技術將光阻56圖案化。
在圖6中，使用光阻56作為罩幕來蝕刻多層堆疊58在區60中的暴露部分。蝕刻可以是任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。蝕刻可以是非等向性的。蝕刻可移除導電層54D及介電層52C的在區60中的部分並界定開口61。由於導電層54D及介電層52C具有不同的材料組成，因此用於移除該些層的暴露部分的蝕刻劑可不同。在一些實施例中，當蝕刻導電層54D時介電層52C充當蝕刻終止層，且當蝕刻介電層52C時導電層54C充當蝕刻終止層。因此，可選擇性地移除導電層54E 的部分及導電層54D的部分而不移除多層堆疊58的其餘層，且開口61可延伸至所期望的深度。作為另外一種選擇，在開口61達到所期望的深度之後，可使用定時蝕刻製程停止對開口61的蝕刻。在所得結構中，導電層54C在區60中被暴露出。
在圖7中，對光阻56進行修整以暴露出多層堆疊58的附加部分。可使用可接受的光微影技術對光阻進行修整。由於修整的關係，光阻56的寬度減小且可暴露出多層堆疊58的在區60及62中的部分。舉例而言，可在區60中暴露出導電層54C的頂表面，且可在區62中暴露出導電層54D的頂表面。
在圖8中，藉由可接受的蝕刻製程使用光阻56作為罩幕來移除導電層54D的、介電層52C的、導電層54C的及介電層52B的在區60及62中的部分。蝕刻可以是任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。蝕刻可以是非等向性的。蝕刻可使開口61進一步延伸至多層堆疊58中。由於導電層54D/54C及介電層52C/52B具有不同的材料組成，因此用於移除該些層的暴露部分的蝕刻劑可不同。在一些實施例中，當蝕刻導電層54D時介電層52C充當蝕刻終止層；當蝕刻介電層52C時導電層54C充當蝕刻終止層；當蝕刻導電層54C時介電層52B充當蝕刻終止層；且當蝕刻介電層52B時導電層54B充當蝕刻終止層。因此，可選擇性地移除導電層54D/54C及介電層52C/52B的部分，而不移除多層堆疊58的其餘層，且開口61可延伸至所期望的深 度。此外，在蝕刻製程期間，導電層54及介電層52的未蝕刻部分充當下方層的罩幕，且因此導電層54D及介電層52C(參見圖7)的先前圖案可被轉移至下方的導電層54C及介電層52B。在所得結構中，導電層54B在區60中被暴露出，且導電層54C在區62中被暴露出。
在圖9中，對光阻56進行修整以暴露出多層堆疊58的附加部分。可使用可接受的光微影技術對光阻進行修整。由於修整的關係，光阻56的寬度減小且可暴露出多層堆疊58的在區60、62及64中的部分。舉例而言，可在區60中暴露出導電層54B的頂表面；可在區62中暴露出導電層54C的頂表面；且可在區64中暴露出導電層54D的頂表面。
在圖10中，藉由可接受的蝕刻製程使用光阻56作為罩幕來移除導電層54D、54C及54B的在區60、62及64中的部分。蝕刻可以是任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。蝕刻可以是非等向性的。蝕刻可使開口61進一步延伸至多層堆疊58中。在一些實施例中，當蝕刻導電層54D時介電層52C充當蝕刻終止層；當蝕刻導電層54C時介電層52B充當蝕刻終止層；且當蝕刻導電層54B時介電層52A充當蝕刻終止層。因此，可選擇性地移除導電層54D、54C及54B的部分而不移除多層堆疊58的其餘層，且開口61可延伸至所期望的深度。此外，在蝕刻製程期間，介電層52中的每一者充當下方層的罩幕，且因此介 電層52C/52B的先前圖案(參見圖9)可轉移至下方導電層54C/54B。在所得結構中，介電層52A在區60中被暴露出；介電層52B在區62中被暴露出；且介電層52C在區64中被暴露出。
在圖11中，可例如藉由可接受的灰化製程或濕式剝離製程移除光阻56。因此，形成階梯結構。階梯結構包括導電層54與介電層52的交替層的堆疊。下部導電層54更寬且在側向上延伸超過上部導電層54，且導電層54中的每一者的寬度在朝向基底50的方向上增加。舉例而言，導電層54A可長於導電層54B；導電層54B可長於導電層54C；且導電層54C可長於導電層54D。因此，在隨後的製程步驟中，可自階梯結構68上方至導電層54中的每一者形成導電接觸件。
在圖12A及圖12B中，在多層堆疊58之上沉積內金屬介電質(inter-metal dielectric，IMD)70。IMD 70可由介電材料形成，且可藉由任何合適的方法(例如CVD、電漿增強CVD(PECVD)或可流動CVD(flowable CVD，FCVD))來沉積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未經摻雜的矽酸鹽玻璃(undoped silicate glass，USG)或類似材料。可使用藉由任何可接受的製程形成的其他絕緣材料。IMD 70沿著導電層54的側壁以及介電層52的側壁延伸。此外，IMD 70可接觸介電層52中的每一者的頂表面。
如圖12A及圖12B中進一步所示，然後對IMD 70應用移除製程，以移除多層堆疊58之上的多餘介電材料。在一些實施例中，可利用平坦化製程，例如化學機械拋光(chemical mechanical polish，CMP)、回蝕製程、其組合或類似製程。平坦化製程暴露出多層堆疊58，以使得在平坦化製程完成之後多層堆疊58的頂表面與IMD 70的頂表面處於同一水平高度。
圖13至圖17B是製造根據一些實施例的記憶體陣列200的中間階段的視圖。在圖13至圖17B中，形成多層堆疊58且在多層堆疊58中形成溝渠，藉此界定導電線72。導電線72可對應於記憶體陣列200中的字元線，且導電線72可進一步為記憶體陣列200的所得電晶體提供閘極電極。圖17A以三維視圖示出。圖13至圖16及圖17B是沿著圖1A中所示的參考剖面C-C’示出。
在圖13中，在多層堆疊58之上沉積硬罩幕80及光阻82。硬罩幕80可包含例如氮化矽、氮氧化矽或類似材料，硬罩幕80可藉由CVD、PVD、ALD、PECVD或類似製程來沉積。舉例而言，可藉由使用旋轉塗佈技術形成光阻82。
在圖14及圖14B中，將光阻82圖案化以形成溝渠86。光阻可使用可接受的光微影技術來圖案化。舉例而言，光阻82被暴露至光以進行圖案化。在曝光製程之後，可依據是使用負性抗蝕劑亦或正性抗蝕劑而定來對光阻82進行顯影以移除光阻的暴露部分或未暴露部分，藉此界定溝渠86的圖案。
在圖15中，使用可接受的蝕刻製程(例如藉由濕式蝕 刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合)將光阻82的圖案轉移至硬罩幕80。蝕刻可以是非等向性的。因此，形成延伸穿過硬罩幕80的溝渠86。舉例而言，可藉由灰化製程移除光阻82。
在圖16中，使用一或多種可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合)將硬罩幕80的圖案轉移至多層堆疊58。蝕刻製程可以是非等向性的。因此，溝渠86穿過多層堆疊58延伸，且導電線72(例如，字元線)由導電層54形成。藉由蝕刻溝渠86穿過導電層54，可將相鄰的導電線72彼此隔開。隨後，在圖17A及圖17B中，然後可藉由可接受的製程(例如濕式蝕刻製程、乾式蝕刻製程、平坦化製程、其組合或類似製程)移除硬罩幕80。由於多層堆疊58的階梯形狀(例如，參見圖12)，導電線72可具有在朝向基底50的方向上增加的不同長度。舉例而言，導電線72A可長於導電線72B；導電線72B可長於導電線72C；且導電線72C可長於導電線72D。在一些實施例中，溝渠86可被形成為具有處於約50奈米至約100奈米的範圍內的寬度W1，儘管其他寬度也是可能的。
圖18A至圖20示出在溝渠86中形成電晶體204(參見圖1A)的通道區並將所述通道區圖案化。圖18A及圖19A以三維視圖示出。圖18B、圖19B及圖20示出沿著圖1A的參考剖面C-C’的剖面圖。
在圖18A及圖18B中，在溝渠86中共形地沉積記憶體膜90。記憶體膜90可具有能夠儲存位元的材料，例如能夠藉由在記憶體膜90兩端施加適當的電壓差來在兩個不同的極化方向之間進行切換的材料。舉例而言，記憶體膜90的極化可能由於施加電壓差產生的電場而改變。
舉例而言，記憶體膜90可以是高介電常數介電材料，例如鉿(Hf)系介電材料或類似材料。在一些實施例中，記憶體膜90包含鐵電材料，例如氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿或類似材料。在其他實施例中，記憶體膜90可為包括位於兩個SiOx層之間的SiNx層(例如，ONO結構)的多層結構。在又一些其他實施例中，記憶體膜90可包含不同的鐵電材料或不同類型的記憶體材料。記憶體膜90可藉由CVD、PVD、ALD、PECVD或類似製程進行沉積，以沿著溝渠86的側壁及底表面延伸。在一些實施例中，在沉積記憶體膜90之後，可執行退火步驟。在一些實施例中，記憶體膜90可被沉積成處於約5奈米至約15奈米的範圍內的厚度，儘管其他厚度是可能的。在一些實施例中，在沉積記憶體膜90之後，溝渠86可具有處於約40奈米至約70奈米的範圍內的寬度W2，儘管其他寬度是可能的。
在圖19A及圖19B中，在記憶體膜90之上在溝渠86中共形地沉積OS層92。OS層92包括適於為電晶體(例如，電晶體204，參見圖1A)提供通道區的材料。在一些實施例中，OS層92包含含銦材料，例如氧化銦、氧化銦鎵鋅、氧化銦鈦、氧化銦 鎢、氧化銦錫、類似材料或其組合。在其他實施例中，與該些實例不同的半導體材料可用於OS層92。舉例而言，在其他實施例中，OS層92可包含氧化鋅或另一種類型的氧化物。OS層92可藉由CVD、PVD、ALD、PECVD或類似製程來沉積。OS層92可在記憶體膜90之上沿著溝渠86的側壁及底表面延伸。在一些實施例中，在沉積OS層92之後，可在與氧相關的環境中執行退火步驟(例如，在約300℃至約450℃的溫度範圍內)，以激活OS層92的電荷載體。在一些實施例中，OS層92可被沉積成處於約1奈米至約15奈米的範圍內的厚度，儘管其它厚度是可能的。在一些實施例中，在沉積OS層92之後，溝渠86可具有處於約20奈米至約70奈米的範圍內的寬度W3，儘管其他寬度是可能的。
在圖20中，在溝渠86的側壁及底表面上及在OS層92之上沉積介電材料98。介電材料98可包括例如氧化矽、氮化矽、氮氧化矽或類似材料，介電材料98可藉由CVD、PVD、ALD、PECVD或類似製程來沉積。如圖20中所示，介電材料98可填充溝渠86且可覆蓋多層堆疊58。
在圖21A至圖21C中，然後對介電材料98、OS層92及記憶體膜90施加移除製程，以移除多層堆疊58之上的多餘材料。在一些實施例中，可利用平坦化製程，例如化學機械拋光(CMP)、研磨製程、回蝕製程、其組合或類似製程。平坦化製程可暴露出多層堆疊58，以使得在平坦化製程完成之後多層堆疊58的頂表面是水平的。圖21A示出三維視圖，圖21B示出圖21A中 所示結構的對應俯視圖，且圖21C示出穿過圖1A及圖21B中所示的參考剖面C-C’的剖面圖。
圖22A至圖26C示出製造記憶體陣列200中的導電線106及108(例如，源極線及位元線)的中間步驟。導電線106及108可沿著垂直於導電線72的方向延伸，以使得記憶體陣列200的各別胞元可被選擇用於進行讀取及寫入操作。圖22A、圖23A、圖24A、圖25A及圖26A示出三維視圖。圖22B、圖23B、圖24B、圖25B及圖26B示出俯視圖。圖22C、圖23C及圖24C示出沿著圖1A及例如圖22B中所示的參考剖面C-C’的剖面圖。圖25C及圖26C示出沿著圖1A及例如圖25B中所示的參考剖面D-D’的剖面圖。
在圖22A、圖22B及圖22C中，穿過介電材料98圖案化出溝渠100。溝渠100可設置於記憶體膜90的相對側壁之間，並界定隨後形成導電線106/108的區。在一些實施例中，圖案化溝渠100可藉由光微影與蝕刻的組合來執行。舉例而言，可在多層堆疊58、介電材料98、OS層92及記憶體膜90之上沉積光阻101。舉例而言，光阻101可藉由使用合適的技術(例如旋轉塗佈技術)形成。光阻101然後被圖案化以界定開口100。開口100中的每一者暴露出介電材料98的區，且可暴露出OS層92的區。光阻可使用可接受的光微影技術來圖案化。舉例而言，光阻101被暴露至光以進行圖案化。在曝光製程之後，可依據是使用負性抗蝕劑亦或正性抗蝕劑而定來對光阻101進行顯影以移除光阻的暴露部分 或未暴露部分，藉此界定開口100的圖案。
可藉由蝕刻移除介電材料98被開口100暴露出的部分，進而在介電材料98中形成溝渠100。蝕刻可以是任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。蝕刻可以是非等向性的。在一些實施例中，溝渠100可具有處於約40奈米至約70奈米的範圍內的寬度W4或處於約80奈米至約150奈米的範圍內的長度L1，儘管其他尺寸是可能的。在一些實施例中，將溝渠100隔開處於約30奈米至約120奈米的範圍內的距離L2，儘管其他距離是可能的。在一些實施例中，溝渠100可具有處於約1000奈米至約2000奈米的範圍內的深度，儘管其他深度是可能的。在將溝渠100圖案化之後，例如可藉由灰化來移除光阻101。
蝕刻可留下OS層92在溝渠100內覆蓋記憶體膜90的部分，或者所述蝕刻可自記憶體膜90移除OS層92以暴露出溝渠100內的記憶體膜90。舉例而言，圖22A示出其中OS層92的部分在形成溝渠100之後留下且覆蓋記憶體膜90的側壁的實施例。圖22B至圖22C示出其中移除OS層92且暴露出記憶體膜90的側壁的實施例。在其中OS層92的部分在形成溝渠100之後留在記憶體膜90上的一些實施例中，剩餘的OS層92可具有處於約0奈米至約15奈米的範圍內的厚度，儘管其他厚度是可能的。
在圖23A、圖23B及圖23C中，根據一些實施例，再填充層96沉積在溝渠100中。如圖23A中所示，再填充層96可在 溝渠100內共形地沉積在介電材料98的表面、OS層92的表面及/或記憶體膜90的表面上。圖23A至圖23C示出其中已移除覆蓋記憶體膜90的OS層92的實施例，且因此再填充層96被沉積在溝渠100內的記憶體膜90的表面上。再填充層96可在記憶體膜90之上沿著溝渠100的側壁及底表面延伸。在其他實施例中，再填充層96可沉積OS層92在溝渠100內覆蓋記憶體膜90的剩餘部分上。再填充層96可在隨後形成的導電線106/108(參見圖25A至圖26C)與OS層92之間提供增大的接觸面積，特別是在其中溝渠100內的OS層92被移除的情況下。在一些實施例中，再填充層96可由與OS層92的材料相比向導電線106/108提供較小電阻接觸的材料形成。以此種方式，如本文所述的再填充層96可降低電阻並為電晶體(例如，電晶體204，參見圖1A)提供改善的效能。
再填充層96可使用與OS層92相似的技術沉積，例如CVD、PVD、ALD、PECVD或類似技術。在一些實施例中，再填充層96可包含與OS層92的材料相同或相似的材料。舉例而言，在一些實施例中，再填充層96包含含銦材料，例如氧化銦、氧化銦鎵鋅、氧化銦鈦、氧化銦鎢、氧化銦錫、類似材料或其組合。在其他實施例中，與該些實例或OS層92不同的半導體材料可用於再填充層96。舉例而言，在其他實施例中，再填充層96可包含氧化鋅或另一種類型的氧化物。
在一些實施例中，再填充層96可為載體濃度大於OS 層92的材料的一種材料。以此種方式，再填充層96可在導電線106/108與OS層92之間提供較小的電阻接觸。舉例而言，在一些實施例中，OS層92可由例如氧化銦鎵鋅、氧化銦鈦、氧化銦鎢、氧化鋅或氧化銦等材料形成，且再填充層96可由具有相對較大載體濃度的材料(例如氧化銦鈦、氧化銦鎢、氧化鋅或氧化銦)形成。在一些實施例中，OS層92可具有介於約1015每立方公分與約1017每立方公分之間的載體濃度，且再填充層96可具有介於約1019每立方公分與約1022每立方公分之間的載體濃度。
在一些實施例中，再填充層96可被沉積成處於約1奈米至約15奈米的範圍內的厚度，儘管其他厚度也是可能的。再填充層96可具有小於、約等於或大於OS層92之厚度的一種厚度。舉例而言，在一些實施例中，在記憶體膜90上延伸的再填充層96可具有與在記憶體膜90上延伸的OS層92不同的厚度。在一些實施例中，在沉積再填充層96之後，溝渠100可具有處於約20奈米至約70奈米的範圍內的寬度W5或處於約50奈米至約80奈米的範圍內的長度L3，儘管其他大小是可能的。在一些實施例中，在沉積再填充層96之後，溝渠100可具有處於約1000奈米至約2000奈米的範圍內的深度D1，儘管其他深度是可能的。在一些實施例中，在沉積再填充層96之後執行平坦化製程。
在圖24A、圖24B及圖24C中，根據一些實施例，使用導電材料104填充溝渠100。導電線106/108隨後由導電材料104形成(參見圖25A至圖26C)。導電材料104可包括例如銅、鈦、 氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合或類似材料等一或多種材料，導電材料104可各自使用例如CVD、ALD、PVD、PECVD或類似製程形成。在沉積導電材料104之後，可執行平坦化製程以移除導電材料104的多餘部分。在一些實施例中，平坦化製程亦可移除再填充層96的多餘部分。在所得結構中，多層堆疊58的頂表面、記憶體膜90的頂表面、OS層92的頂表面、再填充層96的頂表面及導電材料104的頂表面可實質上處於同一水平高度(例如，在製程變化內共面)。
在圖25A、圖25B及圖25C中，根據一些實施例，在導電材料104中圖案化出溝渠120，形成導電線106及導電線108。圖25C示出圖25B中線D-D’的剖面圖。藉由使用光微影與蝕刻的組合對導電材料104進行圖案化來將溝渠120圖案化。舉例而言，可在多層堆疊58、介電材料98、OS層92、再填充層96、記憶體膜90及導電材料104之上沉積光阻119。舉例而言，光阻119可藉由使用旋轉塗佈技術來形成。將光阻119圖案化以界定開口120。開口120中的每一者可與導電材料104及再填充層96的對應區重疊。開口120不完全與導電材料104重疊，且導電材料104的不與開口120重疊的部分界定導電材料104的形成導電線106/108的部分。光阻119可使用可接受的光微影技術來圖案化。舉例而言，光阻119被暴露至光以進行圖案化。在曝光製程之後，可依據是使用負性抗蝕劑亦或正性抗蝕劑而定來對光阻119進行顯影以移除光阻119的暴露部分或未暴露部分，藉此界定開口120。
可藉由蝕刻移除導電材料104及再填充層96的被開口120暴露出的部分，形成溝渠120。蝕刻可以是任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。蝕刻可以是非等向性的。如此一來，溝渠120中的每一者可界定由該溝渠120隔開的導電材料104的導電線106與導電材料104的相鄰導電線108的圖案。導電線106可對應於記憶體陣列中的位元線，且導電線108可對應於記憶體陣列200中的源極線。儘管圖25C示出僅示出導電線106的剖面圖，但導電線108的剖面圖可為相似的。在將溝渠120圖案化之後，例如可藉由灰化來移除光阻119。
在一些實施例中，溝渠120可具有處於約30奈米至約100奈米的範圍內的長度L4，儘管其他尺寸是可能的。在蝕刻溝渠120之後，導電材料104的形成導電線106/108的剩餘部分可具有處於約20奈米至約50奈米的範圍內的長度L5，儘管其他尺寸是可能的。在一些情況下，與同一溝渠120相鄰的導電線106及導電線108可具有不同的長度(例如，長度L5)。在一些實施例中，導電線106/108的長度L5可藉由控制溝渠120的長度L4(例如，藉由控制溝渠120的圖案化)來控制。以此種方式，控制溝渠120的大小可控制導電線106/108的大小。另外，控制溝渠120的長度L4亦可控制導電線106/108與再填充層96之間的接觸面積。圖25B中指示導電線106與再填充層96之間的示例接觸區105。導電線106/108與再填充層96之間的接觸區(例如接觸區 105)的大小將在下面針對圖26A至圖26C及圖27進行更詳細的論述。
在圖26A、圖26B及圖26C中，根據一些實施例，介電材料102沉積在溝渠120中並填充溝渠120。圖26C示出圖26B中線D-D’的剖面圖。介電材料102可包括例如氧化矽、氮化矽、氮氧化矽、類似材料或其組合。介電材料102的材料可與介電材料98的材料相同或不同。介電材料102可使用合適的技術(例如CVD、PVD、ALD、PECVD或類似技術)沉積。介電材料102可在記憶體膜90之上沿著溝渠120的側壁及底表面延伸。在沉積之後，可執行平坦化製程(例如，CMP、回蝕或類似製程)以移除介電材料102的多餘部分。在所得結構中，多層堆疊58的頂表面、記憶體膜90的頂表面、導電線106/108的頂表面、再填充層96的頂表面、OS層92的頂表面及介電材料102的頂表面可實質上處於同一水平高度。以此種方式，相鄰的導電線106與導電線108被由介電材料102形成的隔離區隔開。相鄰的導電線106/108隔開長度L4，此可藉由控制溝渠120的對應長度L4來控制。
在圖26B中示出導電線106與再填充層96之間的示例接觸區105。在一些情況下，如本文中所述，在導電線106/108與OS層92之間形成再填充層96可改善導電線106/108與OS層92之間的傳導。舉例而言，在其中在溝渠100的蝕刻期間自記憶體膜90移除OS層92的實施例中(參見圖22A至圖22C)，在不存在再填充層96的情況下，導電線106/108與OS層92之間的接觸 區域將受到OS層92的厚度的限制，如圖26B中的示例接觸區103所示。藉由使用再填充層96部分地環繞導電線106/108，導電線106/108與OS層92之間的有效接觸面積可增大，如圖26B中的接觸區105所示。接觸區105的面積可近似由導電線106/108的深度D1、寬度W5及長度L5來界定。在一些實施例中，接觸區105的面積可處於約1800平方奈米至約8500平方奈米的範圍內，儘管其他接觸面積是可能的。在一些實施例中，使用再填充層96可將導電線106/108與OS層92之間的有效接觸面積增大約33%與約500%之間，儘管其他百分比是可能的。藉由形成具有較大面積的接觸區105，可減小導電線106/108與OS層92之間的接觸電阻。另外，如前所述，可選擇再填充層96的材料以進一步減小接觸電阻。在一些情況下，在使用再填充層96時的接觸電阻是在不存在再填充層96時的接觸電阻的約30%與約100%之間。
由於接觸區105的面積可近似由導電線106/108的深度D1、寬度W5及長度L5來界定，因此控制導電線106/108的尺寸D1、W5及/或L5亦可控制接觸區105的大小。圖27中示出一實例，其中溝渠120(參見圖25A至圖25C)已被形成為具有長度L4，長度L4小於針對圖26A至圖26C形成的溝渠120的長度L4。藉由形成具有較小長度L4的溝渠120，可增大導電線106/108的大小及接觸區105的面積。此亦在圖27中示出，其中導電線106/108具有比圖26A至圖26C中的導電線更大的長度L5。以此種方式，溝渠120的較小長度L4可得到導電線106/108的較大長 度L5，此會得到接觸區105的對應的較大面積。舉例而言，形成較大的導電線106/108或接觸區105的較大面積可減小電阻，此可改善裝置效能，例如藉由改善功率效率或減少加熱。
返回至圖26A至圖26C，可在記憶體陣列200中形成堆疊的電晶體204。每一電晶體204包括閘極電極(例如，對應的導電線72的一部分)、閘極介電質(例如，對應的記憶體膜90的一部分)、通道區(例如，對應的OS層92及再填充層96的一部分)、以及源極電極及汲極電極(例如，對應的導電線106及108的部分)。介電材料102將處於同一行中且位於相同的垂直水平高度處的相鄰的電晶體204隔離開。電晶體204可設置於垂直堆疊的列與行的陣列中。
在圖28A、圖28B、圖28C及圖28D中，製成到導電線72、導電線106及導電線108的接觸件110。圖28A示出記憶體陣列200的透視圖；圖28B示出記憶體陣列200的俯視圖；及圖28C示出沿著圖28A的線28-28C’的裝置及下方基底的剖面圖；以及圖28D示出沿著圖1A的參考剖面B-B’的裝置的剖面圖。在一些實施例中，導電線72的階梯形狀可在導電線72中的每一者上提供用於導電接觸件110著陸的表面。形成接觸件110可包括例如使用光微影與蝕刻的組合在IMD 70及介電層52中圖案化出開口，以暴露出導電層54的部分。在開口中形成例如擴散障壁層、黏合層或類似物等襯層(未示出)及導電材料。襯層可包含鈦、氮化鈦、鉭、氮化鉭或類似材料。導電材料可為銅、銅合金、銀、 金、鎢、鈷、鋁、鎳或類似材料。可執行平坦化製程(例如CMP)以自IMD 70的表面移除多餘材料。剩餘的襯層及導電材料在開口中形成接觸件110。
同樣如圖28A的透視圖所示，亦可分別製成到導電線106及導電線108的導電接觸件112及114。導電接觸件110、112及114可分別電性連接至導電線116A、116B及116C，導電線116A、116B及116C將記憶體陣列連接至半導體晶粒中的下方/上覆電路系統(例如，控制電路系統)及/或訊號線、電源線及接地線。舉例而言，導通孔118可延伸穿過IMD 70，以將導電線116C電性連接至內連結構220的下方電路系統及基底50上的主動裝置，如圖28C所示。可穿過IMD 70形成其他導通孔，以將導電線116A及116B電性連接至內連結構220的下方電路系統。在替代實施例中，除了內連結構220之外或代替內連結構220，可藉由形成於記憶體陣列200之上的內連結構來提供往來於記憶體陣列的佈線及/或電源線。因此，可完成記憶體陣列200。
儘管圖2至圖28B的實施例示出導電線106及108的特定圖案，但是其他配置是可能的。舉例而言，在該些實施例中，導電線106/108具有交錯的圖案。在一些實施例中，位於陣列的同一列中的導電線106/108均彼此對齊。使用本文中所述的技術，再填充層96可適當地形成於導電線106/108上。
圖29、圖30、圖31及圖32示出根據一些實施例的形成記憶體陣列200的中間步驟的平面圖。圖29至圖32中所示的 製程與圖22A至圖26C所述的製程相似，除了在蝕刻溝渠100之後OS層92部分地保留在記憶體膜90上。OS層92的此種不完全蝕刻可產生具有圓形形狀的溝渠100，其實例如圖29中所示。記憶體膜90被溝渠100暴露出，但是OS層92的剩餘部分覆蓋記憶體膜90的部分大於覆蓋圖22B中所示的溝渠100的部分。在一些實施例中，OS層92的不完全蝕刻暴露出溝渠內OS層92的較大面積，此可增大隨後形成的再填充層96(參見圖30)與OS層92之間的接觸面積。在一些情況下，增大OS層92與再填充層96之間的接觸面積可減小電阻。圖22B及圖29中所示的溝渠100是實例，且具有其他形狀的溝渠100是可能的。
在圖30中，根據一些實施例，在溝渠100內沉積再填充層96。再填充層96可與前面針對圖23A至圖23C闡述的再填充層96相似，且可以相似的方式形成。在圖31中，在溝渠100內及再填充層96上沉積導電材料104。導電材料104可與前面針對圖24A至圖24C闡述的導電材料104相似，且可以相似的方式形成。在圖32中，在導電材料104及再填充層96中形成溝渠，且在溝渠中沉積介電材料102。溝渠可與前面針對圖25A至圖25C闡述的溝渠120相似，且可以相似的方式形成。介電材料102可與前面針對圖26A至圖26C闡述的介電材料102相似，且可以相似的方式形成。以此種方式，形成導電線106及導電線108。導電線106/108藉由再填充層96與OS層92電性接觸，此可如前所述般減小接觸電阻。
圖33、圖34、圖35及圖36示出根據一些實施例的形成記憶體陣列200的中間步驟的平面圖。圖33至圖36中所示的製程與圖22A至圖26C中闡述的製程相似，除了在記憶體膜90上選擇性地沉積再填充層96。以此種方式選擇性地沉積再填充層96可增大導電線106/108的大小(例如，長度L5)，同時仍然在導線106/108與OS層92之間提供改善的接觸電阻。增大導電線106/108的大小可改善導電線106/108的導電性並改善裝置效能。
圖33示出在已形成溝渠100之後的平面圖，與圖22B中所示的平面圖相似。在圖34中，根據一些實施例，在溝渠100內沉積再填充層96。如圖34中所示，使用選擇性沉積製程形成再填充層96，使得再填充層96形成在記憶體膜90的暴露部分上，而不是形成在介電材料98上。在一些實施例中，選擇性沉積的再填充層96是例如氧化銦錫(ITO)、氧化銦鎢(IWO)、ZnO、In2O3、類似材料或其組合的材料，儘管其他材料是可能的。再填充層96可使用選擇性沉積製程(例如選擇性ALD、CVD、類似製程或其他選擇性沉積製程)形成。舉例而言，再填充層96可為在約200℃的溫度下藉由In(CH3)3及H2O使用ALD沉積的In2O3。此示例製程將再填充層96沉積在記憶體膜90上，但不沉積在介電材料98上，儘管其他材料或製程是可能的。再填充層96可為與前面針對圖23A至圖23C闡述的材料相似的材料，或者可為不同的材料。
在圖35中，在溝渠100內及再填充層96上沉積導電材料104。導電材料104可與前面針對圖24A至圖24C闡述的導電 材料104相似，且可以相似的方式形成。由於再填充層96不覆蓋介電材料98，因此導電材料104沉積在介電材料98的在溝渠100內的部分上。在圖36中，在導電材料104及再填充層96中形成溝渠，且在溝渠中沉積介電材料102。溝渠可與前面針對圖25A至圖25C闡述的溝渠120相似，且可以相似的方式形成。介電材料102可與前面針對圖26A至圖26C闡述的介電材料102相似，且可以相似的方式形成。以此種方式，形成導電線106及導電線108。導電線106/108藉由再填充層96與OS層92電性接觸，此可如前所述減小接觸電阻。
各種實施例提供具有垂直堆疊的記憶單元的3D記憶體陣列。記憶單元各自包括具有記憶體膜、閘極介電材料及氧化物半導體通道區的電晶體。電晶體包括源極/汲極電極，所述源極/汲極電極亦是記憶體陣列中的源極線及位元線。介電材料設置於源極/汲極電極中的相鄰的源極/汲極電極之間並將其隔離開。在一些實施例中，蝕刻其中形成有源極/汲極電極的溝渠，在溝渠的表面上沉積再填充層，以提供源極/汲極電極與氧化物半導體通道區之間的改善的接觸。舉例而言，在一些情況下，在溝渠蝕刻製程期間移除氧化物半導體通道材料，此可減小氧化物半導體通道材料與源極/汲極電極之間的可能接觸面積。藉由在溝渠內沉積再填充材料，可替換移除的氧化物半導體通道材料。另外，再填充材料可在氧化物半導體通道材料與源極/汲極電極之間提供增大的有效接觸面積。藉由增大有效接觸面積，可減小氧化物半導體通道 材料與源極/汲極電極之間的接觸電阻。在一些實施例中，再填充材料可由提供改善的接觸的材料(例如具有比氧化物半導體通道材料高的載體濃度的材料)形成。藉由以此種方式減小接觸電阻，可改善裝置效能。舉例而言，本文中闡述的技術可允許記憶單元的改善的接通電流(Ion)、改善的功率效率以及其他益處。
根據本揭露的實施例，一種記憶單元包括半導體基底以及位於所述半導體基底之上的電晶體，所述電晶體包括：記憶體膜，沿著字元線延伸，其中所述記憶體膜接觸所述字元線；通道層，沿著所述記憶體膜延伸，其中所述記憶體膜位於所述通道層與所述字元線之間；源極線，沿著所述記憶體膜延伸，其中所述記憶體膜位於所述源極線與所述字元線之間；第一接觸層，位於所述源極線上，其中所述第一接觸層接觸所述通道層及所述記憶體膜，其中所述第一接觸層包含第一材料；位元線，沿著所述記憶體膜延伸，其中所述記憶體膜位於所述位元線與所述字元線之間；第二接觸層，位於所述位元線上，其中所述第二接觸層接觸所述通道層及所述記憶體膜，其中所述第二接觸層包含所述第一材料；以及隔離區，位於所述源極線與所述位元線之間。在實施例中，所述隔離區接觸所述源極線及所述位元線。在實施例中，所述第一接觸層在所述源極線與所述隔離區之間延伸，且其中所述第二接觸層在所述位元線與所述隔離區之間延伸。在實施例中，所述通道層包含所述第一材料。在實施例中，所述第一材料具有較所述通道層高的載體濃度。在實施例中，所述第一材料包括氧 化物。在實施例中，所述通道層具有第一厚度，所述第一接觸層具有第二厚度，且所述第二接觸層具有所述第二厚度，其中所述第一厚度與所述第二厚度不同。
根據本揭露的實施例，一種裝置包括：半導體基底；第一記憶單元，位於所述半導體基底之上，所述第一記憶單元包括第一電晶體，其中所述第一電晶體包括閘極電極、鐵電材料的第一部分及第一通道區，所述閘極電極包括第一字元線的一部分，其中所述鐵電材料的所述第一部分位於所述第一字元線的側壁上，所述第一通道區位於所述鐵電材料的所述第一部分的側壁上；源極線，其中所述源極線的第一部分為所述第一電晶體提供第一源極/汲極電極；第一接觸層，位於所述源極線上，其中所述源極線藉由所述第一接觸層與所述第一通道區電性接觸；位元線，其中所述位元線的第一部分為所述第一電晶體提供第二源極/汲極電極；第二接觸層，位於所述位元線上，其中所述位元線藉由所述第二接觸層與所述第一通道區電性接觸；第一介電材料，將所述源極線與所述位元線隔開；以及第二記憶單元，位於所述第一記憶單元之上。在實施例中，所述第二記憶單元包括第二電晶體，其中所述源極線的第二部分為所述第二電晶體提供第一源極/汲極電極，且其中所述位元線的第二部分為所述第二電晶體提供第二源極/汲極電極。在實施例中，所述裝置包括第二字元線，所述第二字元線位於所述第一字元線下方，其中所述第二電晶體的閘極電極包括所述第二字元線的部分，且其中所述第一字元線長於所述第二 字元線。在實施例中，所述第一介電材料在實體上接觸所述第一通道區、所述第一接觸層、及所述第二接觸層。在實施例中，所述第一接觸層及所述第二接觸層包含第一材料，且其中所述第一通道區包含與所述第一材料不同的第二材料。在實施例中，所述源極線與所述第一接觸層之間的接觸面積大於所述第一接觸層與所述第一通道區之間的接觸面積。在實施例中，所述鐵電材料的所述第一部分在實體上接觸所述第一接觸層及所述第二接觸層。在實施例中，所述第一通道區在所述第一接觸層的一部分與所述鐵電材料的所述第一部分之間延伸。在實施例中，所述源極線的側壁不包括所述第一接觸層。
根據本揭露的實施例，一種方法包括：圖案化出延伸穿過第一導電線的第一溝渠；沿著所述第一溝渠的側壁及底表面沉積記憶體膜；在所述記憶體膜之上沉積氧化物半導體(OS)層，其中所述OS層沿著所述第一溝渠的所述側壁及所述底表面延伸；在所述OS層上沉積第一介電材料，其中所述第一介電材料填充所述第一溝渠的其餘部分；在所述第一介電材料及所述OS層中圖案化出第二溝渠，其中圖案化所述第二溝渠暴露出所述記憶體膜的側壁表面及所述OS層的側壁表面；沿著所述第二溝渠的側壁及底表面沉積再填充層，其中所述再填充層在實體上接觸所述OS層的所述側壁表面；在所述再填充層上沉積導電材料，其中所述導電材料填充所述第二溝渠的其餘部分；在所述導電材料及所述再填 充層中圖案化出第三溝渠，其中圖案化所述第三溝渠暴露出所述記憶體膜的所述側壁表面及所述再填充層的側壁表面；以及在所述第三溝渠中沉積第二介電材料，其中所述第二介電材料填充所述第三溝渠。在實施例中，沉積所述再填充層包括執行選擇性沉積製程，所述選擇性沉積製程在所述記憶體膜的表面上及在所述OS層的表面上選擇性地沉積所述再填充層多於在所述第一介電材料的表面上沉積所述再填充層。在實施例中，所述再填充層具有與所述OS層不同的組成。在實施例中，所述再填充層被沉積成與所述OS層不同的厚度。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
52:介電層
72:導電線/下部導電線/上部導電線/最頂部導電線/最底部導電線
90:記憶體膜
92:氧化物半導體(OS)層
96:再填充層
98、102:介電材料
106、108:導電線
200:記憶體陣列
202:記憶單元
204:電晶體
207:箭頭
B-B’、C-C’:參考剖面
D-D’:參考剖面/線

Claims (9)

  1. 一種記憶單元，包括：半導體基底；以及電晶體，位於所述半導體基底之上，所述電晶體包括：記憶體膜，沿著字元線延伸，其中所述記憶體膜接觸所述字元線；通道層，沿著所述記憶體膜延伸，其中所述記憶體膜位於所述通道層與所述字元線之間；源極線，沿著所述記憶體膜延伸，其中所述記憶體膜位於所述源極線與所述字元線之間；第一接觸層，位於所述源極線上，其中所述第一接觸層具有第一內凹部份，所述第一內凹部份的外側表面直接接觸所述通道層及所述記憶體膜，所述第一內凹部份的內側表面直接接觸所述源極線，其中所述第一接觸層包含第一材料；位元線，沿著所述記憶體膜延伸，其中所述記憶體膜位於所述位元線與所述字元線之間；第二接觸層，位於所述位元線上，其中所述第二接觸層具有第二內凹部份，所述第二內凹部份的外側表面直接接觸所述通道層及所述記憶體膜，所述第二內凹部份的內側表面直接接觸所述位元線，且所述第一內凹部份的內側表面面向所述第二內凹部份的內側表面，其中所述第二接觸層包含所述第一材料；以及 隔離區，位於所述源極線與所述位元線之間，其中所述隔離區與所述源極線、所述位元線、所述第一接觸層以及所述第二接觸層直接接觸。
  2. 如請求項1所述的記憶單元，其中所述第一接觸層在所述源極線與所述隔離區之間延伸，且其中所述第二接觸層在所述位元線與所述隔離區之間延伸。
  3. 如請求項1所述的記憶單元，其中所述通道層具有第一厚度，所述第一接觸層具有第二厚度，且所述第二接觸層具有所述第二厚度，其中所述第一厚度與所述第二厚度不同。
  4. 一種半導體裝置，包括：半導體基底；第一記憶單元，位於所述半導體基底之上，所述第一記憶單元包括第一電晶體，其中所述第一電晶體包括：閘極電極，包括第一字元線的一部分；鐵電材料的第一部分，其中所述鐵電材料的所述第一部分位於所述第一字元線的側壁上；及第一通道區，位於所述鐵電材料的所述第一部分的側壁上；源極線，其中所述源極線的第一部分為所述第一電晶體提供第一源極/汲極電極；第一接觸層，位於所述源極線上，其中所述源極線藉由所述第一接觸層與所述第一通道區電性接觸，且所述源極線與所述第一接觸層之間的接觸面積大於所述第一接觸層與所述第一通道區 之間的接觸面積；位元線，其中所述位元線的第一部分為所述第一電晶體提供第二源極/汲極電極；第二接觸層，位於所述位元線上，其中所述位元線藉由所述第二接觸層與所述第一通道區電性接觸；第一介電材料，將所述源極線與所述位元線隔開，其中所述第一介電材料的寬度大於所述源極線的寬度與所述位元線的寬度；以及第二記憶單元，位於所述第一記憶單元之上。
  5. 如請求項4所述的裝置，其中所述第二記憶單元包括第二電晶體，其中所述源極線的第二部分為所述第二電晶體提供第一源極/汲極電極，且其中所述位元線的第二部分為所述第二電晶體提供第二源極/汲極電極。
  6. 如請求項5所述的裝置，更包括第二字元線，所述第二字元線位於所述第一字元線下方，其中所述第二電晶體的閘極電極包括所述第二字元線的部分，且其中所述第一字元線長於所述第二字元線。
  7. 如請求項4所述的裝置，其中所述第一接觸層及所述第二接觸層包含第一材料，且其中所述第一通道區包含與所述第一材料不同的第二材料。
  8. 一種半導體裝置的製作方法，包括：圖案化出延伸穿過第一導電線的第一溝渠； 沿著所述第一溝渠的側壁及底表面沉積記憶體膜；在所述記憶體膜之上沉積氧化物半導體層，其中所述氧化物半導體層沿著所述第一溝渠的所述側壁及所述底表面延伸；在所述氧化物半導體層上沉積第一介電材料，其中所述第一介電材料填充所述第一溝渠的其餘部分；移除所述第一介電材料及所述氧化物半導體層的一部份以圖案化出第二溝渠，其中圖案化所述第二溝渠暴露出所述記憶體膜的側壁表面及所述氧化物半導體層的側壁表面；沿著所述第二溝渠的側壁及底表面沉積再填充層，其中所述再填充層在實體上接觸所述氧化物半導體層的所述側壁表面；在所述再填充層上沉積導電材料，其中所述導電材料填充所述第二溝渠的其餘部分；移除所述導電材料及所述再填充層的一部份以圖案化出第三溝渠，其中圖案化所述第三溝渠暴露出所述記憶體膜的所述側壁表面及所述再填充層的側壁表面；以及在所述第三溝渠中沉積第二介電材料，其中所述第二介電材料填充所述第三溝渠，使所述第二介電材料與所述記憶體膜的所述側壁表面及所述再填充層的所述側壁表面直接接觸。
  9. 如請求項8所述的方法，其中沉積所述再填充層包括執行選擇性沉積製程，所述選擇性沉積製程在所述記憶體膜的表面上及在所述氧化物半導體層的表面上選擇性地沉積所述再填充層多於在所述第一介電材料的表面上沉積所述再填充層。
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