KR20170119158A - 반도체 메모리 장치 및 반도체 장치 - Google Patents
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- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Abstract
본 발명은 반도체 메모리 장치 및 반도체 장치에 관한 것으로서, 보다 구체적으로는 셀 영역과 연결 영역을 갖는 기판; 상기 셀 영역에서 상기 기판 상에 적층되고 상기 연결 영역까지 연장되는 복수개의 제 1 워드 라인들을 포함하는 제 1 워드 라인 스택; 상기 셀 영역에서 상기 기판 상에 적층되고 상기 연결 영역까지 연장되는 복수개의 제 2 워드 라인들을 포함하고, 상기 제 1 워드 라인 스택에 인접한 제 2 워드 라인 스택; 상기 셀 영역에서, 상기 복수 개의 워드라인들에 결합되어 상기 기판에 연결된 수직 채널들; 상기 제 1 워드 라인 스택의 워드 라인 및 그와 대응되는 상기 제 2 워드 라인 스택의 워드 라인을 연결하는 브릿지 영역; 및 상기 브릿지 영역의 하부에 제공된 국부 평탄화 영역을 포함하는 반도체 메모리 장치를 제공한다. 본 발명의 반도체 메모리 장치 및 반도체 장치를 이용하면 속도를 빠르게 유지하면서도 신뢰성이 높고 저렴하게 제조할 수 있는 효과가 있다.
Description
본 발명은 반도체 메모리 장치 및 반도체 장치에 관한 것으로서, 보다 구체적으로는 속도를 빠르게 유지하면서도 신뢰성이 높고 저렴하게 제조할 수 있는 반도체 메모리 장치 및 반도체 장치에 관한 것이다.
반도체 소자의 고집적화를 위하여 3차원적으로 수직 배열되는 메모리 셀들을 구비하는 수직형 반도체 소자들이 제안되고 있다. 동작 속도를 빠르게 하기 위해 다양한 방법들이 시도되고 있지만, 반도체 소자의 신뢰도 또는 내구성이 희생되거나 값비싼 공정이 요구되는 경우가 많이 있다. 따라서, 속도를 빠르게 유지하면서도 신뢰성이 높은 반도체 소자를 저렴하게 제조할 수 있는 방법에 대한 요구가 높다.
본 발명이 이루고자 하는 젓 번째 기술적 과제는 속도를 빠르게 유지하면서도 신뢰성이 높고 저렴하게 제조할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 속도를 빠르게 유지하면서도 신뢰성이 높고 저렴하게 제조할 수 있는 반도체 장치를 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 셀 영역과 연결 영역을 갖는 기판; 상기 셀 영역에서 상기 기판 상에 적층되고 상기 연결 영역까지 연장되는 복수개의 제 1 워드 라인들을 포함하는 제 1 워드 라인 스택; 상기 셀 영역에서 상기 기판 상에 적층되고 상기 연결 영역까지 연장되는 복수개의 제 2 워드 라인들을 포함하고, 상기 제 1 워드 라인 스택에 인접한 제 2 워드 라인 스택; 상기 셀 영역에서, 상기 복수 개의 워드라인들에 결합되어 상기 기판에 연결된 수직 채널들; 상기 제 1 워드 라인 스택의 워드 라인 및 그와 대응되는 상기 제 2 워드 라인 스택의 워드 라인을 연결하는 브릿지 영역; 및 상기 브릿지 영역의 하부에 제공된 국부 평탄화 영역을 포함하는 반도체 메모리 장치를 제공한다.
상기 반도체 메모리 장치는 상기 제 1 워드 라인들의 하부에 배치된 제 1 접지 선택 라인; 및 상기 제 2 워드 라인들의 하부에 배치된 제 2 접지 선택 라인을 더 포함할 수 있다. 상기 제 1 접지 선택 라인과 상기 제 2 접지 선택 라인은 상기 국부 평탄화 영역을 사이에 두고 이격될 수 있다.
이 때, 상기 국부 평탄화 영역에서의 기판은 상기 제 1 워드 라인 스택의 하부의 기판에 비하여 융기되어 있을 수 있다. 상기 국부 평탄화 영역에서의 기판은 상기 제 2 워드 라인 스택의 하부의 기판에 비하여 약 20Å 내지 약 300Å의 높이로 융기될 수 있다. 또, 상기 기판은 저전압 트랜지스터를 갖는 저전압 주변 회로 영역; 및 고전압 트랜지스터를 갖는 고전압 주변 회로 영역을 더 포함할 수 있다. 이 때, 상기 국부 평탄화 영역에서 상기 기판이 융기된 높이는 상기 저전압 주변 회로 영역의 기판과 상기 고전압 주변 회로 영역의 기판의 높이 차이와 실질적으로 동일할 수 있다.
선택적으로, 상기 국부 평탄화 영역은 상기 기판의 산화물 층에 의하여 적어도 부분적으로 매립될 수 있다. 이 때, 상기 기판의 산화물 층은 상기 국부 평탄화 영역의 가장자리로 갈수록 두께가 얇아지는 형상을 가질 수 있다. 특히, 상기 기판의 산화물층은 버즈비크(bird's beak) 형태의 가장자리 단면을 가질 수 있다. 상기 제 1 접지 선택 라인 또는 상기 제 2 접지 선택 라인은 상기 국부 평탄화 영역의 근처에서 상기 국부 평탄화 영역에 가까워질수록 상승된 레벨의 표면을 가질 수 있다.
일 실시예에서, 상기 제 1 접지 선택 라인 또는 상기 제 2 접지 선택 라인은 국부 평탄화 영역에서 측방향 리세스를 가질 수 있다. 다른 실시예에서, 상기 제 1 접지 선택 라인 또는 상기 제 2 접지 선택 라인은 국부 평탄화 영역에서 측방향 돌출부를 가질 수 있다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 반도체 기판 상에서 제 1 방향으로 연장되는 제 1 수평 전극; 상기 제 1 수평 전극과 동일한 레벨에서 제 1 방향으로 연장되는 제 2 수평 전극; 상기 제 1 수평 전극과 상기 제 2 수평 전극 사이에 배치된 국부 평탄화 영역을 적어도 부분적으로 필링(filling)하는 필러(filler); 및 상기 필러의 상부에 반복 적층된 도전체 및 절연체를 포함하는 반도체 장치를 제공한다.
상기 필러는 실리콘 산화물 또는 상기 반도체 기판의 융기된 부분일 수 있다. 일 실시예에서, 상기 필러가 실리콘 산화물이고, 상기 필러는 상기 기판의 상부 표면에 대하여 수직인 방향으로 상방 돌출된 높이 A 및 수직인 방향으로 하방 돌출된 깊이 B를 갖되, A : B의 비율이 약 50 : 50 내지 약 60 : 40일 수 있다.
다른 실시예에 있어서, 상기 필러는 상기 반도체 기판의 융기된 부분이고, 상기 필러의 측면은 경사면을 이룰 수 있다.
본 발명의 반도체 메모리 장치 및 반도체 장치를 이용하면 속도를 빠르게 유지하면서도 신뢰성이 높고 저렴하게 제조할 수 있는 효과가 있다.
도 1은 3차원 반도체 메모리 장치의 개략적인 블록도이다.
도 2는 3차원 반도체 메모리 장치의 셀 어레이를 간략하게 도시한 회로도이다.
도 3은 3차원 반도체 메모리 장치의 셀 어레이를 도시한 사시도이다.
도 4a는 본 발명의 일 실시예에 따른 수직형 반도체 메모리 장치의 한 쪽 단부를 개념적으로 나타낸 부분 사시도이다.
도 4b는 도 4a의 수직형 반도체 메모리 장치를 제 2 방향에서 바라본 측단면도이다.
도 5는 도 4a의 수직형 반도체 메모리 장치의 한 쪽 단부를 개념적으로 나타낸 평면도이다.
도 6은 본 발명의 일 실시예에 따른 접지 선택 라인에 있어서 브릿지에 대응되는 접지 선택 라인의 부분을 제거한 후의 모습을 나타낸 평면도이다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 도 6의 I-I' 부분의 측단면을 나타낸 도면들이다.
도 8은 이와 같은 필러가 없이 접지 선택 라인 및 워드 라인들이 형성되었을 때의 브릿지의 단면을 나타낸 도면이다.
도 9는 본 발명의 다른 실시예에 따른 접지 선택 라인에 있어서 브릿지에 대응되는 접지 선택 라인의 부분을 제거한 후의 모습을 나타낸 평면도이다.
도 10a 내지 도 10i는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
도 11은 도 10d의 C 부분을 상세하게 나타낸 부분 확대도이다.
도 12는 도 10e의 C 부분을 상세하게 나타낸 부분 확대도이다.
도 13은 도 10h의 C 부분을 상세하게 나타낸 부분 확대도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 셀 기둥을 중심으로 나타낸 측단면도이다.
도 15a 및 도 15b는 상기 국부 평탄화 영역에 기판이 부분적으로 융기되는 실시예를 순서에 따라 나타낸 측단면도들이다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 2는 3차원 반도체 메모리 장치의 셀 어레이를 간략하게 도시한 회로도이다.
도 3은 3차원 반도체 메모리 장치의 셀 어레이를 도시한 사시도이다.
도 4a는 본 발명의 일 실시예에 따른 수직형 반도체 메모리 장치의 한 쪽 단부를 개념적으로 나타낸 부분 사시도이다.
도 4b는 도 4a의 수직형 반도체 메모리 장치를 제 2 방향에서 바라본 측단면도이다.
도 5는 도 4a의 수직형 반도체 메모리 장치의 한 쪽 단부를 개념적으로 나타낸 평면도이다.
도 6은 본 발명의 일 실시예에 따른 접지 선택 라인에 있어서 브릿지에 대응되는 접지 선택 라인의 부분을 제거한 후의 모습을 나타낸 평면도이다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 도 6의 I-I' 부분의 측단면을 나타낸 도면들이다.
도 8은 이와 같은 필러가 없이 접지 선택 라인 및 워드 라인들이 형성되었을 때의 브릿지의 단면을 나타낸 도면이다.
도 9는 본 발명의 다른 실시예에 따른 접지 선택 라인에 있어서 브릿지에 대응되는 접지 선택 라인의 부분을 제거한 후의 모습을 나타낸 평면도이다.
도 10a 내지 도 10i는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
도 11은 도 10d의 C 부분을 상세하게 나타낸 부분 확대도이다.
도 12는 도 10e의 C 부분을 상세하게 나타낸 부분 확대도이다.
도 13은 도 10h의 C 부분을 상세하게 나타낸 부분 확대도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 셀 기둥을 중심으로 나타낸 측단면도이다.
도 15a 및 도 15b는 상기 국부 평탄화 영역에 기판이 부분적으로 융기되는 실시예를 순서에 따라 나타낸 측단면도들이다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1은 3차원 반도체 메모리 장치의 개략적인 블록도이다.
도 1을 참조하면, 본 발명의 실시예들에 따라 제조한 3차원 반도체 메모리 장치는, 셀 어레이 영역(A), 연결 영역(B), 및 주변 회로 영역(C)을 포함할 수 있다.
셀 어레이 영역(A)에는 3차원적으로 배치되는 메모리 셀들과, 메모리 셀들과 전기적으로 연결되는 비트 라인들 및 워드 라인들이 형성될 수 있다. 연결 영역(B)은 셀 어레이 영역(A)과 주변 회로 영역(C) 사이에 배치될 수 있으며, 연결 영역(B)에는 메모리 셀들과 주변 회로들을 연결하는 컨택 플러그들 및 배선들이 형성될 수 있다. 주변 회로 영역(C)에는 메모리 셀들의 구동 및 메모리 셀들에 저장된 데이터를 판독하는 주변 회로들이 형성될 수 있다. 구체적으로, 주변 회로 영역(C)에는 워드라인 드라이버(WL Driver), 센스 앰프(Sense Amplifier), 로우 디코더(Row Decoder), 컬럼 디코더(Column Decoder), 및 제어 회로들이 형성될 수 있다.
도 2는 3차원 반도체 메모리 장치의 셀 어레이를 간략하게 도시한 회로도이다. 도 3은 3차원 반도체 메모리 장치의 셀 어레이를 도시한 사시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따라 제조한 3차원 반도체 메모리 장치의 셀 어레이는, 공통 소오스 라인(CSL), 복수 개의 비트 라인(BL), 및 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에 배치되는 복수 개의 셀 스트링(CSTR)을 포함할 수 있다.
복수 개의 비트 라인(BL)은 2차원적으로 배치되고, 각각에는 복수 개의 셀 스트링(CSTR)이 병렬로 연결된다. 공통 소오스 라인(CSL)에는 복수 개의 셀 스트링(CSTR)이 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링(CSTR)이 배치될 수 있다. 또한, 복수 개의 공통 소오스 라인(CSL)은 2차원적으로 배치될 수 있다. 여기에서, 복수 개의 공통 소오스 라인(CSL)에는 전기적으로 동일한 전압이 인가되거나, 복수 개의 공통 소오스 라인(CSL) 각각이 전기적으로 그리고 독립적으로 제어될 수도 있다.
복수 개의 셀 스트링(CSTR) 각각은, 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터와 스트링 선택 트랜지스터(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 또한, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST), 및 메모리 셀 트랜지스터(MCT)들은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터(GST)들의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인(WL0-WL3), 및 복수 개의 스트링 선택 라인(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터(MCT) 및 스트링 선택 트랜지스터(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터(MCT)들 각각은 데이터 저장 소자(data storage elements)를 포함한다.
도 3을 참조하면, 기판(110)이 제공된다. 기판(110)은 제1 도전형, 예를 들면 P형을 가질 수 있다. 기판(110) 상에 버퍼 유전막(122)이 제공될 수 있다. 버퍼 유전막(122)은 MTO(middle temperature oxide)와 같은 실리콘 산화막일 수 있다. 버퍼 유전막(122) 상에, 절연 패턴들(125) 및 절연 패턴들을 개재하여 서로 이격된 수평 전극들이 제공될 수 있다.
상기 수평 전극들은 접지 선택 라인(GSL), 제1 내지 제4 워드 라인들(WL0 내지 WL3), 및 스트링 선택 라인(SSL)을 포함할 수 있다. 절연 패턴들(125)은 실리콘 산화막일 수 있다. 버퍼 유전막(122)은 절연 패턴들(125)에 비하여 얇을 수 있다. 수평 전극들은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물(예를 들어, 티타늄 질화물), 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 수평 전극들은, 예를 들어 배리어막, 및 배리어막 상의 금속막을 포함할 수 있다. 배리어막은 금속 질화물, 예를 들어 티타늄 질화물일 수 있다. 금속막은, 예를 들어 텅스텐일 수 있다.
절연 패턴들(125) 및 수평 전극들은 게이트 구조체(G)를 구성할 수 있다. 게이트 구조체(G)는 제1 방향(D1)을 따라 수평적으로 연장할 수 있다. 복수개의 게이트 구조체들(G)이 기판(110) 상에 제공될 수 있다. 게이트 구조체들(G)은 제1 방향과 교차하는 제2 방향(D2)으로 서로 마주볼 수 있다. 스트링 선택 라인들(SSL)은 제2 방향(D2)으로 서로 분리되고, 제1 방향(D1)으로 연장될 수 있다. 도면에는, 하나의 게이트 구조체(G)에서, 스트링 선택 라인(SSL1, SSL2)이 복수 개이고 접지 선택 라인(GSL)이 1개인 것을 도시하나, 이에 한정되지 않는다.
게이트 구조체들(G) 사이에, 제1 방향(D1)으로 신장하는 분리 영역(121)이 제공될 수 있다. 공통 소오스 라인들(CSL)이 분리 영역(121)의 기판(110)에 제공된다. 공통 소오스 라인들(CSL)은, 서로 이격되어, 기판(110) 내에서 제1 방향(D1)으로 연장할 수 있다. 공통 소오스 라인들(CSL)은, 제1 도전형과 다른 제2 도전형(예를 들면, N형)을 가질 수 있다. 도면에 도시된 것과는 달리, 공통 소오스 라인들(CSL)은 인접하는 두 접지 선택라인(GSL)의 사이에서 기판(110) 내에 제공되고 제1 방향(D1)으로 연장하는 라인 형상의 패턴일 수 있다.
복수 개의 셀 기둥들(PL)이, 수평 전극들(GSL, WL0 내지 WL3, SSL)을 관통하여 기판(110)에 연결된다. 셀 기둥들(PL)은 기판(110)으로부터 수직 방향으로 위로 연장되는(즉, 제3 방향(D3)으로 연장되는) 장축을 가질 수 있다. 셀 기둥들(PL)의 일단들은 기판(110)에 연결되고, 이들의 타단들은 제2 방향(D2)으로 연장하는 배선들에 연결될 수 있다. 상기 배선들은 서로 인접하며 제2 방향(D2)으로 연장하는 제1 배선(BL1) 및 제2 배선(BL2)을 포함할 수 있다.
하나의 스트링 선택라인(SSL)에 결합된 복수 개의 셀 기둥들(PL)은 지그 재그(zig-zag) 또는 스태거형(staggered)으로 배치될 수 있다. 복수 개의 셀 기둥들(PL)은 동일한 하나의 스트링 선택라인(SSL)에 결합된 제1 셀 기둥들(PL1) 및 제2 셀 기둥들(PL2)을 포함할 수 있다. 제1 셀 기둥들(PL1)은 분리 영역(121)에 가장 인접하고, 제2 셀 기둥들(PL2)은 분리 영역(121)에서 보다 떨어져 있다. 제2 셀 기둥들(PL2)은 제1 셀 기둥들(PL1)로부터 제1 방향(D1) 및 제2 방향(D2)으로 시프트된다. 제1 셀 기둥들(PL1) 및 제2 셀 기둥들(PL2)은, 도전 패턴(136) 및 콘택(138)을 통하여, 제1 상부 배선(BL1) 및 제2 상부 배선(BL2)에 각각 연결될 수 있다.
배선들(BL1, BL2)과 공통 소오스 라인들(CSL) 사이에 복수 개의 셀 스트링들이 제공된다. 배선들(BL1, BL2)은 플래시 메모리 장치의 비트 라인들일 수 있다. 하나의 셀 스트링은, 배선들(BL1, BL2)에 접속하는 스트링 선택 트랜지스터, 공통 소오스 라인들(CSL)에 접속하는 접지 선택 트랜지스터, 및 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 제공되는 복수개의 수직 스트링 메모리 셀들을 포함할 수 있다. 접지 선택 라인(GSL)은 접지 선택 트랜지스터의 접지 선택 게이트, 워드 라인들(WL0 내지 WL3)은 복수개의 수직형 메모리 셀들의 셀 게이트들, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터의 스트링 선택 게이트에 대응될 수 있다. 복수개의 메모리 셀들(MC)이 하나의 셀 기둥(PL)에 제공된다. 접지 선택 게이트는 플래시 메모리 장치의 접지 선택 게이트일 수 있다. 스트링 선택 게이트는 플래시 메모리 장치의 스트링 선택 게이트일 수 있다.
워드 라인들(WL0 내지 WL3)과 셀 기둥들(PL) 사이에, 정보저장 요소(130)가 제공될 수 있다. 상기 정보저장 요소(130)는 전하 저장막일 수 있다. 예를 들면, 정보저장 요소(130)는 트랩 절연막, 부유 게이트 전극, 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 어느 하나일 수 있다. 도 3에는, 정보저장 요소(130)가 절연 패턴들(125)과 워드 라인들(WL0 내지 WL3) 사이로 연장하는 것이 도시되어 있다. 도시와는 달리, 정보저장 요소(130)의 적어도 일부는 절연 패턴들(125)과 셀 기둥들(PL) 사이로 연장할 수 있다. 스트링 및 접지 선택 라인들(SSL, GSL)과 셀 기둥들(PL) 사이에는, 정보저장 요소(130) 대신 게이트 절연막이 제공될 수 있다.
접지 선택 라인들(GSL)과 셀 기둥들(PL)들 사이, 또는 스트링 선택 라인들(SSL1, SSL2)과 셀 기둥들(PL)들 사이에는, 트랜지스터의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 여기서, 유전막은 정보저장 요소(130)와 동일한 물질로 형성될 수도 있으며, 통상적인 MOSFET을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
이러한 구조에서, 셀 기둥들(PL)은, 접지 선택 라인들(GSL), 워드 라인들(WL0 내지 WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 셀 기둥들(PL)을 채널 영역으로 사용하는 모스펫(MOSFET)을 구성할 수 있다. 이와 달리, 셀 기둥들(PL)은, 접지 선택 라인들(GSL), 워드 라인들(WL0 내지 WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 모스 커패시터(MOS capacitor)를 구성할 수도 있다.
접지 선택 라인들(GSL), 워드 라인들(WL0 내지 WL3) 및 스트링 선택 라인들(SSL1, SSL2)은 선택 트랜지스터 및 셀 트랜지스터의 게이트 전극들로서 각각 사용될 수 있다. 또한, 접지 선택 라인들(GSL), 워드 라인들(WL0 내지 WL3) 및 스트링 선택 라인들(SSL1, SSL2)에 인가되는 전압으로부터의 기생 전계(fringe field)에 의해 셀 기둥들(PL)에 반전 영역들(inversion regions)이 형성될 수 있다. 여기에서, 반전 영역의 최대 거리(또는 폭)는 반전 영역을 생성시키는 워드 라인들 또는 선택 라인들의 두께보다 클 수 있다. 이에 따라, 셀 기둥들(PL)에 형성되는 반전 영역들은 수직적으로 중첩되어, 공통 소오스 라인(CSL)으로부터 선택된 비트 라인을 전기적으로 연결하는 전류 통로를 형성할 수 있다. 즉, 셀 스트링(CSTR)은, 접지 및 스트링 선택 라인들(GSL, SSL1, SSL2)에 의해 구성되는 접지 및 스트링 트랜지스터들과, 워드 라인들(WL0 내지 WL3)에 의해 구성되는 메모리 셀 트랜지스터들(도 2의 MCT)이 직렬 연결된 구조를 가질 수 있다.
일부 실시예들에 있어서, 상기 스트링 선택 라인들(SSL1, SSL2)과 워드 라인들(WL0 내지 WL3)의 사이에는 더미 워드 라인들(DM1, DM2)이 배치될 수 있다. 상기 더미 워드 라인들(DM1, DM2)은, 상기 스트링 선택 라인들(SSL1, SSL2)에서의 문턱 전압의 산포를 균일하게 유지하여 셀 전류 감소를 방지하는 역할을 수행할 수 있다.
도 4a는 본 발명의 일 실시예에 따른 수직형 반도체 메모리 장치의 한 쪽 단부를 개념적으로 나타낸 부분 사시도이고, 도 4b는 이를 제 2 방향(D2)에서 바라본 측단면도이다. 도 5는 상기 수직형 반도체 메모리 장치의 한 쪽 단부를 개념적으로 나타낸 평면도이다.
도 4a, 도 4b 및 도 5를 참조하면, 셀 어레이 영역(A)과 연결 영역(B)이 인접하여 배치된다. 메모리 셀들과 주변 회로들을 연결하는 컨택 플러그들 및 배선들이 형성되는 연결 영역(B)이 셀 어레이 영역(A)에 인접하여 배치됨은 도 1을 참조하여 설명한 바와 같다.
연결 영역(B)에서 상기 게이트 구조체(G)들은 주변 회로 영역과의 전기적인 연결을 위해 계단식 구조(stepwise structure)를 가질 수 있다. 상기 계단식 구조는 게이트 구조체(G)들이 제 1 방향으로 연장되면서 스트링 선택 라인들(SSL2, SSL1), 더미 워드 라인들(DM2, DM1), 워드 라인들(WL3 내지 WL0), 및 접지 선택 라인(GSL)의 순서로 점점 길어지면서 각각의 말단부가 인접하는 상부의 수평 전극으로부터 돌출될 수 있다.
상기 반도체 메모리 장치는 적어도 제 1 워드 라인 스택과 제 2 워드 라인 스택을 포함할 수 있다. 제 1 워드 라인 스택은 셀 어레이 영역(A)에서 적층된 제 1 워드 라인들(WLA)을 포함할 수 있다. 제 2 워드 라인 스택은 셀 어레이 영역(A)에서 적층된 제 2 워드 라인들(WLB)을 포함할 수 있다. 위에서 설명한 바와 같이 제 1 워드 라인들(WLA)과 제 2 워드 라인들(WLB)은 각각 연결 영역(B)까지 연장될 수 있으며 이들의 단부는 계단식 구조를 가질 수 있다. 일부 실시예들에 있어서, 제 1 워드 라인들(WLA)과 제 2 워드 라인들(WLB)의 단부는 상기 연결 영역(B)에서 수직 방향인 제3 방향(D3)으로 꺾여서 연장될 수 있다.
상기 반도체 메모리 장치는 제 1 워드 라인 스택과 제 2 워드 라인 스택에 인접하여 제 3 워드 라인 스택 및 제 4 워드 라인 스택을 더 포함할 수 있다. 상기 제 3 워드 라인 스택 및 제 4 워드 라인 스택의 구성은 상기 제 1 워드 라인 스택 및 제 2 워드 라인 스택의 구성과 실질적으로 동일하므로 여기서는 중복되는 설명을 생략한다.
상기 제 1 워드 라인 스택 내지 제 4 워드 라인 스택은 하나의 메모리 블록(memory block)을 구성할 수 있다. 일부 실시예들에 있어서, 상기 제 1 워드 라인 스택 및 제 2 워드 라인 스택은 하나의 메모리 블록을 구성할 수 있다.
상기 제 1 워드 라인 스택의 스트링 선택 라인(SSL)과 상기 제 2 워드 라인 스택의 스트링 선택 라인(SSL)은 물리적으로 및 전기적으로 분리되어 있다.
셀 어레이 영역(A)에서는 상기 제 1 워드 라인 스택 내지 제 4 워드 라인 스택이 분리 영역(121)에 의하여 상호 분리되어 있다. 하지만, 일부 실시예들에 있어서, 제 1 워드 라인 스택과 제 2 워드 라인 스택은 연결 영역(B)에서 적어도 부분적으로 연결될 수 있다. 예를 들면, 제 1 워드 라인 스택의 워드 라인들(W0 내지 W3) 및 더미 워드 라인들(DM)은 제 2 워드 라인 스택의 워드 라인들(W0 내지 W3) 및 더미 워드 라인들(DM)과 연결될 수 있다.
일부 실시예들에 있어서, 제 1 워드 라인 스택 내지 제 4 워드 라인 스택은 연결 영역(B)에서 적어도 부분적으로 연결될 수 있다. 예를 들면, 제 1 워드 라인 스택 내지 제 4 워드 라인 스택의 워드 라인들(W0 내지 W3) 및 더미 워드 라인들(DM)은 서로서로 연결될 수 있다.
제 1 워드 라인 스택 내지 제 4 워드 라인 스택은 브릿지(BG)에 의하여 연결될 수 있다. 보다 구체적으로 제 1 워드 라인 스택의 워드 라인들(W0 내지 W3)은 제2 내지 제 4 워드 라인 스택의 대응되는 워드 라인들(W0 내지 W3)과 브릿지(BG)에 의하여 연결될 수 있다. 또, 제 1 워드 라인 스택의 더미 워드 라인들(DM)은 제2 내지 제 4 워드 라인 스택의 대응되는 더미 워드 라인들(DM)과 브릿지(BG)에 의하여 연결될 수 있다. 도 4a, 도 4b 및 도 5에서는 브릿지(BG)를 보다 명확하게 표현하기 위하여 더미 워드 라인(DM2)의 제1 방향으로 돌출된 폭이 다소 과장되게 도시되었으며, 각 수평 전극들은 실질적으로 일정한 폭으로 제1 방향으로 돌출될 수 있다.
상기 제 1 워드 라인 스택의 접지 선택 라인(GSL)과 상기 제 2 워드 라인 스택의 접지 선택 라인(GSL)은 물리적으로 분리될 수 있다. 상기 제 1 워드 라인 스택의 접지 선택 라인(GSL)은 상기 제 2 워드 라인 스택의 접지 선택 라인(GSL)과 물리적으로 연결되거나 일체형으로 형성될 수도 있는데, 이들이 물리적으로 서로 분리되면 보다 신속한 동작과 같은 우수한 전기적 특성을 얻을 수 있다.
앞서 설명한 바와 같이, 상기 제 1 워드 라인 스택 내지 제 4 워드 라인 스택의 워드 라인들(W0 내지 W3)과 더미 워드 라인들(DM)은 브릿지(BG)에 의하여 서로 연결되어 있다. 따라서, 상기 제 1 워드 라인 스택 내지 제 4 워드 라인 스택의 워드 라인들(W0 내지 W3)과 더미 워드 라인들(DM) 중 어느 하나가 주변 회로 영역과 연결되기 위해서는 하나의 상부 배선으로 충분할 수 있다. 보다 구체적으로, 상기 제 1 워드 라인 스택 내지 제 4 워드 라인 스택의 워드 라인(WL3)을 주변 회로 영역과 연결하기 위하여 상부 배선(UL3)만 있으면 되고, 대응되는 동일한 레벨의 층에 대하여 워드 라인 스택마다 상부 배선이 존재할 필요가 없다. 이는 대응되는 동일한 레벨의 층에 있는 워드 라인들이 브릿지(BG)에 의하여 연결되어 있기 때문이다.
이와 같은 브릿지(BG)는 상기 제 1 워드 라인 스택 내지 제 4 워드 라인 스택을 형성하기 위하여 분리 영역(121)을 형성하면서 일시에 형성될 수 있는데, 이와 같이 하는 경우 최하부에 배치되는 접지 선택 라인(GSL)도 브릿지(BG)에 의하여 서로 연결될 우려가 있다. 이를 방지하기 위하여 상기 브릿지(BG)에 대응되는 접지 선택 라인(GSL)의 부분을 미리 제거할 수 있다.
도 6은 본 발명의 일 실시예에 따른, 브릿지(BG)에 대응되는 접지 선택 라인(GSL)의 부분을 제거한 후의 모습을 나타낸 평면도이다.
도 6을 참조하면, 제 1 워드 라인 스택의 접지 선택 라인(GSL)과 제 2 워드 라인 스택의 접지 선택 라인(GSL)은 국부 평탄화 영역(LPR)에 의하여 서로 분리될 수 있다. 상기 국부 평탄화 영역(LPR)의 외연이 반드시 그의 상부에 배치되는 브릿지(BG)의 외연과 일치할 필요는 없다.
상기 국부 평탄화 영역(LPR)을 형성함으로써 인접하는 두 워드 라인 스택들의 접지 선택 라인(GSL)을 분리하면, 국부 평탄화 영역(LPR)의 면적에 대하여 접지 선택 라인(GSL)과 그에 대응되는 버퍼 유전막(122)의 높이로 정의되는 빈 공간이 생성된다. 상기 빈 공간은 융기된 기판(110) 또는 절연층과 같은 필러(F)에 의하여 적어도 부분적으로 충전될 수 있다. 상기 절연층은 예를 들면 실리콘 산화물일 수 있다.
또한 상기 국부 평탄화 영역(LPR) 근처에서 상기 접지 선택 라인(GSL)의 측면은 측방향의 리세스(GV)를 가질 수 있다. 도 6에서 보는 바와 같이, 상기 접지 선택 라인(GSL)의 측면은 직선을 따라 연장되다가 국부 평탄화 영역(LPR)에서 리세스(GV)를 갖고, 상기 리세스(GV)가 적어도 부분적으로 필러(F)에 의하여 필링될 수 있다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 도 6의 I-I' 부분의 측단면을 나타낸 도면들이다.
도 7a를 참조하면, 필러(F)가 상기 국부 평탄화 영역(LPR) 상의 공간을 적어도 부분적으로 충전할 수 있다. 필러(F)를 상기 공간 내에 충전하기 위하여 화학 기상 증착, 물리 기상 증착, 또는 원자층 증착과 같은 방법들이 이용될 수 있다. 필러(F)는 상기 공간의 전부를 필링할 필요는 없다. 예를 들면, 상기 필러(F)의 제 3 방향(D1)으로의 최고 두께는 상기 접지 선택 라인(GSL) 및 버퍼 유전막(122)의 두께의 합(H1)의 약 40% 내지 약 140%일 수 있다. 또는 상기 필러(F)의 제 3 방향(D1)으로의 최고 두께는 상기 접지 선택 라인(GSL) 및 버퍼 유전막(122)의 두께의 합(H1)의 약 70% 내지 약 120%일 수 있다.
일부 실시예들에 있어서, 상기 필러(F)의 상부 표면은 상기 접지 선택 라인(GSL)의 상부 표면과 실질적으로 동일한 평면 상에 위치할 수 있다. 이를 위하여 화학 기상 증착과 같은 방법으로 상기 공간 내부를 완전히 매립하면서 상기 접지 선택 라인(GSL)의 상부를 덮도록 필러(F)의 물질막을 형성한 후 에치백(etch back) 또는 화학적 기계적 연마(chemical mechanical polishing, CMP)와 같은 방법을 이용하여 평탄화할 수 있다.
뒤에서 도 10a 내지 도 10i를 참조하여 설명하는 바와 같이 상기 접지 선택 라인(GSL)은 그의 위치에 희생층을 먼저 형성하고, 이를 도전성 물질로 치환함으로써 형성되는 방식으로 만들어 질 수 있다. 이러한 경우에는 화학 기상 증착과 같은 방법으로 상기 공간 내부를 완전히 매립하면서 상기 희생층의 상부를 덮도록 필러(F)의 물질막을 형성한 후 평탄화할 수 있다.
상기 국부 평탄화 영역(LPR)의 한 쪽 단부는 제 1 워드 라인 스택(S1)과 접할 수 있고, 다른 쪽 단부는 제 2 워드 라인 스택(S2)과 접할 수 있다. 도 7a에서는 구체적으로 도시하지 않았지만, 양 쪽 워드 라인 스택들(S1, S2)에서 상기 접지 선택 라인(GSL)의 상부에는 워드 라인들(WL0 내지 WL3)과 더미 워드 라인들(DM1, DM2)이 더 적층되고, 또한 서로 대응되는 워드 라인들(WL0 내지 WL3)과 더미 워드 라인들(DM1, DM2)이 상기 국부 평탄화 영역(LPR)의 상부에서 서로 연결될 수 있다.
도 7b는 본 발명의 다른 실시예에 따른 필러(F)를 나타낸 측단면도이다.
도 7b를 참조하면, 접지 선택 라인(GSL)과 그에 대응되는 버퍼 유전막(122)의 높이로 정의되는 빈 공간을 기판(110)이 융기되어 적어도 부분적으로 필링할 수 있다. 상기 필러(F)는 기판(110)이 자신의 상부 표면에 대하여 수직인 방향, 즉 제 3 방향(D3)으로 돌출된 형태를 가질 수 있다. 상기 돌출된 부분은 메사(mesa) 형태를 가질 수 있다. 일부 실시예들에 있어서, 상기 돌출된 부분의 측면은 경사면을 가질 수 있다.
상기 기판(110)의 융기된 부분의 상부 표면은 상기 제 1 워드 라인 스택(S1) 및/또는 상기 제 2 워드 라인 스택(S2)의 하부의 기판(110)의 표면에 비하여 융기되어 있을 수 있다.
상기 기판(110)의 융기된 높이(H2)는 상기 접지 선택 라인(GSL) 및 버퍼 유전막(122)의 두께의 합(H1)의 약 40% 내지 약 140%일 수 있다. 또는 상기 기판(110)의 융기된 높이(H2)는 상기 접지 선택 라인(GSL) 및 버퍼 유전막(122)의 두께의 합(H1)의 약 70% 내지 약 120%일 수 있다. 예를 들면, 상기 기판(110)의 융기된 높이(H2)는 약 20Å 내지 약 300Å일 수 있다. 일부 실시예들에 있어서, 상기 기판(110)의 융기된 높이(H2)는 약 50Å 내지 약 200Å일 수 있다.
도 7b에서 보는 바와 같이, 상기 접지 선택 라인(GSL) 및 버퍼 유전막(122)은 제 2 워드 라인 스택(S2)에서와 같이 상기 국부 평탄화 영역(LPR)에 인접한 부분에서 평탄한 표면을 가질 수 있다. 일부 실시예들에 있어서, 상기 접지 선택 라인(GSL) 및 버퍼 유전막(122)은 제 1 워드 라인 스택(S2)에서와 같이 상기 국부 평탄화 영역(LPR)에 가까워질수록 상승하는 표면들을 가질 수 있다.
도 7b에서 상기 버퍼 유전막(122)이 일부 제거되어 상기 기판(110)의 돌출부가 상기 버퍼 유전막(122)으로부터 노출되는 것으로 도시되었지만, 다른 실시예에서 상기 버퍼 유전막(122)이 상기 돌출부의 상부 표면을 전부 또는 부분적으로 덮고 있을 수도 있다.
도 7c는 본 발명의 다른 실시예에 따른 필러(F)를 나타낸 측단면도이다.
도 7c를 참조하면, 상기 국부 평탄화 영역(LPR) 내의 상기 필러(F)가 가장자리로 갈수록 점차 얇아지는 형태를 가질 수 있다. 특히, 상기 필러(F)의 측단면은 버즈 비크(bird's beak) 단면 형태를 갖는 가장자리를 가질 수 있다. 이와 같은 버즈 비크 단면은 기판(110)을 열산화시킴으로써 얻어진 것일 수 있다.
상기 필러(F)의 제 3 방향(D1)으로의 최고 두께에서, 상기 기판(110)의 평탄한 상부 표면과 상기 필러(F)의 상부 표면의 높이 차이(H3)는 상기 접지 선택 라인(GSL) 및 버퍼 유전막(122)의 두께의 합의 약 40% 내지 약 140%일 수 있다. 또는 상기 높이 차이(H3)는 상기 접지 선택 라인(GSL) 및 버퍼 유전막(122)의 두께의 합의 약 70% 내지 약 120%일 수 있다.
일부 실시예들에 있어서, 상기 기판(110)의 평탄한 상부 표면을 기준으로 상기 필러(F)의 상부 표면까지의 높이와 상기 필러(F)의 하부 표면까지의 깊이의 비는 약 50 : 50 내지 약 60 : 40일 수 있다. 일부 실시예들에 있어서, 상기 기판(110)의 평탄한 상부 표면을 기준으로 상기 필러(F)의 상부 표면까지의 높이와 상기 필러(F)의 하부 표면까지의 깊이의 비는 약 54 : 46일 수 있다.
일부 실시예들에 있어서, 상기 접지 선택 라인(GSL) 및 버퍼 유전막(122)은 상기 국부 평탄화 영역(LPR)에 가까워질수록 상승하는 표면들을 가질 수 있다. 이와 같이 상승하는 표면은 버즈 비크(bird's beak)의 형상을 갖는 필러(F)에 기인하는 것일 수 있다.
도 8은 이와 같은 필러(F)가 없이 접지 선택 라인(GSL) 및 워드 라인들(WL0, WL1, WL2)이 형성되었을 때의 브릿지의 단면을 나타낸 도면이다.
도 8을 참조하면, 접지 선택 라인(GSL)이 단절된 부분(점선 네모 부분)에서, 그 위에 적층된 워드 라인들(WL0, WL1, WL2) 및 이들을 절연하는 절연체들이 덴트(dent) 형상의 단면을 갖게 된다. 이와 같이 제조된 반도체 장치는 동작 시에 상기 덴트 부분(실선 네모 부분)에 전계가 집중되어 브레이크다운(breakdown)과 같은 불량이 발생할 수 있다.
따라서, 도 7a 내지 도 7c와 같이 필러(F)로 상기 접지 선택 라인(GSL)이 단절된 부분(점선 네모 부분)을 적어도 부분적으로 필링하는 것이 필요하다.
도 9는 본 발명의 다른 실시예에 따른, 브릿지(BG)에 대응되는 접지 선택 라인(GSL)의 부분을 제거한 후의 모습을 나타낸 평면도이다.
도 9를 참조하면, 제 1 워드 라인 스택의 접지 선택 라인(GSL)과 제 2 워드 라인 스택의 접지 선택 라인(GSL)의 사이에 국부 평탄화 영역(LPR)이 제공될 수 있다. 또, 제 1 워드 라인 스택의 접지 선택 라인(GSL)과 제 2 워드 라인 스택의 접지 선택 라인(GSL)은 각각 국부 평탄화 영역(LPR) 쪽을 향하여 측방향으로 연장되는 돌출부(GX)를 가질 수 있다. 도 9에서 보는 바와 같이, 상기 접지 선택 라인(GSL)의 측면은 직선을 따라 연장되다가 국부 평탄화 영역(LPR)에 인접하는 돌출부(GX)를 가질 수 있다.
상기 제 1 워드 라인 스택의 접지 선택 라인(GSL)과 제 2 워드 라인 스택의 접지 선택 라인(GSL)은 국부 평탄화 영역(LPR)에 의하여 서로 분리될 수 있다. 상기 국부 평탄화 영역(LPR)의 외연이 반드시 그의 상부에 배치되는 브릿지(BG)의 외연과 일치할 필요는 없다.
도 10a 내지 도 10i는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 방법을 순서에 따라 나타낸 측단면도들이다. 도 10a 내지 도 10i에서 단면 A-A'는 도 6의 A-A' 선을 따른 절개면을 나타내고, 단면 B-B'는 도 6의 B-B' 선을 따른 절개면을 나타낸다.
도 10a를 참조하면, 기판(110)이 제공된다. 상기 기판(110)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 다른 일부 실시예들에 있어서, 상기 기판(110)은 SOI (silicon-on-insulator) 기판, 또는 GeOI (germanium-on-insulator) 기판을 포함할 수 있다. 기판(110)은 제 1 도전형, 예를 들면 P형의 도전형을 가질 수 있다.
기판(110) 상에 버퍼 유전막(122)이 형성될 수 있다. 버퍼 유전막(122)은, 예를 들어 실리콘 산화막일 수 있다. 버퍼 유전막(122)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다. 일부 실시예들에 있어서, 버퍼 유전막(122)은 MTO(middle temperature oxide)일 수 있다.
상기 버퍼 유전막(122)의 위에는 추후 접지 선택 라인(GSL)을 형성하기 위한 희생막(123)이 제공될 수 있다. 상기 희생막(123)은 버퍼 유전막(122) 및 뒤에서 설명되는 절연막들(124, 도 10b 참조)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 상기 희생막(123)은, 예를 들면 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막 또는 폴리실리콘게르마늄막을 포함할 수 있다. 상기 희생막(123)은 예를 들어, 화학 기상 증착(chemical vapor deposition, CVD) 방법에 의하여 형성될 수 있다.
이어서 국부 평탄화 영역(LPR)에 대하여 상기 버퍼 유전막(122) 및 상기 희생막(123)을 적어도 부분적으로 제거할 수 있다. 일부 실시예들에 있어서, 상기 국부 평탄화 영역(LPR)에서 상기 버퍼 유전막(122) 및 상기 희생막(123)의 전부가 제거될 수 있다. 선택적으로, 상기 국부 평탄화 영역(LPR)에서 상기 희생막(123)만 제거될 수 있다. 상기 버퍼 유전막(122) 및 상기 희생막(123)을 국부 평탄화 영역(LPR)에서 선택적으로 제거하기 위하여 포토 리소그래피 공정을 이용할 수 있다.
상기 포토 리소그래피 공정에 의하여 상기 국부 평탄화 영역(LPR)에는 상기 버퍼 유전막(122) 및 상기 희생막(123)의 높이와 국부 평탄화 영역(LPR)의 면적에 의하여 정의되는 빈 공간이 형성될 수 있다.
도 10b를 참조하면, 상기 버퍼 유전막(122) 및 상기 희생막(123)의 높이와 국부 평탄화 영역(LPR)의 면적에 의하여 정의되는 빈 공간을 산화물과 같은 필러(filler)를 적어도 부분적으로 필링(filling)한다. 상기 필러(F')는 융기된 기판(110) 또는 실리콘 산화물과 같은 절연층일 수 있다. 상기 필러(F')가 융기된 기판(110)인 실시예는 뒤에서 별도로 설명한다.
상기 필러(F')가 실리콘 산화물인 경우, 퇴적 방법에 의하여 상기 공간이 필링될 수도 있고, 열산화 방법에 의하여 상기 공간이 필링될 수도 있다. 퇴적 방법은 예컨대 화학 기상 증착(CVD), 원자층 증착(atomic layer deposition, ALD), 또는 물리 기상 증착(physical vapor deposition, PVD)일 수 있으며 여기에 한정되는 것은 아니다.
열산화 방법에 의해서는 버즈 비크(bird's beak) 단면 형태를 갖는 가장자리가 형성될 수 있으며, 이에 관해서는 앞서 도 7c를 참조하여 설명하였으므로 여기서는 상세한 설명을 생략한다.
이어서, 희생막들(123) 및 절연막들(124)이 버퍼 유전막(122) 상에 교대로 적층되어, 제공된다. 최상층의 절연막의 두께는 다른 절연막들의 두께보다 두꺼울 수 있다. 절연막들(124)은, 예를 들어 실리콘 산화막일 수 있다. 희생막들(123)은 버퍼 유전막(122) 및 절연막들(124)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 희생막들(123)은, 예를 들면 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막 또는 폴리실리콘게르마늄막을 포함할 수 있다. 희생막들(123) 및 절연막들(124)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
만일 상기 국부 평탄화 영역(LPR)을 필러(F')로 필링하지 않고 희생막들(123) 및 절연막들(124)을 적층한다면, 도 8에 나타낸 바와 같은 덴트(dent) 형상이 누적적으로 형성되기 때문에, 추후 형성될 수평 전극의, 국부 평탄화 영역(LPR)의 상부의 부분에서 전계가 집중되어 브레이크다운(breakdown)이 발생하는 등 제품 불량의 원인이 될 수 있다.
도 10c를 참조하면, 버퍼 유전막(122), 희생막들(123) 및 절연막들(124)을 관통하여, 기판(110)을 노출하는 셀 홀들(H)이 형성된다. 상기 셀 홀들(H)은 예컨대 포토 리소그래피 공정에 의하여 형성될 수 있다.
도 10d 및 도 10e를 참조하여, 셀 홀들(H) 내에 셀 기둥들(PL)이 형성되며, 셀 기둥들(PL)의 형성 공정을 보다 상세하게 설명하기 위하여 도 10d의 C 부분을 도 11에 나타내었고, 도 10e의 C 부분을 도 12에 나타내었다.
도 10d 및 도 11을 참조하면, 셀 홀들(H)의 측벽에 보호막(131)이 형성된다. 보호막(131)은 실리콘 산화막일 수 있다. 보호막(131) 상에 전하 저장막(133)이 형성된다. 전하 저장막(133)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 터널 절연막(132)이 전하 저장막(133) 상에 형성된다. 터널 절연막(132)은 실리콘 산화막일 수 있다. 보호막(131), 터널 절연막(132), 및 전하 저장막(133)은 ALD 또는 CVD 방법으로 형성될 수 있다.
터널 절연막(132) 상에 제1 서브 반도체막(135a)이 형성될 수 있다. 제1 서브 반도체막(135a)을 이방성 식각하여, 기판(110)을 노출한다. 제1 서브 반도체막(135a)은 터널 절연막(132)의 측벽에만 남겨진 스페이서막으로 변화될 수 있다. 제1 서브 반도체막(135a) 상에 제2 서브 반도체막(135b)이 형성될 수 있다. 제2 서브 반도체막(135b)은 기판(110)과 접촉한다. 제1 및 제2 서브 반도체막들(135a, 135b)은 ALD 또는 CVD 방법으로 형성될 수 있다. 제1 및 제2 서브 반도체막들(135a, 135b)은 비정질 실리콘막일 수 있다.
도 10e 및 도 12를 참조하면, 열처리 공정이 수행되어, 제1 및 제2 서브 반도체막들(135a, 135b)이 반도체막(135)으로 변화될 수 있다. 반도체막(135)은 폴리 실리콘막 또는 결정질 실리콘막일 수 있다.
반도체막(135)은 셀 홀들(H)을 완전히 채우지 않도록 형성되고, 반도체막(135) 상에 절연 물질이 형성되어 셀 홀들(H)을 완전하게 채울 수 있다. 반도체막 및 절연 물질은 평탄화되어, 최상층의 절연막을 노출할 수 있다. 이에 따라 그 내부의 빈속이 충진 절연막(137)으로 채워진, 실린더 형의 반도체 기둥들(PL)이 형성될 수 있다. 반도체 기둥들(PL)은 제1 도전형의 반도체막일 수 있다. 도시된 것과는 달리, 반도체막은 셀 홀들(H)을 채우도록 형성될 수 있다. 이 경우, 충진 절연막은 요구되지 않을 수 있다.
셀 기둥들(PL)의 상부는 리세스되어, 최상층의 절연막보다 낮게 될 수 있다. 셀 기둥들(PL)이 리세스된 셀 홀들(H) 내에 도전 패턴들(136)이 형성될 수 있다. 도전 패턴들(136)은 도핑된 폴리 실리콘 또는 금속일 수 있다. 도전 패턴들(136) 및 셀 기둥들(PL)의 윗부분에 제2 도전형의 불순물 이온을 주입하여, 드레인 영역들(D)이 형성될 수 있다. 제2 도전형은 예를 들면 N형일 수 있다.
도 10f를 참조하면, 버퍼 유전막(122), 희생막들(123) 및 절연막들(124)을 연속적으로 패터닝하여, 서로 이격되고 제1 방향으로 연장되고 기판(110)을 노출하는, 분리영역들(121)이 형성된다. 패터닝된 절연막들(124)은 절연 패턴들(125)이 된다. 상기 패터닝에 의하여 상기 필러(F')의 가장자리 일부가 함께 제거됨으로써 필러(F)를 얻을 수 있다. 그 결과 추후 접지 선택 라인(GSL)이 형성되는 위치의 희생막들이 서로 분리될 수 있다.
그전에, 분리영역들(121) 사이에서 최상층의 절연막 및 희생막을 패터닝하여, 오프닝(127)을 형성할 수 있다. 오프닝(127)은 분리영역들(121) 사이에서 제1 방향(D1)으로 연장하여 최상층의 희생막을 두개로 나눌 수 있다. 오프닝 (127) 내에 절연막(예를 들어, 실리콘 산화막)이 채워질 수 있다.
도 10g를 참조하면, 분리영역들(121)에 노출된 희생막들(123)을 선택적으로 제거하여 리세스 영역(126)을 형성한다. 리세스 영역(126)은 희생막들(123)이 제거된 영역에 해당되고, 셀 기둥들(PL) 및 절연 패턴들(125)에 의하여 정의된다. 희생막들(123)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 희생막들의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 리세스 영역(126)에 의하여 셀 기둥들(PL)의 측벽의 일부분들이 노출된다.
보호막(131)은, 희생막들(123)의 제거를 위한 식각 용액에 의하여 전하 저장막(133)이 손상되는 것을 방지할 수 있다. 리세스 영역(126)에 의하여 노출된 보호막(131)은 선택적으로 제거될 수 있다. 보호막(131)이 실리콘 산화막인 경우, 보호막(131)은, 예를 들어 불산을 포함하는 식각 용액에 의하여 제거될 수 있다. 이에 따라 리세스 영역(126)은 전하 저장막(133)의 일부분을 노출할 수 있다.
전술한 셀 홀들(H)의 형성을 용이하게 하기 위하여, 희생막들(123)과 절연막들(124)의 스택의 전체 높이를 줄이는 것이 바람직하다. 이에 따라, 셀 홀들(H)의 종횡비(aspect ratio)를 줄여, 희생막들(123)과 절연막들(124)의 스택의 식각이 용이하게 할 수 있다. 동일한 적층수에서, 스택의 전체 높이를 줄이는 것은 희생막들(123)의 두께 및/또는 절연막들(124)의 두께를 줄이는 것을 요구한다.
도 10h를 참조하면, 리세스 영역(126) 내에 블로킹 절연막(134)이 형성될 수 있다. 블로킹 절연막(134)은 리세스 영역(126)에 노출된 절연 패턴들(125)의 상부면 및 하부면, 그리고 전하저장막(133) 상에 콘포말하게 형성될 수 있다. 블로킹 절연막(134)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블로킹 절연막은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 블로킹 유전막(134)은 단차도포성이 우수한 원자층 증착 공정 및/또는 화학 기상 증착 공정에 의하여 형성될 수 있다.
이어서, 블로킹 절연막(134) 상에 도전막(140)이 형성된다. 도전막(140)은 도핑된 실리콘막, 금속막, 금속 질화막 및 금속 실리사이드막 중의 적어도 하나를 포함할 수 있다. 도전막(140)은 CVD 또는 ALD 방법에 의하여 형성될 수 있다. 일 예로, 도전막(140)은 배리어막, 및 상기 배리어막 상의 금속막을 포함할 수 있다. 상기 배리어막은 금속 질화막(예를 들어, 티타늄 질화막)일 수 있다. 상기 금속막은 예를 들어, 텅스텐막일 수 있다. 다른 예로, 상기 도전막(140)은 폴리실리콘막, 및 폴리실리콘막 상의 실리사이드막을 포함할 수 있다. 이 경우, 상기 도전막(140)을 형성하는 것은 폴리실리콘막을 형성하고, 상기 분리 영역(121)에 인접한 폴리실리콘막의 일부를 제거하여 폴리실리콘막을 리세스하고, 리세스된 폴리실리콘막 상에 금속막을 형성하고, 금속막을 열처리하고, 그리고 미반응 금속막을 제거하는 것을 포함할 수 있다. 실리사이드막을 위한 금속막은 텅스텐, 티타늄, 코발트, 또는 니켈을 포함할 수 있다.
도 13은 도 10h의 C 부분을 상세하게 나타낸 부분 확대도이다.
도 13을 참조하면, 블로킹 절연막(134)만이 리세스 영역(126) 내에 형성되고 터널 절연막(132)과 전하 저장막(133)은 셀 홀들(H) 내에 형성될 수 있다.
일부 실시예들에 있어서, 정보저장 요소(130)를 구성하는 터널 절연막(132), 전하 저장막(133), 및 블로킹 절연막(134) 모두가 리세스 영역(126, 도 10g 참조) 내에 형성될 수 있다. 이 경우, 보호막(131)은 형성되지 않을 수 있다. 도 10d 내지 도 10e의 공정 단계에서, 셀 홀들(H) 내에 보호막(131), 전하저장막(133), 및 터널 절연막(132)의 형성 없이, 셀 기둥들(PL)이 형성될 수 있다. 셀 기둥들(PL)은 셀 홀들(H) 내에 반도체막을 증착함으로써 형성될 수 있다. 이후, 도 10h의 공정 단계에서, 리세스 영역(126) 내에 터널 절연막(132), 전하 저장막(133), 및 블로킹 절연막(134)이 순서대로 형성될 수 있다. 이후, 블로킹 절연막(134) 상에 도전막(140)이 형성될 수 있다.
일부 실시예들에 있어서, 전하 저장막(133), 및 블로킹 절연막(134)이 리세스 영역(126) 내에 형성될 수 있다. 도 10d 내지 도 10e의 공정 단계에서, 셀 홀들(H) 내에 보호막(131) 및 터널 절연막(132)의 형성 후, 셀 기둥들(PL)이 형성될 수 있다. 셀 기둥들(PL)은 도 10d 내지 도 10e의 공정 단계에서와 유사한 방법으로 형성될 수 있다. 이후, 도 10h의 공정 단계에서, 리세스 영역(126) 내에 전하 저장막(133), 및 블로킹 절연막(134)이 순서대로 형성될 수 있다. 이후, 블로킹 절연막(134) 상에 도전막(140)이 형성될 수 있다.
일부 실시예들에 있어서, 정보저장 요소(130)를 구성하는 터널 절연막(132), 전하 저장막(133), 및 블로킹 절연막(134) 모두가 셀 홀들(H) 내에 형성될 수 있다. 도 10d 내지 도 10e의 공정 단계에서, 셀 홀들(H) 내에 보호막(131), 블로킹 절연막(134), 전하 저장막(133), 및 터널 절연막(132)이 순차적으로 형성된다. 터널 절연막(132) 상에 셀 기둥들(PL)이 형성될 수 있다. 셀 기둥들(PL)은 도 10d 내지 도 10e의 공정 단계에서와 유사한 방법으로 형성될 수 있다. 이후, 도 10h의 공정 단계에서, 리세스 영역(126) 내에 도전막(140)이 형성될 수 있다.
일부 실시예들에 있어서, 정보저장 요소(130)는 가변저항 패턴일 수 있다. 가변저항 패턴은 그것의 저항이 변화될 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다.
일 예로, 정보저장 요소(130)는 그것에 인접한 전극을 통과하는 전류에 의해 발생하는 열에 의해 그것의 전기적 저항이 변화될 수 있는 물질(예를 들면, 상변화 물질)을 포함할 수 있다. 상변화 물질은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한 가지를 포함할 수 있다. 예를 들면, 상변화 물질은, 텔루리움(Te)은 대략 20 원자 퍼센트 내지 대략 80 원자 퍼센트의 농도를 갖고, 안티몬(Sb)은 대략 5 원자 퍼센트 내지 대략 50 원자 퍼센트의 농도를 갖고, 나머지는 게르마늄(Ge)인 칼코겐 화합물을 포함할 수 있다. 이에 더하여, 상변화 물질은, 불순물로서, N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중의 적어도 한 가지를 포함할 수 있다. 또는, 가변저항 패턴은 GeBiTe, InSb, GeSb 및 GaSb 중의 한가지로 형성될 수도 있다.
다른 예로, 정보저장 요소(130)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 정보저장 요소(130)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
또 다른 예로, 정보저장 요소(130)는 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 정보저장 요소(135)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다.
이러한 경우, 셀 기둥들(PL)은 도전 기둥들일 수 있다. 셀 기둥들(PL)은 도전성 물질로 형성될 수 있다. 도전성 물질은, 예를 들면 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체 중의 적어도 하나를 포함할 수 있다.
이러한 구조를 위하여, 도 10d 내지 도 10e의 공정 단계에서, 셀 홀들(H) 내에 보호막(131) 및 정보저장 요소(130)가 순차적으로 형성된다. 정보저장 요소(130) 상에 셀 기둥들(PL)이 형성될 수 있다. 셀 기둥들(PL)은 도전성 물질을 증착함에 의하여 형성될 수 있다. 이후, 도 10h의 공정 단계에서, 리세스 영역(126) 내에 도전막(140)이 형성될 수 있다.
계속하여 도 10i를 참조하면, 리세스 영역(126)의 외부에 형성된 도전막(140)이 제거된다. 이에 따라, 리세스 영역(126)의 내에 수평 전극들이 형성된다. 수평전극들은 접지 선택 라인(GSL), 워드 라인들(WL0 내지 WL3), 더미 워드 라인들(DM1, DM2) 및 스트링 선택 라인들(SSL1, SSL2)을 포함할 수 있다. 상부 스트링 선택 라인들(SSL1, SSL2)은 두 개로 분리될 수 있고, 이들은 제1 방향(D1)으로 연장한다.
분리영역들(121)에 형성된 도전막(140)이 제거되어 기판(110)이 노출될 수 있다. 노출된 기판(110)에 제2 도전형의 불순물 이온이 고농도로 제공되어 공통 소오스 라인들(CSL)이 형성될 수 있다.
분리영역들(121)을 채우는 분리 절연막(120)이 형성된다. 제2 방향으로 정렬된 셀 기둥들(PL)은 하나의 상부 배선(BL1 또는 BL2)에 공통으로 연결될 수 있다. (도 3 참조)
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 셀 기둥을 중심으로 나타낸 측단면도이다. 도 14는 셀 홀(H)들의 바닥에 채널 콘택 영역(151)이더 형성되는 점에서 도 3에 나타낸 실시예와 차이가 있다. 이하에서는 도 3의 실시예와 공통되는 내용은 생략하고, 서로 상이한 사항을 중심으로 반도체 메모리 장치를 설명한다.
도 14를 참조하면, 도 10c에서와 같이 셀 홀(H)을 형성한 후 상기 셀 홀(H)의 바닥에 노출된 기판(110) 상에 채널 콘택 영역(151)을 형성할 수 있다. 일부 실시예들에 있어서, 상기 채널 콘택 영역(151)은 노출된 기판(110)으로부터 선택적 에피택셜 성장(selective epitaxial growth, SEG)에 의하여 성장될 수 있다. 이 때, 상기 채널 콘택 영역(151)의 상부 표면의 레벨은 최하부에 있는 희생층(123)의 상부면보다 높도록 형성될 수 있다.
이후, 이온 주입 공정에 의해 채널 콘택 영역(151)에 p형 불순물을 주입할 수 있다. 예를 들어, 상기 p형 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 또는 칼륨(K)일 수 있고, 상기 p형 불순물의 농도는 5E16 내지 1E19 atoms/cm3의 범위일 수 있다. 이와는 달리, 상기 SEG 공정에 의해 채널 콘택 영역(151)을 성장시키는 과정에서 p형 불순물을 인시츄 도핑할 수도 있다.
이어서 도 10d 내지 도 10f에서와 같이 셀 기둥(PL)들을 형성하고 분리 영역을 형성한 후 도 10g에서와 같이 희생막들(123)을 제거하고, 채널 콘택 영역(151)의 측벽 상에 열산화 공정(thermal oxidation process)을 수행하여 보조 게이트 절연막(153)을 형성할 수 있다. 상기 보조 게이트 절연막(153)은 상기 SEG 성장된 채널 콘택 영역(151)의 일부가 열산화되어 형성된 열산화막일 수 있다. 다만 상기 보조 게이트 절연막(153)의 형성을 위한 열산화 공정은 생략될 수 있다.
이어서 도 10h 및 도 10i에 도시된 바와 같이 블로킹 절연막(134), 터널 절연막(132), 및 전하 저장막(133)을 형성하고 도전막(140)을 형성한 후, 분리영역들(121)을 채우는 분리 절연막(120)을 형성할 수 있다.
도 15a 및 도 15b는 상기 국부 평탄화 영역(LPR)에 기판(110)이 부분적으로 융기되는 실시예를 순서에 따라 나타낸 측단면도들이다.
도 15a를 참조하면, 기판(110)은 연결 영역(B)과 주변 회로 영역(C)을 포함할 수 있다. 특히, 주변 회로 영역(C)은 고전압의 전자 소자들이 형성되는 주변 회로 영역(HV)과 저전압의 전자 소자들이 형성되는 주변 회로 영역(LV)을 포함할 수 있다.
주변 회로 영역(HV)에서는 전자 소자의 구동에 고전압이 이용되기 때문에 게이트 절연막이 상대적으로 두껍게 형성될 필요가 있고, 주변 회로 영역(LV)에서는 전자 소자의 구동에 저전압이 이용되기 때문에 게이트 절연막이 상대적으로 얇게 형성될 필요가 있다. 이를 위하여 주변 회로 영역(HV)의 상부 표면의 레벨이 주변 회로 영역(LV)의 상부 표면의 레벨보다 낮아지도록 할 필요가 있다.
주변 회로 영역(HV)의 상부 표면의 레벨을 낮추기 위하여 주변 회로 영역(LV)을 덮는 식각 마스크(210)를 형성할 수 있다. 이 때, 연결 영역(B)에서 국부 평탄화 영역(LPR)에 대해서도 식각 마스크(210)를 형성한다.
도 15b를 참조하면, 이방성 식각을 수행하여 주변 회로 영역(HV)의 상부 표면의 레벨을 낮춘다. 이 때, 연결 영역(B)에서도 국부 평탄화 영역(LPR) 외의 부분에 대하여 이방성 식각이 수행되기 때문에 상대적으로 국부 평탄화 영역(LPR)이 그 외의 연결 영역(B)에 비하여 더 높은 레벨을 가지며 융기할 수 있다.
상기 연결 영역(B)에서의 노출된 영역과 상기 주변 회로 영역(HV)이 동시에 식각되기 때문에, 상기 연결 영역(B) 내의 국부 평탄화 영역(LPR)에서 융기된 높이는 상기 주변 회로 영역(HV)의 상부 표면의 레벨과 상기 주변 회로 영역(LV)의 상부 표면의 레벨의 차이와 실질적으로 동일할 수 있다.
이와 같이 수행하는 경우 별도의 공정 추가 없이 국부 평탄화 영역(LPR)의 빈 공간을 적어도 부분적으로 필링할 수 있기 때문에 저렴하게 반도체 메모리 장치를 제조하는 것이 가능하다.
이어서, 상기 주변 회로 영역(HV)에 대하여 두꺼운 게이트 절연막(222)을 형성하고, 주변 회로 영역(LV) 및 연결 영역(B)에 대하여 얇은 게이트 절연막(224)을 형성할 수 있다.
일부 실시예들에 있어서, 상기 얇은 게이트 절연막(224)은 상기 연결 영역(B)과 도 15b에서는 미도시된 셀 어레이 영역에서 버퍼 유전막(122)으로서 작용할 수 있다.
도 15b에서와 같이 융기된 기판의 국부 평탄화 영역(LPR)이 형성된 이후의 공정은 도 10b 내지 도 10i 및 도 11 내지 14를 참조하여 설명한 바와 같기 때문에 추가적인 설명은 생략한다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 모바일 시스템(1200)에 응용한 예를 나타내는 블록도이다.
도 16을 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(connectivity)부(1220), 휘발성 메모리 소자(1230), 불휘발성 메모리 시스템(1240), 사용자 인터페이스(1250), 및 파워 서플라이(1260)를 포함한다.
상기 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
상기 어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라서, 어플리케이션 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어(Multi-Core)을 포함할 수 있다. 예를 들면, 어플리케이션 프로세서(1210)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 상기 어플리케이션 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
상기 통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들면, 통신부(1220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication: NFC), 무선 식별(Radio Frequency Identification: RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus: USB) 통신 등을 수행할 수 있다. 예를 들면, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
상기 휘발성 메모리 소자(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들면, 휘발성 메모리 소자(1230)는 DRAM (Dynamic Random Access Memory), SRAM (Static Random Access Memory), 모바일 DRAM, DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 또는 이와 유사한 메모리로 구현될 수 있다.
상기 불휘발성 메모리 시스템(1240)은 메모리 컨트롤러(1241) 및 불휘발성 메모리 소자(1243)를 포함하고, 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들면, 불휘발성 메모리 소자(1143)는 EEPROM (Electrically Erasable Programmable Read-Only Memory), 플래시 메모리 (Flash Memory), PRAM (Phase Change Random Access Memory), RRAM (Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM (Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM (Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다. 상기 불휘발성 메모리 소자(1243)는 전술한 도 4a 내지 도 9를 참조하여 설명한 집적회로 소자 중 적어도 하나를 포함할 수 있다.
상기 사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.
상기 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 상기 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor: CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive: SSD), 하드 디스크 드라이브(Hard Disk Drive: HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
상기 모바일 시스템(1200)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, PoP (Package on Package), BGAs (Ball grid arrays), CSPs (Chip scale packages), PLCC (Plastic Leaded Chip Carrier), PDIP (Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB (Chip On Board), CERDIP (Ceramic Dual In-Line Package), MQFP (Plastic Metric Quad Flat Pack), TQFP (Thin Quad Flat-Pack), SOIC (Small Outline Integrated Circuit), SSOP (Shrink Small Outline Package), TSOP (Thin Small Outline Package), TQFP (Thin Quad Flat-Pack), SIP (System In Package), MCP (Multi Chip Package), WFP (Wafer-level Fabricated Package), WSP (Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
110: 기판
121: 분리 영역
122: 버퍼 유전막 123: 희생각
125: 절연 패턴 130: 정보저장 요소
122: 버퍼 유전막 123: 희생각
125: 절연 패턴 130: 정보저장 요소
Claims (10)
- 셀 영역과 연결 영역을 갖는 기판;
상기 셀 영역에서 상기 기판 상에 적층되고 상기 연결 영역까지 연장되는 복수개의 제 1 워드 라인들을 포함하는 제 1 워드 라인 스택;
상기 셀 영역에서 상기 기판 상에 적층되고 상기 연결 영역까지 연장되는 복수개의 제 2 워드 라인들을 포함하고, 상기 제 1 워드 라인 스택에 인접한 제 2 워드 라인 스택;
상기 셀 영역에서, 상기 복수 개의 워드라인들에 결합되어 상기 기판에 연결된 수직 채널들;
상기 제 1 워드 라인 스택의 워드 라인 및 그와 대응되는 상기 제 2 워드 라인 스택의 워드 라인을 연결하는 브릿지 영역; 및
상기 브릿지 영역의 하부에 제공된 국부 평탄화 영역;
을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 워드 라인들의 하부에 배치된 제 1 접지 선택 라인; 및
상기 제 2 워드 라인들의 하부에 배치된 제 2 접지 선택 라인;
을 더 포함하고,
상기 제 1 접지 선택 라인과 상기 제 2 접지 선택 라인은 상기 국부 평탄화 영역을 사이에 두고 이격된 것을 특징으로 하는 반도체 메모리 장치. - 제 2 항에 있어서,
상기 국부 평탄화 영역에서의 기판은 상기 제 1 워드 라인 스택의 하부의 기판에 비하여 융기되어 있는 것을 특징으로 하는 반도체 메모리 장치. - 제 3 항에 있어서,
상기 국부 평탄화 영역에서의 기판은 상기 제 2 워드 라인 스택의 하부의 기판에 비하여 약 20Å 내지 약 300Å의 높이로 융기된 것을 특징으로 하는 반도체 메모리 장치. - 제 3 항에 있어서,
상기 기판이,
저전압 트랜지스터를 갖는 저전압 주변 회로 영역; 및
고전압 트랜지스터를 갖는 고전압 주변 회로 영역;
을 더 포함하고,
상기 국부 평탄화 영역에서 상기 기판이 융기된 높이는 상기 저전압 주변 회로 영역의 기판과 상기 고전압 주변 회로 영역의 기판의 높이 차이와 실질적으로 동일한 것을 특징으로 하는 반도체 메모리 장치. - 제 2 항에 있어서,
상기 국부 평탄화 영역은 상기 기판의 산화물 층에 의하여 적어도 부분적으로 매립되는 것을 특징으로 하는 반도체 메모리 장치. - 제 6 항에 있어서,
상기 기판의 산화물 층은 상기 국부 평탄화 영역의 가장자리로 갈수록 두께가 얇아지는 형상을 갖는 것을 특징으로 하는 반도체 메모리 장치. - 제 7 항에 있어서,
상기 제 1 접지 선택 라인 또는 상기 제 2 접지 선택 라인은 상기 국부 평탄화 영역의 근처에서 상기 국부 평탄화 영역에 가까워질수록 상승된 레벨의 표면을 갖는 것을 특징으로 하는 반도체 메모리 장치. - 반도체 기판 상에서 제 1 방향으로 연장되는 제 1 수평 전극;
상기 제 1 수평 전극과 동일한 레벨에서 제 1 방향으로 연장되는 제 2 수평 전극;
상기 제 1 수평 전극과 상기 제 2 수평 전극 사이에 배치된 국부 평탄화 영역을 적어도 부분적으로 필링(filling)하는 필러(filler); 및
상기 필러의 상부에 반복 적층된 도전체 및 절연체;
를 포함하는 반도체 장치. - 제 9 항에 있어서,
상기 필러가 실리콘 산화물 또는 상기 반도체 기판의 융기된 부분인 것을 특징으로 하는 반도체 장치.
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