KR20210130508A - 비휘발성 메모리 장치 - Google Patents

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KR20210130508A
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정기용
김호진
권영진
은동석
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Abstract

비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는, 셀 어레이 영역을 포함하는 기판, 기판의 셀 어레이 영역 상에, 개구부를 포함하는 제1 게이트 전극, 제1 게이트 전극 상에 적층되고, 기판을 향해 볼록한 볼록부를 포함하는 복수의 제2 게이트 전극, 및 개구부 및 볼록부를 절단하는 워드 라인 절단 영역을 포함한다.

Description

비휘발성 메모리 장치{ NONVOLATILE MEMORY DEVICE }
본 발명은 비휘발성 메모리 장치에 관한 것이다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함할 수 있다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 플래시 메모리 장치, ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 저항성 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함할 수 있다.
한편, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해, 비휘발성 메모리 장치의 집적도가 증가하고 있다. 그런데, 2차원 또는 평면형 메모리 장치의 경우, 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정된다. 따라서, 최근에는 단위 메모리 셀을 수직으로 배치하는 3차원 메모리 장치가 개발되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 셀 어레이 영역을 포함하는 기판, 기판의 셀 어레이 영역 상에, 개구부를 포함하는 제1 게이트 전극, 제1 게이트 전극 상에 적층되고, 기판을 향해 볼록한 볼록부를 포함하는 복수의 제2 게이트 전극, 및 개구부 및 볼록부를 절단하는 워드 라인 절단 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 제1 방향으로 연장되고 제1 방향과 다른 제2 방향으로 적층된 복수의 게이트 전극, 복수의 게이트 전극을 관통하는 제1 채널 구조체, 및 복수의 게이트 전극을 관통하고 제1 채널 구조체와 제1 방향으로 제1 길이만큼 이격된 제2 채널 구조체를 포함하고, 복수의 게이트 전극의 적어도 일부는, 기판을 향해 볼록하고 제1 방향으로 제2 길이를 가지는 볼록부를 포함하고, 볼록부는 제1 채널 구조체와 제2 채널 구조체 사이에 형성되고, 제1 길이는 제2 길이보다 길다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 셀 어레이 영역과 확장 영역을 포함하는 기판, 기판 상의 셀 어레이 영역 상에 기판의 적어도 일부를 노출시키는 제1 개구부와, 기판 상의 확장 영역 상에 기판의 적어도 일부를 노출시키는 제2 개구부를 포함하는 제1 게이트 전극, 제1 게이트 전극 상에 적층되고, 제1 개구부에 대응하고 기판을 향해 볼록한 제1 볼록부와 제2 개구부에 대응하고 기판을 향해 볼록한 제2 볼록부를 포함하는 복수의 제2 게이트 전극, 셀 어레이 영역 상에, 제1 게이트 전극과 복수의 제2 게이트 전극을 관통하는 채널 구조체, 및 제1 개구부와 제1 볼록부를 절단하는 워드 라인 절단 영역을 포함하고, 제1 볼록부와 제2 볼록부는 기판과 가까울수록 더 넓은 폭을 갖는다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 메모리 블록 중 하나의 메모리 블록을 설명하기 위한 예시적인 회로도이다.
도 3은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 4는 도 3의 A-A' 선을 따라 절단한 단면도이다.
도 5는 도 3의 S1 부분의 확대도이다.
도 6은 도 3의 S2 부분의 확대도이다.
도 7은 도 3의 B-B' 선을 따라 절단한 단면도이다.
도 8 내지 도 16은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 17은 도 3의 A-A' 선을 따라 절단한 다른 단면도이다.
도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이(40)와 주변 회로(30)를 포함할 수 있다.
메모리 셀 어레이(40)는 복수의 메모리 블록들(BLK1 내지 BLKn)을 포함할 수 있다. 각각의 메모리 블록들(BLK1 내지 BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 블록들(BLK1 내지 BLKn)은 비트 라인들(BL), 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
구체적으로, 메모리 블록들(BLK1 내지 BLKn)은 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 로우 디코더(33)에 연결될 수 있다. 또한, 메모리 블록들(BLK1 내지 BLKn)은 비트 라인들(BL)을 통해 페이지 버퍼(35)에 연결될 수 있다.
주변 회로(30)는 비휘발성 메모리 장치의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 비휘발성 메모리 장치의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 제어 로직(37), 로우 디코더(33) 및 페이지 버퍼(35)를 포함할 수 있다.
본 도면에서 도시되지 않았으나, 주변 회로(30)는 입출력 회로, 비휘발성 메모리 장치의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(40)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수도 있다.
제어 로직(37)은 로우 디코더(33), 상기 입출력 회로 및 상기 전압 생성 회로에 연결될 수 있다. 제어 로직(37)은 비휘발성 메모리 장치의 전반적인 동작을 제어할 수 있다. 제어 로직(37)은 제어 신호(CTRL)에 응답하여 비휘발성 메모리 장치 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직(37)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인들(WL) 및 비트 라인들(BL)로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(33)는 어드레스(ADDR)에 응답하여 복수의 메모리 블록들(BLK1 내지 BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 블록(BLK1 내지 BLKn)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(33)는 선택된 메모리 블록(BLK1 내지 BLKn)의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(35)는 비트 라인들(BL)을 통해 메모리 셀 어레이(40)에 연결될 수 있다. 페이지 버퍼(35)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작 시, 페이지 버퍼(35)는 기입 드라이버로 동작하여 메모리 셀 어레이(40)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인들(BL)에 인가할 수 있다. 한편, 독출 동작 시, 페이지 버퍼(35)는 감지 증폭기로 동작하여 메모리 셀 어레이(40)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 도 1의 메모리 셀 어레이에 포함된 메모리 블록 중 하나의 메모리 블록을 설명하기 위한 예시적인 회로도이다.
도 2를 참조하면, 본 발명의 몇몇 실시예들에 따른 메모리 블록은 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함할 수 있다.
복수의 비트 라인(BL1 내지 BL3)들은 2차원적으로 배열될 수 있다. 예를 들어, 복수의 비트 라인(BL1 내지 BL3)들은 서로 이격되어 제1 방향(X)으로 각각 연장될 수 있다. 각각의 비트 라인(BL)에는 복수의 셀 스트링(CSTR)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 비트 라인(BL)들과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)들이 배치될 수 있다.
몇몇 실시예에서, 복수의 공통 소오스 라인(CSL)들은 2차원적으로 배열될 수 있다. 예를 들어, 공통 소오스 라인(CSL)들은 서로 이격되어 제2 방향(Y)으로 각각 연장될 수 있다. 공통 소오스 라인(CSL)들에는 전기적으로 동일한 전압이 인가될 수도 있고, 또는 서로 다른 전압이 인가되어 별개로 제어될 수도 있다.
각각의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 복수의 비트 라인들(BL1 내지 BL3) 각각에 접속되는 스트링 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)들을 포함할 수 있다. 각각의 메모리 셀 트랜지스터(MCT)는 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터(MCT)들은 직렬로 연결될 수 있다.
본 도면에서 도시되지 않았으나, 셀 스트링(CSRT) 각각은 스트링 선택 트랜지스터(SST)와 메모리 셀 사이에 연결된 더미 셀을 더 포함할 수 있다. 또한 더미 셀은 그라운드 선택 트랜지스터(GST)와 메모리 셀 사이에도 연결될 수 있다.
공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터(GST)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트 라인들(BL1 내지 BL3) 각각의 사이에는 복수의 게이트 전극들(예를 들어, 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 - WLn) 및 스트링 선택 라인(SSL))이 배치될 수 있다. 그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 복수의 워드 라인들(WL1 - WLn)은 메모리 셀 트랜지스터(MCT)들의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
도 3은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다. 도 4는 도 3의 A-A' 선을 따라 절단한 단면도이다. 도 5는 도 4의 S1 부분의 확대도이다. 도 6은 도 4의 S2 부분의 확대도이다.
도 3 내지 도 6을 참조하면, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치는 기판(100), 공통 소오스 플레이트(110), 서포터막(115), 몰드 구조체(MS), 절단 구조체(180), 복수의 채널 구조체들(CS1, CS2, CS3, CS4), 및 복수의 비트 라인(BL)들을 포함할 수 있다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다.
기판(100)은 셀 어레이 영역(CAR)과 확장 영역(CER)을 포함할 수 있다.
셀 어레이 영역(CAR)에는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(도 1의 20)가 형성될 수 있다. 메모리 셀 어레이는 복수의 메모리 셀들 및 각각의 상기 메모리 셀과 전기적으로 연결되는 복수의 워드 라인들 및 복수의 비트 라인들을 포함할 수 있다. 예를 들어, 셀 어레이 영역(CAR)에는 몰드 구조체(MS), 복수의 채널 구조체(CS)들, 복수의 절단 구조체(180)들, 및 비트 라인(BL)이 형성될 수 있다.
확장 영역(CER)은 셀 어레이 영역(CAR)의 주변에 배치될 수 있다. 확장 영역(CER)에는 복수의 게이트 전극들(124, 134, 144, 154)이 계단 형태로 적층될 수 있다. 복수의 게이트 전극들(124, 134, 144, 154)는 제3 방향(Z)으로 적층될 수 있다.
또한 확장 영역(CER)에는 각각의 게이트 전극들(124, 134, 144, 154)과 접속되는 메모리 셀 컨택들(미도시)이 형성될 수 있다. 예를 들어, 메모리 셀 컨택들은 제4 절연막(171) 및 제5 절연막(172)을 관통하여 각각의 게이트 전극들(124, 134, 144, 154)과 접속되도록 형성될 수 있다.
공통 소오스 플레이트(110)는 기판(100)에 배치될 수 있다. 공통 소오스 플레이트(110)는 셀 어레이 영역(CAR)과 확장 영역(CER)에 각각 형성될 수 있다. 공통 소오스 플레이트(110)는 도 2의 공통 소오스 라인(CSL)의 역할을 할 수 있다.
공통 소오스 플레이트(110)는 도전성의 반도체막, 금속 실리사이드막 및 금속막 중 적어도 하나를 포함할 수 있다. 공통 소오스 플레이트(110)가 도전성의 반도체막을 포함할 경우, 공통 소오스 플레이트(110)는 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 공통 소오스 플레이트(110)는 단결정, 비정질 및 다결정 중에서 선택된 적어도 하나를 포함하는 결정 구조를 가질 수 있다. 공통 소오스 플레이트(110)는 반도체막에 포함된 p형 불순물, n형 불순물 및 탄소 중 적어도 하나를 포함할 수 있다.
서포터막(115)은 공통 소오스 플레이트(110) 상에 형성될 수 있다. 서포터막(115)은 셀 어레이 영역(CAR)과 확장 영역(CER)에 각각 형성될 수 있다. 서포터막(115)은 공통 소오스 플레이트(110)와 몰드 구조체(MS) 사이에 배치될 수 있다.
예를 들어, 서포터막(115)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다.몰드 구조체(MS)는 기판(100) 상에 형성될 수 있다. 몰드 구조체(MS)는 서포터막(115) 상에 형성될 수 있다. 몰드 구조체(MS)는 제1 적층 구조체(120)와 제2 적층 구조체(130)를 포함할 수 있다.
제1 적층 구조체(120)는 기판(100) 상에 교대로 적층되는 복수의 서브 절연막(121) 및 복수의 서브 게이트 전극들(124)을 포함할 수 있다. 예를 들어, 각각의 서브 절연막(121) 및 각각의 서브 게이트 전극(124)은 제1 방향(X) 및 제2 방향(Y)으로 연장되는 층상 구조일 수 있다. 서브절연막(121) 및 서브 게이트 전극(124)은 기판(100)의 상면과 교차하는(예를 들어, 수직하는) 제3 방향(Z)으로 교대로 적층될 수 있다.
본 도면에서는 2개의 서브 절연막(121)과 2개의 서브 게이트 전극(124)을 도시하였지만, 서브 절연막(121)과 서브 게이트 전극(124)의 수는 이에 제한되는 것은 아니다.
제2 적층 구조체(130)는 제1 적층 구조체(120) 상에 교대로 적층되는 복수의 절연막(131, 141, 151) 및 복수의 게이트 전극들(134, 144, 154, 155)을 포함할 수 있다. 예를 들어, 각각의 절연막(131, 141, 151) 및 각각의 게이트 전극들(134, 144, 154, 155)은 제1 방향(X) 및 제2 방향(Y)으로 연장되는 층상 구조일 수 있다. 제1절연막(131), 제2 절연막(141) 및 제3 절연막(151)과 제1 내지 제4 게이트 전극(134, 144, 154, 15)은 기판(100)의 상면과 교차하는(예를 들어, 수직하는) 제3 방향(Z)으로 교대로 적층될 수 있다.
복수의 게이트 전극들(134, 144, 154, 155)은 제1 적층 구조체(120) 상에 차례로 적층되는 제1 게이트 전극(134), 제2 게이트 전극(144), 복수의 제3 게이트 전극(154)들 및 제4 게이트 전극(155)을 포함할 수 있다.
제1 게이트 전극(134)은 제1 적층 구조체(120) 상에 배치될 수 있다. 제1 게이트 전극(134)은 복수의 게이트 전극들(134, 144, 154, 155) 중 최하부에 배치되는 게이트 전극일 수 있다. 제2 게이트 전극(144)은 제1 게이트 전극(134) 상에 배치될 수 있다. 제2 게이트 전극(144)은 제2 적층 구조체(130)에 포함된 복수의 게이트 전극들(134, 144, 154, 155) 중 제1 게이트 전극(134)과 가장 인접한 게이트 전극일 수 있다. 제3 게이트 전극(154)은 제2 게이트 전극(144) 상에 배치될 수 있다. 제4 게이트 전극(155)은 제3 게이트 전극(154) 상에 배치될 수 있다. 제4 게이트 전극(155)은 복수의 게이트 전극들(134, 144, 154, 155) 중 최상부에 배치되는 전극일 수 있다.
예를 들어, 제1 게이트 전극(134)은 그라운드 선택 라인(GSL)일 수 있고, 제2 게이트 전극(144) 및 복수의 제3 게이트 전극(154)들은 워드 라인일 수 있고, 제4 게이트 전극(155)은 스트링 선택 라인(SSL)일 수 있다.
제1 게이트 전극(134)은 제1 방향(X)으로 이격될 수 있다. 제1 게이트 전극(134)은 제1 방향(X)으로 제3 길이(D3)만큼 이격될 수 있다.
다시 말하면, 제1 게이트 전극(134)은 절단 영역(R1)을 포함할 수 있다. 제1 게이트 전극(134)은 제1 개구부(O1)를 포함할 수 있다. 절단 영역(R1)은 제1 개구부(O1)에 의해 정의될 수 있다. 제1 개구부(O1)는 제1절연막(131)의 상면의 적어도 일부를 노출시킬 수 있다. 제1 개구부(O1)SMS 제1 방향(X)으로 제1 폭(W1)을 가질 수 있다.
제1 게이트 전극(134)은 후술할 절단 구조체(180)를 중심으로 제1 방향(X)으로 이격될 수 있다. 예를 들어, 절단 구조체(180)는 제1 개구부(O1)의 중앙에 배치될 수 있다. 즉, 절단 구조체(180)의 일측으로부터 제1 개구부(O1)의 일측(절단 구조체(180)의 일측과 같은 방향의 측면)까지의 거리는 절단 구조체(180)의 타측으로부터 제1 개구부(O1)의 타측(절단 구조체(180)의 타측과 같은 방향의 측면)까지의 거리와 실질적으로 동일할 수 있다.
제2 절연막(141)은 제1 게이트 전극(134)과 제1 개구부(O1) 상에 배치될 수 있다. 제2 절연막(141)은 제1 개구부(O1)에 의해 상면에 노출된 제1 절연막(131) 상에 배치될 수 있다. 제2 절연막(141)은 제1 게이트 전극(134)과 제2 게이트 전극(144) 사이에 배치될 수 있다. 제2 절연막(141)은 제1 층간 절연막(142)과 제2 층간 절연막(143)을 포함할 수 있다.
제1 층간 절연막(142)은 제1 게이트 전극(134)과 제1 개구부(O1)의 프로파일을 따라 배치될 수 있다. 제1 층간 절연막(142)은 컨포멀하게 형성될 수 있다.
제2 층간 절연막(143)은 제1 층간 절연막(142) 상에 배치될 수 있다. 제2 층간 절연막(143)의 상면은 평평한 부분과 기판(100)을 향해 볼록한 부분을 포함할 수 있다. 제2 층간 절연막(143)은 제1 개구부(O1) 상에 기판(100)을 향해 볼록한 부분을 포함할 수 있다. 즉, 제2 층간 절연막(143)은 제1 개구부(O1) 상에 기판(100)을 향해 라운드진 부분을 포함할 수 있다. 상기 라운드진 부분은 급격하지 않고 완만한 형상을 가질 수 있다.
제1 층간 절연막(142)과 제2 층간 절연막(143)은 동일한 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연막(142)과 제2 층간 절연막(143)은 테오스(tetraethly orthosilicate; TEOS)를 포함할 수 있다.
제2 게이트 전극(144)은 제2 절연막(141) 상에 배치될 수 있다. 제2 게이트 전극(144)의 하면은 제2 절연막(141)의 상면과 접할 수 있다. 제2 게이트 전극(144)의 하면은 제2 절연막(141)의 상면과 동일한 형상을 가질 수 있다. 제2 게이트 전극(144)의 상면은 평평한 부분과 기판(100)을 향해 볼록한 제1 볼록부(C1)를 가질 수 있다. 즉, 기판(100)으로부터 제1 볼록부(C1)까지 제3 방향(Z)으로의 거리는 기판(100)으로부터 제2 게이트 전극(144)의 평평한 부분까지 제3 방향(Z)으로의 거리보다 작을 수 있다.
제1 볼록부(C1)는 제1 개구부(O1) 상에 배치될 수 있다. 제1 볼록부(C1)는 제1 개구부(O1)에 대응되는 위치에 배치될 수 있다. 제1 볼록부(C1)는 기판(100)을 향해 라운드질 수 있다. 제1 볼록부(C1)는 급격하지 않고 완만한 형상을 가질 수 있다. 즉, 기판(100)으로부터 제1 볼록부(C1)까지 제3 방향(Z)으로의 거리는 제1 볼록부(C1)의 일측에서 타측으로 갈수록, 즉 제1 방향(X)으로 갈수록 작아졌다가 커질 수 있다.
제1 볼록부(C1)는 제1 방향(X)으로 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 개구부(O1)의 제1 방향(X)으로의 제1 폭(W1)보다 클 수 있다. 제1 볼록부(C1)는 제1 개구부(O1)의 중앙에 배치될 수 있다. 예를 들어, 제1 볼록부(C1)의 일측으로부터 제1 개구부(O1)의 일측까지의 거리는 제1 볼록부(C1)의 타측으로부터 제1 개구부(O1)의 타측까지의 거리와 실질적으로 동일할 수 있다.
복수의 제3 게이트 전극(154)과 제4 게이트 전극(155)은 제2 게이트 전극(144) 상에 배치될 수 있다. 각각의 제3 게이트 전극(154)은 제1 개구부(O1) 상에, 제1 개구부(O1) 및 제1 볼록부(C1)에 대응되는 위치에 기판(100)을 향해 볼록한 볼록부를 포함할 수 있다.
제1 볼록부(C1)는 기판(100)에 가까울수록 제1 방향(X)으로 더 넓은 폭을 가질 수 있다. 즉, 제1 볼록부(C1)는 제3 방향(Z3)으로 갈수록 제1 방향(X)으로 더 좁은 폭을 가질 수 있다.
제3 절연막(151)은 제2 게이트 전극(144) 상에 배치될 수 있다. 제3 절연막(151)은 인접하는 제3 게이트 전극(154) 사이에 개재될 수 있다. 제3 절연막(151)은 제3 게이트 전극(154)과 제4 게이트 전극(155) 사이에 배치될 수 있다. 제3 절연막(151) 또한 제1 개구부(O1) 상에 제1 볼록부(C1)에 대응되는 위치에 기판(100)을 향해 볼록한 부분을 가질 수 있다.
서브 절연막(121), 제1 절연막(131) 및 제3 절연막(151)은 절연 물질을 포함할 수 있다. 예를 들어, 서브 절연막(121), 제1 절연막(131) 및 제3 절연막(151)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또는, 서브 절연막(121), 제1 절연막(131) 및 제3 절연막(151)은 제2 절연막(141)과 동일한 물질을 포함할 수 있다. 서브 절연막(121), 제1 절연막(131) 및 제3 절연막(151)은 실리콘 산화물, 테오스(TEOS)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
서브 게이트 전극(124) 및 제1 내지 제4 게이트 전극(134, 144, 154, 155)은 도전 물질을 포함할 수 있다. 예를 들어, 서브 게이트 전극(124) 및 제1 내지 제4 게이트 전극(134, 144, 154, 155)은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제4 절연막(171)은 몰드 구조체(MS) 상에 배치될 수 있다. 제4 절연막(171)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 또는 제4 절연막(171)은 제2 절연막(141)과 동일한 물질을 포함할 수 있다. 공통 소오스 플레이트(110), 서포터막(114), 몰드 구조체(MS) 및 제4 절연막(171)은 워드 라인 절단 영역(WLC)에 의해 절단될 수 있다.
구체적으로, 공통 소오스 플레이트(110), 서포터막(115), 제1 적층 구조체(120), 제1 개구부(O1)및 제1 볼록부(C1) 상의 제2 적층 구조체(130)는 워드 라인 절단 영역(WLC)에 의해 절단될 수 있다. 워드 라인 절단 영역(WLC)은 비트 라인(BL)과 교차하는 방향으로 연장될 수 있다. 예를 들어, 워드 라인 절단 영역(WLC)은 제2 방향(Y)으로 연장되어 공통 소오스 플레이트(110), 서포터막(115) 및 몰드 구조체(MS)를 절단할 수 있다. 이에 따라 복수의 서브 게이트 전극들(124)과 복수의 게이트 전극들(134, 144, 154, 155)은 워드 라인 절단 영역(WLC)에 이해 절단될 수 있다.
워드 라인 절단 영역(WLC)은 트렌치(TR)에 의해 정의될 수 있다. 트렌치(TR)는 셀 어레이 영역(CAR) 상에 제2 채널 구조체(CS2)와 제3 채널 구조체(CS3) 사이에 형성될 수 있다. 트렌치(TR)는 제2 채널 구조체(CS2) 및 제3 채널 구조체(CS3)와 제1 방향(X)으로 이격될 수 있다. 트렌치(TR)는 제2 방향(Y)으로 연장될 수 있다. 트렌치(TR)의 측벽은 몰드 구조체(MS), 서포터막(115) 및 공통 소오스 플레이트(110)의 측벽에 의해 정의될 수 있다.
워드 라인 절단 영역(WLC)은 제1 방향(X)으로 제3 폭(W3)을 가질 수 있다. 예를 들어, 제3 폭(W3)은 제1 개구부(O1)의 제1 방향(X)으로의 제1 폭(W1)보다 작을 수 있다. 또한 예를 들어, 제3 폭(W3)은 제1 볼록부(C1)의 제2 폭(W2)보다 작을 수 있다.
제1 볼록부(C1)의 제1 방향(X)으로의 폭은 기판(100)에 가까울수록 넓은 폭을 가지므로, 제1 볼록부(C1)의 상부의 제1 방향(X)으로의 폭은 제3 폭(W3)보다 작을 수 있고, 제1 볼록부(C1)의 하부의 제1 방향(X)으로의 폭은 제3 폭(W3)보다 클 수 있다. 즉, 워드 라인 절단 영역(WLC)에 의해 복수의 제3 게이트 전극들(154)과 제4 게이트 전극(155)의 일부는 볼록부(C2)를 포함하지 않을 수 있다.
워드 라인 절단 영역(WLC)의 제1 방향으로(X)의 제3 폭(W3)은 기판(100)에 가까워질수록 좁아질 수 있다. 이는 워드 라인 절단 영역(WLC)을 형성하는 식각 공정의 특성에 기인할 수 있다.
절단 구조체(180)는 트렌치(TR) 내에 형성될 수 있다. 절단 구조체(180)는 트렌치(TR)를 채우도록 배치될 수 있다. 절단 구조체(180)는 공통 소오스 플레이트(110), 서포터막(115) 및 몰드 구조체(MS)와 각각 접할 수 있다.
절단 구조체(180)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
복수의 채널 구조체들(CS1, CS2, CS3, CS4)들은 지그재그(zigzag) 형태로 배열될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 복수의 채널 구조체(CS1, CS2, CS3, CS4)들은 제1 방향(X) 및 제2 방향(Y)에서 서로 엇갈리게 배열될 수 있다. 이에 따라 비휘발성 메모리 장치의 집적도가 개선 또는 향상될 수 있다.
복수의 채널 구조체들(CS1, CS2, CS3, CS4)은 기판(100), 공통 소오스 플레이트(110), 서포터막(115), 몰드 구조체(MS) 및 제4 절연막(171)을 관통할 수 있다. 복수의 채널 구조체들(CS1, CS2, CS3, CS4)은 공통 소오스 플레이트(110)를 관통하여 기판(100)과 접속될 수 있다. 예를 들어, 도면에서 도시된 바와 같이 채널 구조체(CS1, CS2, CS3, CS4)들의 공통 소오스 플레이트(110)를 관통하여 기판(100) 내에 매립될 수 있다. 복수의 채널 구조체(CS1, CS2, CS3, CS4)들은 복수의 서브 게이트 전극들(124)과 복수의 게이트 전극들(134, 144, 154, 155)과 교차하는 방향으로 연장될 수 있다.
예를 들어, 각각의 채널 구조체(CS1, CS2, CS3, CS4)는 제3 방향(Z)으로 연장되는 필러(pillar) 모양(예를 들어, 원기둥 모양)일 수 있다. 본 도면에서는 각각의 채널 구조체(CS1, CS2, CS3, CS4)는 컵(cup) 형상인 것으로 도시되었으나, 이에 제한되지 않으며 각각의 채널 구조체(CS1, CS2, CS3, CS4)는 사각통 형상 등 다양한 형상을 가질 수도 있다.
각각의 채널 구조체(CS1, CS2, CS3,CS4)는 블로킹 절연막(161), 전하 저장막(162), 터널 절연막(163), 채널막(164) 및 충진 패턴(165) 을 포함할 수 있다. 채널막(164) 상에 터널 절연막(163), 전하 저장막(162) 및 블로킹 절연막(161)이 순차적으로 배치될 수 있다. 블로킹 절연막(161), 전하 저장막(162), 터널 절연막(163) 및 채널막(164)은 각각의 채널 홀(CH1, CH2, CH3, CH4)의 측벽 및 바닥면을 따라 순차적으로 적층될 수 있다. 블로킹 절연막(161), 전하 저장막(162), 터널 절연막(163)은 예시적인 것일 뿐, 이에 제한되는 것은 아니다.
블로킹 절연막(161), 전하 저장막(162), 터널 절연막(163)은 채널 구조체들(CS1, CS2, CS3, CS4)의 측벽부의 하부에서 분리될 수 있다. 분리된 블로킹 절연막(161), 전하 저장막(162), 터널 절연막(163)은 채널 구조체들(CS1, CS2, CS3, CS4)의 측벽부의 일부를 노출시킬 수 있다. 분리된 블로킹 절연막(161), 전하 저장막(162), 터널 절연막(163)의 사이로, 공통 소오스 플레이트(110)가 배치될 수 있다. 즉, 블로킹 절연막(161), 전하 저장막(162), 터널 절연막(163)은 공통 소오스 플레이트(110)에 의해 분리될 수 있다.
채널막(164)은 채널 영역으로 기능할 수 있다. 채널막(164)은 터널 절연막(163)이 트랩(trap)하거나 방출할 전하를 제공할 수 있다. 채널막(164)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
터널 절연막(163)은, 예를 들어, 채널막(164)과 전하 저장막(162) 사이에서 전하를 통과시킬 수 있다. 터널 절연막(163)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
전하 저장막(162)은 예를 들어, 블로킹 절연막(161)과 터널 절연막(163) 사이에서, 터널 절연막(163)을 통과한 전하를 저장할 수 있다. 전하 저장막(162)은 예를 들어, 실리콘 질화물을 포함할 수 있다.
블로킹 절연막(161)은 예를 들어, 전하 저장막(162) 에 포획된 전하가 게이트 전극들(124, 134, 144, 154, 155)으로 방출되는 것을 방지할 수 있다. 블로킹 절연막(161)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
충진 패턴(165)은 채널막(164) 상에서 채널 구조체들(CS1, CS2, CS3, CS4) 각각의 내부를 채우도록 배치될 수 있다. 충진 패턴(165)은 예를 들어, 절연 물질을 포함할 수 있으며, 실리콘 산화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널 패드(166)는 채널막(164)의 상부와 접속되도록 형성될 수 있다. 채널 패드(166)는 예를 들어, 몰드 구조체(MS) 상에 형성되는 제4 절연막(171) 내에 형성될 수 있다. 채널 패드(166)의 상면은 채널막(164)의 상면 및 터널 절연막(163)의 상면 각각과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 채널 패드(166)는 제1 내지 제4 채널 홀(CH1, CH2, CH3, CH4)의 측벽 각각과 접할 수 있다. 채널 패드(166)는 비트 라인 컨택으로서 기능할 수 있다.
워드 라인 절단 영역(WLC)과 인접한 제2 채널 구조체(CS2)와 제3 채널 구조체(CS3)는 제1 방향(X)으로 제1 길이(D1)만큼 이격될 수 있다. 제2 채널 구조체(CS2)와 제3 채널 구조체(CS3)는 제1 볼록부(C1)는 제1 방향(X)으로 제2 길이(D2)를 가질 수 있다. 제2 길이(D2)는 제1 길이(D1)보다 작을 수 있다.
즉, 제2 채널 구조체(CS2)와 제3 채널 구조체(CS3)는 제2 내지 제4 게이트 전극(144, 154, 155)에 포함된 제1 볼록부(C1) 상에 배치되지 않을 수 있다. 따라서 복수의 채널 구조체들(CS1, CS2, CS3, CS4)는 제1 볼록부(C1)와 이격될 수 있으며, 오버랩되지 않을 수 있다.
제1 게이트 전극(134)의 절단 영역(R1)에 의해 제2 내지 제4 게이트 전극들(144, 154, 155)이 제1 볼록부(C1)를 포함하더라도, 채널 구조체들(CS1, CS2, CS3, CS4)은 제1 볼록부(C1) 상에 형성되지 않는다. 따라서 게이트 전극들(144, 154, 155)의 열화를 방지 또는 개선할 수 있고, 제품 신뢰성이 향상된 비휘발성 메모리 장치가 제공될 수 있다.
비트 라인(BL)은 제4 절연막(171) 상에 배치될 수 있다. 비트 라인(BL)은 제1 방향(X)으로 연장될 수 있다. 비트 라인(BL)은 제4 절연막(171)을 관통하는 비트 라인 컨택(173)에 의해 채널 패드(166)에 전기적으로 연결될 수 있다.
도 7은 도 3의 B-B' 선을 따라 절단한 단면도이다.
도 3 및 도 7을 참조하면, 확장 영역(CER)은 연결 패턴(190)을 포함할 수 있다. 워드 라인 절단 영역(WLC)에 의해 절단된 복수의 서브 게이트 전극들(124)과 제2 내지 제4 게이트 전극들(144, 154, 155)은 연결 패턴(190)에 의해 연결될 수 있다.
제1 게이트 전극(134)은 제2 개구부(O2)를 포함할 수 있다. 제2 개구부(O2)는 제1 절연막(131)의 상면의 적어도 일부를 노출시킬 수 있다. 제1 게이트 전극(134)은 제2 개구부(O2)에 의해 제1 방향(X)으로 이격될 수 있다.
제2 내지 제4 게이트 전극들(144, 154, 155)은 기판(100)을 향해 볼록한 제2 볼록부(C2)를 포함할 수 있다. 제2 볼록부(C2)는 제2 개구부(O2) 상에 배치될 수 있다. 제2 볼록부(C2)는 기판(100)과 가까울수록 제1 방향(X)으로 더 좁은 폭을 가질 수 있다.
도 8 내지 도 16은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 8을 참조하면, 제1 막(112), 제2 막(113), 제3 막(114) 및 서포터막(115)은 기판(100) 상에 순차적으로 형성될 수 있다.
제1 막(112)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 막(113)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 제3 막(114)은 예를 들어, 제1 막(112)과 동일한 물질을 포함할 수 있다. 제3 막(114)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 9를 참조하면, 서브 절연막(121)과 서브 희생막(122)이 교대로 적층된 제1 프리 적층 구조체(120a)가 서포터막(115) 상에 형성될 수 있다. 서브 희생막(122)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다.
제1 절연막(131)이 제1 프리 적층 구조체(120a) 상에 형성될 수 있다. 제1 희생막(132)이 제1 절연막(131) 상에 형성될 수 있다. 제1 희생막(132)은 제1 절연막(131)의 상면의 적어도 일부를 노출시키는 제1 개구부(O1)를 포함할 수 있다. 제1 희생막(132)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다.
도 10을 참조하면, 제2 절연막(141)은 제1 희생막(132) 상에 형성될 수 있다. 제2 절연막(141)은 제1 층간 절연막(142)과 제2 층간 절연막(143)을 포함할 수 있다.
제1 층간 절연막(142)은 제1 희생막(132) 상에 형성될 수 있다. 제1 층간 절연막(142)은 제1 희생막(132)과 제1 개구부(O1)를 따라 컨포멀하게 형성될 수 있다. 제1 층간 절연막(142)은 예를 들어, 제1 희생막(132) 상에 실질적으로 동일한 두께로 형성될 수 있다. 여기서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미일 수 있다. 제1 층간 절연막(142)은 예를 들어, ALD 공정을 통해 형성될 수 있다.
제2 층간 절연막(143)은 제1 층간 절연막(142) 상에 형성될 수 있다. 제2 층간 절연막(143)은 예를 들어, 테오스(TEOS)를 포함할 수 있으며, CVD 공정, FECVD 공정 등을 통해 형성될 수 있다.
제2 층간 절연막(143)은 함몰부(143a)를 포함할 수 있다. 제2 층간 절연막(143)의 상면에 기판(100)을 향해 함몰된 함몰부(143a)가 형성될 수 있다. 함몰부(143a)는 기판(100)을 향해 제2 층간 절연막(143)의 내부로 만입된 부분일 수 있다. 함몰부(143a)는 기판(100)을 향해 뾰족한 형상을 가질 수 있다. 함몰부(143a)는 제1 개구부(O1) 상에 형성될 수 있다. 함몰부(143a)는 예를 들어, 제1 개구부(O1)의 제1 방향(X)으로의 폭의 중앙부에 형성될 수 있다.
이어서, 제2 층간 절연막(143) 상에 습식 식각 공정이 수행될 수 있다. 예를 들어, 습식 식각 공정에 사용되는 식각 용액은 산화물을 식각하는 LAL(Limulus amoebocyte lysate) 용액 및/또는 BOE(Buffer oxide etchant) 용액일 수 있다. LAL(Limulus amoebocyte lysate) 용액은 탈이온수, 불화수소(HF), 및 불화암모늄(NHF)이 혼합된 용액으로 산화물을 식각할 수 있다.
또는 제2 층간 절연막(143) 상에 건식 식각 공정이 수행될 수 있다. 예를 들어, 건식 식각 공정은 HF를 기초로 하는 가스를 이용할 수 있다.
도 11을 참조하면, 제2 층간 절연막(143)은 습식 식각 공정에 의해 식각될 수 있다. 제2 층간 절연막(143)은 습식 식각 공정에 의해 상면에 라운드부(143b)가 형성될 수 있다. 라운드부(143b)는 기판(100)을 향해 볼록한 부분일 수 있다. 라운드부(143b)는 함몰부(143a)가 식각된 부분을 포함할 수 있다. 예를 들어, 라운드부(143b)의 제1 방향(X)으로의 폭은 제1 개구부(O1)의 제1 방향(X)으로의 폭보다 클 수 있다.
도 12를 참조하면, 제3 절연막(151) 및 제2 희생막(152)은 제2 층간 절연막(143) 상에 제3 방향(Z)으로 교대로 적층될 수 있다. 따라서 제1 절연막(131), 제1 희생막(132), 제2 절연막(141), 제3 절연막(151) 및 제2 희생막(152)을 포함하는 제2 프리 적층 구조체(130a)가 형성될 수 있다.
제3 절연막(151) 및 제2 희생막(152)은 라운드부(143b)의 형상으로 인해 볼록부(C)를 포함할 수 있다. 볼록부(C)는 라운드부(143b) 상에 형성될 수 있다. 볼록부(C)는 기판(100)의 상면에서 멀어질수록 더 좁은 폭을 가지도록 형성될 수 있다. 제2 프리 적층 구조체(130a) 중 최상면에 포함된 볼록부(C)는 제2 프리 적층 구조체(130a) 중 최하면에 포함된 볼록부(C) 내에 배치될 수 있다. 예를 들어, 볼록부(C)의 제1 방향(X)으로의 중앙은 제1 개구부(O1)의 제1 방향(X)으로의 중앙과 일치할 수 있다. 또는 본 도면에 도시된 바와 달리, 제3 방향(Z)으로 갈수록 볼록부(C)는 제1 방향(X)으로 좁은 폭을 가지기 때문에, 제2 프리 적층 구조체(130a) 중 최상면에 포함된 볼록부(C)는 실질적으로 평평한 형상일 수 있다.
제4 절연막(171)은 제2 프리 적층 구조체(130a) 상에 형성될 수 있다.
도 13을 참조하면, 제4 절연막(171), 제2 프리 적층 구조체(130a), 제1 프리 적층 구조체(120a), 서포터막(115), 제1 내지 제3 막(112, 113, 114) 및 기판(100)을 관통하는 복수의 채널 홀(CH1, CH2, CH3, CH4)이 형성될 수 있다. 예를 들어, 복수의 채널 홀(CH1, CH2, CH3, CH4)은 제3 방향(Z)으로 연장될 수 있다.
복수의 채널 홀(CH1, CH2, CH3, CH4)은 제1 방향(X)으로 서로 이격될 수 있다. 복수의 채널 홀(CH1, CH2, CH3, CH4)은 기판(100)의 내부로 연장될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 복수의 채널 홀(CH1, CH2, CH3, CH4)은 볼록부(C)상에 형성되지 않을 수 있다. 즉, 복수의 채널 홀(CH1, CH2, CH3, CH4)은 볼록부(C)와 제1 방향(X)으로 서로 이격될 수 있다. 예를 들어, 복수의 채널 홀(CH1, CH2, CH3, CH4)은 제3 방향(Z)을 기준으로 제1 방향(X)으로 기울어진 방향으로 형성될 수 있다. 이 경우에도 마찬가지로 복수의 채널 홀(CH1, CH2, CH3, CH4)은 볼록부(C)상에 형성되지 않을 수 있다. 즉, 복수의 채널 홀(CH1, CH2, CH3, CH4)은 볼록부(C)와 오버랩되지 않을 수 있다.
예를 들어, 만일 제1 채널 홀(CH1)은 볼록부(C) 상에 형성되어 제1 채널 홀(CH1)과 볼록부(C)가 오버랩되고, 제2 채널 홀(CH2)은 볼록부(C) 상에 형성되지 않아 제2 채널 홀(CH2)과 볼록부(C)가 오버랩되지 않는 경우, 복수의 게이트 전극들(124, 134, 144, 154)에 연결되고 제1 채널 홀(CH1)에 형성된 트랜지스터의 높이는 복수의 게이트 전극들(124, 134, 144, 154)에 연결되고 제2 채널 홀(CH1)에 형성된 트랜지스터의 높이와 다를 수 있다. 따라서 비휘발성 메모리 장치의 읽고 쓰는 동작 시, 제1 채널 홀(CH1)에 형성된 트랜지스터는 제2 채널 홀(CH2)에 형성된 트랜지스터와 상이한 동작이 수행될 수 있고, 비휘발성 메모리 장치의 불량이 발생할 수 있다.
하지만, 본 발명에 따른 비휘발성 메모리 장치는 볼록부(C) 상에 채널 홀(CH1, CH2, CH3 CH4)이 형성되지 않으므로 복수의 게이트 전극들(124, 134, 144, 154) 각각에 연결된 메모리 셀들은 동일한 모양을 가질 수 있다. 동일한 레벨의 게이트 전극(124, 134, 144, 154)에 연결된 트랜지스터들은 모두 동일한 높이에 형성될 수 있다. 따라서 본 발명은 신뢰성이 개선 또는 향상된 비휘발성 메모리 장치를 제공할 수 있다.
이어서, 복수의 채널 홀(CH1, CH2, CH3, CH4) 각각의 내부에 블로킹 절연막(161), 전하 저장막(162), 터널 절연막(163), 채널막(164), 충진 패턴(165) 및 채널 패드(166)가 형성될 수 있다.
이어서, 제2 채널 홀(CH2)과 제3 채널 홀(CH3) 사이에 제4 절연막(171), 제2 프리 적층 구조체(130a),) 제1 프리 적층 구조체(120a), 서포터막(115) 및 제1 내지 제3 막(112, 113, 114) 을 관통하는 트렌치(TR)가 형성될 수 있다. 즉, 트렌치(TR)에 의해 정의되는 워드 라인 절단 영역(WLC)이 형성될 수 있다.
트렌치(TR)는 제1 개구부(O1) 및 볼록부(C) 상에 형성될 수 있다. 예를 들어, 트렌치(TR)는 제1 개구부(O1) 및 볼록부(C)의 중앙에 형성될 수 있다. 트렌치(TR)의 일측벽으로부터 트렌치(TR)의 일측벽과 인접한 제1 개구부(O1)의 일측벽까지의 거리는 트렌치(TR)의 타측벽으로부터 트렌치(TR)의 타측벽과 인접한 제1 개구부(O1)의 타측벽까지의 거리와 동일할 수 있다.
도 14를 참조하면, 트렌치(TR)를 통해 제1 막(112), 제2 막(113) 및 제3 막(114)이 식각될 수 있다. 이 때, 제1 내지 제4 채널 홀(CH1, CH2, CH3, CH4) 각각의 내부에 형성된 블로킹 절연막(161), 전하 저장막(162) 및 터널 절연막(163)의 일부가 식각될 수 있다. 이로 인해, 채널막(164)의 일부가 제1 내지 제3 막(112, 113, 114)이 식각된 영역을 통해 노출될 수 있다. 또한, 블로킹 절연막(161), 전하 저장막(162) 및 터널 절연막(163)이 분리될 수 있다.
이어서, 제1 내지 제3 막(112, 113, 114)이 식각된 영역과 블로킹 절연막(161), 전하 저장막(162) 및 터널 절연막(163)이 식각된 영역에 공통 소오스 플레이트(110)가 형성될 수 있다.
도 15를 참조하면, 트렌치(TR)를 통해 식각 공정을 수행하여 서브 희생막(122), 제1 희생막(132) 및 제2 희생막(152)이 제거될 수 있다.
도 16을 참조하면, 서브 희생막(122), 제1 희생막(132) 및 제2 희생막(152)이 제거된 영역에 서브 게이트 전극(124) 및 제1 내지 제4 게이트 전극(134, 144, 154, 155)이 형성될 수 있다. 따라서 서브 절연막(121)과 서브 게이트 전극(124)이 교대로 적층된 제1 적층 구조체(120)가 형성될 수 있다. 또한 복수의 절연막(131, 141)과 복수의 게이트 전극들(144, 154, 155)이 교대로 적층되는 제2 적층 구조체(130)가 형성될 수 있다.
이어서, 트렌치(TR) 내부에 절단 구조체(180)가 형성될 수 있다.
이어서, 제4 절연막(171) 상에 제5 절연막(172), 비트 라인 컨택(173) 및 비트 라인(BL)이 형성될 수 있다. 이에 따라 도 4에 도시된 비휘발성 메모리 장치가 제조될 수 있다.
도 17은 도 3의 A-A' 선을 따라 절단한 다른 단면도이다.
도 17을 참조하면, 도 4과 달리, 본 발명의 몇몇 다른 실시예들에 따른 비휘발성 메모리 장치는 기판(100) 하부에 주변 회로 구조체(PS)를 포함할 수 있다. 주변 회로 구조체(PS)는 베이스 기판(10), 주변 회로 절연막(20), 주변 회로 소자(PTR) 및 배선 구조체(PW)를 포함할 수 있다.
베이스 기판(10)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 베이스 기판(10)은 실리콘-온-인슐레이터(SOI; Silicon-On-Insulator) 기판 혹은 게르마늄-온-인슐레이터(GOI; Germanium-On-Insulator) 기판 등을 포함할 수도 있다.
주변 회로 절연막(20)은 베이스 기판(10) 상에 형성될 수 있다. 주변 회로 절연막(20)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
주변 회로 소자(PTR)는 베이스 기판(10) 상에 형성될 수 있다. 주변 회로 소자(PTR)는 예를 들어, 로우 디코더(도 1의 33), 페이지 버퍼(도 1의 35) 및 제어 로직(도 1의 37) 등을 포함할 수 있다.
주변 회로 소자(PTR)는 예를 들어, 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
배선 구조체(PW)는 주변 회로 절연막(20) 내에 형성될 수 있다. 배선 구조체(PW)는 주변 회로 소자(PTR)와 연결될 수 있다. 배선 구조체(PW)는 예를 들어, 금속(예를 들어, 구리(Cu) 또는 알루미늄(Al))을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 베이스 기판 20: 주변 회로 절연막
100: 기판 110: 공통 소오스 플레이트
115: 서포터막 120, 130: 제1 및 제2 적층 구조체
134, 144, 154, 155: 제1 내지 제4 게이트 전극
131, 141, 151, 171, 172 : 제1 내지 제5 절연막
180: 절단 구조체 MS: 몰드 구조체
CAR: 셀 어레이 영역 CER: 확장 영역
WLC: 워드 라인 절단 영역 CS1, CS2, CS3, CS4: 채널 구조체

Claims (10)

  1. 셀 어레이 영역을 포함하는 기판;
    상기 기판의 상기 셀 어레이 영역 상에, 개구부를 포함하는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 적층되고, 상기 기판을 향해 볼록한 볼록부를 포함하는 복수의 제2 게이트 전극; 및
    상기 개구부 및 상기 볼록부를 절단하는 워드 라인 절단 영역을 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 볼록부는, 상기 개구부 상에 형성된 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 제1 게이트 전극 및 상기 복수의 제2 게이트 전극을 관통하는 채널 구조체를 더 포함하고,
    상기 채널 구조체는, 상기 볼록부 상에 배치되지 않는 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 제1 게이트 전극 및 상기 복수의 제2 게이트 전극은 제1 방향으로 연장되고,
    상기 개구부는 상기 제1 방향으로 제1 폭을 가지고,
    상기 복수의 제2 게이트 전극 중 상기 제1 게이트 전극과 인접한 제2 게이트 전극에 포함된 볼록부는 상기 제1 방향으로 제2 폭을 가지고,
    상기 제1 폭은 상기 제2 폭보다 작은 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 제1 게이트 전극과 상기 제1 게이트 전극과 인접한 상기 제2 게이트 전극 사이에 배치된 제1 절연막을 더 포함하고,
    상기 제1 절연막은, 테오스(TEOS)를 포함하는 비휘발성 메모리 장치.
  6. 제 5항에 있어서,
    상기 제1 절연막은,
    상기 제1 게이트 전극과 상기 개구부의 프로파일을 따라 형성된 제1 층간 절연막과,
    상기 제1 층간 절연막과 상기 제2 게이트 전극 사이에 형성된 제2 층간 절연막을 포함하는 비휘발성 메모리 장치.
  7. 제 5항에 있어서,
    상기 복수의 제2 게이트 전극을 덮는 제2 절연막을 더 포함하고,
    상기 제2 절연막은, 상기 제1 절연막과 동일한 물질을 포함하는 비휘발성 메모리 장치.
  8. 기판 상에 제1 방향으로 연장되고 상기 제1 방향과 다른 제2 방향으로 적층된 복수의 게이트 전극;
    상기 복수의 게이트 전극을 관통하는 제1 채널 구조체; 및
    상기 복수의 게이트 전극을 관통하고 상기 제1 채널 구조체와 상기 제1 방향으로 제1 길이만큼 이격된 제2 채널 구조체를 포함하고,
    상기 복수의 게이트 전극의 적어도 일부는, 상기 기판을 향해 볼록하고 상기 제1 방향으로 제2 길이를 가지는 볼록부를 포함하고,
    상기 볼록부는 상기 제1 채널 구조체와 상기 제2 채널 구조체 사이에 형성되고,
    상기 제1 길이는 상기 제2 길이보다 긴 비휘발성 메모리 장치.
  9. 제 8항에 있어서,
    상기 복수의 게이트 전극은,
    상기 기판 상에 상기 제1 채널 구조체와 상기 제2 채널 구조체 사이에서 상기 제1 방향으로 제3 길이만큼 이격되는 제1 게이트 전극과,
    상기 제1 게이트 전극 상에 상기 볼록부를 포함하는 제2 게이트 전극을 포함하고,
    상기 볼록부는 상기 이격된 제1 게이트 전극 사이에 형성되고,
    상기 제3 길이는 상기 제1 길이보다 짧은 비휘발성 메모리 장치.
  10. 셀 어레이 영역과 확장 영역을 포함하는 기판;
    상기 기판 상의 상기 셀 어레이 영역 상에 상기 기판의 적어도 일부를 노출시키는 제1 개구부와, 상기 기판 상의 상기 확장 영역 상에 상기 기판의 적어도 일부를 노출시키는 제2 개구부를 포함하는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 적층되고, 상기 제1 개구부에 대응하고 상기 기판을 향해 볼록한 제1 볼록부와 상기 제2 개구부에 대응하고 상기 기판을 향해 볼록한 제2 볼록부를 포함하는 복수의 제2 게이트 전극;
    상기 셀 어레이 영역 상에, 상기 제1 게이트 전극과 상기 복수의 제2 게이트 전극을 관통하는 채널 구조체; 및
    상기 제1 개구부와 상기 제1 볼록부를 절단하는 워드 라인 절단 영역을 포함하고,
    상기 제1 볼록부와 상기 제2 볼록부는 상기 기판과 가까울수록 더 넓은 폭을 갖는 비휘발성 메모리 장치.
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