KR102344895B1 - 수직형 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

수직형 반도체 소자는, 개구부를 포함하는 기판이 구비될 수 있다. 상기 개구부 내부를 채우면서 기판 상부면으로부터 위로 돌출되는 지지 패턴이 구비될 수 있다. 상기 기판 상에, 상기 지지 패턴들 사이를 채우는 반도체막이 구비될 수 있다. 상기 지지 패턴 및 반도체막 상에 구비되고, 절연막 및 제1 도전 패턴이 번갈아 반복 적층된 구조물이 구비될 수 있다. 상기 구조물 및 반도체막을 관통하면서 상기 지지 패턴 내부까지 연장되고, 채널막을 포함하는 채널 구조물을 포함할 수 있다. 상기 채널막의 적어도 일부 측벽은 상기 반도체막과 직접 접촉될 수 있다. 상기 수직형 반도체 소자는 불량이 감소될 수 있다.

Description

수직형 반도체 소자 및 이의 제조 방법{VERTICAL SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게, 수직형 반도체 소자 및 이의 제조 방법에 관한 것이다.
수직형 반도체 소자에서, 채널 구조물 내에 포함되는 채널막과 기판은 전기적으로 연결되어야 한다. 그러나, 상기 채널 구조물의 종횡비가 증가됨에 따라, 상기 채널막과 기판을 전기적으로 연결하는 것이 용이하지 않을 수 있다.
본 발명의 일 과제는 우수한 전기적 특성을 갖는 수직형 반도체 소자를 제공한다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 개구부를 포함하는 기판이 구비될 수 있다. 상기 개구부 내부를 채우면서 기판 상부면으로부터 위로 돌출되는 지지 패턴이 구비될 수 있다. 상기 기판 상에, 상기 지지 패턴들 사이를 채우는 반도체막이 구비될 수 있다. 상기 지지 패턴 및 반도체막 상에 구비되고, 절연막 및 제1 도전 패턴이 번갈아 반복 적층된 구조물이 구비될 수 있다. 상기 구조물 및 반도체막을 관통하면서 상기 지지 패턴 내부까지 연장되고, 채널막을 포함하는 채널 구조물을 포함할 수 있다. 상기 채널막의 적어도 일부 측벽은 상기 반도체막과 직접 접촉될 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 개구부를 포함하는 기판이 구비될 수 있다. 상기 개구부 내부를 채우면서 기판 상부면으로부터 위로 돌출되는 지지 패턴이 구비될 수 있다. 상기 기판 상에, 상기 지지 패턴들 사이를 채우는 폴리실리콘막이 구비될 수 있다. 상기 지지 패턴 및 폴리실리콘막 상에, 절연막 및 제1 도전 패턴이 번갈아 반복 적층된 구조물이 구비될 수 있다. 상기 구조물 및 폴리실리콘막을 관통하면서 상기 지지 패턴 내부까지 연장되고, 상기 폴리실리콘막과 직접 접촉하는 채널막을 포함하는 채널 구조물들을 포함하고, 상기 지지 패턴은 이웃하는 채널 구조물들의 하부 측벽을 연결하는 구조를 가질 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 개구부를 포함하는 기판이 구비될 수 있다. 상기 개구부 내부를 채우면서 기판 상부면으로부터 위로 돌출되는 지지 패턴이 구비될 수 있다. 상기 기판 상에, 상기 지지 패턴들 사이를 채우는 폴리실리콘막이 구비될 수 있다. 상기 지지 패턴 및 폴리실리콘막 상에 구비되고, 절연막 및 제1 도전 패턴이 번갈아 반복 적층된 구조물이 구비될 수 있다. 상기 구조물 및 폴리실리콘막을 관통하면서 상기 지지 패턴 내부까지 연장되고, 제1 채널막을 포함하는 제1 채널 구조물이 구비될 수 있다. 상기 구조물 및 폴리실리콘막을 관통하면서, 상기 지지 패턴 사이의 기판 내부까지 연장되고, 제2 채널막을 포함하는 제2 채널 구조물이 구비될 수 있다. 상기 제1 및 제2 채널막의 적어도 일부 측벽은 상기 폴리실리콘막과 직접 접촉할 수 있다.
예시적인 실시예들에 따른 반도체 소자는 상기 채널 구조물은 상기 폴리실리콘막을 관통하여 지지 패턴 내부로 연장될 수 있다. 또한, 상기 채널 구조물에 포함되는 채널막은 상기 폴리실리콘막과 직접 접촉할 수 있다. 따라서, 상기 폴리실리콘막과 채널막이 전기적으로 연결되지 못하여 발생되는 불량이 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 평면도이다. 도 2, 3 및 4는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도들이다.
도 5 내지 도 35는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 36은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 평면도이다.
도 37 및 도 38은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 평면도 및 단면도이다.
도 39 및 도 40은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 41은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 평면도이다.
도 42 및 43은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 평면도 및 단면도이다.
도 44 내지 도 49는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 평면도이다. 도 2, 3 및 4는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도들이다. 도 2는 도 1의 I-I'부위의 단면도이고, 도 3은 도 1의 II-II'부위의 단면도이고, 도 4는 도 1의 III-III' 부위의 단면도이다.
상기 도면들에서 기판 상면에 평행하면서 서로 수직한 두 방향들을 각각 제1 및 제2 방향으로 정의한다. 상기 기판의 상면에 수직한 방향을 제3 방향으로 정의한다. 상기 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1 내지 4를 참조하면, 셀 영역 및 페리 영역을 포함하는 기판(100)이 구비될 수 있다. 상기 셀 영역에는 각각의 셀 블록들이 형성되는 셀 블록 영역들이 포함될 수 있다. 상기 셀 블록 영역 상에는 셀 구조물이 구비될 수 있다.
먼저, 상기 셀 영역의 기판(100) 상에 구비되는 상기 셀 구조물들에 대해 설명한다.
상기 셀 영역의 기판(100)에는 상기 기판(100)의 일부가 식각되어 형성되는 제1 트렌치들(108)이 구비될 수 있다. 상기 제1 트렌치들(108) 내부에는 각각 지지 패턴(112a)이 구비될 수 있다. 상기 지지 패턴(112a)은 상기 제1 트렌치(108) 내부를 채우면서 상기 기판(100) 표면보다 위로 돌출되는 형상을 가질 수 있다. 상기 지지 패턴(112a)은 절연 물질을 포함할 수 있다. 상기 지지 패턴(112a)은 폴리실리콘과 식각 선택비를 갖는 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 지지 패턴(112a)은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 지지 패턴들(112a)은 상기 셀 블록 영역 내에 위치하고 상기 제1 방향과 예각을 갖는 사선 방향으로 연장되는 형상을 가질 수 있다. 상기 사선 방향으로 연장되는 각각의 지지 패턴들은 하나의 라인 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제1 트렌치(108) 내부에 위치하는 상기 지지 패턴(112a)은 제1 폭을 갖고, 상기 기판(100)의 상부면으로부터 위로 돌출되는 부위의 상기 지지 패턴(112a)은 상기 제1 폭보다 좁은 제2 폭을 가질 수 있다.
상기 기판(100) 상에 상기 지지 패턴들(112a)의 사이를 채우는 반도체막이 구비될 수 있다. 상기 반도체막은 폴리실리콘막(154a)일 수 있다. 상기 폴리실리콘막(154a)은 반도체 기판 또는 반도체 패턴과 실질적으로 동일한 역할을 할 수 있다.
상기 지지 패턴(112a) 및 상기 폴리실리콘막(154a)의 상부면은 동일한 평면 상에 위치할 수 있다. 상기 지지 패턴(112a) 및 상기 폴리실리콘막(154a)의 상부면 평탄할 수 있다.
상기 폴리실리콘막(154a) 및 지지 패턴(112a) 상에는 절연막들(116, 128, 132) 및 제1 도전 패턴들(160)이 번갈아 반복 적층되는 구조물이 형성될 수 있다. 구체적으로, 상기 폴리실리콘막(154a) 및 지지 패턴(112a) 상에는 제1 하부 절연막(116a)이 구비될 수 있다. 상기 제1 하부 절연막(116a) 상에 제1 도전 패턴(160) 및 제2 하부 절연막(128)이 구비될 수 있다. 또한, 상기 제2 하부 절연막(128) 상에 제1 도전 패턴들(160) 및 절연막들(132)이 번갈아 반복 적층될 수 있다.
예시적인 실시예에서, 상기 제1 하부 절연막(116a) 상에 형성된 최하부의 제1 도전 패턴(160)은 그라운드 선택 라인으로 제공되고, 상기 제2 하부 절연막(128) 상에 형성되는 제1 도전 패턴들(160)은 워드 라인들 및 스트링 선택 라인으로 제공될 수 있다. 예를들어, 최상부에 형성되는 제1 도전 패턴은 스트링 선택 라인으로 제공될 수 있다.
상기 제1 도전 패턴(160)을 포함할 수 있다. 상기 제1 도전 패턴(160)은 제1 베리어막 및 제1 금속 패턴을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 금속 패턴은 텅스텐을 포함할 수 있다. 상기 제1 베리어막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 하부 절연막(116a)은 상부에 형성되는 상기 제2 하부 절연막(128) 및 절연막들(132)보다 얇은 두께를 갖거나 또는 상기 제2 하부 절연막(128) 및 절연막들(132)과 실질적으로 동일한 두께를 가질 수 있다.
예시적인 실시예에서, 상기 제1 하부 절연막(116a)은 그라운드 선택 트랜지스터의 게이트 절연막으로 제공될 수 있다.
예시적인 실시예에서, 상기 제2 하부 절연막(128)의 두께는 상기 제2 하부 절연막(128) 상의 절연막들(132)의 두께와 동일하거나 더 얇을 수 있다. 즉, 상기 제2 하부 절연막(128)의 두께는 상기 제2 하부 절연막(128) 상의 절연막들의 두께보다 더 두꺼울 필요가 없다.
상기 구조물은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 구조물은 상기 제2 방향으로 복수개가 배치될 수 있고, 상기 구조물들 사이에는 상기 제1 방향으로 연장되는 제3 트렌치(148)가 구비될 수 있다. 상기 제3 트렌치(148)의 저면에는 상기 폴리실리콘막(154a)이 노출될 수 있다. 상기 구조물은 상기 셀 블록 영역에 위치할 수 있다. 상기 제3 트렌치(148)는 워드 라인 컷팅 영역에 위치할 수 있다.
상기 제3 트렌치(148)의 내부폭은 상기 폴리실리콘막(154a)의 상기 제3 방향의 두께보다 더 넓을 수 있다. 예시적인 실시예에서, 상기 제3 트렌치(148)의 내부폭은 상기 폴리실리콘막(154a)의 제3 방향의 두께의 2배 보다 더 넓을 수 있다.
상기 구조물 및 폴리실리콘막(154a)을 관통하고, 저면이 상기 지지 패턴(112a)의 내부까지 연장되는 채널 구조물들(146a)이 구비될 수 있다. 즉, 상기 지지 패턴 상에 상기 채널 구조물들(146a)이 배치될 수 있다.
예시적인 실시예에서, 상기 채널 구조물들(146a) 전부가 상기 지지 패턴(112a) 상에 위치하면서 규칙적으로 배치될 수 있다. 일부 실시예에서, 도시하지는 않았지만, 상기 채널 구조물들(146a)의 일부만이 상기 지지 패턴(112a) 상에 배치될 수도 있다. 일 예로, 도 1에서, 짝수번째의 지지 패턴들만 구비되고, 홀수번째의 지지 패턴들은 구비되지 않을 수 있다. 그리고, 상기 채널 구조물들(146a)은 동일하게 배치될 수 있다. 이 경우, 약 절반의 채널 구조물들만이 상기 지지 패턴 상에 위치할 수 있다. 상기 지지 패턴 상에 형성되지 않은 채널 구조물들은 상기 구조물 및 폴리실리콘막(154a)을 관통하고, 저면이 상기 지지 패턴들 사이의 기판(100) 내부까지 연장될 수 있다.
상기 채널 구조물(146a)은 상기 구조물 및 폴리실리콘막(154a)을 관통하고 상기 지지 패턴(112a)의 상부면 아래까지 연장되는 채널홀(136) 내부에 위치할 수 있다.
예시적인 실시예에서, 상기 채널홀(136)의 하부에는 상기 지지 패턴(112a)이 일부 남아있을 수 있다. 즉, 상기 채널 구조물(146a) 하부에 위치하는 지지 패턴(112a)은 다른 부위보다 얇은 두께를 가질 수 있다. 이 경우, 상기 지지 패턴(112a)은 상기 채널 구조물(146a) 저면 아래에서 끊어지지 않고 연결되는 라인 형상을 가질 수 있다. 상기 일부 실시예에서, 도시하지는 않았지만, 상기 채널홀(136) 하부에는 상기 지지 패턴(112a)이 남아있지 않을 수도 있다. 이 경우, 상기 지지 패턴(112a)은 상기 채널 구조물(146a) 부위에서 끊어진 형상을 가질 수 있다.
예시적인 실시예에서, 상기 지지 패턴(112a)은 이웃하는 채널 구조물들(146a)의 하부 측벽을 서로 연결하는 구조를 가질 수 있다.
상기 채널홀(136)의 폭은 상기 지지 패턴(112a)의 상기 제1 폭과 동일하거나 상기 제1 폭보다 더 클 수 있다. 예시적인 실시예에서, 상기 폴리실리콘막(154a) 아래에 위치하는 상기 채널홀(136)의 하부 측벽은 절곡된 부위를 포함할 수 가질 수 있고, 이로인해 상기 채널홀(136)의 하부폭은 상부폭보다 더 작을 수 있다. 일부 실시예에서, 상기 채널홀(136)의 폭은 상기 제1 폭보다 작을 수도 있다.
예시적인 실시예에서, 상기 채널 구조물(146a)은 상기 채널홀(136)의 표면으로부터 순차적으로 적층된 블로킹막(141a), 전하 저장막(141b), 터널 절연막(141c), 채널막(142) 및 매립 절연막(144)을 포함할 수 있다. 상기 전하 저장막(141b)은 실리콘 질화물과 같은 질화물을 포함할 수 있고, 상기 블로킹막(141a), 터널 절연막(141c) 및 매립 절연막(144)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 채널막(142)은 폴리실리콘을 포함할 수 있다. 이 경우, 상기 매립 절연막(144)은 상기 채널홀(136)을 채우는 필러 형상을 가질 수 있다.
일부 실시예에서, 도시하지는 않았지만, 상기 채널 구조물(146a)은 상기 채널홀(136)의 표면으로부터 순차적으로 적층된 블로킹막(141a), 전하 저장막(141b), 터널 절연막(141c) 및 채널막(142)을 포함할 수도 있다. 이 경우, 상기 채널막(142)은 상기 채널홀(136)의 내부를 채우는 필러 형상을 가질 수 있다.
상기 채널 구조물(146a)은 상기 폴리실리콘막(154a) 보다 높게 위치하는 제1 부위, 상기 폴리실리콘막(154a)이 위치한 높이의 제2 부위 및 상기 폴리실리콘막(154a) 보다 낮게 위치하는 제3 부위를 포함할 수 있다.
상기 블로킹막(141a)은 상기 제1 부위 및 제3 부위에만 구비될 수 있다. 그러므로, 상기 블로킹막(141a)은 상기 제2 부위에서 끊어진 형상을 가지며, 상기 제3 부위에서는 끊어진 부위가 없을 수 있다. 즉, 상기 채널홀 저면 및 하부 측벽에서 상기 블로킹막(141a)은 연결되는 형상을 가질 수 있다.
상기 전하 저장막(141b) 및 터널 절연막(141c)은 각각 상기 제1 부위 및 제3 부위에만 구비될 수 있다. 그러므로, 상기 전하 저장막(141b) 및 터널 절연막(141c)은 상기 제2 부위에서 끊어진 형상을 가지며, 상기 제3 부위에서는 끊어진 부위가 없을 수 있다. 즉, 상기 채널홀(136) 저면 및 하부 측벽에서 상기 전하 저장막(141b)은 연결되는 형상을 가질 수 있다. 또한, 상기 채널홀(136) 저면 및 하부 측벽에서 상기 터널 절연막(141c)은 연결되는 형상을 가질 수 있다.
상기 제1 부위에 위치하는 상기 블로킹막(141a), 전하 저장막(141b) 및 터널 절연막(141c)은 실재로 동작될 수 있다. 그러나, 상기 제3 부위에 위치하는 상기 블로킹막(141a), 전하 저장막(141b) 및 터널 절연막(141c)은 상기 제1 부위의 블로킹막(141a), 전하 저장막(141b) 및 터널 절연막(141c)과 연결되어 있지 않기 때문에 실재로 동작되지 않을 수 있다.
예시적인 실시예에서, 상기 채널막(142)은 상기 제1 내지 제3 부위에서 끊어지지 않고 연결될 수 있다. 일 예로, 상기 채널막(142)은 실린더 형상을 가질 수 있다. 따라서, 상기 채널막(142)의 하부 측벽은 상기 폴리실리콘막(154a)과 직접 접촉할 수 있다. 구체적으로, 상기 채널막(142)은 상기 블로킹막(141a), 전하 저장막(141b) 및 터널 절연막(141c)이 끊어져 있는 상기 제2 부위에서 상기 폴리실리콘막(154a)과 직접 접촉할 수 있다. 상기 채널막(142)과 폴리실리콘막(154a)이 접촉되는 부위는 링 형상을 가질 수 있다.
상기 채널막(142)이 폴리실리콘을 포함하므로, 상기 채널막(142)과 상기 폴리실리콘막(154a)은 하나의 막으로 병합될 수 있다. 또한, 상기 채널막(142) 및 폴리실리콘막(154a)은 서로 전기적으로 연결될 수 있다.
상기 매립 절연막(144)의 최하부 바닥면은 상기 폴리실리콘막(154a)의 저면보다 낮을 수 있다. 즉, 상기 매립 절연막(144)의 최하부 바닥면은 상기 기판(100) 상부면보다 낮을 수 있다.
상기 제3 트렌치(148)와 인접하는 부위에 형성된 제1 도전 패턴(160)의 측벽 상에는 상기 제3 트렌치(148)의 측벽과 연통하는 제1 리세스부가 구비될 수 있다.
상기 제1 리세스부를 채우면서 상기 제3 트렌치(148) 측벽 상에는 절연 스페이서(162)가 구비될 수 있다. 상기 절연 스페이서(162)는 실리콘 산화물을 포함할 수 있다.
상기 절연 스페이서(162) 상에 상기 제3 트렌치(148)를 채우는 제2 도전 패턴(164)이 구비될 수 있다. 상기 제2 도전 패턴(164)은 제2 베리어막 및 제2 금속 패턴을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 금속 패턴은 텅스텐을 포함할 수 있다. 상기 제2 베리어막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다.
상기 제2 도전 패턴(164)의 저면은 상기 폴리실리콘막(154a)과 직접 접할 수 있다. 상기 제2 도전 패턴(164)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 제2 도전 패턴(164)은 공통 소오스 라인으로 제공될 수 있다.
도시하지 않았지만, 상기 채널 구조물(146a) 상에서 상기 채널막(142)과 전기적으로 연결되는 비트 라인 콘택 및 비트 라인이 더 구비될 수 있다.
한편, 페리 영역의 기판(100) 상에는 페리 회로를 구성하기 위한 트랜지스터들이 구비될 수 있다. 상기 페리 영역에 구비되는 소자들은 도 19를 참조로 설명한다.
도 19를 참조하면, 상기 페리 영역의 기판(100)에는 제2 트렌치(110)가 구비될 수 있다. 상기 제2 트렌치(110) 내부에는 소자 분리 패턴(114)이 구비될 수 있다. 상기 소자 분리 패턴(114)은 상기 지지 패턴(112a)과 실질적으로 동일한 물질을 포함할 수 있다. 상기 소자 분리 패턴(114)은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 트렌치(110)의 내부 폭은 상기 제1 트렌치(108)의 내부폭 보다 넓을 수 있다.
상기 페리 영역의 기판(100) 및 소자 분리 패턴(114) 상에 제1 및 제2 게이트 구조물(120a, 120b)이 각각 구비될 수 있다. 상기 제1 및 제2 게이트 구조물들(120a, 120b)의 측벽 상에는 스페이서(122)가 구비될 수 있다.
예시적인 실시예에서, 상기 페리 영역에서 상기 소자 분리 패턴(114)이 형성되지 않은 액티브 영역의 기판(100) 상에는 게이트 절연막, 게이트 전극 및 하드 마스크가 적층되는 제1 게이트 구조물(120a)이 구비될 수 있다. 또한, 상기 페리 영역의 소자 분리 패턴(114) 상에는 게이트 전극 및 하드 마스크를 포함하는 제2 게이트 구조물(120b)이 구비될 수 있다.
상기 제1 및 제2 게이트 구조물들(120a, 120b) 및 기판(100) 상에는 제2 하부 희생막(124)이 구비될 수 있다. 상기 페리 영역 상의 제2 하부 희생막(124)은 식각 저지막 및 보호막으로 제공될 수 있다.
상기 제2 하부 희생막(124) 상에는 층간 절연막(134)이 구비될 수 있다.
설명한 것과 같이, 상기 수직형 반도체 소자는 상기 채널 구조물(146a)에 포함된 채널막(142)의 하부 측벽과 직접 접촉하는 폴리실리콘막(154a)이 구비될 수 있다. 즉, 상기 채널막(142)과 상기 폴리실리콘막(154a)은 전기적으로 연결되는 구조를 가질 수 있다. 따라서, 상기 제1 도전 패턴들(160)의 적층 수가 증가하더라도 상기 채널막(142)과 폴리실리콘막(154a)의 전기적으로 연결되지 않는 불량이 감소될 수 있다. 또한, 상기 셀 구조물을 구성하는 제1 및 제2 하부 절연막들(116a, 128)의 두께가 감소됨으로써, 셀 구조물의 전체 높이가 감소될 수 있다. 따라서, 상기 셀 구조물의 높이 증가에 따른 문제가 감소될 수 있다.
도 5 내지 도 35는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
구체적으로, 도 5, 20 및 23은 평면도이고, 도 6 내지 18, 19, 21, 22 및 24 내지 35는 단면도들이다.
도 6, 8, 10, 12, 14, 16, 18, 21, 22, 24, 27, 30 및 33은 도 1의 I-I' 부위를 절단한 단면도이고, 도 25, 28, 31 및 34는 도 1의 II-II' 부위를 절단한 단면도이고, 도 26, 29, 32 및 35는 도 1의 III-III' 부위를 절단한 단면도이다.
도 5 내지 7을 참조하면, 셀 영역 및 페리 영역을 포함하는 기판(100) 상에 패드 절연막(102) 및 제1 하부 희생막(104)을 형성한다. 상기 제1 하부 희생막(104) 상에 제1 하드 마스크(106)를 형성한다.
상기 기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 상기 셀 영역의 기판(100)에는 셀 블록 영역들이 구비될 수 있다. 상기 셀 블록 영역들은 상기 셀 블록 영역들 사이의 워드 라인 컷 영역에 의해 구분될 수 있다.
상기 패드 절연막(102)은 실리콘 산화물로 형성할 수 있다. 상기 페리 영역에 형성되는 패드 절연막(102)은 페리 회로를 구성하는 트랜지스터의 게이트 절연막으로 제공될 수 있다.
상기 페리 영역에 형성되는 제1 하부 희생막(104)은 게이트 전극으로 제공될 수 있다. 또한, 상기 제1 하부 희생막(104)은 후속 공정에서 형성되는 제2 하부 희생막 및 희생막들과 식각 선택비를 갖는 물질을 포함할 수 있다. 따라서, 후속 공정에서, 상기 제2 하부 희생막 및 희생막들은 제거되지 않으면서, 상기 제1 하부 희생막(104)만 선택적으로 제거될 수 있다. 예시적인 실시예에서, 상기 제1 하부 희생막(104)은 폴리실리콘을 포함할 수 있다.
상기 제1 하드 마스크(106)는 실리콘 산화물을 형성하고, 사진 식각 공정을 통해 상기 실리콘 산화물을 패터닝하여 형성할 수 있다. 상기 셀 영역상에 형성되는 상기 제1 하드 마스크(106)의 노출 부위는 지지 패턴이 형성되는 기판(100) 부위와 대향할 수 있다. 또한, 상기 페리 영역 상에 형성되는 상기 제1 하드 마스크(106)의 노출 부위는 소자 분리 패턴이 형성되는 기판(100) 부위와 대향할 수 있다.
이 후, 상기 제1 하드 마스크(106)를 사용하여 상기 제1 하부 희생막(104), 패드 절연막(102) 및 기판(100)을 이방성으로 식각한다. 따라서, 상기 셀 영역에는 제1 트렌치들(108)이 형성되고, 상기 페리 영역에는 제2 트렌치(110)가 형성될 수 있다.
예시적인 실시예에서, 상기 제1 트렌치(108)는 상기 제1 방향과 예각을 갖는 사선 방향으로 연장되는 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제1 트렌치들(108)은 상기 셀 블록 영역 내에 형성될 수 있으며, 상기 워드 라인 컷 영역에는 형성되지 않을 수 있다.
예시적인 실시예에서, 상기 제1 트렌치(108)는 후속 공정에서 형성되는 채널 구조물들의 저면과 오버랩되도록 배치할 수 있다. 일부 실시예에서, 상기 제1 트렌치(108)는 일부의 채널 구조물들의 저면과 오버랩되도록 배치될 수 있다. 이 경우, 예를들어, 도 1에 도시된 상기 제1 트렌치들 중 일부는 형성되지 않을 수 있다.
예시적인 실시예에서, 상기 제1 트렌치(108)는 상기 채널 구조물의 저면의 일부분과 겹쳐지도록 배치될 수도 있고, 상기 채널 구조물의 저면과 완전히 겹쳐지도록 배치될 수도 있다.
예시적인 실시예에서, 상기 제1 트렌치(108)의 내부는 제1 폭을 가질 수 있고, 상기 제1 폭은 이 후에 형성되는 채널 구조물의 하부폭과 동일하거나 또는 상기 채널 구조물의 하부폭보다 더 좁을 수 있다. 일부 실시예에서, 상기 제1 폭은 상기 채널 구조물의 하부폭보다 더 넓을 수도 있다.
예시적인 실시예에서, 상기 제2 트렌치(110)의 내부폭은 상기 제1 트렌치(108)의 내부폭보다 넓을 수 있다.
도 8 및 9를 참조하면, 상기 제1 및 제2 트렌치들(108, 110)의 내부를 완전히 채우도록 절연막을 형성하고, 상기 절연막을 평탄화한다. 따라서, 상기 제1 트렌치(108) 내부에는 예비 지지 패턴(112)이 형성되고, 상기 제2 트렌치(110) 내부에는 소자 분리 패턴(114)이 형성될 수 있다.
상기 예비 지지 패턴(112) 및 소자 분리 패턴(114)은 동일한 증착공정 및 평탄화 공정을 통해 형성되므로, 실질적으로 동일한 절연 물질을 포함할 수 있다. 이와같이, 상기 소자 분리 패턴(114)을 형성할 때 함께 상기 예비 지지 패턴(112)을 형성하기 때문에, 상기 예비 지지 패턴(112)을 형성하기 위한 별도의 추가 공정은 수행되지 않을 수 있다.
상기 예비 지지 패턴(112) 및 소자 분리 패턴(114)은 폴리실리콘과 식각 선택비를 갖는 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 예비 지지 패턴(112) 및 소자 분리 패턴(114)은 실리콘 산화물을 포함할 수 있다.
상기 평탄화 공정을 수행할 때, 상기 제1 하드 마스크(106)는 완전하게 제거되어 상기 제1 하부 희생막(104)이 노출되도록 할 수 있다. 따라서, 상기 예비 지지 패턴(112), 소자 분리 패턴(114) 및 제1 하부 희생막(104)의 상부면들이 실질적으로 동일한 평면 상에 위치할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다.
도 10 및 11을 참조하면, 상기 예비 지지 패턴(112), 소자 분리 패턴(114) 및 제1 하부 희생막(104) 상에 예비 제1 하부 절연막을 형성한다. 이 후, 상기 페리 영역의 소자 분리 패턴(114) 및 제1 하부 희생막(104) 상에 형성된 상기 예비 제1 하부 절연막을 선택적으로 제거한다.
따라서, 상기 페리 영역 상에는 상기 소자 분리 패턴(114) 및 제1 하부 희생막(104)의 상부면이 노출될 수 있다. 또한, 상기 셀 영역의 예비 지지 패턴(112) 및 제1 하부 희생막(104) 상에는 상기 예비 제1 하부 절연막(116)이 남아있을 수 있다.
도 12 및 13을 참조하면, 상기 페리 영역의 기판(100) 상에 제1 및 제2 게이트 구조물들(120a, 120b)을 형성한다. 상기 제1 및 제2 게이트 구조물들(120a, 120b)의 측벽 상에 스페이서(122)를 형성할 수 있다.
예시적인 실시예에서, 상기 기판(100) 상에 게이트 전극막 및 하드 마스크를 형성하고, 상기 하드 마스크를 식각 마스크로 이용하여 상기 게이트 전극막, 제1 하부 희생막 및 패드 절연막을 식각할 수 있다.
따라서, 상기 페리 영역에서 상기 소자 분리 패턴(114)이 형성되지 않은 액티브 영역의 기판(100) 상에는 게이트 절연막, 게이트 전극 및 하드 마스크가 적층되는 제1 게이트 구조물(120a)이 형성될 수 있다. 또한, 상기 페리 영역에 형성된 소자 분리 패턴(114) 상에는 게이트 전극 및 하드 마스크를 포함하는 제2 게이트 구조물(120b)이 형성될 수 있다. 상기 패드 절연막(102)은 상기 제1 게이트 구조물(120a)의 게이트 절연막으로 제공될 수 있다. 또한, 상기 제1 하부 희생막(104) 및 게이트 전극막은 게이트 전극으로 제공될 수 있다.
상기 제1 및 제2 게이트 구조물들(120a, 120b), 소자 분리 패턴(114) 및 기판(100) 상에 스페이서막을 형성하고, 이를 이방성 식각함으로써 상기 스페이서(122)를 형성할 수 있다. 예시적인 실시예에서, 상기 공정들을 수행하는 중에 상기 셀 영역에 형성된 예비 제1 하부 절연막(116)의 표면이 일부 식각될 수 있으며, 이 경우 상기 예비 제1 하부 절연막(116)의 두께가 다소 감소될 수 있다.
도 14 및 15를 참조하면, 상기 예비 제1 하부 절연막(116), 스페이서(122), 제1 및 제2 게이트 구조물들(120a, 120b), 기판(100) 및 소자 분리패턴(114) 상에 컨포멀하게 제2 하부 희생막(124)을 형성한다. 예시적인 실시예에서, 상기 제2 하부 희생막(124)은 실리콘 질화물을 포함할 수 있다.
상기 셀 영역에 형성되는 제2 하부 희생막(124)은 평탄한 상부면을 가질 수 있다. 상기 제2 하부 희생막(124)은 후속 공정을 통해 제거된 다음 그라운드 선택 라인으로 대체될 수 있다. 또한, 상기 페리 영역에 형성되는 제2 하부 희생막(124)은 제거되지 않고 남아서, 식각 저지막 및 보호막으로 제공될 수 있다.
도 16 및 도 17을 참조하면, 상기 제2 하부 희생막(124)에서 그라운드 선택 라인의 컷팅 부위를 선택적으로 식각하여 제1 개구부(126)를 형성할 수 있다.
상기 제1 개구부(126)를 충분하게 매립하면서 상기 제2 하부 희생막(124) 상에 예비 제2 하부 절연막을 형성한다. 이 후, 상기 예비 제2 하부 절연막의 상부면이 평탄하게 되도록 상기 예비 제2 하부 절연막의 상부 일부를 제거함으로써 제2 하부 절연막(128)을 형성할 수 있다.
예시적인 실시예에서, 상기 예비 제2 하부 절연막의 상부를 에치백함으로써, 상기 제2 하부 절연막(128)을 형성할 수 있다. 일부 실시예에서, 상기 제2 하부 희생막(124)의 상부면이 노출되도록 상기 예비 제2 하부 절연막을 제거하고, 상기 제2 하부 희생막(124) 및 상기 예비 제2 하부 절연막상에 절연막을 재증착하여 제2 하부 절연막(128)을 형성할 수 있다.
예시적인 실시예에서, 상기 제2 하부 희생막(128) 상부면 상의 상기 제2 하부 절연막(128)의 두께는 상기 예비 제1 하부 절연막(116)의 두께보다 더 얇을 수 있다.
상기 그라운드 선택 라인 컷팅 부위에 상기 제1 개구부(126)를 형성하더라도 상기 제2 하부 절연막(128)의 상부면이 평탄하게 형성될 수 있다. 따라서, 상기 제2 하부 절연막(128) 상에 형성되는 희생막들도 평탄한 상부면을 가질 수 있다. 이로인해, 이 후 공정에서 형성되는 워드 라인들 및 스트링 선택 라인이 굴곡된 상부면을 가지지 않고 평탄한 상부면을 가질 수 있다.
예시적인 실시예에서, 상기 페리 영역에 형성되는 예비 제2 하부 절연막은 제거하지 않고 남겨둘 수도 있다.
도 18을 참조하면, 상기 제2 하부 절연막(128) 상에 희생막(130) 및 절연막(132)을 교대로 반복하여 형성할 수 있다.
상기 희생막(130)은 이 후의 공정을 통해 워드 라인 또는 스트링 선택 라인으로 대체될 수 있다.
상기 절연막(132)은 실리콘 산화물을 포함하고, 상기 희생막(130)은 실리콘 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 절연막(132)의 두께는 상기 제2 하부 절연막(128)과 실질적으로 동일하거나 또는 더 얇을 수 있다. 즉, 그라운드 선택 라인과 워드 라인 사이에 배치되는 제2 하부 절연막(128)의 두께는 상기 워드 라인들 사이에 배치되는 절연막들(132)의 두께보다 더 두껍지 않을 수 있다.
이 후, 도시하지는 않았지만, 상기 셀 영역 가장자리 및 페리 영역 상에 형성되어 있는 절연막들(132), 희생막들(130), 제2 하부 절연막(128), 제2 하부 희생막(124) 및 제1 예비 하부 절연막(116)을 단계적으로 식각함으로써, 상기 셀 영역의 기판(100) 상에 패드 절연막(102), 제1 하부 희생막(104), 예비 제1 하부 절연막(116), 제2 하부 희생막(124), 제2 하부 절연막(128), 절연막들(132) 및 희생막들(130)이 적층되는 몰드 구조물이 형성될 수 있다. 상기 몰드 구조물의 하부는 상기 예비 지지 패턴(112)에 의해 지지될 수 있다. 상기 식각 공정을 통해, 상기 몰드 구조물의 가장자리 부위는 계단 형상을 가질 수 있다.
또한, 도 19에 도시된 것과 같이, 상기 페리 영역 상의 상기 절연막들(132), 희생막들(130) 및 제2 하부 절연막(128)은 완전하게 제거될 수 있다. 이 후, 상기 셀 영역의 몰드 구조물의 계단 부위 및 상기 페리 영역의 제2 하부 희생막(124)을 덮는 층간 절연막(134)을 형성할 수 있다. 이 후의 공정에서는 상기 페리 영역에서 공정상의 변화가 거의 없으므로, 이하에서는 셀 영역에 대해서만 설명한다.
도 20 및 21을 참조하면, 상기 몰드 구조물 및 그 하부의 예비 지지 패턴(112)의 적어도 일부를 식각하여, 상기 몰드 구조물을 관통하고 상기 예비 지지 패턴(112)의 내부까지 연장되는 복수의 채널홀들(holes)(136)을 형성한다. 즉, 상기 채널홀들(136)은 상기 예비 지지 패턴(112) 상에 배치될 수 있다.
예시적인 실시예에서, 상기 몰드 구조물 상에 하드 마스크(도시안됨)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 채널홀들(136)을 형성될 수 있다. 예시적인 실시예에서, 상기 채널홀들(136)은 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 홀 어레이(array)가 정의될 수 있다.
예시적인 실시예에서, 상기 채널홀들(136)의 전부가 상기 예비 지지 패턴(112) 상에 규칙적으로 배치될 수 있다. 일부 실시예에서, 상기 채널홀들(136)의 일부만이 상기 예비 지지 패턴(112) 상에 배치될 수도 있다.
예시적인 실시예에서, 상기 채널홀(136)은 상기 절연막들(132), 희생막들(130), 제2 하부 절연막(128), 제2 하부 희생막(124), 제1 예비 하부 절연막(116), 제1 하부 희생막(104) 및 패드 절연막(102)을 순차적으로 식각하고, 계속하여 상기 예비 지지 패턴(112)의 일부를 식각하여 형성할 수 있다. 따라서, 상기 채널홀(136)의 저면에는 상기 예비 지지 패턴(112)의 적어도 일부가 남아있을 수 있다. 일부 실시예에서, 상기 채널홀(136)은 상기 절연막들(132), 희생막들(130), 제2 하부 절연막(128), 제2 하부 희생막(124), 제1 예비 하부 절연막(116), 제1 하부 희생막(104) 및 패드 절연막(102)을 순차적으로 식각하고, 계속하여 상기 예비 지지 패턴(112)을 식각하여 형성할 수 있다. 이 경우, 상기 채널홀(136)의 저면에는 상기 예비 지지 패턴(112)이 남아있지 않고, 상기 채널홀(136)의 측벽에만 상기 예비 지지 패턴(112)이 형성될 수 있다.
예시적인 실시예에서, 상기 채널홀(136)의 폭은 상기 예비 지지 패턴(112)의 폭인 상기 제1 폭과 동일하거나 더 클 수 있다. 상기 채널홀(136)과 상기 예비 지지 패턴(112)의 폭 및 얼라인에 따라, 상기 패드 절연막(102) 아래에 위치하는 상기 채널홀(136)의 하부 측벽에서는 절곡된 부위가 생길 수도 있다. 이로인해 상기 채널홀(136)의 하부 폭은 상부 폭보다 작을 수 있다.
도 22를 참조하면, 상기 채널홀(136)의 내벽 및 예비 지지 패턴(112) 상부면 상에 컨포멀하게 예비 블로킹막(140a), 예비 전하 저장막(140b), 예비 터널 절연막(140c), 채널막(142)을 순차적으로 형성한다. 또한, 상기 채널막(142) 상에 상기 채널홀들(136) 내부를 완전하게 채우는 매립 절연막(144)을 형성한다. 따라서, 상기 채널홀(136) 내부에 상기 매립 절연막(144), 채널막(142), 예비 터널 절연막(140c), 예비 전하 저장막(140b) 및 예비 블로킹막(140a)을 포함하는 예비 채널 구조물(146)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 블로킹막(140a)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있고, 예비 전하 저장막(140b)은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있으며, 예비 터널 절연막(140c)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 채널막(142)은 폴리실리콘을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 매립 절연막(144)은 실리콘 산화물을 사용하여 형성할 수 있다. 상기 매립 절연막(144)의 최하부 바닥면은 상기 기판의 상부 표면보다 낮게 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 지지 패턴(112)은 상기 예비 채널 구조물들(146)의 하부를 서로 연결하는 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 상기 예비 채널 구조물들(146) 사이의 일부 부위의 기판(100)에는 상기 예비 지지 패턴(112)이 구비될 수 있다.
상기 예비 채널 구조물(146)은 후속 공정들을 수행하는 동안에 상기 몰드 구조물을 지지하는 역할도 함께 할 수 있다. 또한, 상기 예비 채널 구조물들(146) 사이에 위치하는 상기 예비 지지 패턴(112)은 상기 제1 하부 희생막(104) 상에 위치하는 몰드 구조물을 지지할 수 있다. 이와같이, 상기 예비 채널 구조물(146) 및 예비 지지 패턴(112)에 의해 상기 몰드 구조물이 지지되므로, 상기 몰드 구조물 내의 희생막들(130) 및 절연막들(132)의 형상이 변하거나 무너지는 등의 문제가 감소될 수 있다.
도 23, 도 24, 25 및 도 26을 참조하면, 상기 절연막들(132), 희생막들(130), 제2 하부 절연막(128), 제2 하부 희생막(124), 제1 예비 하부 절연막(116)을 순차적으로 식각하고, 계속하여 상기 제1 하부 희생막(104)의 일부를 식각하여 저면 및 하부 측벽에 상기 제1 하부 희생막(104)이 노출되는 제3 트렌치(148)를 형성한다. 상기 제3 트렌치(148)는 워드 라인 컷팅 부위에 해당될 수 있다. 따라서, 상기 제3 트렌치(148)는 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 제3 트렌치(148)는 상기 몰드 구조물 상에 하드 마스크(도시안됨)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다.
상기 제3 트렌치(148)는 제2 폭을 가질 수 있다. 예시적인 실시예에서, 상기 제2 폭은 상기 제1 하부 희생막(104)의 두께보다는 더 넓을 수 있다.
상기 제3 트렌치(148)의 측벽 및 저면 상에 컨포멀하게 보호막을 형성하고, 상기 보호막을 이방성 식각하여 보호 스페이서(150)를 형성한다. 상기 보호 스페이서(150) 후속의 식각 공정에서 상기 제3 트렌치(148)의 측벽에 노출되는 희생막들(130), 절연막들(132), 제2 하부 절연막(128) 및 예비 제1 하부 절연막(116)을 보호하기 위하여 제공될 수 있다. 상기 보호 스페이서는 실리콘 질화물을 포함할 수 있다.
도 27. 28 및 도 29를 참조하면, 상기 제3 트렌치(148)의 하부 측벽 및 저면에 노출되는 상기 제1 하부 희생막(104)을 선택적으로 제거하여 제1 갭(152)을 형성한다.
상기 제1 하부 희생막(104)은 등방성 식각 공정을 통해 제거될 수 있다. 상기 등방성 식각 공정은 습식 식각 또는 등방성 건식 식각을 포함할 수 있다.
따라서, 상기 제1 갭(152)의 상부면 및 하부면에는 각각 패드 절연막(102) 및 예비 제1 하부 절연막(116)이 노출될 수 있다. 또한, 상기 제1 갭(152)에 의해 상기 예비 채널 구조물(146)의 하부 측벽이 일부 노출될 수 있다. 예시적인 실시예에서, 상기 예비 채널 구조물(146)의 노출된 부위는 링 형상을 가질 수 있다.
예시적인 실시예에서, 상기 등방성 식각 공정을 수행하는 동안, 상기 예비 지지 패턴(112) 및 예비 채널 구조물(146)은 상기 제1 하부 희생막(104) 상에 위치하는 몰드 구조물을 지지할 수 있다.
도 30, 31 및 도 32를 참조하면, 상기 제1 갭(152)에 의해 노출되는 예비 채널 구조물(146)에서, 상기 예비 블로킹막(140a), 예비 전하 저장막(140b), 예비 터널 절연막(140c)을 순차적으로 제거하여 채널 구조물(146a)을 형성한다. 상기 채널 구조물(146a)은 블로킹막(141a), 전하 저장막(141b), 터널 절연막(141c), 채널막(142) 및 매립 절연막(144)을 포함할 수 있다.
예시적인 실시예에서, 상기 채널 구조물(146a)의 저면은 상기 기판(100)의 상부 표면보다 낮게 배치될 수 있다. 또한, 상기 채널 구조물(146a)의 저면부의 예비 블로킹막(140a), 예비 전하 저항막(140b) 및 예비 터널 절연막(140c)은 제거되지 않고 남아있을 수 있다.
즉, 상기 각각의 블로킹막(141a), 전하 저항막(141b) 및 터널 절연막(141c)은 상기 채널 구조물의 하부 측벽에서 끊어진 구조를 가지며, 상기 하부 측벽 아래의 각각의 블로킹막(141a), 전하 저항막(141b) 및 터널 절연막(141c)은 끊어지지 않는 형상을 가질 수 있다. 상기 블로킹막(141a), 전하 저항막(141b) 및 터널 절연막(141c)의 끊어진 부위에서 상기 채널막이 노출될 수 있다.
상기 예비 블로킹막(140a), 예비 전하 저장막(140b), 예비 터널 절연막(140c)은 등방성 식각 공정을 통해 제거될 수 있다. 상기 등방성 식각 공정은 습식 식각 또는 등방성 건식 식각을 포함할 수 있다.
예시적인 실시예에서, 상기 예비 블로킹막(140a) 및 예비 터널 절연막(140c)은 불산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제거될 수 있다. 예시적인 실시예에서, 상기 예비 전하 저장막(140b)은 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제거될 수 있다.
상기 예비 블로킹막(140a) 및 예비 터널 절연막(140c)을 제거하는 공정에서 상기 예비 제1 하부 절연막(116)의 일부가 제거되어 상기 예비 제1 하부 절연막(116)보다 얇은 두께를 갖는 제1 하부 절연막(116a)이 형성될 수 있다. 예시적인 실시예에서, 상기 제1 하부 절연막(116a)의 두께는 상부에 형성되는 제2 하부 절연막(128) 및 절연막들(132)의 각각의 두께보다 더 얇거나 또는 상기 제2 하부 절연막(128) 및 절연막들(132)의 각각의 두께와 실질적으로 동일할 수 있다. 일부 실시예에서, 상기 제1 하부 절연막(116a)은 그라운드 선택 트랜지스터의 게이트 절연막으로 제공될 수도 있다.
또한, 상기 예비 블로킹막(140a) 및 예비 터널 절연막(140c)을 제거하는 공정에서 상기 패드 절연막(102)이 제거되어 상기 기판(100)이 노출될 수 있다. 따라서, 상기 예비 블로킹막(140a) 및 예비 터널 절연막(140c)을 제거하는 공정을 통해 상기 제1 갭(152)의 제3 방향으로의 폭이 확장되어 상기 제1 갭(152)보다 넓은 폭을 갖는 제2 갭(152a)이 형성될 수 있다. 상기 제2 갭(152a)은 상기 제3 트렌치(148)와 연통하는 형상을 가질 수 있다.
이 후의 막 증착 공정에서, 상기 제2 갭(152a)의 내부를 막으로 채우는 동안 상기 제3 트렌치(148)의 내부는 막으로 완전하게 채워지지 않아야 한다. 그러므로, 상기 제2 갭(152a)의 제3 방향 높이는 상기 제3 트렌치(148)의 제2 폭보다 좁을 수 있다. 예시적인 실시예에서, 상기 제2 갭(152a)의 제3 방향 높이는 상기 제2 폭의 1/2보다 좁을 수 있다.
한편, 상기 예비 블로킹막(140a) 및 예비 터널 절연막(140c)을 제거하는 공정에서 상기 예비 지지 패턴(112)의 노출된 측벽 부위가 일부 제거될 수 있다. 따라서, 상기 예비 지지 패턴(112) 보다 상부 폭이 감소된 지지 패턴(112a)이 형성될 수 있다.
상기 예비 블로킹막(140a), 예비 전하 저장막(140b) 및 예비 터널 절연막(140c)을 제거한 후에, 상기 제1 하부 절연막(116a)이 목표한 두께를 갖고 상기 지지 패턴(112a)은 목표한 폭을 가져야 한다. 즉, 상기 예비 블로킹막(140a) 및 예비 터널 절연막(140c)을 제거할 때, 예비 제1 하부 절연막(116) 및 예비 지지 패턴(112)의 노출된 부위가 모두 제거되지 않도록 할 수 있다.
상기 예비 전하 저장막(140b)을 제거하는 공정에서, 상기 제3 트렌치 측벽 상에 형성된 보호 스페이서(150)도 함께 제거될 수 있다.
도 33, 34 및 도 35를 참조하면, 상기 제2 갭(152a) 내부를 완전하게 채우면서, 상기 제3 트렌치(148)의 측벽 상에 예비 폴리실리콘막(154)을 형성한다.
예시적인 실시예에서, 상기 예비 폴리실리콘막(154)은 ALD 공정 또는 CVD 공정을 통해 형성할 수 있다.
상기 제2 갭(152a) 내부의 예비 폴리실리콘막(154)은 상기 채널막(142)과 직접 접촉하면서 상기 기판(100) 상에 형성될 수 있다. 상기 제2 갭(152a) 내부의 예비 폴리실리콘막들(154) 사이에는 상기 채널 구조물(146a) 또는 지지 패턴(112a)이 구비될 수 있다.
상기 예비 폴리실리콘막(154)이 구비됨으로써, 상기 기판(100) 상에 에피택셜 공정을 통해 형성되는 반도체 패턴이 구비되지 않을 수 있다. 상기 반도체 패턴이 구비되지 않음에 따라, 상기 에피택셜 공정에서 실리콘의 성장이 균일하지 않음에 따라 발생되는 불량이 감소될 수 있다. 또한, 상기 에피택셜 공정의 산포를 고려하여 반도체 패턴 상에 형성되는 절연막의 두께를 상대적으로 두껍게 형성할 필요가 없다. 때문에, 상기 그라운드 선택 라인과 워드 라인 사이의 절연막의 두께를 감소시킬 수 있고, 이로인해 전체 셀 구조물의 두께가 감소될 수 있다.
또한, 상기 채널 구조물(146a)의 저면 상에 위치하는 블로킹막(141a), 전하 저장막(141b) 및 터널 절연막(141c)을 제거하는 공정을 수행하지 않을 수 있다. 따라서, 상기 블로킹막(141a), 전하 저장막(141b) 및 터널 절연막(141c)을 제거되지 않아서 발생되는 문제가 감소될 수 있다.
다시, 도 1, 2, 3 및 도 4를 참조하면, 상기 제3 트렌치(148) 측벽 상에 형성된 예비 폴리실리콘막(154)을 제거하여 폴리실리콘막(154a)을 형성한다. 상기 제거 공정을 수행하면, 상기 제3 트렌치(148)에 의해 상기 희생막들(130), 절연막들(132), 제1 및 제2 하부 절연막들(116a, 128), 제2 하부 희생막(124)이 노출될 수 있다.
이 후, 상기 희생막들(130) 및 제2 하부 희생막(124)을 선택적으로 제거함으로써 제3 갭을 형성할 수 있다.
상기 제3 갭 내부를 채우도록 제1 금속막을 형성한다. 상기 제1 금속막은 텅스텐을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 금속막을 형성하기 이 전에 상기 제3 갭의 표면 상에 컨포멀하게 제1 베리어막을 형성할 수 있다. 상기 제1 베리어막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다.
상기 제3 트렌치(148) 측벽 및 상기 제3 트렌치(148)와 인접하는 부위에 형성된 제1 금속막 및 제1 베리어막을 선택적으로 제거하여 제1 리세스부를 형성한다. 상기 제1 리세스부는 상기 제3 트렌치(148)와 연통될 수 있다. 상기 제1 리세스부가 형성됨에 따라, 각 층에 형성된 도전막들이 서로 분리되어 각각의 제1 도전 패턴들(160)이 형성될 수 있다. 예시적인 실시예에서, 최하부층에 형성된 제1 도전 패턴(160)은 그라운드 선택 라인으로 제공되고, 상기 그라운드 선택 라인 상에 형성되는 제1 도전 패턴(160)은 워드 라인 및 스트링 선택 라인으로 제공될 수 있다. 일 예로, 최상부 층에 형성되는 제1 도전 패턴(160)은 스트링 선택 라인으로 제공될 수 있다.
상기 제1 리세스부를 채우면서 상기 제3 트렌치(148) 측벽 상에 절연막을 형성하고, 상기 절연막을 이방성으로 식각한다. 따라서, 상기 제3 트렌치(148) 측벽 상에 절연 스페이서(162)를 형성할 수 있다. 상기 절연 스페이서(162)는 실리콘 산화물을 포함할 수 있다.
상기 절연 스페이서(162) 상에, 상기 제3 트렌치(148)를 채우도록 제2 금속막을 형성할 수 있다. 상기 제2 금속막은 텅스텐을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 금속막을 형성하기 이 전에 상기 절연 스페이서(162) 및 제3 트렌치 저면(148) 상에 컨포멀하게 제2 베리어막을 형성할 수 있다. 상기 제2 베리어막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다.
상기 제3 트렌치(148) 내부에만 상기 제2 금속막 및 제2 베리어막이 남도록 상기 제2 금속막 및 제2 베리어막의 상부를 평탄화하여 제2 도전 패턴(164)을 형성할 수 있다. 상기 제2 도전 패턴(164)의 저면은 상기 폴리실리콘막(154a)과 접촉할 수 있다. 상기 제2 도전 패턴(164)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 제2 도전 패턴(164)은 공통 소오스 라인으로 제공될 수 있다.
이후, 도시하지 않았지만, 상기 채널 구조물(146a) 상에는 상기 채널 구조물(146a)의 채널막(142)과 전기적으로 연결되는 비트 라인 콘택 및 비트 라인을 형성할 수 있다. 따라서, 수직형 반도체 소자를 완성할 수 있다.
도 36은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 평면도이다.
상기 수직형 반도체 소자는 지지 패턴의 형상을 제외하고는 도 1에 도시된 수직형 반도체 소자와 실질적으로 동일하다.
도 36을 참조하면, 지지 패턴들(112a)은 상기 셀 블록 영역 내에 위치하고 상기 제1 방향과 예각을 갖는 사선 방향으로 연장되는 형상을 가질 수 있다. 상기 사선 방향으로 배치되는 지지 패턴들(112a)은 끊어진 라인 형상을 가질 수 있다. 따라서, 상기 지지 패턴들(112a)은 사선 방향으로 서로 이격될 수 있다.
상기 수직형 반도체 소자의 제조 방법은 도 5 내지 도 35를 참조로 설명한 것과 실질적으로 동일할 수 있다. 다만, 제1 트렌치를 형성할 때 식각 마스크의 형상이 달라질 수 있다.
도 37 및 도 38은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 평면도 및 단면도이다.
도 38은 도 37의 I-I'부위를 절단한 단면도이다.
상기 수직형 반도체 소자는 지지 패턴의 형상을 제외하고는 도 1에 도시된 수직형 반도체 소자와 실질적으로 동일하다.
도 37 및 도 38을 참조하면, 지지 패턴들(112a)은 상기 셀 블록 영역 내에 위치하고 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 채널 구조물들(146a)의 일부는 상기 지지 패턴(112a) 상에 배치되고, 상기 채널 구조물들(146a)의 일부는 기판 상에 배치될 수 있다. 일 예로, 홀수열에 위치하는 채널 구조물들(146a)은 지지 패턴들(112a) 내부까지 연장될 수 있고, 짝수열에 위치하는 채널 구조물들(146a)은 지지 패턴들(112a) 사이의 기판(100)의 내부까지 연장될 수 있다. 이 경우, 약 절반의 채널 구조물들(146a)만이 상기 지지 패턴(112a) 상에 위치할 수 있다.
예시적인 실시예에서, 상기 채널 구조물들(146a)의 전부가 상기 지지 패턴(112a) 상에 위치할 수도 있다.
예시적인 실시예에서, 상기 셀 블록 영역 내의 각각의 지지 패턴들(112a)은 상기 제2 방향으로 연장되는 하나의 라인 형상을 가질 수 있다. 일부 실시예에서, 상기 지지 패턴들(112a)은 상기 제2 방향으로 연장되는 끊어진 라인 형상을 가질 수 있다. 이 경우, 상기 지지 패턴들(112a)은 상기 제2 방향으로 서로 이격될 수 있다.
도시된 것과 같이, 상기 채널 구조물들(146a) 사이에는 상기 지지 패턴(112a)이 구비될 수 있다. 상기 폴리실리콘막(154a)은 상기 채널 구조물의 하부 및 지지 패턴(112a) 사이의 갭을 채우는 형상을 가질 수 있다.
도 39 및 도 40은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
상기 수직형 반도체 소자의 제조 방법은 도 5 내지 도 35를 참조로 설명한 것과 실질적으로 동일할 수 있다. 다만, 제1 트렌치를 형성할 때 식각 마스크의 형상이 달라질 수 있다.
도 39에 도시된 것과 같이, 상기 제1 하부 희생막을 제거하여 제1 갭(152)을 형성하는 공정에서 상기 예비 채널 구조물(146) 및 예비 지지 패턴(112)이 몰드 구조물을 지지할 수 있다.
도 40에 도시된 것과 같이, 상기 제1 갭(152)에 의해 노출되는 예비 블로킹막(140a), 예비 전하 저장막(140b) 및 예비 터널 절연막(140c)을 제거하는 공정에서, 상기 예비 지지 패턴(112)도 일부 제거될 수 있다. 따라서, 상기 예비 지지 패턴(112)의 상부폭이 하부폭보다 작은 지지 패턴(112a)이 형성될 수 있다.
도 41은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 평면도이다.
상기 수직형 반도체 소자는 지지 패턴의 형상을 제외하고는 도 1에 도시된 수직형 반도체 소자와 실질적으로 동일하다.
도 41을 참조하면, 상기 지지 패턴들(112a)은 상기 셀 블록 영역 내에 위치하고 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 지지패턴들(112a)은 상기 제2 방향으로 배열될 수 있다.
상기 지지 패턴들(112a)은 상기 제1 방향으로 연장되는 끊어진 라인 형상을 가질 수 있다. 따라서, 상기 지지 패턴들(112a)은 상기 제1 방향으로 서로 이격될 수 있다.
예시적인 실시예에서, 채널 구조물들(146a)의 일부만이 상기 지지 패턴(112a) 상에 배치될 수도 있다. 예시적인 실시예에서, 상기 채널 구조물들(146a)의 전부가 상기 지지 패턴(112a) 상에 위치할 수도 있다.
상기 수직형 반도체 소자의 제조 방법은 도 5 내지 도 35를 참조로 설명한 것과 실질적으로 동일할 수 있다. 다만, 제1 트렌치를 형성할 때 식각 마스크의 형상이 달라질 수 있다.
도 42 및 43은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 평면도 및 단면도이다.
상기 수직형 반도체 소자는 지지 패턴 및 채널 구조물의 형상을 제외하고는 도 1에 도시된 수직형 반도체 소자와 실질적으로 동일하다.
도 42 및 도 43을 참조하면, 상기 지지 패턴들(112a)은 상기 셀 블록 영역 내에 위치하고 필러 형상을 가질 수 있다.
각각의 지지 패턴들(112a)은 복수의 채널 구조물들(146a) 아래에 배치될 수 있다. 즉, 이웃하는 복수의 채널 구조물들(146a)의 하부는 하나의 지지 패턴(112a)과 일부분이 접촉될 수 있다. 이하에서는, 도시된 것과 같이, 하나의 지지 패턴(112a) 상에는 4개의 채널 구조물들(146a)이 배치된 것으로 설명한다.
상기 지지 패턴(112a)은 상기 4개의 채널 구조물들(146a) 사이에 생성되는 하부 공간을 채우는 형상을 가질 수 있다. 구체적으로, 평면도에서, 상기 4개의 이웃하는 채널 구조물들을 연결하는 가상의 선에 의해 생성되는 다각형 내의 공간은 상기 지지 패턴(112a)에 의해 채워질 수 있다. 따라서, 상기 지지 패턴(112a)은 상기 4개의 채널 구조물들(146a)의 하부 측벽 및 저면의 일부분과 각각 접촉될 수 있다. 즉, 각각의 채널 구조물들(146a)의 하부 측벽은 상기 지지 패턴(112a)과 접촉되는 부위 및 상기 지지 패턴(112a)과 접촉되지 않는 부위를 포함할 수 있다. 상기 지지 패턴(112a)과 접촉되지 않는 하부 측벽 부위는 폴리실리콘막(154a)과 접촉될 수 있다.
예시적인 실시예에서, 상기 지지 패턴(112a)은 상기 기판(100) 상부면보다 돌출되는 형상을 가질 수 있다. 상기 지지 패턴(112a)의 상부면은 상기 폴리실리콘막(154a)의 상부면보다 낮게 구비될 수 있다. 상기 지지 패턴(112a) 상에는 예비 제1 하부 희생막(116)이 구비될 수 있다. 상기 지지 패턴 상의 제1 예비 하부 희생막(116)은 상기 폴리실리콘막 상에 남아있는 제1 하부 희생막(116a)보다 두께가 더 두꺼울 수 있다.
상기 채널 구조물(146a)은 절연막들(116, 128, 132) 및 제1 도전 패턴들(160)이 번갈아 반복 적층되는 구조물, 폴리실리콘막(154a)을 관통하고, 지지 패턴(112a) 내부로 연장되는 형상을 가질 수 있다.
상기 채널 구조물(146a)은 채널홀 내부에 구비될 수 있다. 상기 채널 구조물(146a)은 상기 채널홀의 측벽으로부터 순차적으로 적층된 블로킹막(141a), 전하 저장막(141b), 터널 절연막(141c), 채널막(142) 및 매립 절연막(144)을 포함할 수 있다.
상기 채널 구조물(146a)의 표면은 상기 지지 패턴(112a)과 접촉되는 제1 부위 및 상기 지지 패턴(112a)과 접촉되지 않는 제2 부위를 포함할 수 있다.
상기 블로킹막(141a)은 상기 제2 부위 내에서 상기 폴리실리콘막(154a)이 위치한 높이에 해당하는 부위에서 끊어진 형상을 가질 수 있다. 즉, 상기 블로킹막(141a)은 상기 폴리실리콘막(154a) 보다 높게 위치하는 부위, 상기 폴리실리콘막(154a) 보다 낮게 위치하는 부위 및 상기 제1 부위내에서 상기 폴리실리콘막(154a)이 위치한 높이에 해당하는 부위에서 서로 연결되는 형상을 가질 수 있다.
상기 전하 저장막(141b) 및 터널 절연막(141c)은 각각 상기 제2 부위내에서 상기 폴리실리콘막(154a)이 위치한 높이에 해당하는 부위에서 끊어진 형상을 가질 수 있다. 즉, 상기 각각의 전하 저장막(141b) 및 터널 절연막(141c)은 상기 폴리실리콘막(154a) 보다 높게 위치하는 부위, 상기 폴리실리콘막(154a) 보다 낮게 위치하는 부위 및 상기 제1 부위 내에서 상기 폴리실리콘막(154a)이 위치한 높이에 해당하는 부위에서 서로 연결되는 형상을 가질 수 있다.
따라서, 상기 블로킹막, 전하저장막 및 터널 절연막의 끊어진 부위에서 노출되는 채널막은 상기 폴리실리콘막과 직접 접촉할 수 있다. 상기 채널막과 폴리실리콘막이 접촉되는 부위는 끊어진 링 형상을 가질 수 있다.
상기 채널막(142) 및 매립 절연막(144)은 도 1을 참조로 설명한 것과 실질적으로 동일한 형상을 가질 수 있다.
도 44 내지 도 49는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 45 내지 49는 도 44의 I-I' 부위를 절단한 단면도들이다.
상기 수직형 반도체 소자의 제조 방법은 도 5 내지 도 35를 참조로 설명한 것과 실질적으로 동일할 수 있다. 다만, 지지 패턴을 형성하기 위한 개구부를 형성할 때 식각 마스크의 형상이 달라지고, 이에 따라 채널 구조물의 형상이 달라질 수 있다.
도 44 및 45를 참조하면, 셀 영역의 기판(100)에 개구부(111)를 형성한다. 상기 개구부(111)는 도 5 내지 7을 참조로 제1 트렌치를 형성하는 것과 실질적으로 동일한 공정을 통해 형성할 수 있다. 다만, 상기 개구부(111)는 상기 후속 공정에서 형성되는 복수의 이웃하는 채널 구조물들과 겹쳐지도록 배치될 수 있다.
도 8 및 9를 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여, 상기 개구부(111) 내부에 예비 지지 패턴(112)을 형성할 수 있다.
계속하여, 도 10 내지 도 25를 참조로 설명한 공정들을 동일하게 수행할 수 있다.
상기 공정을 수행하면, 도 46에 도시된 것과 같이, 서로 이웃하는 복수의 예비 채널 구조물(146)의 저면의 일부분이 하나의 예비 지지 패턴(112) 상에 배치될 수 있다. 또한, 상기 복수의 예비 채널 구조물(146)의 사이의 하부는 상기 예비 지지 패턴(112)으로 채워질 수 있다. 따라서, 상기 예비 채널 구조물(146)의 하부 측벽은 상기 예비 지지 패턴(112)과 접촉되는 부위 및 상기 예비 지지 패턴(112)과 접촉되지 않는 부위를 포함할 수 있다. 상기 제3 트렌치(148)의 하부 측벽 및 저면에는 제1 하부 희생막(104)이 노출될 수 있다.
도 47을 참조하면, 상기 제3 트렌치(148)에 의해 노출되는 상기 제1 하부 희생막(104)을 제거하여 제1 갭(152)을 형성한다. 따라서, 상기 예비 채널 구조물(146)의 하부 측벽 부위의 일부가 노출될 수 있다.
그런데, 상기 제1 갭(152)을 형성하는 공정에서 상기 예비 지지 패턴(112)은 제거되지 않을 수 있다. 그러므로, 복수의 예비 채널 구조물(146)의 사이의 하부에 상기 예비 지지 패턴(112)이 채워지므로, 상기 예비 지지 패턴(112)과 접촉하고 있는 예비 채널 구조물(146)의 하부 측벽 부위는 외부에 노출되지 않을 수 있다.
상기 예비 지지 패턴(112)은 복수의 예비 채널 구조물(146)의 하부면 및 하부 측벽을 연결한다. 또한, 상기 예비 지지 패턴(112)은 상부의 몰드 구조물을 지지하는 역할을 할 수 있다.
상기 공정들은 도 27 내지 29를 참조로 설명한 것과 실질적으로 동일하게 수행될 수 있다.
도 48을 참조하면, 상기 제1 갭(152)에 의해 노출되는 예비 채널 구조물(146)에서, 상기 예비 블로킹막(140a), 예비 전하 저장막(140b), 예비 터널 절연막(140c)을 순차적으로 제거하여 채널 구조물(146a)을 형성한다. 상기 채널 구조물은 블로킹막(141a), 전하 저장막(141b), 예비 터널 절연막(141c), 채널막(142) 및 매립 절연막(144)을 포함할 수 있다.
이 때, 상기 예비 지지 패턴(112)과 접촉하는 부위의 상기 예비 블로킹막(140a), 예비 전하 저장막(140b), 예비 터널 절연막(140c)은 제거되지 않을 수 있다.
상기 예비 블로킹막(140a) 및 예비 터널 절연막(140c)을 제거하는 공정에서 상기 제1 갭(152)에 의해 노출된 예비 제1 하부 절연막(116)의 일부가 제거되어 상기 예비 제1 하부 절연막(116)보다 얇은 두께를 갖는 제1 하부 절연막(116a)이 형성될 수 있다. 그러나, 상기 예비 지지 패턴(112) 상에 형성되는 예비 제1 하부 절연막(116) 상부로는 식각 소오스가 유입되지 못하므로, 상기 부위의 예비 제1 하부 절연막(116)이 두께는 감소되지 않을 수 있다. 도시되지는 않았지만, 상기 예비 블로킹막(140a) 및 예비 터널 절연막(140c)을 제거하는 공정에서 상기 제1 갭(152) 에 의해 노출된 예비 지지 패턴(112)의 측벽 부위가 다소 식각되어 지지 패턴(112a)이 형성될 수 있다.
상기 예비 블로킹막(140a) 및 예비 터널 절연막(140c)을 제거하는 공정에서, 상기 제1 갭(152)보다 제3 방향 높이가 증가된 제2 갭(152a)이 형성될 수 있다.
상기 공정은 도 30 내지 32를 참조로 설명한 것과 실질적으로 동일하게 수행될 수 있다.
도 49를 참조하면, 상기 제2 갭(152a) 내부를 완전하게 채우면서, 상기 제3 트렌치(148)의 측벽 상에 예비 폴리실리콘막(154)을 형성한다.
상기 예비 폴리실리콘막(154)은 상기 채널막(142)의 하부 측벽의 일부분과 직접 접촉할 수 있다.
상기 공정은 도 33 내지 35를 참조로 설명한 것과 실질적으로 동일하게 수행될 수 있다.
계속하여, 도 1, 2,3 및 도 4를 참조로 설명한 후속 공정들을 수행함으로써, 도 42 및 43에 도시된 수직형 반도체 소자를 제조할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 108 : 제1 트렌치
112a : 지지 패턴 154a : 폴리실리콘막
116a ：제1 하부 절연막　 128 : 제2 하부 절연막
160 : 제1 도전 패턴 164 : 제2 도전 패턴
132 : 절연막들
148 : 제3 트렌치 146a : 채널 구조물
136 : 채널홀　　　　 　 141a : 블로킹막
141b :　전하 저장막　 141c : 터널 절연막
144 : 채널막 146 : 매립 절연막
104：제1 하부 희생막 124 :제2 하부 희생막
112 : 예비 지지 패턴

Claims (10)

  1. 개구부를 포함하는 기판;
    상기 개구부 내부를 채우면서 기판 상부면으로부터 위로 돌출되는 지지 패턴;
    상기 기판 상에, 상기 지지 패턴들 사이를 채우는 반도체막;
    상기 지지 패턴 및 반도체막 상에 구비되고, 절연막 및 제1 도전 패턴이 번갈아 반복 적층된 구조물;
    상기 구조물 및 반도체막을 관통하면서 상기 지지 패턴 내부까지 연장되고, 채널막을 포함하는 채널 구조물을 포함하고,
    상기 채널막의 적어도 일부 측벽은 상기 반도체막과 직접 접촉하는 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 반도체막은 폴리실리콘을 포함하는 수직형 반도체 소자.
  3. 제1항에 있어서, 상기 지지 패턴은 이웃하는 채널 구조물의 하부 측벽을 연결하도록 배치되는 수직형 반도체 소자.
  4. 제1항에 있어서, 상기 지지 패턴은 라인 형상 또는 필러 형상을 갖는 수직형 반도체 소자.
  5. 제4항에 있어서, 상기 지지 패턴 상에 이웃하는 복수개의 채널 구조물이 배치되는 수직형 반도체 소자.
  6. 제1항에 있어서, 상기 지지 패턴에서, 상기 기판 상부면으로부터 위로 돌출되는 부위의 폭은 상기 개구부 내부에 위치하는 부위의 폭보다 좁은 수직형 반도체 소자.
  7. 제1항에 있어서, 상기 채널 구조물은 채널홀 내부에 구비되고, 상기 채널 구조물은 상기 채널홀의 표면으로부터 적층되는 블로킹막, 전하 저장막, 터널 절연막 및 채널막을 포함하는 수직형 반도체 소자.
  8. 제7항에 있어서, 상기 블로킹막, 전하 저장막 및 터널 절연막은 상기 반도체막이 위치한 높이의 부위에서 끊어진 형상을 갖고, 상기 블로킹막, 전하 저장막 및 터널 절연막이 끊어진 부위에서 노출되는 채널막은 상기 반도체막과 직접 접촉되는 수직형 반도체 소자.
  9. 제1항에 있어서, 상기 구조물은 제1 방향으로 연장되는 라인 형상을 가지고, 서로 이격되면서 복수개가 배치되고, 상기 구조물들 사이에는 상기 반도체막과 접촉하고 제1 방향으로 연장되는 제2 도전 패턴을 더 포함하는 수직형 반도체 소자.
  10. 제1항에 있어서, 상기 구조물 및 반도체막을 관통하고, 상기 지지 패턴 사이의 기판 내부까지 연장되고, 채널막을 포함하는 제2 채널 구조물을 더 포함하는 수직형 반도체 소자.
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