KR20210083429A - 반도체 소자 - Google Patents

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KR20210083429A
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vertical
layer
conductive material
insulating
material pattern
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KR1020190175041A
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정의담
우영범
김병규
김은지
백승우
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삼성전자주식회사
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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 절연성 구조물; 상기 절연성 구조물 내에서, 서로 이격되며 적층되는 복수의 수평 층들; 상기 절연성 구조물과 접촉하는 도전성 물질 패턴; 및 상기 절연성 구조물 내에서 상기 복수의 수평 층들을 관통하며 상기 도전성 물질 패턴 내부로 연장되는 수직 구조물을 포함한다. 상기 복수의 수평 층들의 각각은 도전성 물질을 포함하고, 상기 수직 구조물은 수직 부분 및 돌출 부분을 포함하고, 상기 수직 구조물의 상기 수직 부분은 상기 복수의 수평 층들을 관통하고, 상기 수직 구조물의 상기 돌출 부분은 상기 수직 부분으로부터 도전성 물질 패턴 내부로 연장되고, 상기 수직 구조물에서, 상기 수직 부분의 폭은 상기 돌출 부분의 폭 보다 크고, 상기 돌출 부분의 측면은 상기 도전성 물질 패턴과 접촉한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것이다.
반도체 소자는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 소자를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 반도체 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 소자가 제안되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 칩 구조물 및 상기 제1 칩 구조물과 결합되는 제2 칩 구조물을 포함한다. 상기 제1 칩 구조물은, 반도체 기판; 상기 반도체 기판 상의 제1 절연성 구조물; 상기 제1 절연성 구조물 내의 주변 회로; 및 상기 제1 절연성 구조물 내의 제1 접합 패드들을 포함한다. 상기 제2 칩 구조물은, 제2 절연성 구조물; 상기 제2 절연성 구조물 상의 도전성 물질 패턴; 상기 제2 절연성 구조물 내에서, 서로 이격되며 적층되는 복수의 수평 층들; 상기 제2 절연성 구조물 내에서, 상기 복수의 수평 층들을 관통하며 상기 도전성 물질 패턴 내부로 연장되는 수직 구조물; 및 상기 제2 절연성 구조물 내의 제2 접합 패드들을 포함한다. 상기 제1 절연성 구조물 및 상기 제2 절연성 구조물은 서로 접촉하고, 상기 제1 접합 패드들 및 상기 제2 접합 패드들은 서로 접촉하고, 상기 수직 구조물은 수직 부분 및 상기 수직 부분으로부터 연장되는 돌출 부분을 포함하고, 상기 수직 구조물의 상기 수직 부분은 상기 복수의 수평 층들을 관통하고, 상기 수직 구조물의 상기 돌출 부분은 상기 수직 부분으로부터 도전성 물질 패턴 내부로 연장되고, 상기 수직 구조물은 상기 수직 부분 내에서부터 상기 돌출 부분 까지 연장되는 채널 층을 포함하고, 상기 돌출 부분 내의 상기 채널 층의 측면은 상기 도전성 물질 패턴과 접촉한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 절연성 구조물; 상기 절연성 구조물 내에서, 서로 이격되며 적층되는 복수의 수평 층들; 상기 절연성 구조물과 접촉하는 도전성 물질 패턴; 및 상기 절연성 구조물 내에서 상기 복수의 수평 층들을 관통하며 상기 도전성 물질 패턴 내부로 연장되는 수직 구조물을 포함한다. 상기 복수의 수평 층들의 각각은 도전성 물질을 포함하고, 상기 수직 구조물은 수직 부분 및 돌출 부분을 포함하고, 상기 수직 구조물의 상기 수직 부분은 상기 복수의 수평 층들을 관통하고, 상기 수직 구조물의 상기 돌출 부분은 상기 수직 부분으로부터 도전성 물질 패턴 내부로 연장되고, 상기 수직 구조물에서, 상기 수직 부분의 폭은 상기 돌출 부분의 폭 보다 크고, 상기 돌출 부분의 측면은 상기 도전성 물질 패턴과 접촉한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판; 상기 기판 상의 제1 절연성 구조물; 상기 제1 절연성 구조물의 상부면과 공면을 이루는 상부면을 갖는 제1 접합 패드들; 상기 제1 절연성 구조물 상의 제2 절연성 구조물; 상기 제2 절연성 구조물 내에서 상기 제2 절연성 구조물의 하부면과 공면을 이루는 하부면을 갖는 제2 접합 패드들; 상기 제2 절연성 구조물 내에서, 서로 이격되며 적층되는 복수의 수평 층들; 상기 제2 절연성 구조물 상의 도전성 물질 패턴; 및 상기 제2 절연성 구조물 내에서, 상기 복수의 수평 층들을 관통하며 상기 도전성 물질 패턴 내부로 연장되는 수직 구조물을 포함한다. 상기 제1 절연성 구조물 및 상기 제2 절연성 구조물은 서로 접촉하고, 상기 제1 접합 패드들 및 상기 제2 접합 패드들은 서로 접촉하고, 상기 수직 구조물은 수직 부분 및 상기 수직 부분의 폭 보다 작은 폭을 갖는 돌출 부분을 포함하고, 상기 수직 구조물의 상기 수직 부분은 상기 복수의 수평 층들을 관통하고, 상기 수직 구조물의 상기 돌출 부분은 상기 수직 부분으로부터 도전성 물질 패턴 내부로 연장되고, 상기 돌출 부분의 측면은 상기 도전성 물질 패턴과 접촉한다.
본 발명의 기술적 사상의 실시 예들에 따르면, 집적도를 향상시킬 수 있는 반도체 소자를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 개략적인 분해 사시도이다.
도 2는 본 발명의 일 실시예 따른 반도체 소자의 일부 구성요소를 개략적으로 나타낸 평면도이다.
도 3은 본 발명의 일 실시예 따른 반도체 소자의 일 예를 나타낸 단면도이다.
도 4는 본 발명의 일 실시예 따른 반도체 소자의 일 예를 나타낸 부분 확대도이다.
도 5a는 본 발명의 일 실시예 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 5b는 본 발명의 일 실시예 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 6a는 본 발명의 일 실시예 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 6b는 본 발명의 일 실시예 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 6c는 본 발명의 일 실시예 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 7은 본 발명의 일 실시예 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 8은 본 발명의 일 실시예 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 9는 본 발명의 일 실시예 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 10 내지 도 18은 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 도면들이다.
이하에서, '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 개략적인 분해 사시도이다.
도 1을 참조하면, 일 실시예에 따른 반도체 소자(1)는 제1 칩 구조물(CS1) 및 제2 칩 구조물(CS2)을 포함할 수 있다. 상기 제1 칩 구조물(CS1)과 상기 제2 칩 구조물(CS2)은 접합되어 결합될 수 있다.
상기 제1 칩 구조물(CS1)은 주변 회로(PC)를 포함할 수 있고, 상기 제2 칩 구조물(CS2)은 메모리 셀 어레이 영역(MCA)을 포함할 수 있다. 상기 메모리 셀 어레이 영역(MCA)은 복수개가 배치될 수 있다.
상기 주변 회로(PC)는 로우 디코더(DEC), 페이지 버퍼(PB) 및 기타 회로(PERI)를 포함할 수 있다. 상기 기판 회로(PERI)는 래치 회로(latch circuit), 캐시 회로(cache circuit), 감지 증폭기(sense amplifier), 입출력 버퍼, ESD(Electrostatic discharge) 소자 또는 데이터 입출력 회로를 포함할 수 있다.
상기 주변 회로(PC) 내의 상기 로우 디코더(DEC), 상기 페이지 버퍼(PB) 및 상기 기타 회로(PERI)는 다양 형태로 배치될 수 있다.
상기 제2 칩 구조물(CS2)은 복수의 입/출력 패드들(190)을 포함할 수 있다. 상기 복수의 입/출력 패드들(190)은 상기 제2 칩 구조물(CS2)의 적어도 일 측에 배치될 수 있다. 예를 들어, 상기 복수의 입/출력 패드들(190)은 상기 제2 칩 구조물(CS)의 적어도 일 가장자리를 따라 열을 이루어 배치될 수 있다. 상기 제2 칩 구조물(CS)에서 상기 복수의 입/출력 패드들(190)의 배치 모양은 도 1에 도시된 모양에 한정되지 않으며, 다양하게 변형될 수 있다.
일 예에서, 상기 제1 칩 구조물(CS1)은 로직 칩 구조물로 지칭할 수 있고, 상기 제2 칩 구조물(CS2)은 메모리 칩 구조물로 지칭할 수 있다.
이하에서, 상기 반도체 소자(1)의 일 예에 대하여 도 2 내지 도 3을 참조하여 설명하기로 한다. 도 2는 상기 반도체 소자(1)의 일부 구성요소를 개략적으로 나타낸 평면도이고, 도 3은 도 2의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도이다.
도 1과 함께, 도 2 및 도 3을 참조하면, 상기 제1 칩 구조물(CS1)은 기판(10), 상기 기판(10) 상의 제1 절연성 구조물(20), 상기 제1 절연성 구조물(20) 내에서 제1 칩 배선 구조물(15)을 포함하는 주변 회로(PC), 및 상기 제1 절연성 구조물(20) 내의 제1 접합 패드들(30)을 포함할 수 있다. 상기 기판(10)은 반도체 기판, 예를 들어 단결정 실리콘 기판일 수 있다.
상기 주변 회로(PC)는 상기 칩 배선 구조물(15)에 의해 전기적으로 연결되는 회로 트랜지스터들(TR)을 포함할 수 있다.
상기 제1 접합 패드들(30) 중에서 상기 주변 회로(PC)의 상기 칩 배선 구조물(15)과 전기적으로 연결되는 제1 접합 패드들은 제1 회로 접합 패드들(30c)로 정의할 수 있고, 상기 제1 접합 패드들(30) 중에서 상기 주변 회로(PC)와 전기적으로 연결되지 않는 제1 접합 패드들은 제1 더미 접합 패드(30d)로 정의할 수 있다.
상기 제1 절연 절연성 구조물(20)은 제1 내부 절연성 구조물(22) 및 상기 제1 내부 절연성 구조물(22) 상의 제1 접합 절연 층(24)을 포함할 수 있다.
상기 주변 회로(PC)는 상기 제1 내부 절연성 구조물(22) 내에 배치될 수 있다. 상기 제1 접합 절연 층(24)은 상기 제1 접합 패드들(30)의 측면들을 둘러쌀 수 있다.
상기 제2 칩 구조물(CS2)은 도전성 물질 패턴(175a), 제2 절연성 구조물(120), 복수의 수평 층들(150), 수직 구조물(132) 및 제2 접합 패드들(170)을 포함할 수 있다.
상기 제2 절연성 구조물(120)은 하부 절연 층(120a), 복수의 층간 절연 층들(120b), 캐핑 절연 층(120c) 및 제2 접합 절연 층(120d)을 포함할 수 있다. 상기 복수의 층간 절연 층들(120b) 및 상기 캐핑 절연 층(120c)은 상기 하부 절연 층(120a)과 상기 제2 접합 절연 층(120d) 사이에 배치될 수 있다.
일 예에서, 상기 제2 접합 패드들(170)은 제2 회로 접합 패드들(170c) 및 제2 더미 접합 패드(170d)를 포함할 수 있다.
상기 제2 접합 패드들(170)은 상기 제1 접합 패드들(30)과 접촉하면서 접합될 수 있다. 상기 제2 회로 접합 패드들(170c)은 상기 제1 회로 접합 패드들(30c)과 접촉하면서 접합될 수 있고, 상기 제2 더미 접합 패드(170d)은 상기 제2 더미 접합 패드(30d)와 접촉하면서 접합될 수 있다. 상기 제2 접합 절연 층(120d)은 상기 제1 접합 절연 층(20b)과 접촉하면서 접합될 수 있다.
일 예에서, 상기 제1 및 제2 접합 패드들(30, 170)은 서로 접촉하면서 결합될 수 있는 도전성 물질, 예를 들어 구리 또는 구리 합금 등으로 형성될 수 있다. 상기 제1 및 제2 접합 절연 층들(20d, 120d)은 서로 접촉하면서 결합될 수 있는 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. . 상기 제1 및 제2 접합 절연 층들(20d, 120d)은 실리콘 산화물에 한정되지 않고, SiCN 등으로 형성될 수도 있다.
상기 도전성 물질 패턴(175a)은 상기 제2 절연성 구조물(120)의 상기 하부 절연 층(120a) 상에 배치될 수 있다.
일 예에서, 상기 도전성 물질 패턴(175a)은 제1 물질 층(177a) 및 상기 제1 물질 층(177a) 상의 제2 물질 층(179a)을 포함할 수 있다. 상기 제2 물질 층(179a)은 상기 제1 물질 층(177a) 보다 낮은 비저항을 가질 수 있다.
일 예에서, 상기 제1 물질 층(177a)은 도우프트 반도체 물질 층으로 형성될 수 있다. 상기 도우프트 반도체 물질 층은 도우프트 폴리 실리콘으로 형성될 수 있다. 예를 들어, 상기 도우프트 반도체 물질 층은 N형의 도전형을 갖는 도우프트 폴리 실리콘으로 형성될 수 있다. 상기 제2 물질 층(179a)은 금속-반도체 화합물(e.g., 금속 실리사이드 등), 금속 질화물(e.g., TiN 또는 WN 등) 또는 금속(e.g., Ti, W, Al 또는 구리 등) 등과 같은 도전성 물질로 형성될 수 있다.
상기 제2 칩 구조물(CS2)은 상기 제2 절연성 구조물(120)의 상기 하부 절연 층(120a) 상에 배치되는 도전성 패드(175b)를 더 포함할 수 있다. 상기 도전성 패드(175b)는 상기 도전성 물질 패턴(175a)과 동일한 물질 및 동일한 두께로 형성될 수 있다. 예를 들어, 상기 도전성 패드(175b)는 상기 도전성 물질 패턴(175a)의 상기 제1 및 제2 물질 층들(177a, 179a)에 각각 대응하는 제3 및 제4 물질 층들(177b, 179b)을 포함할 수 있다.
상기 복수의 수평 층들(150)은 상기 제2 절연성 구조물(120) 내에서 서로 이격되며 적층될 수 있다. 상기 복수의 수평 층들(150) 및 상기 층간 절연 층들(120b)은 교대로 반복적으로 적층될 수 있다.
상기 복수의 수평 층들(150)은 패드 영역들(150p)을 포함할 수 있다. 상기 복수의 수평 층들(150)의 상기 패드 영역들(150p)은 상기 도전성 물질 패턴(175a)에 가까운 방향으로 낮아지는 계단 구조를 가질 수 있다.
상기 복수의 수평 층들(150)은 하부 수평 층들(152), 중간 수평 층들(154), 및 상부 수평 층들(156)을 포함할 수 있다.
상기 중간 수평 층들(154)은 상기 하부 수평 층들(152)과 상기 상부 수평 층들(156) 사이에 배치될 수 있다.
상기 하부 수평 층들(152)은 상기 도전성 물질 패턴(175a)에 가깝게 배치될 수 있고, 상기 상부 수평 층들(156)은 상기 제1 칩 구조물(CS1)에 가깝게 배치될 수 있다.
상기 하부 수평 층들(152)은 상기 도전성 물질 패턴(175a)으로부터 차례로 멀어지는 제1 하부 수평 층(152a), 제2 하부 수평 층(152b) 및 제3 하부 수평 층(152c)을 포함할 수 있다. 상기 상부 수평 층들(156)은 상기 도전성 물질 패턴(175a)으로부터 차례로 멀어지는 제1 상부 수평 층(156a), 제2 상부 수평 층(156b) 및 제3 상부 수평 층(156c)을 포함할 수 있다. 상기 복수의 수평 층들(150)의 각각은 도전성 물질을 포함할 수 있다.
일 예에서, 상기 복수의 수평 층들(150)의 각각은 제1 층(148a) 및 제2 층(148b)을 포함할 수 있다.
일 예에서, 상기 제1 층(148a)은 상기 제2 층(148b)의 상부면 및 하부면을 덮으면서 상기 제2 층(148b)과 상기 수직 구조물(132) 사이로 연장될 수 있다.
일 예에서, 상기 제1 층(148a) 및 상기 제2 층(148b)은 서로 다른 도전성 물질일 수 있다. 예를 들어, 상기 제1 층(148a)을 TiN 등과 같은 금속 질화물을 포함할 수 있고, 상기 제2 층(148b)은 W 등과 같은 금속을 포함할 수 있다.
다른 예에서, 상기 제1 층(148a)은 고유전체 등과 같은 절연성 물질로 형성될 수 있고, 상기 제2 층(148b)은 도전성 물질로 형성될 수 있다.
상기 하부 수평 층들(152)은 게이트 유도 누설전류(gate induced drain leakage, GIDL) 현상을 이용하여 수직형 낸드 플래쉬 메모리 소자의 소거(erase) 동작에 이용되는 소거 트랜지스터의 게이트 층, 및 상기 소거 동작에 이용되는 소거 트랜지스터의 게이트 층 아래에 위치하는 접지 선택 트랜지스터의 접지 선택 게이트 층을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 하부 수평 층들(152a, 152b)은 소거 트랜지스터의 게이트 층일 수 있고, 상기 제3 하부 수평 층(152c)은 상기 접지 선택 게이트 층일 수 있다.
상기 상부 수평 층들(156)은 게이트 유도 누설전류(gate induced drain leakage, GIDL) 현상을 이용하여 수직형 낸드 플래쉬 메모리 소자의 소거(erase) 동작에 이용되는 소거 트랜지스터의 게이트 층, 및 상기 소거 동작에 이용되는 소거 트랜지스터의 게이트 층 아래에 위치하는 스트링 선택 트랜지스터의 스트링 선택 게이트 층을 포함할 수 있다. 예를 들어, 상기 제1 상부 수평 층(156a)은 스트링 선택 게이트 층일 수 있고, 상기 제1 및 제2 상부 수평 층들(156b, 156c)은 소거 트랜지스터의 게이트 층일 수 있다.
상기 중간 수평 층들(154) 중 적어도 몇몇은 수직형 낸드 플래쉬 메모리 소자의 워드라인들일 수 있다.
상기 수직 구조물(132)은 상기 제2 절연성 구조물(120) 내에서, 상기 복수의 수평 층들(150)을 관통하며 상기 도전성 물질 패턴(175a) 내부로 연장될 수 있다.
상기 제2 칩 구조물(CS2)은 상기 캐핑 절연 층(120c) 내의 배선 구조물(160, 162, 164, 166)을 더 포함할 수 있다. 상기 배선 구조물(160, 162, 164, 166)은 비트라인 구조물(160), 게이트 배선 구조물(162), 소스 배선 구조물(164) 및 입/출력 배선 구조물(166)을 포함할 수 있다.
일 예에서, 상기 비트라인 구조물(160)은 상기 수직 구조물(132)의 상기 패드 패턴(140)과 전기적으로 연결되는 비트라인을 포함할 수 있다. 상기 비트라인 구조물(160)은 상기 제2 회로 접합 패드들(170c)과 전기적으로 연결될 수 있다.
일 예에서, 상기 게이트 배선 구조물(162)은 게이트 콘택 플러그들(162a) 및 게이트 연결 패턴들(162b)을 포함할 수 있다. 상기 게이트 콘택 플러그들(162a)은 상기 복수의 수평 층들(150)의 패드 패턴들(150p)과 접촉할 수 있다. 상기 게이트 연결 패턴들(162b)은 상기 게이트 콘택 플러그들(162a)과 상기 제2 회로 접합 패드들(170c)과 전기적으로 연결될 수 있다.
일 예에서, 상기 소스 배선 구조물(164)은 소스 콘택 플러그(164a) 및 상기 소스 콘택 플러그(164a)과 상기 제2 회로 접합 패드(170c)를 전기적으로 연결하는 소스 연결 패턴(164b)을 포함할 수 있다.
상기 소스 콘택 플러그(164a)는 상기 제2 절연성 구조물(120) 내부에 배치되는 부분으로부터 상기 도전성 물질 패턴(175a)의 상기 제1 물질 층(177a) 내부로 연장될 수 있다.
일 예에서, 상기 입/출력 배선 구조물(166)은 입/출력 콘택 플러그(166a) 및 상기 입/출력 콘택 플러그(166a)와 상기 제2 회로 접합 패드들(170c)을 전기적으로 연결하는 입/출력 연결 패턴(166b)을 포함할 수 있다. 상기 입/출력 콘택 플러그(166a)는 상기 제2 절연성 구조물(120) 내부에 배치되는 부분으로부터 상기 도전성 패드(175b)의 상기 제3 물질 층(177b) 내부로 연장될 수 있다.
상기 제2 칩 구조물(CS2)은 상기 제2 절연성 구조물(120) 상에서 상기 도전성 물질 패턴(175a)를 덮고, 상기 도전성 패드(175b)의 적어도 일부를 노출시키는 개구부를 갖는 커버 절연 층(185), 및 상기 커버 절연 층(185)에 의해 노출된 상기 도전성 패드(175b) 상의 입/출력 패드(190)를 더 포함할 수 있다. 상기 입/출력 패드(190)는 도 1에서와 같이 복수개가 배치될 수 있다.
상기 수직 구조물(132)은 상기 제2 절연성 구조물(120) 내에서 상기 복수의 수평 층들(150)을 관통하는 채널 홀(130) 내에 배치될 수 있다.
상기 수직 구조물(132)은 수직 부분(132v) 및 상기 수직 부분(132v)으로부터 연장되는 돌출 부분(132p)을 포함할 수 있다.
상기 수직 구조물(132)은 코어 영역(138), 채널 층(136), 유전체 구조물(134) 및 패드 패턴(140)을 포함할 수 있다.
상기 코어 영역(138)은 상기 수직 부분(132v) 내에 위치하는 부분으로부터 상기 돌출 부분(132p) 내로 연장될 수 있다. 상기 코어 영역(138)은 상기 복수의 수평 층들(150)을 관통하며 상기 도전성 물질 패턴(175a) 내부로 연장될 수 있다. 상기 코어 영역(48)은 절연성 물질, 또는 보이드가 형성된 절연성 물질을 포함할 수 있다.
상기 패드 패턴(140)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 패드 패턴(140)은 상기 채널 층(136)과 접촉할 수 있다. 상기 패드 패턴(140)은 상기 수직 구조물(132)에서 상기 제1 칩 구조물(CS1)에 가까운 끝 부분에 위치할 수 있다.
상기 채널 층(136)은 상기 수직 부분(132v) 내에 위치하는 부분으로부터 상기 돌출 부분(132p) 내로 연장될 수 있다. 상기 채널 층(136)은 상기 복수의 수평 층들(150)을 관통하며 상기 도전성 물질 패턴(175a) 내부로 연장될 수 있다. 상기 채널 층(136)은 폴리 실리콘으로 형성될 수 있다.
상기 유전체 구조물(134)은 상기 수직 부분(132v) 내에 위치할 수 있다.
상기 채널 층(136)은 상기 수직 부분(132v) 내에서 상기 유전체 구조물(134)과 상기 코어 영역(138) 사이에 배치될 수 있다.
상기 돌출 부분(132p) 내에서, 상기 채널 층(136)은 상기 도전성 물질 패턴(175a)과 접촉할 수 있다. 상기 돌출 부분(132p) 내에서, 상기 채널 층(136)은 상기 도전성 물질 패턴(175a)의 상기 도우프트 반도체 물질 층(177a)과 접촉할 수 있다. 상기 돌출 부분(132p) 내에서, 적어도 상기 채널 층(136)의 측면은 상기 도전성 물질 패턴(175a)의 상기 도우프트 반도체 물질 층(177a)과 접촉할 수 있다.
상기 유전체 구조물(134)은 제1 유전체 층(134a), 제2 유전체 층(134c) 및 상기 제1 및 제2 유전체 층들(134a, 134c) 사이의 정보 저장 물질 층(134b)을 포함할 수 있다. 상기 정보 저장 물질 층(134b)은 실리콘 질화물 등과 같은 전하 트랩 층일 수 있다. 상기 정보 저장 물질 층(134b)은 수직형 낸드 플래쉬 메모리 소자 등과 같은 반도체 소자에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 예를 들어, 상기 정보 저장 물질 층(134b)은 워드라인들일 수 있는 상기 중간 수평 층들(154)과 마주보는 영역들에서 정보 저장 영역들을 가질 수 있다. 이와 같은 상기 정보 저장 물질 층(134b)의 정보 저장 영역들은 메모리 셀들을 구성할 수 있다. 이와 같은 상기 정보 저장 물질 층(134b)의 정보 저장 영역들은 3차원적으로 배열될 수 있다. 따라서, 상기 메모리 셀 어레이(도 1의 MCA)는 3차원적으로 배열되는 메모리 셀들을 포함할 수 있다.
어느 하나의 수직 구조물(132) 내에서, 상기 정보 저장 물질 층(134b)은 수직 방향으로 연속적으로 이어지는 모양일 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 어느 하나의 수직 구조물(132) 내에서, 상기 정보 저장 물질 층(134b)은 수직 방향으로 서로 이격되면서 상기 복수의 수평 층들(150)과 마주보는 정보 저장 패턴들로 형성될 수도 있다. 여기서, 수직 방향은 상기 기판(10)과 수직한 방향일 수 있다.
상기 수직 구조물(132)에서, 상기 수직 부분(132v)의 최대 폭(W1)은 상기 돌출 부분(132p)의 최대 폭(W2) 보다 클 수 있다. 상기 수직 부분(132v)의 최소 폭은 상기 돌출 부분(132p)의 최대 폭 보다 클 수 있다.
상기 도전성 물질 패턴(175a)의 상기 제1 물질 층(177a)은 상기 복수의 수평 층들(150)과 중첩하는 제1 부분(177a_1), 상기 수직 구조물(132)의 상기 돌출 부분(132p)과 중첩하는 제2 부분(177a_2), 및 상기 제1 부분(177a_1)과 상기 제2 부분(177a_2) 사이의 제3 부분(177a_3)을 포함할 수 있다.
상기 도전성 물질 패턴(178a)의 상기 제1 물질 층(177a)에서, 상기 제1 부분(177a_1), 상기 제2 부분(177a_2) 및 상기 제3 부분(177a_3)의 수직 두께들은 서로 다를 수 있다. 예를 들어, 상기 제1 부분(177a_1)의 수직 두께는 상기 제2 부분(177a_2)의 수직 두께 보다 클 수 있고, 상기 제1 부분(177a_1)의 수직 두께는 상기 제3 부분(177a_3)의 수직 두께 보다 작을 수 있다.
상기 제1 하부 수평 층(152a)과 상기 제1 부분(177a_1) 사이의 거리는 상기 제1 하부 수평 층(152a)과 상기 제3 부분(177a_3) 사이의 거리 보다 클 수 있다.
상기 하부 절연 층(120a)은 상기 제1 하부 수평 층(152a)과 상기 도전성 물질 패턴(178a) 사이에 배치될 수 있다. 상기 하부 절연 층(120a)은 상기 층간 절연 층들(120b) 각각의 두께 보다 큰 두께를 가질 수 있다.
상기 돌출 부분(132p)은 상기 하부 절연 층(120a)으로부터 제1 거리(D1)로 돌출될 수 있고, 상기 제3 부분(177a_3)은 상기 제1 부분(177a_1) 보다 상기 하부 절연 층(120a) 내부로 제2 거리(D2)로 연장될 수 있다. 상기 돌출 부분(132p)의 수직 방향의 길이는 상기 제1 거리(D1)와 상기 제2 거리(D2)의 합과 같을 수 있다.
일 예에서, 상기 제1 거리(D1)는 상기 제2 거리(D2) 보다 클 수 있다.
일 예에서, 상기 제1 거리(D1)는 상기 수직 부분(132v)의 폭(W1)과 같거나, 클 수 있다.
다음으로, 상기 채널 층(136)의 변형 예에 대하여 도 5a를 참조하여 설명하기로 한다. 도 5a는 도 4에 대응하는 부분 확대도이다.
변형 예에서, 도 5a를 참조하면, 채널 층(136)은 불순물이 주입되지 않은 언도우프트 부분(136a) 및 N형의 불순물이 주입된 도우프트 부분(136b)을 포함할 수 있다. 상기 채널 층(136)의 상기 도우프트 부분(136b)은 상기 수직 구조물(132)의 상기 돌출 부분(132p) 내에 배치되며 상기 수직 부분(132v) 내로 연장될 수 있다.
일 예에서, 상기 하부 수평 층들(152) 중 적어도 하나는 상기 채널 층(136)의 상기 도우프트 부분(136b)과 마주볼 수 있다. 예를 들어, 상기 제1 하부 수평 층(152a)은 상기 채널 층(136)의 상기 도우프트 부분(136b)과 마주볼 수 있고, 상기 제3 하부 수평 층(152c)은 상기 채널 층(136)의 상기 언도우프트 부분(136a)과 마주볼 수 있다. 상기 제2 하부 수평 층(152b)은 상기 언도우프트 부분(136a)과 마주볼 수 있다.
앞에서 상술한 바와 같이, 상기 제1 하부 수평 층(152a)은 게이트 유도 누설전류(gate induced drain leakage, GIDL) 현상을 이용하여 수직형 낸드 플래쉬 메모리 소자의 소거(erase) 동작에 이용되는 소거 트랜지스터의 게이트 층일 수 있다. 상기 채널 층(136)의 상기 도우프트 부분(136b)을 상기 제1 하부 수평 층(152a)과 마주보도록 형성함으로써, 수직형 낸드 플래쉬 메모리 소자의 GIDL 현상을 이용한 소거(erase) 효율을 증가시킬 수 있다.
다음으로, 상기 수직 구조물(132)의 상기 돌출 부분(132p)의 변형 예에 대하여 도 5b를 참조하여 설명하기로 한다. 도 5b는 도 4에 대응하는 부분 확대도이다.
변형 예에서, 도 5b를 참조하면, 상기 수직 구조물(132)의 돌출 부분(132p)은 상기 하부 절연 층(120a)으로부터 제1 거리(D1a)로 돌출될 수 있다. 상기 제1 거리(D1a)는 상기 수직 부분(132v)의 폭(W1) 보다 작을 수 있다.
다음으로, 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 도 6a 내지 도 6c를 각각 참조하여 설명하기로 한다. 도 6a 내지 도 6c의 각각은 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 설명하기 위하여, 도 2의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도이다.
변형 에에서, 도 6a를 참조하면, 도 4에서 설명한 상기 도전성 패드(175b) 대신에 상기 제2 절연성 구조물(120)에 의해 측면이 둘러싸이는 도전성 패드(190a)가 제공될 수 있다. 상기 도전성 패드(190a)의 측면은 상기 제2 절연성 구조물(120)의 상기 하부 절연 층(120a)에 의해 둘러싸일 수 있다. 상기 도전성 패드(190a)는 상기 입/출력 패드(190)와 전기적으로 연결될 수 있다. 상기 도전성 패드(190a)의 상부면 및 상기 하부 절연 층(120a)의 상부면은 공면을 이룰 수 있다. 상기 도전성 패드(190a)는 금속-반도체 화합물(e.g., 금속 실리사이드 등), 금속 질화물(e.g., TiN 또는 WN 등) 또는 금속(e.g., Ti, Cu 또는 W 등) 등과 같은 도전성 물질로 형성될 수 있다.
변형 에에서, 도 6b를 참조하면, 도 4에서 설명한 상기 도전성 패드(175b) 대신에 도 6a에서와 같은 상기 도전성 패드(190a)가 제공될 수 있다. 또한, 상기 도전성 물질 패턴(175a) 하부에서 상기 제2 절연성 구조물(120) 내에 버퍼 패드(190b)가 배치될 수 있다. 상기 제1 버퍼 패드(190b)는 상기 도전성 패드(190a)와 동일한 물질 및 동일한 두께로 형성될 수 있다. 상기 버퍼 패드(190b)는 상기 도전성 물질 패턴(175a)의 상기 제1 물질 층(177a)과 접촉할 수 있다. 상기 버퍼 패드(190b)는 상기 소스 콘택 플러그(164a)와 접촉할 수 있다.
변형 에에서, 도 6c를 참조하면, 상기 도전성 패드(175b) 하부에서 상기 제2 절연성 구조물(120) 내의 제1 버퍼 패드(190a) 및 상기 도전성 물질 패턴(175a) 하부에서 상기 제2 절연성 구조물(120) 내의 제2 버퍼 패드(190b)가 배치될 수 있다. 상기 제1 버퍼 패드(190a)는 상기 도전성 패드(175b) 및 상기 입/출력 콘택 플러그(166a)와 접촉할 수 있고, 상기 제2 버퍼 패드(190b)는 상기 도전성 물질 패턴(175a)의 상기 제1 물질 층(177a) 및 상기 소스 콘택 플러그(164a)와 접촉할 수 있다. 상기 제1 및 제2 버퍼 패드들(190a, 190b)는 서로 동일한 물질 및 서로 동일한 두께로 형성될 수 있다. 상기 제1 및 제2 버퍼 패드들(190a, 190b)은 금속-반도체 화합물(e.g., 금속 실리사이드 등), 금속 질화물(e.g., TiN 또는 WN 등) 또는 금속(e.g., Ti, Cu 또는 W 등) 등과 같은 도전성 물질로 형성될 수 있다.
다음으로, 도 7을 참조하여 상기 도전성 물질 패턴(175a)의 상기 제1 물질 층(177a)의 변형 예를 설명하기로 한다. 도 7은 상기 도전성 물질 패턴(175a)의 상기 제1 물질 층(177a)의 변형 예를 설명하기 위하여 도 2의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도이다.
변형 예에서, 도 7을 참조하면, N형의 도전형을 갖는 도 3에서 설명한 제1 물질 층(도 3의 177a)은 P형의 도전형을 갖는 P형 부분(177a_1), 및 N형의 도전형을 갖는 제1 N형 부분(177a_2) 및 제2 N형 부분(177a_3)을 포함하는 제1 물질 층(177a')으로 대체될 수 있다.
상기 제1 물질 층(177a')의 상기 P형 부분(177a_1)은 상기 수직 구조물(132)과 접촉할 수 있다. 상기 제1 물질 층(177a')의 제1 N형 부분(177a_2) 및 제2 N형 부분(177a_3)은 상기 수직 구조물(132)과 이격될 수 있다. 상기 제1 N형 부분(177a_2)은 상기 제2 물질 층(179a)과 접촉할 수 있다. 상기 제2 N형 부분(177a_3_)은 상기 소스 콘택 플러그(164a)와 접촉할 수 있다.
상기 도전성 패드(175b)의 상기 제3 물질 층(177b)은 N형의 도전형을 가질 수 있다.
다음으로, 도 8을 참조하여 상기 분리 구조물(158)의 변형 예를 설명하기로 한다. 도 7은 상기 분리 구조물(158)의 변형 예를 설명하기 위하여 도 2의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도이다.
변형 예에서, 도 8을 참조하면, 도 3에서 설명한 상기 도전성 물질 패턴(175a)과 이격되는 상기 분리 구조물(도 3의 158)은 상기 도전성 물질 패턴(175a)의 상기 제1 물질 층(177a)과 접촉하는 분리 구조물(158')로 대체될 수 있다.
다음으로, 도 9를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다. 도 9는 도 2의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도이다.
변형 예에서, 도 9를 참조하면, 변형 예에서의 반도체 소자(1a)는 도 1 내지 도 4를 참조하여 설명한 상기 반도체 소자(1) 보다 제3 칩 구조물(CS3)을 더 포함할 수 있다. 상기 제3 칩 구조물(CS3)은 도 1 내지 도 4를 참조하여 설명한 것과 동일한 상기 제1 칩 구조물(CS1)과 상기 제2 칩 구조물(CS2) 사이에 배치될 수 있다. 따라서, 상기 제1 칩 구조물(CS1)과 상기 제2 칩 구조물(CS2) 각각에 대한 설명은 앞에서 설명한 것과 동일하므로, 여기서 자세한 설명은 생략하기로 한다.
상기 제3 칩 구조물(CS3)은 상기 제2 칩 구조물(CS2)의 상기 도전성 물질 패턴(175a), 상기 도전성 패드(175b), 상기 제2 절연성 구조물(120), 상기 복수의 수평 층들(150), 상기 수직 구조물(132), 상기 분리 구조물(158), 상기 배선 구조물(160, 162, 164, 166), 및 상기 제2 접합 패드들(170)에 각각 대응하는 도전성 물질 패턴(175a'), 도전성 패드(175b'), 제3 절연성 구조물(120'), 상기 복수의 수평 층들(150'), 수직 구조물(132'), 상기 분리 구조물(158a), 배선 구조물(160', 162', 164', 166') 및 상기 제3 접합 패드들(170')을 포함할 수 있다.
상기 제3 칩 구조물(CS3)에서, 상기 제3 접합 패드들(170')은 상기 제2 칩 구조물(CS2)의 상기 제2 접합 패드들(170)과 접촉하면서 접합될 수 있고, 상기 제3 절연성 구조물(120')은 상기 제2 칩 구조물(CS2)의 상기 제2 절연성 구조물(120)과 접촉하면서 접합될 수 있다.
상기 제3 칩 구조물(CS3)은 상기 제3 절연성 구조물(120') 하부에서 상기 도전성 물질 패턴(175a') 및 도전성 패드(175b')을 덮는 중간 접합 절연 층(185') 및 상기 중간 접합 절연 층(185')에 의해 측면들이 둘러싸이는 중간 접합 패드들(192)을 더 포함할 수 있다.
상기 제3 칩 구조물(CS3)에서, 상기 중간 접합 절연 층(185')은 상기 제1 칩 구조물(CS1)의 상기 제1 절연 구조물(20)과 접촉하면서 접합될 수 있고, 상기 중간 접합 패드들(192)은 상기 제1 칩 구조물(CS1)의 상기 제1 접합 패드들(30)과 접촉하면서 접합될 수 있다.
상기 제2 칩 구조물(CS2)은 상부 신호 연결 패턴(171)을 더 포함할 수 있고, 상기 제3 칩 구조물(CS3)은 중간 신호 연결 패턴(171', 168, 175c, 192)을 더 포함할 수 있다. 상기 제3 칩 구조물(CS3)의 상기 중간 신호 연결 패턴(171', 168, 175c, 192)은 상기 제2 칩 구조물(CS2)의 상기 상부 신호 연결 패턴(171)과 전기적으로 연결될 수 있고, 상기 제1 칩 구조물(CS1)의 상기 제1 접합 패드(30)와 전기적으로 연결될 수 있다. 따라서, 상기 제1 내지 제3 칩 구조물들(CS1, CS2, CS3)은 상기 중간 신호 연결 패턴(171', 168, 175c, 192), 상기 상부 신호 연결 패턴(171) 및 상기 제1 접합 패드(30)을 통하여 전기적으로 연결될 수 있다.
다음으로, 도 10 내지 도 18을 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 설명하기로 한다.
도 10을 참조하면, 제1 칩 구조물(CS1)을 형성할 수 있다. 상기 제1 칩 구조물(CS1)은 기판(10), 상기 기판(10) 상에 형성된 제1 절연성 구조물(20), 상기 제1 절연성 구조물(20) 내에 형성된 주변 회로(PC), 및 상기 제1 절연성 구조물(20) 내에서 상기 주변 회로(PC) 상에 형성된 제1 접합 패드들(30)을 포함할 수 있다. 상기 기판(10)은 반도체 기판, 예를 들어 단결정 실리콘 기판일 수 있다.
상기 주변 회로(PC)는 회로 소스/드레인(S/D) 및 회로 게이트(G)를 포함하는 회로 트랜지스터들(TR), 및 상기 회로 트랜지스터들(TR)과 전기적으로 연결되는 제1 칩 배선 구조물(15)을 포함하도록 형성될 수 있다. 상기 제1 절연성 구조물(20)은 제1 내부 절연성 구조물(20a) 및 상기 제1 내부 절연성 구조물(20a) 상에 형성된 상기 제1 접합 절연 층(20b)을 포함할 수 있다.
상기 주변 회로(PC)는 상기 제1 내부 절연성 구조물(20a) 내부에 매립될 수 있다.
상기 제1 접합 절연 층(20b) 및 상기 제1 접합 패드들(30)은 공면을 이루는 상부면들을 가질 수 있다.
일 예에서, 상기 제1 접합 패드들(30)은 구리로 형성될 수 있다. 그렇지만, 상기 제1 접합 패드들(30)은 구리에 한정되지 않고, 접합을 형성할 수 있는 다른 도전성 물질로 형성될 수도 있다.
도 11a 및 도 11b를 참조하면, 희생 기판(110) 상에 하부 절연 층(120a)을 형성할 수 있다. 상기 희생 기판(110)은 반도체 기판일 수 있다. 상기 하부 절연 층(120a)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 하부 절연 층(120a) 상에 교대로 반복적으로 적층되는 복수의 희생 게이트 층들(125) 및 복수의 층간 절연 층들(120b)을 형성할 수 있다.
일 예에서, 상기 복수의 층간 절연 층들(120b)은 실리콘 산화물로 형성될 수 있다.
상기 하부 절연 층(120a)은 각각의 상기 복수의 층간 절연 층들(120b)의 두께 보다 큰 두께를 가질 수 있다.
일 예에서, 상기 복수의 희생 게이트 층들(125)은 상기 복수의 층간 절연 층들(120b)과 다른 식각성을 갖는 절연성 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
다른 예에서, 상기 복수의 희생 게이트 층들(125)은 도우프트 실리콘, 금속-반도체 화합물(e.g., 금속 실리사이드 등), 금속 질화물(e.g., TiN 또는 WN 등) 또는 금속(e.g., Ti 또는 W 등) 등과 같은 도전성 물질로 형성될 수 있다.
상기 복수의 희생 게이트 층들(125) 및 상기 복수의 층간 절연 층들(120b)을 패터닝하여, 계단 구조로 배열되는 희생 패드 영역들(125p)을 형성할 수 있다.
상기 복수의 희생 게이트 층들(125) 및 상기 복수의 층간 절연 층들(120b)을 덮는 제1 예비 캐핑 절연 층(119a)을 형성할 수 있다.
상기 제1 예비 캐핑 절연 층(119a), 상기 복수의 희생 게이트 층들(125) 및 상기 복수의 층간 절연 층들(120b)을 관통하며 상기 희생 기판(110) 내부로 연장되는 채널 홀(130)을 형성할 수 있다.
일 예에서, 상기 희생 기판(110) 내부에 형성된 상기 채널 홀(128)의 깊이(D)는 상기 채널 홀(128)의 폭(W)과 실질적으로 동일할 수 있다.
다른 예에서, 상기 희생 기판(110) 내부에 형성된 상기 채널 홀(128)의 깊이(D)는 상기 채널 홀(128)의 폭(W) 보다 클 수 있다.
다른 예에서, 상기 희생 기판(110) 내부에 형성된 상기 채널 홀(128)의 깊이(D)는 상기 채널 홀(128)의 폭(W) 보다 작을 수 있다.
상기 채널 홀(128) 내에 수직 구조물(132)을 형성할 수 있다.
상기 수직 구조물(132)은 복수개가 형성될 수 있다.
상기 수직 구조물(132)을 형성하는 것은 상기 채널 홀(130)을 내벽을 덮는 유전체 구조물(134)을 형성하고, 상기 채널 홀(130) 내에서 상기 유전체 구조물(134)을 덮는 채널 층(136)을 형성하고, 상기 채널 홀(130)을 부분적으로 채우는 코어 영역(138)을 형성하고, 상기 코어 영역(138) 상에 패드 패턴(140)을 형성하는 것을 포함할 수 있다.
상기 유전체 구조물(134)을 형성하는 것은 제1 유전체 층(134a), 정보 저장 물질 층(134b) 및 제2 유전체 층(134c)을 차례로 형성하는 것을 포함할 수 있다.
상기 코어 영역(138)은 상기 복수의 희생 게이트 층들(125)을 관통하며 상기 희생 기판(110) 내부까지 연장될 수 있다. 따라서, 상기 코어 영역(138)은 상기 복수의 희생 게이트 층들(125)과 마주보는 측면을 가질 수 있다.
일 예에서, 상기 정보 저장 물질 층(134b)은 실리콘 질화물 등과 같은 전하 트랩 층일 수 있다. 상기 정보 저장 물질 층(134b)은 수직형 낸드 플래쉬 메모리 소자 등과 같은 반도체 소자에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다.
일 예에서, 상기 코어 영역(138)은 보이드를 포함하는 절연성 물질로 형성될 수 있다. 다른 예에서, 상기 코어 영역(138)은 보이드를 포함하지 않는 절연성 물질로 형성될 수 있다.
상기 채널 층(136)은 실리콘으로 형성될 수 있다. 예를 들어, 상기 채널 층(136)은 언도우프트 실리콘으로 형성될 수 있다.
상기 패드 패턴(140)은 도우프트 실리콘으로 형성될 수 있다. 예를 들어, 상기 패드 패턴(140)은 N형의 도전형을 갖는 도우프트 폴리 실리콘으로 형성될 수 있다. 상기 패드 패턴(140)은 상기 채널 층(136)과 접촉할 수 있다. 상기 패드 패턴(140)과 인접하는 상기 채널 층(136)의 부분은 N형의 도전형을 가질 수 있다.
도 12를 참조하면, 상기 제1 예비 캐핑 절연 층(도 11a의 119a)의 두께를 증가시킨 제2 예비 캐핑 절연 층(119b)을 형성할 수 있다. 상기 제2 예비 캐핑 절연 층(119b)을 형성하는 것은 상기 제1 예비 캐핑 절연 층(도 11a의 119a)의 상부면을 덮는 절연 층을 증착하여 형성할 수 있다.
상기 제2 예비 캐핑 절연 층(119b), 상기 복수의 층간 절연 층들(120b) 및 상기 복수의 희생 게이트 층들(125)을 패터닝하여, 적어도 상기 복수의 층간 절연 층들(120b) 및 상기 복수의 희생 게이트 층들(125)을 관통하는 분리 트렌치들(145)를 형성할 수 있다.
상기 분리 트렌치들(145)은 상기 복수의 희생 게이트 층들(125)의 측면들을 노출시킬 수 있다.
일 예에서, 상기 분리 트렌치들(145)은 상기 하부 절연 층(120a) 내부로 연장되면서 상기 희생 기판(110)과 이격될 수 있다.
다른 예에서, 상기 분리 트렌치들(145)은 상기 하부 절연 층(120a)을 관통하면서 상기 희생 기판(110)을 노출시킬 수 있다.
도 13을 참조하면, 일 예에서, 상기 복수의 희생 게이트 층들(도 12의 125)을 절연성 물질로 형성하는 경우에, 상기 분리 트렌치들(145)에 의해 노출되는 상기 복수의 희생 게이트 층들(도 12의 125)을 복수의 수평 층들(150)로 대체할 수 있다. 예를 들어, 상기 분리 트렌치들(145)에 의해 노출되는 상기 복수의 희생 게이트 층들(도 12의 125)을 제거하고, 상기 복수의 희생 게이트 층들(도 12의 125)이 제거된 빈 공간들 내에 상기 복수의 수평 층들(150)을 형성할 수 있다.
일 예에서, 상기 복수의 수평 층들(150)은 도전성 물질을 포함할 수 있다.
다른 예에서, 상기 복수의 희생 게이트 층들(도 12의 125)을 도전성 물질로 형성하는 경우에, 상기 복수의 희생 게이트 층들(도 12의 125)을 제거하지 않을 수 있다. 이 경우에, 상기 복수의 희생 게이트 층들(도 12의 125)은 복수의 수평 층들로 지칭될 수 있다.
일 예에서, 상기 복수의 수평 층들(150)은 하부 수평 층들(152), 상기 하부 수평 층들(152) 상의 중간 수평 층들(154), 및 상기 중간 수평 층들(154) 상의 상부 수평 층들(156)을 포함할 수 있다. 상기 하부 수평 층들(152)은 차례로 적층되는 제1 하부 수평 층(152a), 제2 하부 수평 층(152b) 및 제3 하부 수평 층(152c)을 포함할 수 있다. 상기 상부 수평 층들(156)은 차례로 적층되는 제1 상부 수평 층(156a), 제2 상부 수평 층(156b) 및 제3 상부 수평 층(156c)을 포함할 수 있다.
상기 분리 트렌치들(145)을 채우는 분리 구조물들(158)을 형성할 수 있다. 상기 분리 구조물들(158)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
도 14를 참조하면, 상기 제2 예비 캐핑 절연 층(도 13의 119b)을 갖는 상기 희생 기판(110) 상에서 배선 공정을 진행하여, 상기 제2 예비 캐핑 절연 층(도 13의 119b)의 두께를 증가시킨 캐핑 절연 층(120c)을 형성하면서, 배선 구조물(160, 162, 164, 166)을 형성할 수 있다.
상기 캐핑 절연 층(120c) 및 상기 배선 구조물(160, 162, 164, 166) 상에 제2 접합 절연 층(120d) 및 제2 접합 패드들(170)을 형성할 수 있다. 상기 제2 접합 절연 층(120d) 및 상기 제2 접합 패드들(170)은 공면을 형성하는 상부면들을 가질 수 있다.
일 예에서, 상기 제2 접합 패드들(170)은 제2 회로 접합 패드들(170c) 및 제2 더미 접합 패드(170d)를 포함할 수 있다.
상기 캐핑 절연 층(120c)을 형성하기 위하여 상기 제2 예비 캐핑 절연 층(도 13의 119b)의 두께를 증가시키는 것은 상기 제2 예비 캐핑 절연 층(도 13의 119b) 상에 절연 층들을 증착하는 것을 포함할 수 있다.
상기 하부 절연 층(120a), 상기 복수의 층간 절연 층들(120b), 상기 캐핑 절연 층(120c) 및 상기 제2 접합 절연 층(120d)은 제2 절연성 구조물(120)을 구성할 수 있다.
상기 배선 구조물(160, 162, 164, 166)은 비트라인 구조물(160), 게이트 배선 구조물(162), 소스 배선 구조물(164) 및 입/출력 배선 구조물(166)을 포함할 수 있다.
일 예에서, 상기 비트라인 구조물(160)은 비트라인(160b) 및 상기 비트라인(160b)과 상기 수직 구조물(132)의 상기 패드 패턴(40)을 전기적으로 연결하는 제1 비트라인 연결 패턴(160a), 및 상기 비트라인(160b)과 상기 제2 접합 패드들(170) 중 어느 하나의 접합 패드(170c)와 전기적으로 연결하는 제2 비트라인 연결 패턴(160c)을 포함할 수 있다. 상기 비트라인(160b)이 복수개인 경우에, 복수개의 비트라인들은 상기 제2 접합 패드들(170) 중 복수개의 접합 패드들(170c)과 각각 전기적으로 연결될 수 있다.
일 예에서, 상기 게이트 배선 구조물(162)은 게이트 콘택 플러그들(162a) 및 게이트 연결 패턴들(162b)을 포함할 수 있다. 상기 게이트 콘택 플러그들(162a)은 상기 복수의 수평 층들(150)의 패드 패턴들(150p)과 접촉할 수 있다. 상기 게이트 연결 패턴들(162b)은 상기 게이트 콘택 플러그들(162a)과 상기 제2 접합 패드들(170) 중 몇몇 접합 패드들(170c)과 전기적으로 연결될 수 있다.
일 예에서, 상기 소스 배선 구조물(164)은 소스 콘택 플러그(164a) 및 상기 소스 콘택 플러그(164a)과 상기 제2 접합 패드들(170) 중 어느 하나의 접합 패드(170c)를 전기적으로 연결하는 소스 연결 패턴(164b)을 포함할 수 있다.
일 예에서, 상기 입/출력 배선 구조물(166)은 입/출력 콘택 플러그(166a) 및 상기 입/출력 콘택 플러그(166a)과 상기 제2 접합 패드들(170) 중 어느 하나의 접합 패드(170c)를 전기적으로 연결하는 입/출력 연결 패턴(166b)을 포함할 수 있다.
따라서, 상기 희생 기판(110), 상기 절연성 구조물(120), 상기 복수의 수평 층들(150), 상기 배선 구조물(160, 162, 164, 166) 및 상기 제2 접합 패드들(170)을 포함하는 예비 칩 구조물(CSa)을 형성할 수 있다.
도 15를 참조하면, 웨이퍼 본딩 공정을 진행하여, 상기 예비 칩 구조물(CSa)의 상기 제2 접합 패드들(170) 및 상기 제1 칩 구조물(CS1)의 상기 제1 접합 패드들(30)을 접촉시키면서 접합시킬 수 있다. 도 15에서, 화살표는 상기 예비 칩 구조물(CSa)과 상기 제1 칩 구조물(CS1)이 서로 마주보면서 접촉하는 것을 나타낼 수 있다.
상기 제2 접합 패드들(170) 및 상기 제1 접합 패드들(30)이 접합되는 동안에, 상기 제1 접합 절연 층(20b) 및 상기 제2 접합 절연 층(120d)은 서로 접촉하면서 접합될 수 있다. 따라서, 상기 예비 칩 구조물(CSa)과 상기 제1 칩 구조물(CS1)은 서로 접합되어 하나의 구조물로 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 상기 제1 칩 구조물(CS1)과 결합된 상기 예비 칩 구조물(CSa)의 상기 희생 기판(도 15의 110)을 제거할 수 있다. 상기 희생 기판(도 15의 110)이 제거되면서, 상기 수직 구조물(132)의 일부, 상기 소스 콘택 플러그(164a)의 일부, 및 상기 입/출력 콘택 플러그(166a)의 일부가 돌출되는 모양으로 노출될 수 있다.
상기 희생 기판(도 15의 110)을 제거하면서 상기 수직 구조물(132)의 상기 유전체 구조물(134)이 노출될 수 있다.
도 17을 참조하면, 상기 희생 기판(도 15의 110)을 제거하면서 노출된 상기 수직 구조물(132)의 상기 유전체 구조물(134)을 식각할 수 있다. 더 나아가서, 상기 하부 절연 층(120a) 내에 위치하는 상기 유전체 구조물(134)의 일부를 식각할 수 있다. 따라서, 상기 수직 구조물(132)은 상기 유전체 구조물(134)이 잔존하는 수직 부분(132v) 및 상기 유전체 구조물(134)이 식각되어 제거된 돌출 부분(132p)을 포함할 수 있다.
상기 수직 구조물(132)의 상기 돌출 부분(132p)의 상기 채널 층(136)은 노출될 수 있다.
이온 주입 공정(173)을 진행하여, 상기 채널 층(136) 내에 불순물을 주입할 수 있다. 따라서, 상기 채널 층(136)은 상기 이온 주입 공정(173)에 의해 불순물이 주입된 도우프트 부분(136b) 및 상기 이온 주입 공정(173)에 의해 불순물이 주입되지 않은 언도우프트 부분(136a)을 포함할 수 있다.
상기 이온 주입 공정(173)은 플라즈마 이온 주입 공정 또는 경사 이온 주입 공정일 수 있다.
일 예에서, 상기 채널 층(136)의 상기 도우프트 부분(136b)은 N형의 도전형을 가질 수 있다. 상기 채널 층(136)이 폴리 실리콘으로 형성되는 경우에, 상기 언도우프트 부분(136a)은 언도우프트 폴리 실리콘으로 형성될 수 있고, 상기 도우프트 부분(136b)은 N형의 도전형을 갖는 도우프트 폴리 실리콘으로 형성될 수 있다.
다른 예에서, 상기 이온 주입 공정(173)은 생략될 수 있다.
도 18을 참조하면, 상기 하부 절연 층(120a)을 덮는 도전성 물질 층(175)을 형성할 수 있다. 상기 도전성 물질 층(175)은 제1 물질 층(177) 및 상기 제1 물질 층(177) 상의 제2 물질 층(179)을 포함할 수 있다.
일 예에서, 상기 제1 물질 층(177)은 도우프트 폴리 실리콘으로 형성할 수 있고, 상기 제2 물질 층(179)은 금속-반도체 화합물(e.g., 금속 실리사이드 등), 금속 질화물(e.g., TiN 또는 WN 등) 및 금속(e.g., Ti, W, Al 또는 Cu 등) 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다.
다시, 도 3을 참조하면, 상기 도전성 물질 층(도 18의 175)을 패터닝하여, 도전성 물질 패턴(175a) 및 도전성 패드(175b)를 형성할 수 있다. 상기 도전성 물질 패턴(175a)은 상기 복수의 수평 층들(150)과 중첩하며 상기 소스 콘택 플러그(164a)와 접촉할 수 있다. 상기 도전성 패드(175b)는 상기 입/출력 콘택 플러그(166a)와 접촉할 수 있다.
상기 제2 절연성 구조물(120) 상에서 상기 도전성 물질 패턴(175a)를 덮고, 상기 도전성 패드(175b)의 적어도 일부를 노출시키는 개구부를 갖는 커버 절연 층(185)을 형성할 수 있다. 상기 커버 절연 층(185)에 의해 노출된 상기 도전성 패드(175b) 상에 입/출력 패드(190)를 형성할 수 있다. 따라서, 상기 제1 칩 구조물(CS1) 상에 제2 칩 구조물(CS2)이 형성될 수 있다.
상술한 실시예들에 따르면, 서로 접합된 적어도 두 개의 칩 구조물들(CS1, CS2)을 포함하는 반도체 소자(1)를 제공할 수 있다. 두 개의 칩 구조물들(CS1, CS2) 중에서 상기 제1 칩 구조물(CS1)은 주변 회로(PC)를 포함할 수 있고, 상기 제2 칩 구조물(CS2)은 메모리 셀 어레이 영역(MCA)를 포함할 수 있다. 상기 주변 회로(PC)와 상기 메모리 셀 어레이 영역(MCA)을 수직 방향으로 중첩하도록 배치될 수 있기 때문에, 상기 주변 회로(PC)와 상기 메모리 셀 어레이 영역(MCA)이 차지하는 평면적을 최소화할 수 있다. 따라서, 반도체 소자(1)를 소형화할 수 있다.
실시예들에서, 상기 도전성 물질 패턴(175a)의 상기 제1 물질 층(177a)을 도우프트 반도체 물질 층, 예를 들어 N형의 도전형을 갖는 폴리 실리콘 층으로 형성함으로써, 수직형 낸드 플래쉬 메모리 소자의 GIDL 현상을 이용한 소거(erase) 효율을 증가시킬 수 있다. 따라서, 반도체 소자(1)의 성능을 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 칩 구조물; 및
    상기 제1 칩 구조물과 결합되는 제2 칩 구조물을 포함하되,
    상기 제1 칩 구조물은,
    반도체 기판;
    상기 반도체 기판 상의 제1 절연성 구조물;
    상기 제1 절연성 구조물 내의 주변 회로; 및
    상기 제1 절연성 구조물 내의 제1 접합 패드들을 포함하고,
    상기 제2 칩 구조물은,
    제2 절연성 구조물;
    상기 제2 절연성 구조물 상의 도전성 물질 패턴;
    상기 제2 절연성 구조물 내에서, 서로 이격되며 적층되는 복수의 수평 층들;
    상기 제2 절연성 구조물 내에서, 상기 복수의 수평 층들을 관통하며 상기 도전성 물질 패턴 내부로 연장되는 수직 구조물; 및
    상기 제2 절연성 구조물 내의 제2 접합 패드들을 포함하고,
    상기 제1 절연성 구조물 및 상기 제2 절연성 구조물은 서로 접촉하고,
    상기 제1 접합 패드들 및 상기 제2 접합 패드들은 서로 접촉하고,
    상기 수직 구조물은 수직 부분 및 상기 수직 부분으로부터 연장되는 돌출 부분을 포함하고,
    상기 수직 구조물의 상기 수직 부분은 상기 복수의 수평 층들을 관통하고,
    상기 수직 구조물의 상기 돌출 부분은 상기 수직 부분으로부터 도전성 물질 패턴 내부로 연장되고,
    상기 수직 구조물은 상기 수직 부분 내에서부터 상기 돌출 부분 까지 연장되는 채널 층을 포함하고,
    상기 돌출 부분 내의 상기 채널 층의 측면은 상기 도전성 물질 패턴과 접촉하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 수직 구조물에서, 상기 수직 부분의 폭은 상기 돌출 부분의 폭 보다 큰 반도체 소자.
  3. 제 1 항에 있어서,
    상기 수직 구조물은 코어 영역 및 유전체 구조물을 더 포함하되,
    상기 코어 영역은 상기 수직 구조물의 상기 수직 부분 내에서부터 상기 돌출 부분 까지 연장되고,
    상기 유전체 구조물은 상기 수직 구조물의 상기 수직 부분 내에 배치되고,
    상기 채널 층은 상기 수직 구조물의 상기 수직 부분 내에서 상기 유전체 구조물과 상기 코어 영역 사이에 배치되며 상기 수직 구조물의 상기 돌출 부분 내로 연장되고,
    상기 유전체 구조물은 정보 저장 물질 층을 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 도전성 물질 패턴은 제1 물질 층 및 상기 제1 물질 층 상의 제2 물질 층을 포함하고,
    상기 제1 물질 층은 도우프트 반도체 물질 층이고,
    상기 제2 물질 층은 상기 제1 물질 층 보다 비저항이 낮은 도전성 물질로 형성되는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제1 물질 층은 N형의 도전형을 갖는 폴리 실리콘으로 형성되는 반도체 소자.
  6. 제 4 항에 있어서,
    상기 제1 물질 층은 N형의 도전형을 갖는 N형 부분 및 P형의 도전형을 갖는 P형 부분을 포함하고,
    상기 P형 부분은 상기 수직 구조물의 상기 돌출 부분과 접촉하고,
    상기 N형 부분은 상기 제2 물질 층과 접촉하는 반도체 소자.
  7. 제 4 항에 있어서,
    상기 도전성 물질 패턴은 상기 복수의 수평 층들과 중첩하는 제1 부분, 상기 수직 구조물의 상기 돌출 부분과 중첩하는 제2 부분, 및 상기 제1 부분과 상기 제2 부분 사이의 제3 부분을 포함하고,
    상기 도전성 물질 패턴에서, 상기 제1 부분, 상기 제2 부분 및 상기 제3 부분의 두께들은 서로 다른 반도체 소자.
  8. 제 7 항에 있어서,
    상기 복수의 수평 층들은 상기 도전성 물질 패턴에 가장 가까운 하부 수평 층을 포함하고,
    상기 하부 수평 층과 상기 제1 부분 사이의 거리는 상기 하부 수평 층과 상기 제3 부분 사이의 거리 보다 큰 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제2 칩 구조물은,
    상기 제2 절연성 구조물 내에 배치되며 상기 도전성 물질 패턴과 전기적으로 연결되는 소스 배선 구조물;
    상기 제2 절연성 구조물 내의 입/출력 배선 구조물;
    상기 입/출력 배선 구조물 상에서 상기 입/출력 배선 구조물과 전기적으로 연결되는 도전성 패드; 및
    상기 도전성 패드 상에서 상기 도전성 패드와 전기적으로 연결되는 입/출력 패드를 더 포함하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 도전성 패드는 상기 도전성 물질 패턴과 동일한 물질 및 동일한 두께로 형성되고,
    상기 입/출력 배선 구조물의 입/출력 콘택 플러그는 상기 제2 절연성 구조물 내에 배치되는 부분으로부터 상기 도전성 패드 내부로 연장되고,
    상기 소스 배선 구조물은 상기 제2 절연성 구조물 내에 배치되며 상기 도전성 물질 패턴 내부로 연장되는 소스 콘택 플러그를 포함하는 반도체 소자.
  11. 제 9 항에 있어서,
    상기 제2 칩 구조물은,
    상기 제2 절연성 구조물 내에 배치되며 상기 도전성 물질 패턴과 전기적으로 연결되는 소스 배선 구조물;
    상기 제2 절연성 구조물 내의 입/출력 배선 구조물;
    상기 입/출력 배선 구조물 상에서 상기 입/출력 배선 구조물과 전기적으로 연결되는 도전성 패드; 및
    상기 도전성 패드 상에서 상기 도전성 패드와 전기적으로 연결되는 입/출력 패드를 더 포함하되,
    상기 도전성 패드의 측면은 상기 제2 절연성 구조물에 의해 둘러싸이는 반도체 소자.
  12. 제 1 항에 있어서,
    상기 제2 칩 구조물은,
    상기 제2 절연성 구조물 내에서 상기 수직 구조물과 상기 제2 접합 패드들 사이에 배치되는 비트라인 구조물; 및
    상기 제2 절연성 구조물 내에서 상기 복수의 수평 층들의 패드 영역들과 상기 제2 접합 패드들 사이에 배치되는 게이트 배선 구조물을 더 포함하고,
    상기 복수의 수평 층들의 상기 패드 영역들은 상기 도전성 물질 패턴에 가까운 방향으로 낮아지는 계단 구조를 갖는 반도체 소자.
  13. 절연성 구조물;
    상기 절연성 구조물 내에서, 서로 이격되며 적층되는 복수의 수평 층들;
    상기 절연성 구조물과 접촉하는 도전성 물질 패턴; 및
    상기 절연성 구조물 내에서 상기 복수의 수평 층들을 관통하며 상기 도전성 물질 패턴 내부로 연장되는 수직 구조물을 포함하되,
    상기 복수의 수평 층들의 각각은 도전성 물질을 포함하고,
    상기 수직 구조물은 수직 부분 및 돌출 부분을 포함하고,
    상기 수직 구조물의 상기 수직 부분은 상기 복수의 수평 층들을 관통하고,
    상기 수직 구조물의 상기 돌출 부분은 상기 수직 부분으로부터 도전성 물질 패턴 내부로 연장되고,
    상기 수직 구조물에서, 상기 수직 부분의 폭은 상기 돌출 부분의 폭 보다 크고,
    상기 돌출 부분의 측면은 상기 도전성 물질 패턴과 접촉하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 도전성 물질 패턴은 도우프트 반도체 물질 층을 포함하고,
    상기 수직 구조물은 상기 수직 부분 내부로부터 상기 돌출 부분 내로 연장되는 채널 층을 포함하고,
    상기 수직 구조물의 상기 돌출 부분 내에 위치하는 상기 채널 층의 측면은 상기 도우프트 반도체 물질 층과 접촉하는 반도체 소자.
  15. 제 14 항에 있어서,
    상기 복수의 수평 층들은 상기 도전성 물질 패턴에 가장 가까운 하부 수평 층을 포함하고,
    상기 도우프트 반도체 물질 층은 상기 하부 수평 층과 중첩하는 제1 부분, 상기 돌출 부분과 중첩하는 제2 부분 및 상기 제1 부분과 상기 제2 부분 사이의 제3 부분을 포함하고,
    상기 하부 수평 층과 상기 제1 부분 사이의 거리는 상기 하부 수평 층과 상기 제3 부분 사이의 거리 보다 큰 반도체 소자.
  16. 제 14 항에 있어서,
    상기 도전성 물질 패턴은 상기 도우프트 반도체 물질 층 보다 비저항이 낮은 도전성 물질 층을 더 포함하는 반도체 소자.
  17. 기판;
    상기 기판 상의 제1 절연성 구조물;
    상기 제1 절연성 구조물의 상부면과 공면을 이루는 상부면을 갖는 제1 접합 패드들;
    상기 제1 절연성 구조물 상의 제2 절연성 구조물;
    상기 제2 절연성 구조물 내에서 상기 제2 절연성 구조물의 하부면과 공면을 이루는 하부면을 갖는 제2 접합 패드들;
    상기 제2 절연성 구조물 내에서, 서로 이격되며 적층되는 복수의 수평 층들;
    상기 제2 절연성 구조물 상의 도전성 물질 패턴; 및
    상기 제2 절연성 구조물 내에서, 상기 복수의 수평 층들을 관통하며 상기 도전성 물질 패턴 내부로 연장되는 수직 구조물을 포함하되,
    상기 제1 절연성 구조물 및 상기 제2 절연성 구조물은 서로 접촉하고,
    상기 제1 접합 패드들 및 상기 제2 접합 패드들은 서로 접촉하고,
    상기 수직 구조물은 수직 부분 및 상기 수직 부분의 폭 보다 작은 폭을 갖는 돌출 부분을 포함하고,
    상기 수직 구조물의 상기 수직 부분은 상기 복수의 수평 층들을 관통하고,
    상기 수직 구조물의 상기 돌출 부분은 상기 수직 부분으로부터 도전성 물질 패턴 내부로 연장되고,
    상기 돌출 부분의 측면은 상기 도전성 물질 패턴과 접촉하는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 도전성 물질 패턴은 도우프트 실리콘을 포함하고,
    상기 복수의 수평 층들의 각각은 도전성 물질을 포함하고,
    상기 수직 구조물은 채널 층 및 유전체 구조물을 포함하고,
    상기 채널 층은 상기 수직 부분 내에서부터 상기 돌출 부분 까지 연장되고,
    상기 돌출 부분 내의 상기 채널 층의 측면은 상기 도전성 물질 패턴과 접촉하고,
    상기 유전체 구조물은 제1 유전체 층, 제2 유전체 층 및 상기 제1 및 제2 유전체 층들 사이의 정보 저장 물질 층을 포함하고,
    상기 정보 저장 물질 층은 상기 복수의 수평 층들과 마주보는 반도체 소자.
  19. 제 17 항에 있어서,
    분리 구조물을 더 포함하되,
    상기 분리 구조물은 상기 제2 절연성 구조물 내에서 상기 복수의 수평 층들을 관통하고 상기 도전성 물질 패턴과 이격되는 반도체 소자.
  20. 제 17 항에 있어서,
    분리 구조물을 더 포함하되,
    상기 분리 구조물은 상기 제2 절연성 구조물 내에서 상기 복수의 수평 층들을 관통하면서 연장되어 상기 도전성 물질 패턴과 접촉하는 반도체 소자.
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