CN113053910A - 半导体装置 - Google Patents

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CN113053910A
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CN
China
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layer
vertical
conductive material
pattern
semiconductor device
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丁义潭
禹映范
金炳圭
金恩知
白承祐
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

提供了一种半导体装置。所述半导体装置包括：绝缘结构；多个水平层，在绝缘结构中竖直堆叠且彼此间隔开；导电材料图案，接触绝缘结构；以及竖直结构，穿透通过所述多个水平层并且延伸到绝缘结构上的导电材料图案中。所述多个水平层中的每个包括导电材料，竖直结构包括竖直部分和突出部分，竖直结构的竖直部分穿透通过所述多个水平层，竖直结构的突出部分从竖直部分延伸到导电材料图案中，竖直部分的宽度比突出部分的宽度大，突出部分的侧表面与导电材料图案接触。

Description

半导体装置
本申请要求于2019年12月26日在韩国知识产权局提交的第10-2019-0175041号韩国专利申请的优先权的权益，该韩国专利申请的公开通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体装置和相关的制造方法。
背景技术
随着半导体装置变得更小并且需要更高容量的数据处理，会需要提高构成这种半导体装置的元件的集成度。作为一个用于改善元件的集成度的这种方法，已经提出了具有垂直晶体管结构代替平面晶体管结构的半导体装置。
发明内容
本发明构思的方面在于提供一种能够改善集成度的半导体装置。
根据本发明构思的一方面，提供了一种半导体装置。该半导体装置包括：第一芯片结构；以及第二芯片结构，结合到第一芯片结构。第一芯片结构包括：半导体基底；第一绝缘结构，位于半导体基底上；外围电路，位于第一绝缘结构中；以及第一接合垫，位于第一绝缘结构中。第二芯片结构包括：第二绝缘结构；导电材料图案，位于第二绝缘结构上；多个水平层，在第二绝缘结构中竖直堆叠且彼此间隔开；竖直结构，穿透通过所述多个水平层并且延伸到第二绝缘结构上的导电材料图案中；以及第二接合垫，位于第二绝缘结构中。第一绝缘结构和第二绝缘结构彼此接触，第一接合垫和第二接合垫彼此接触，竖直结构包括竖直部分和从竖直部分延伸的突出部分，竖直结构的竖直部分穿透通过所述多个水平层，竖直结构的突出部分从竖直部分延伸到导电材料图案中，竖直结构包括从竖直部分延伸到突出部分的沟道层，沟道层的位于突出部分中的侧表面与导电材料图案接触。
根据本发明构思的一方面，提供了一种半导体装置。该半导体装置包括：绝缘结构；多个水平层，在绝缘结构中竖直堆叠并且彼此间隔开；导电材料图案，接触绝缘结构；以及竖直结构，穿透通过所述多个水平层并且延伸到绝缘结构上的导电材料图案中。所述多个水平层中的每个包括导电材料，竖直结构包括竖直部分和突出部分，竖直结构的竖直部分穿透通过所述多个水平层，竖直结构的突出部分从竖直部分延伸到导电材料图案中，在竖直结构中，竖直部分的宽度比突出部分的宽度大，突出部分的侧表面与导电材料图案接触。
根据本发明构思的一方面，提供了一种半导体装置。该半导体装置包括：基底；第一绝缘结构，位于基底上；第一接合垫，第一接合垫的各自的上表面与第一绝缘结构的上表面共面；第二绝缘结构，位于第一绝缘结构上；第二接合垫，第二接合垫的各自的下表面在第二绝缘结构中与第二绝缘结构的下表面共面；多个水平层，在第二绝缘结构中竖直堆叠且彼此间隔开；导电材料图案，位于第二绝缘结构上；以及竖直结构，穿透通过所述多个水平层并且延伸到第二绝缘结构上的导电材料图案中。第一绝缘结构和第二绝缘结构彼此接触，第一接合垫和第二接合垫彼此接触，竖直结构包括竖直部分和宽度比竖直部分的宽度窄的突出部分，竖直结构的竖直部分穿透通过所述多个水平层，竖直结构的突出部分从竖直部分延伸到导电材料图案中，突出部分的侧表面与导电材料图案接触。
附图说明
通过结合附图进行的以下详细描述，将更清楚地理解本发明构思的上面的和其它的方面、特征和优点，在附图中：
图1是示出根据本发明构思的实施例的半导体装置的示意性分解透视图。
图2是示意性地示出根据本发明构思的实施例的半导体装置的一些组件的平面图。
图3是示出根据本发明构思的实施例的半导体装置的示例的剖视图。
图4是示出根据本发明构思的实施例的半导体装置的示例的局部放大图。
图5A是示出根据本发明构思的实施例的半导体装置的另一示例的局部放大图。
图5B是示出根据本发明构思的实施例的半导体装置的另一示例的局部放大图。
图6A是示出根据本发明构思的实施例的半导体装置的另一示例的剖视图。
图6B是示出根据本发明构思的实施例的半导体装置的另一示例的剖视图。
图6C是示出根据本发明构思的实施例的半导体装置的另一示例的剖视图。
图7是示出根据本发明构思的实施例的半导体装置的另一示例的剖视图。
图8是示出根据本发明构思的实施例的半导体装置的另一示例的剖视图。
图9是示出根据本发明构思的实施例的半导体装置的另一示例的剖视图。
图10至图18是示出根据本发明构思的实施例的形成半导体装置的方法的示例的视图。
具体实施方式
在下文中，将参照附图描述本发明构思的示例。
在下文中，可以理解的是，除非另外指明，否则诸如“在……上”、“上部分”、“上表面”、“在……下方”、“下部分”、“下表面”、“侧表面”等的术语由附图标记表示并且针对附图。当元件或层“直接在”另一元件或层“上”时，不存在中间元件或层。
图1是示出根据本发明构思的实施例的半导体装置的示意性分解透视图。
参照图1，根据实施例的半导体装置1可以包括第一芯片结构CS1和第二芯片结构CS2。术语“第一”、“第二”、“第三”等在此仅用于将一个元件与另一元件区分开。第一芯片结构CS1和第二芯片结构CS2可以接合并彼此结合。
第一芯片结构CS1可以包括外围电路PC，第二芯片结构CS2可以包括存储器单元阵列区MCA。存储器单元阵列区MCA可以被设置为多个存储器单元阵列区MCA。
外围电路PC可以包括行解码器DEC、页缓冲器PB和其它电路PERI。其它电路PERI可以包括锁存电路、高速缓存电路、感测放大器(sense amplifier，或被称为“读出放大器”)、输入/输出缓冲器、静电放电(ESD)元件或者数据输入/输出电路。
外围电路PC中的行解码器DEC、页缓冲器PB和其它电路PERI可以以各种形式布置。
第二芯片结构CS2可以包括多个输入/输出垫(pad，或被称为“焊盘”)190。多个输入/输出垫190可以布置在第二芯片结构CS2的至少一侧上。例如，多个输入/输出垫190可以沿着第二芯片结构CS2的至少一个边缘按行布置。多个输入/输出垫190在第二芯片结构CS2中的布置不限于图1中所示的布置，而是可以进行各种修改。
在示例中，第一芯片结构CS1可以被称为逻辑芯片结构，第二芯片结构CS2可以被称为存储器芯片结构。
在下文中，将参照图2至图4描述半导体装置1的示例。图2是示意性地示出半导体装置1的一些组件的平面图，图3是示出沿着图2的线I-I'和线II-II'截取的区域的剖视图。图4是图3的部分“A”的放大图。
一起参照图2和图3以及图1，第一芯片结构CS1可以包括基底10、位于基底10上的第一绝缘结构20、位于第一绝缘结构20中的包括第一芯片布线结构15的外围电路PC以及位于第一绝缘结构20中的第一接合垫30。基底10可以是半导体基底，例如单晶硅基底。
外围电路PC可以包括通过第一芯片布线结构15电连接的电路晶体管TR。
在第一接合垫30之中，电连接到外围电路PC的第一芯片布线结构15的第一接合垫可以被定义为第一电路接合垫30c，在第一接合垫30之中，未电连接到外围电路PC的第一接合垫可以被定义为第一虚设接合垫30d。
第一绝缘结构20可以包括第一内部绝缘结构20a和位于第一内部绝缘结构20a上的第一接合绝缘层20b。
外围电路PC可以设置在第一内部绝缘结构20a中。第一接合绝缘层20b可以围绕第一接合垫30的侧表面。
第二芯片结构CS2可以包括导电材料图案175a、第二绝缘结构120、多个水平层150、竖直结构132和第二接合垫170。如在此所使用的，“水平”可以指沿着(例如，平行于)基底10的表面延伸的方向，而“竖直”可以指从(例如，垂直于)基底10的表面突出的方向。“侧表面”可以在竖直方向上延伸。
第二绝缘结构120可以包括下绝缘层120a、多个层间绝缘层120b、盖绝缘层120c和第二接合绝缘层120d。多个层间绝缘层120b和盖绝缘层120c可以布置在下绝缘层120a与第二接合绝缘层120d之间。
在示例中，第二接合垫170可以包括第二电路接合垫170c和第二虚设接合垫170d。
第二接合垫170可以与第一接合垫30接触并接合到第一接合垫30。第二电路接合垫170c可以与第一电路接合垫30c接触并接合到第一电路接合垫30c，第二虚设接合垫170d可以与第一虚设接合垫30d接触并接合到第一虚设接合垫30d。第二接合绝缘层120d可以与第一接合绝缘层20b接触并接合到第一接合绝缘层20b。
在示例中，第一接合垫30和第二接合垫170可以由可以在彼此接触的同时结合的导电材料(例如，铜、铜合金等)形成。第一接合绝缘层20b和第二接合绝缘层120d可以由可以彼此接触并结合的绝缘材料(例如，氧化硅)形成。第一接合绝缘层20b和第二接合绝缘层120d不限于氧化硅，而是也可以由SiCN等形成。
导电材料图案175a可以设置在第二绝缘结构120的下绝缘层120a上。
在示例中，导电材料图案175a可以包括第一材料层177a和位于第一材料层177a上的第二材料层179a。第二材料层179a可以具有比第一材料层177a的电阻率低的电阻率。
在示例中，第一材料层177a可以包括掺杂半导体材料层。掺杂半导体材料层可以由掺杂多晶硅形成。例如，第一材料层177a的掺杂半导体材料层可以由具有N型导电性的掺杂多晶硅形成。第二材料层179a可以由诸如金属-半导体化合物(例如，金属硅化物等)、金属氮化物(例如，TiN、WN等)或金属(例如，Ti、W、Al、铜等)的导电材料形成。
第二芯片结构CS2还可以包括设置在第二绝缘结构120的下绝缘层120a上的导电垫175b。导电垫175b可以由与导电材料图案175a的材料相同的材料形成并且具有与导电材料图案175a的厚度相同的厚度。例如，导电垫175b可以包括分别与导电材料图案175a的第一材料层177a和第二材料层179a对应的第三材料层177b和第四材料层179b。
多个水平层150可以彼此间隔开并且堆叠在第二绝缘结构120中。多个水平层150和层间绝缘层120b可以交替地且重复地堆叠。
多个水平层150可以包括垫区域150p。多个水平层150的垫区域150p可以具有在靠近导电材料图案175a的方向上降低的台阶结构。例如，堆叠件中的水平层150的各自的长度可以随着距导电材料图案175a的距离而减小。
多个水平层150可以包括下水平层152、中间水平层154和上水平层156。
中间水平层154可以设置在下水平层152与上水平层156之间。
下水平层152可以设置为更靠近导电材料图案175a，上水平层156可以设置为更靠近第一芯片结构CS1。
下水平层152可以包括与导电材料图案175a顺序地间隔开的第一下水平层152a、第二下水平层152b和第三下水平层152c。上水平层156可以包括与导电材料图案175a顺序地间隔开的第一上水平层156a、第二上水平层156b和第三上水平层156c。多个水平层150中的每个可以包括导电材料。
在示例中，多个水平层150中的每个可以包括第一层148a和第二层148b。
在示例中，第一层148a可以在第二层148b与竖直结构132之间延伸，同时沿着第二层148b的上表面和下表面延伸或者覆盖第二层148b的上表面和下表面。如在此所使用的，“覆盖”可以不需要完全覆盖。
在示例中，第一层148a和第二层148b可以是不同的导电材料。例如，第一层148a可以包括诸如TiN等的金属氮化物，第二层148b可以包括诸如W等的金属。
在另一示例中，第一层148a可以由诸如高介电材料等的绝缘材料形成，第二层148b可以由导电材料形成。
下水平层152可以包括用于利用栅极诱导漏极泄漏(GIDL)现象的垂直NAND闪速存储器装置的擦除操作的擦除晶体管的栅极层，以及地选择晶体管的(相对于导电材料图案175a)定位在用于擦除操作的擦除晶体管的栅极层下方的地选择栅极层。例如，第一下水平层152a和第二下水平层152b可以是擦除晶体管的栅极层，第三下水平层152c可以是地选择栅极层。
上水平层156可以包括用于利用栅极诱导漏极泄漏(GIDL)现象的垂直NAND闪速存储器装置的擦除操作的擦除晶体管的栅极层，以及串选择晶体管的定位在用于擦除操作的擦除晶体管的栅极层下方的串选择栅极层。例如，第一上水平层156a可以是串选择栅极层，第二上水平层156b和第三上水平层156c可以是擦除晶体管的栅极层。
中间水平层154的至少部分可以是垂直NAND闪速存储器装置的字线。
竖直结构132可以在第二绝缘结构120中穿过多个水平层150，并且可以延伸到导电材料图案175a中。
第二芯片结构CS2还可以包括位于盖绝缘层120c中的布线结构160、162、164和166。布线结构160、162、164和166可以包括位线结构160、栅极布线结构162、源极布线结构164和输入/输出布线结构166。
在示例中，位线结构160可以包括电连接到竖直结构132的垫图案140的位线。位线结构160可以电连接到第二电路接合垫170c。
在示例中，栅极布线结构162可以包括栅极接触插塞162a和栅极连接图案162b。栅极接触插塞162a可以接触多个水平层150的垫区域150p。栅极连接图案162b可以电连接到栅极接触插塞162a和第二电路接合垫170c。
在示例中，源极布线结构164可以包括源极接触插塞164a以及使源极接触插塞164a和第二电路接合垫170c电连接的源极连接图案164b。
源极接触插塞164a可以从设置在第二绝缘结构120中的部分延伸到导电材料图案175a的第一材料层177a中。
在示例中，输入/输出布线结构166可以包括输入/输出接触插塞166a和用于使输入/输出接触插塞166a和第二电路接合垫170c电连接的输入/输出连接图案166b。输入/输出接触插塞166a可以从设置在第二绝缘结构120中的部分延伸到导电垫175b的第三材料层177b中。
第二芯片结构CS2还可以包括覆盖绝缘层185和输入/输出垫190，覆盖绝缘层185覆盖第二绝缘结构120上的导电材料图案175a并且具有暴露导电垫175b的至少部分的开口，输入/输出垫190位于从覆盖绝缘层185暴露的导电垫175b上。如图1所示，输入/输出垫190可以被设置为多个输入/输出垫190。
竖直结构132可以在第二绝缘结构120中设置在穿透通过多个水平层150的沟道孔130中。
竖直结构132可以包括竖直部分132v和从竖直部分132v延伸的突出部分132p。
竖直结构132可以包括核心区域138、沟道层136、介电结构134和垫图案140。
核心区域138可以从定位在竖直部分132v中的部分延伸到突出部分132p中。核心区域138可以穿过多个水平层150并且可以延伸到导电材料图案175a中。核心区域138可以包括绝缘材料或在其中形成有空隙的绝缘材料。
垫图案140可以由具有N型导电性的多晶硅形成。垫图案140可以接触沟道层136。垫图案140可以定位在竖直结构132的靠近第一芯片结构CS1的端部部分中。
沟道层136可以从定位在竖直部分132v中的部分延伸到突出部分132p中。沟道层136可以穿过多个水平层150并且可以延伸到导电材料图案175a中。沟道层136可以由多晶硅形成。
介电结构134可以定位在竖直部分132v中。
沟道层136可以设置在竖直部分132v中的介电结构134与核心区域138之间。
在突出部分132p中，沟道层136可以与导电材料图案175a接触。在突出部分132p中，沟道层136可以与导电材料图案175a的第一材料层177a的掺杂半导体材料层接触。在突出部分132p中，沟道层136的侧表面可以至少与导电材料图案175a的第一材料层177a的掺杂半导体材料层接触。
介电结构134可以包括第一介电层134a、第二介电层134c以及位于第一介电层134a与第二介电层134c之间的数据存储材料层134b。数据存储材料层134b可以是诸如氮化硅等的电荷捕获层。数据存储材料层134b可以包括能够在诸如垂直NAND闪速存储器装置等的半导体装置中存储信息的区域。例如，数据存储材料层134b可以在面对中间水平层154的区域中具有数据存储区域，所述数据存储区域可以是字线。数据存储材料层134b的数据存储区域可以构成存储器单元。数据存储材料层134b的数据存储区域可以三维地布置。因此，存储器单元阵列(图1的MCA)可以包括以三维布置的存储器单元。
在任何一个竖直结构132中，数据存储材料层134b可以在竖直方向上是连续的，但是本发明构思的技术精神不限于此。例如，在一个示例竖直结构132中，数据存储材料层134b可以由面对多个水平层150同时在竖直方向上彼此间隔开的各个数据存储图案形成。在这种情况下，竖直方向可以是与基底10垂直的方向。
在竖直结构132中，竖直部分132v的最大宽度(W1)可以比突出部分132p的最大宽度(W2)大。竖直部分132v的最小宽度可以比突出部分132p的最大宽度大。
导电材料图案175a的第一材料层177a可以包括与多个水平层150叠置的第一部分177a_1、与竖直结构132的突出部分132p叠置的第二部分177a_2以及位于第一部分177a_1与第二部分177a_2之间的第三部分177a_3。
在导电材料图案175a的第一材料层177a中，第一部分177a_1、第二部分177a_2和第三部分177a_3的竖直厚度可以彼此不同。例如，第一部分177a_1的竖直厚度可以比第二部分177a_2的竖直厚度大，第一部分177a_1的竖直厚度可以比第三部分177a_3的竖直厚度小。
第一下水平层152a与第一部分177a_1之间的距离可以比第一下水平层152a与第三部分177a_3之间的距离大。
下绝缘层120a可以设置在第一下水平层152a与导电材料图案175a之间。下绝缘层120a可以具有比层间绝缘层120b中的每个的厚度大的厚度。
突出部分132p可以从下绝缘层120a突出第一距离(D1)，与第一部分177a_1相比，第三部分177a_3可以延伸到下绝缘层120a中达第二距离(D2)。突出部分132p在竖直方向上的长度可以等于第一距离(D1)和第二距离(D2)的总和。
在示例中，第一距离(D1)可以比第二距离(D2)大。
在示例中，第一距离(D1)可以等于或大于竖直部分132v的宽度(W1)。
接着，将参照图5A描述沟道层136的另一示例。图5A是与图4对应的局部放大图。
在另一示例中，参照图5A，沟道层136可以包括未注入有杂质的未掺杂部分136a以及注入有N型杂质的掺杂部分136b。沟道层136的掺杂部分136b可以设置在竖直结构132的突出部分132p中，并且可以延伸到竖直结构132的竖直部分132v中。
在示例中，下水平层152中的至少一个可以面对沟道层136的掺杂部分136b。例如，第一下水平层152a可以面对沟道层136的掺杂部分136b，第三下水平层152c可以面对沟道层136的未掺杂部分136a。第二下水平层152b可以面对未掺杂部分136a。
如上所述，第一下水平层152a可以是用于利用栅极诱导漏极泄漏(GIDL)现象的垂直NAND闪速存储器装置的擦除操作的擦除晶体管的栅极层。利用垂直NAND闪速存储器装置的GIDL现象的擦除效率可以通过将沟道层136的掺杂部分136b形成为面对第一下水平层152a而增加。
接下来，将参照图5B描述竖直结构132的突出部分132p的另一示例。图5B是与图4对应的局部放大图。
在另一示例中，参照图5B，竖直结构132的突出部分132p可以从下绝缘层120a突出第一距离(D1a)。第一距离(D1a)可以比竖直部分132v的宽度(W1)小。
接下来，将分别参照图6A至图6C描述根据本发明构思的实施例的半导体装置的各种修改示例。图6A至图6C是示出沿着图2的线I-I'和线II-II'截取的区域的剖视图，用来描述根据本发明构思的实施例的半导体装置的各种修改示例。
在另一示例中，参照图6A，可以设置由第二绝缘结构120围绕的第一导电垫190a，而不是图3中描述的导电垫175b。第一导电垫190a的侧表面可以被第二绝缘结构120的下绝缘层120a围绕。第一导电垫190a可以电连接到输入/输出垫190。第一导电垫190a的上表面和下绝缘层120a的上表面可以共面。第一导电垫190a可以由诸如金属-半导体化合物(例如，金属硅化物等)、金属氮化物(例如，TiN、WN等)、金属(例如，Ti、Cu、W等)等的导电材料形成。
在另一示例中，参照图6B，可以设置如图6A中的第一导电垫190a，而不是图3中描述的导电垫175b。另外，第二导电垫190b可以设置在导电材料图案175a下方并且在第二绝缘结构120中。第二导电垫190b可以与第一导电垫190a由相同的材料和相同的厚度形成。第二导电垫190b可以接触导电材料图案175a的第一材料层177a。第二导电垫190b可以与源极接触插塞164a接触。
在另一示例中，参照图6C，可以布置位于导电垫175b下方并且位于第二绝缘结构120中的第一导电垫190a以及位于导电材料图案175a下方并且位于第二绝缘结构120中的第二导电垫190b。第一导电垫190a可以与导电垫175b和输入/输出接触插塞166a接触，第二导电垫190b可以与导电材料图案175a的第一材料层177a和源极接触插塞164a接触。第一导电垫190a和第二导电垫190b可以由相同的材料和相同的厚度形成。第一导电垫190a和第二导电垫190b可以由诸如金属-半导体化合物(例如，金属硅化物等)、金属氮化物(例如，TiN、WN等)、金属(例如，Ti、Cu、W等)等的导电材料形成。第一导电垫190a可以被称为第一缓冲垫，第二导电垫190b可以被称为第二缓冲垫。
接下来，将参照图7描述导电材料图案175a的第一材料层177a的另一示例。图7是示出沿着图2的线II'和线II-II'截取的区域的剖视图，用来描述导电材料图案175a的第一材料层177a的另一示例。
在另一示例中，参照图7，图3中描述的具有N型导电性的第一材料层(图3的177a)可以被包括具有P型导电性的P型部分177a_1a以及具有N型导电性的第一N型部分177a_2a和第二N型部分177a_3a的第一材料层177a'替代。
第一材料层177a'的P型部分177a_1a可以与竖直结构132接触。第一材料层177a'的第一N型部分177a_2a和第二N型部分177a_3a可以与竖直结构132间隔开。第一N型部分177a_2a可以与第二材料层179a接触。第二N型部分177a_3a可以与源极接触插塞164a接触。
导电垫175b的第三材料层177b可以具有N型导电性。
接下来，将参照图8描述分离结构158的另一示例。图8是示出沿着图2的线I-I'和线II-II'截取的区域的剖视图，用来描述分离结构158的另一示例。
在另一示例中，参照图8，与图3中描述的导电材料图案175a间隔开的图3的分离结构158可以被接触导电材料图案175a的第一材料层177a的分离结构158'替代。
接下来，将参照图9描述根据本发明构思的实施例的半导体装置的另一示例。图9可以是示出沿着图2的线I-I'和线II-II'截取的区域的剖视图。
在另一示例中，参照图9，与参照图1至图4描述的半导体装置1相比，修改示例中的半导体装置1a还可以包括第三芯片结构CS3。第三芯片结构CS3可以设置在与参照图1至图4描述的第一芯片结构CS1和第二芯片结构CS2相同或相似的第一芯片结构CS1和第二芯片结构CS2之间。因此，由于第一芯片结构CS1和第二芯片结构CS2中的每个的描述可以与如上面所描述的相同或相似，因此将省略其详细描述。
第三芯片结构CS3可以包括分别与第二芯片结构CS1的导电材料图案175a、导电垫175b、第二绝缘结构120、多个水平层150、竖直结构132、分离结构158、布线结构160、162、164和166以及第二接合垫170对应的导电材料图案175a'、导电垫175b'、第三绝缘结构120'、多个水平层150'、竖直结构132'、分离结构158a、布线结构160'、162'、164'和166'以及第三接合垫170'。
在第三芯片结构CS3中，第三接合垫170'可以与第二芯片结构CS2的第二接合垫170接触并且接合到第二芯片结构CS2的第二接合垫170，第三绝缘结构120'可以与第二芯片结构CS2的第二绝缘结构120接触并且接合到第二绝缘结构120。
第三芯片结构CS3还可以包括在第三绝缘结构120'下方的覆盖导电材料图案175a'和导电垫175b'的中间接合绝缘层185'以及被中间接合绝缘层185'围绕的中间接合垫192。
在第三芯片结构CS3中，中间接合绝缘层185'可以与第一芯片结构CS1的第一绝缘结构20接触并接合到第一芯片结构CS1的第一绝缘结构20，中间接合垫192可以与第一芯片结构CS1的第一接合垫30接触并接合到第一芯片结构CS1的第一接合垫30。
第二芯片结构CS2还可以包括上信号连接图案171，第三芯片结构CS3还可以包括中间信号连接图案171'、168、175c和192。第三芯片结构CS3的中间信号连接图案171'、168、175c和192可以电连接到第二芯片结构CS2的上信号连接图案171，并且可以电连接到第一芯片结构CS1的第一接合垫30。因此，第一芯片结构至第三芯片结构CS1、CS2和CS3可以通过中间信号连接图案171'、168、175c和192、上信号连接图案171以及第一接合垫30彼此电连接。
接下来，将参照图10至图18描述根据本发明构思的实施例的形成半导体装置的方法的示例。
参照图10，可以形成第一芯片结构CS1。第一芯片结构CS1可以包括基底10、形成在基底10上的第一绝缘结构20、形成在第一绝缘结构20中的外围电路PC以及形成在第一绝缘结构20中和外围电路PC上的第一接合垫30。基底10可以是半导体基底，例如单晶硅基底。
外围电路PC可以形成为包括电路晶体管TR和电连接到电路晶体管TR的第一芯片布线结构15，电路晶体管TR包括电路源极S/电路漏极D和电路栅极G。第一绝缘结构20可以包括第一内部绝缘结构20a和形成在第一内部绝缘结构20a上的第一接合绝缘层20b。
外围电路PC可以嵌入在第一内部绝缘结构20a中。
第一接合绝缘层20b和第一接合垫30可以具有彼此共面的上表面。
在示例中，第一接合垫30可以由铜形成。第一接合垫30不限于铜，而是可以由另一导电材料或能够形成接合的材料形成。
参照图11A和图11B(其是图11A的部分“B”的放大图)，可以在牺牲基底110上形成下绝缘层120a。牺牲基底110可以是半导体基底。下绝缘层120a可以由诸如氧化硅等的绝缘材料形成。
可以形成交替且重复地堆叠在下绝缘层120a上的多个牺牲栅极层125和多个层间绝缘层120b。
在示例中，多个层间绝缘层120b可以由氧化硅形成。
下绝缘层120a可以具有比多个层间绝缘层120b中的每个的厚度大的厚度。
在示例中，多个牺牲栅极层125可以由具有与多个层间绝缘层120b的蚀刻性质不同的蚀刻性质的绝缘材料(例如，氮化硅)形成。
在另一示例中，多个牺牲栅极层125可以由诸如掺杂硅、金属-半导体化合物(例如，金属硅化物等)、金属氮化物(例如，TiN、WN等)、金属(例如，Ti、W等)等的导电材料形成。
可以将多个牺牲栅极层125和多个层间绝缘层120b图案化以形成被布置为具有台阶结构的牺牲垫区125p。
可以形成第一初始盖绝缘层119a以覆盖多个牺牲栅极层125和多个层间绝缘层120b。
可以形成穿透通过第一初始盖绝缘层119a、多个牺牲栅极层125和多个层间绝缘层120b并且延伸到牺牲基底110中的沟道孔130。
在示例中，形成在牺牲基底110中的沟道孔130的深度(D)可以与沟道孔130的宽度(W)基本上相同。
在另一示例中，形成在牺牲基底110中的沟道孔130的深度(D)可以比沟道孔130的宽度(W)大。
在另一示例中，形成在牺牲基底110中的沟道孔130的深度(D)可以比沟道孔130的宽度(W)小。
可以在沟道孔130中形成竖直结构132。
竖直结构132可以被形成为多个竖直结构132。
形成竖直结构132的步骤可以包括：形成覆盖沟道孔130的内壁的介电结构134、在沟道孔130中形成覆盖介电结构134的沟道层136、形成部分地填充沟道孔130的核心区域138以及在核心区域138上形成垫图案140。
形成介电结构134的步骤可以包括：依次形成第一介电层134a、数据存储材料层134b和第二介电层134c。
核心区域138可以穿过多个牺牲栅极层125并且延伸到牺牲基底110中。因此，核心区域138可以具有面对多个牺牲栅极层125的侧表面。
在示例中，数据存储材料层134b可以是诸如氮化硅的电荷捕获层。数据存储材料层134b可以包括能够在诸如垂直NAND闪速存储器装置的半导体装置中存储数据的区域。
在示例中，核心区域138可以由包括空隙的绝缘材料形成。在另一示例中，核心区域138可以由不包括(即，没有)空隙的绝缘材料形成。
沟道层136可以由硅形成。例如，沟道层136可以由未掺杂硅形成。
垫图案140可以由掺杂硅形成。例如，垫图案140可以由具有N型导电性的掺杂多晶硅形成。垫图案140可以与沟道层136接触。沟道层136的与垫图案140相邻的部分可以具有N型导电性。
参照图12，可以形成厚度比第一初始盖绝缘层(图11A的119a)的厚度大的第二初始盖绝缘层119b。可以通过在第一初始盖绝缘层(图11A的119a)上沉积绝缘层以覆盖其上表面来形成第二初始盖绝缘层119b。
可以将第二初始盖绝缘层119b、多个层间绝缘层120b和多个牺牲栅极层125图案化以形成穿透通过至少多个层间绝缘层120b和多个牺牲栅极层125的分离沟槽145。
分离沟槽145可以暴露牺牲栅极层125的侧表面。
在示例中，分离沟槽145可以延伸到下绝缘层120a中并且可以与牺牲基底110间隔开。
在另一示例中，分离沟槽145可以穿过下绝缘层120a并且可以暴露牺牲基底110。
参照图13，在示例中，当由绝缘材料形成多个牺牲栅极层(图12的125)时，可以用多个水平层150替代由分离沟槽145暴露的多个牺牲栅极层(图12的125)。例如，可以去除多个牺牲栅极层(图12的125)，并且可以在其中去除了由分离沟槽145暴露的多个牺牲栅极层(图12的125)的空的空间中形成多个水平层150。
在示例中，多个水平层150可以包括导电材料。
在另一示例中，当多个牺牲栅极层(图12的125)由导电材料形成时，可以不去除多个牺牲栅极层(图12的125)。在这种情况下，多个牺牲栅极层(图12的125)可以被称为多个水平层150。
在示例中，多个水平层150可以包括下水平层152、位于下水平层152上的中间水平层154和位于中间水平层154上的上水平层156。下水平层152可以包括顺序堆叠的第一下水平层152a、第二下水平层152b和第三下水平层152c。上水平层156可以包括顺序堆叠的第一上水平层156a、第二上水平层156b和第三上水平层156c。
可以形成分离结构158以填充分离沟槽145。分离结构158可以由诸如氧化硅等的绝缘材料形成。
参照图14，可以对具有第二初始盖绝缘层(图13的119b)的牺牲基底110执行布线工艺，以形成厚度比第二初始盖绝缘层(图13的119b)的厚度大的盖绝缘层120c，并且形成布线结构160、162、164和166。
可以在盖绝缘层120c和布线结构160、162、164和166上形成第二接合绝缘层120d和第二接合垫170。第二接合绝缘层120d和第二接合垫170可以具有彼此共面的上表面。
在示例中，第二接合垫170可以包括第二电路接合垫170c和第二虚设接合垫170d。
使第二初始盖绝缘层(图13的119b)的厚度增加以形成盖绝缘层120c的步骤可以包括在第二初始盖绝缘层(图13的119b)上沉积绝缘层。
下绝缘层120a、多个层间绝缘层120b、盖绝缘层120c和第二接合绝缘层120d可以形成第二绝缘结构120。
布线结构160、162、164和166可以包括位线结构160、栅极布线结构162、源极布线结构164和输入/输出布线结构166。
在示例中，位线结构160可以包括位线160b、使位线160b与竖直结构132的垫图案140电连接的第一位线连接图案160a以及使位线160b与第二接合垫170的第二电路接合垫170c中的一个电连接的第二位线连接图案160c。当位线160b被设置为多条位线160b时，多条位线可以分别电连接到第二接合垫170的多个第二电路接合垫170c。
在示例中，栅极布线结构162可以包括栅极接触插塞162a和栅极连接图案162b。栅极接触插塞162a可以与多个水平层150的垫区域150p接触。栅极连接图案162b可以电连接到栅极接触插塞162a与第二接合垫170的第二电路接合垫170c的一部分。
在示例中，源极布线结构164可以包括源极接触插塞164a以及使源极接触插塞164a与第二接合垫170的第二电路接合垫170c中的任意一个电连接的源极连接图案164b。
在示例中，输入/输出布线结构166可以包括输入/输出接触插塞166a以及使输入/输出接触插塞166a与第二接合垫170的第二电路接合垫170c中的任意一个电连接的输入/输出连接图案166b。
因此，可以形成包括牺牲基底110、第二绝缘结构120、多个水平层150、布线结构160、162、164和166以及第二接合垫170的初始芯片结构CSa。
参照图15，可以执行晶圆结合工艺以使初始芯片结构CSa的第二接合垫170和第一芯片结构CS1的第一接合垫30接触并接合。在图15中，箭头可以指示初始芯片结构CSa和第一芯片结构CS1在彼此面对的同时彼此接触。
在第二接合垫170和第一接合垫30彼此接合的同时，第一接合绝缘层20b和第二接合绝缘层120d可以在彼此接触的同时彼此接合。因此，初始芯片结构CSa和第一芯片结构CS1可以彼此接合以形成单个结构。
参照图16A和图16B(其是图16A的部分“C”的放大图)，可以去除结合到第一芯片结构CS1的初始芯片结构CSa的牺牲基底(图15的110)。由于牺牲基底110被去除，因此竖直结构132的一部分、源极接触插塞164a的一部分和输入/输出接触插塞166a的一部分被暴露以具有突出形状。
竖直结构132的介电结构134可以在去除牺牲基底(图15的110)的同时被暴露。
参照图17，可以在去除牺牲基底(图15的110)的同时蚀刻竖直结构132的介电结构134。此外，可以蚀刻介电结构134的定位在下绝缘层120a中的部分。因此，竖直结构132可以包括在其中保留了介电结构134的部分的竖直部分132v以及在其中蚀刻并去除了介电结构134的部分的突出部分132p。
竖直结构132的突出部分132p的沟道层136可以被暴露。
可以执行离子注入操作173以将杂质注入到沟道层136中。因此，沟道层136可以包括在其中通过离子注入操作173注入了杂质的部分的掺杂部分136b以及在其中未通过离子注入操作173注入杂质的部分的未掺杂部分136a。
离子注入操作173可以是等离子体离子注入工艺或梯度离子注入工艺。
在示例中，沟道层136的掺杂部分136b可以具有N型导电性。当沟道层136由多晶硅形成时，未掺杂部分136a可以由未掺杂多晶硅形成，掺杂部分136b可以由具有N型导电性的掺杂多晶硅形成。
在另一示例中，可以省略离子注入操作173。
参照图18，可以形成覆盖下绝缘层120a的导电材料层175。导电材料层175可以包括第一材料层177和位于第一材料层177上的第二材料层179。
在示例中，第一材料层177可以由掺杂多晶硅形成，第二材料层179可以由诸如金属-半导体化合物(例如，金属硅化物等)、金属氮化物(例如，TiN、WN等)或金属(例如，Ti、W、Al、Cu等)的导电材料形成。
再次参照图3，可以将图18的导电材料层175图案化以形成导电材料图案175a和导电垫175b。导电材料图案175a可以与多个水平层150叠置并且接触源极接触插塞164a。导电垫175b可以与输入/输出接触插塞166a接触。
可以形成设置在第二绝缘结构120上、覆盖导电材料图案175a并且具有暴露导电垫175b的至少部分的开口的覆盖绝缘层185。可以在导电垫175b上形成被覆盖绝缘层185暴露的输入/输出垫190。因此，可以在第一芯片结构CS1上形成第二芯片结构CS2。
根据上面描述的实施例，可以提供包括彼此接合的至少两个芯片结构CS1和CS2的半导体装置1。在两个芯片结构CS1和CS2之中，第一芯片结构CS1可以包括外围电路PC，第二芯片结构CS2可以包括存储器单元阵列区MCA。由于外围电路PC和存储器单元阵列区MCA可以被布置为在竖直方向上彼此叠置，所以可以减小或最小化由外围电路PC和存储器单元阵列区MCA占据的平面面积。因此，半导体装置1可以被小型化。
在实施例中，由于导电材料图案175a的第一材料层177a可以由掺杂半导体材料层(例如，具有N型导电性的多晶硅层)形成，所以可以提高利用垂直NAND闪速存储器装置的GIDL现象的擦除效率。因此，可以改善半导体装置1的性能。
根据本发明构思的实施例，可以提供一种能够改善集成度的半导体装置。
本发明构思的各种优点和效果可以不限于上面的描述，在描述本发明构思的具体实施例的过程中将更容易理解本发明构思的各种优点和效果。
尽管上面已经示出并描述了示例，但是本领域技术人员将清楚的是，在不脱离如由权利要求限定的本发明构思的范围的情况下，可以做出修改示例和变型。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
第一芯片结构；以及
第二芯片结构，结合到所述第一芯片结构，
其中，所述第一芯片结构包括：半导体基底；第一绝缘结构，位于所述半导体基底上；外围电路，位于所述第一绝缘结构中；以及第一接合垫，位于所述第一绝缘结构中，
其中，所述第二芯片结构包括：第二绝缘结构；导电材料图案，位于所述第二绝缘结构上；多个水平层，在所述第二绝缘结构中竖直堆叠且彼此间隔开；竖直结构，包括穿透通过所述多个水平层的竖直部分以及从所述竖直部分延伸到所述导电材料图案中的突出部分；以及第二接合垫，位于所述第二绝缘结构中，
其中，所述第一绝缘结构和所述第二绝缘结构彼此接触，所述第一接合垫和所述第二接合垫彼此接触，
其中，所述竖直结构包括从所述竖直部分延伸到所述突出部分的沟道层，所述沟道层的位于所述突出部分中的侧表面与所述导电材料图案接触。
2.根据权利要求1所述的半导体装置，其中，在所述竖直结构中，所述竖直部分的宽度比所述突出部分的宽度大。
3.根据权利要求1所述的半导体装置，其中，所述竖直结构还包括：
核心区域，从所述竖直结构的所述竖直部分延伸到所述竖直结构的所述突出部分；以及
介电结构，包括位于所述竖直结构的所述竖直部分中的数据存储材料层，
其中，所述沟道层在所述竖直结构的所述竖直部分中位于所述介电结构与所述核心区域之间，并且延伸到所述竖直结构的所述突出部分中。
4.根据权利要求1所述的半导体装置，其中，所述导电材料图案包括：
第一材料层；以及
第二材料层，位于所述第一材料层上，
其中，所述第一材料层包括掺杂半导体材料，所述第二材料层包括具有比所述掺杂半导体材料的电阻率低的电阻率的导电材料。
5.根据权利要求4所述的半导体装置，其中，所述第一材料层包括具有N型导电性的多晶硅。
6.根据权利要求4所述的半导体装置，其中，所述第一材料层包括具有N型导电性的N型部分和具有P型导电性的P型部分，
其中，所述P型部分与所述竖直结构的所述突出部分接触，所述N型部分与所述第二材料层接触。
7.根据权利要求4所述的半导体装置，其中，所述导电材料图案包括：
第一部分，与所述多个水平层叠置；
第二部分，与所述竖直结构的所述突出部分叠置；以及
第三部分，位于所述第一部分与所述第二部分之间，
其中，在所述导电材料图案中，所述第一部分、所述第二部分和所述第三部分的各自的厚度彼此不同。
8.根据权利要求7所述的半导体装置，其中，所述多个水平层包括最靠近所述导电材料图案的下水平层，
其中，所述下水平层与所述第一部分之间的距离比所述下水平层与所述第三部分之间的距离大。
9.根据权利要求1所述的半导体装置，其中，所述第二芯片结构还包括：
源极布线结构，位于所述第二绝缘结构中并且电连接到所述导电材料图案；
输入/输出布线结构，位于所述第二绝缘结构中；
导电垫，位于所述输入/输出布线结构上并且电连接到所述输入/输出布线结构；以及
输入/输出垫，位于所述导电垫上并且电连接到所述导电垫。
10.根据权利要求9所述的半导体装置，其中，所述导电垫与所述导电材料图案包括相同的材料和相同的厚度，
其中，所述输入/输出布线结构的输入/输出接触插塞从所述第二绝缘结构中的一部分延伸到所述导电垫中，并且
其中，所述源极布线结构包括位于所述第二绝缘结构中并且延伸到所述导电材料图案中的源极接触插塞。
11.根据权利要求9所述的半导体装置，
其中，所述导电垫的侧表面被所述第二绝缘结构围绕。
12.根据权利要求1所述的半导体装置，其中，所述第二芯片结构还包括：
位线结构，位于所述第二绝缘结构中并且位于所述竖直结构与所述第二接合垫之间；以及
栅极布线结构，位于所述第二绝缘结构中并且位于所述多个水平层的垫区域与所述第二接合垫之间，
其中，所述多个水平层的各自的长度随着距所述导电材料图案的距离而减小，使得所述多个水平层的所述垫区域具有台阶形状。
13.一种半导体装置，所述半导体装置包括：
绝缘结构；
多个水平层，在所述绝缘结构中竖直堆叠并且彼此间隔开，所述多个水平层中的每个包括导电材料；
导电材料图案，位于所述绝缘结构上；以及
竖直结构，包括穿透通过所述多个水平层的竖直部分以及从所述竖直部分延伸到所述绝缘结构上的所述导电材料图案中的突出部分，其中，所述竖直部分的宽度比所述突出部分的宽度大，所述突出部分的侧表面与所述导电材料图案接触。
14.根据权利要求13所述的半导体装置，其中，所述导电材料图案包括掺杂半导体材料层，
其中，所述竖直结构包括从所述竖直部分延伸到所述突出部分中的沟道层，并且
其中，所述沟道层的位于所述竖直结构的所述突出部分中的侧表面与所述掺杂半导体材料层接触。
15.根据权利要求14所述的半导体装置，其中，所述多个水平层包括最靠近所述导电材料图案的下水平层，
其中，所述掺杂半导体材料层包括与所述下水平层叠置的第一部分、与所述突出部分叠置的第二部分以及位于所述第一部分和所述第二部分之间的第三部分，并且
其中，所述下水平层与所述第一部分之间的距离比所述下水平层与所述第三部分之间的距离大。
16.根据权利要求14所述的半导体装置，其中，所述导电材料图案还包括具有比所述掺杂半导体材料层的电阻率低的电阻率的导电材料层。
17.一种半导体装置，所述半导体装置包括：
基底；
第一绝缘结构，位于所述基底上；
第一接合垫，所述第一接合垫的各自的上表面与所述第一绝缘结构的上表面共面；
第二绝缘结构，位于所述第一绝缘结构上；
第二接合垫，所述第二接合垫的各自的下表面在所述第二绝缘结构中与所述第二绝缘结构的下表面共面；
多个水平层，在所述第二绝缘结构中竖直堆叠且彼此间隔开；
导电材料图案，位于所述第二绝缘结构上；以及
竖直结构，包括穿透通过所述多个水平层的竖直部分以及从所述竖直部分延伸到所述导电材料图案中的突出部分，
其中，所述第一绝缘结构和所述第二绝缘结构彼此接触，所述第一接合垫和所述第二接合垫彼此接触，并且
其中，所述突出部分具有比所述竖直部分的宽度窄的宽度，所述突出部分的侧表面与所述导电材料图案接触。
18.根据权利要求17所述的半导体装置，其中，所述导电材料图案包括掺杂硅，
其中，所述多个水平层中的每个包括导电材料，
其中，所述竖直结构包括沟道层和介电结构，
其中，所述沟道层从所述竖直部分延伸到所述突出部分，
其中，所述沟道层的位于所述突出部分中的侧表面与所述导电材料图案接触，
其中，所述介电结构包括第一介电层、第二介电层以及位于所述第一介电层与所述第二介电层之间的数据存储材料层，并且
其中，所述数据存储材料层面对所述多个水平层。
19.根据权利要求17所述的半导体装置，所述半导体装置还包括：
分离结构，其中，所述分离结构穿透通过所述第二绝缘结构中的所述多个水平层并且与所述导电材料图案间隔开。
20.根据权利要求17所述的半导体装置，所述半导体装置还包括：
分离结构，其中，所述分离结构穿透通过所述第二绝缘结构中的所述多个水平层并且接触所述导电材料图案。
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