KR20230011538A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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KR20230011538A
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최무림
성정태
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판; 상기 제1 기판 상에 배치되는 회로 소자들; 상기 회로 소자들과 전기적으로 연결되는 하부 배선 구조물; 상기 하부 배선 구조물과 연결되는 하부 본딩 구조물; 상기 하부 본딩 구조물과 접합되는 상부 본딩 구조물; 상기 상부 본딩 구조물과 연결되는 상부 배선 구조물; 상기 상부 배선 구조물 상의 제2 기판; 상기 상부 배선 구조물과 상기 제2 기판 사이에 배치되며, 서로 이격되어 적층되는 게이트 전극들; 상기 게이트 전극들을 관통하며 채널층을 각각 포함하는 채널 구조물들; 상기 제2 기판 상의 비아 패턴들; 상기 제2 기판의 외측에서 상기 제2 기판과 이격되고, 상기 제1 기판의 상면을 기준으로 상기 제2 기판의 상면보다 높은 레벨의 상면 및 상기 게이트 전극들 중 최하위 게이트 전극의 하면보다 낮은 레벨의 하면을 갖는 소스 콘택 플러그; 및 상기 비아 패턴들 각각의 상면 및 상기 소스 콘택 플러그의 상기 상면과 접촉하는 소스 연결 패턴을 포함한다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성 및 신뢰성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상의 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 구조물, 및 상기 하부 배선 구조물과 연결되는 하부 본딩 구조물을 포함하는 제1 반도체 구조물; 및 상기 제1 반도체 구조물 상에 배치되는 제2 기판, 상기 제2 기판의 하면에 수직한 수직 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며, 상기 수직 방향으로 연장되고, 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들과 상기 채널 구조물들의 아래에 배치되는 상부 배선 구조물, 및 상기 상부 배선 구조물과 연결되고 상기 하부 본딩 구조물과 접합되는 상부 본딩 구조물을 포함하는 제2 반도체 구조물을 포함하고, 상기 제2 반도체 구조물은, 상기 제2 기판 상의 비아 패턴들, 상기 제2 기판과 이격되는 소스 콘택 플러그, 및 상기 비아 패턴들 각각의 상면과 접촉하고, 상기 비아 패턴들과 상기 소스 콘택 플러그를 서로 전기적으로 연결하는 소스 연결 패턴을 더 포함하고, 상기 소스 연결 패턴은 상기 수직 방향에서 상기 제2 기판과 중첩하는 중첩 부분 및 상기 중첩 부분으로부터 상기 제2 기판의 상기 하면과 평행한 수평 방향으로 연장되는 연장 부분을 포함하고, 상기 소스 콘택 플러그는 상기 소스 연결 패턴의 상기 연장 부분과 상기 수직 방향에서 중첩할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판; 상기 제1 기판 상에 배치되는 회로 소자들; 상기 회로 소자들과 전기적으로 연결되는 하부 배선 구조물; 상기 하부 배선 구조물과 연결되는 하부 본딩 구조물; 상기 하부 본딩 구조물과 접합되는 상부 본딩 구조물; 상기 상부 본딩 구조물과 연결되는 상부 배선 구조물; 상기 상부 배선 구조물 상의 제2 기판; 상기 상부 배선 구조물과 상기 제2 기판 사이에 배치되며, 서로 이격되어 적층되는 게이트 전극들; 상기 게이트 전극들을 관통하며 채널층을 각각 포함하는 채널 구조물들; 상기 제2 기판 상의 비아 패턴들; 상기 제2 기판의 외측에서 상기 제2 기판과 이격되고, 상기 제1 기판의 상면을 기준으로 상기 제2 기판의 상면보다 높은 레벨의 상면 및 상기 게이트 전극들 중 최하위 게이트 전극의 하면보다 낮은 레벨의 하면을 갖는 소스 콘택 플러그; 및 상기 비아 패턴들 각각의 상면 및 상기 소스 콘택 플러그의 상기 상면과 접촉하는 소스 연결 패턴을 포함할 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 제1 기판 및 상기 제1 기판 상의 회로 소자들을 포함하는 제1 반도체 구조물; 제2 기판, 상기 제2 기판의 아래에 서로 이격되어 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하는 채널 구조물들을 포함하는 제2 반도체 구조물; 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고, 상기 제1 반도체 구조물은, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 구조물; 및 상기 하부 배선 구조물과 연결되는 하부 본딩 구조물을 더 포함하고, 상기 제2 반도체 구조물은, 상기 하부 본딩 구조물과 접합되는 상부 본딩 구조물; 상기 상부 본딩 구조물과 연결되는 상부 배선 구조물; 상기 제2 기판 상의 비아 패턴들; 상기 비아 패턴들 각각의 상면과 접촉하고, 제2 기판의 하면에 수직한 수직 방향에서 상기 제2 기판과 중첩하는 중첩 부분 및 상기 중첩 부분으로부터 상기 제2 기판의 상기 하면과 평행한 수평 방향으로 연장되는 연장 부분을 포함하는 소스 연결 패턴; 및 상기 상부 배선 구조물과 연결되며, 상기 제2 기판의 외측에서 상기 제2 기판과 이격되고, 상기 수직 방향으로 연장되어 상기 소스 연결 패턴의 상기 연장 부분과 접촉하는 소스 콘택 플러그를 더 포함할 수 있다.
공통 소스 라인을 포함하는 기판 상에 비아 패턴 및 소스 연결 패턴이 배치되고, 소스 콘택 플러그는 상기 기판의 외측에서 수직 방향으로 연장되어 상기 소스 연결 패턴과 직접 연결되도록 배치함으로써, 전기적 특성 및 신뢰성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 나타낸 개략적인 분해 사시도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 일부 구성요소들을 도시한 평면도이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 일부 구성요소들을 도시한 평면도이다.
도 7는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 8a 내지 도 8f는 예시적인 실시예들에 따른 반도체 장치의 일부 구성요소들을 도시한 평면도들이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 10 내지 도 16는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 17는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 18은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 19는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '위' '하', '하부', '하면', '아래', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 나타낸 개략적인 분해 사시도이다.
도 1을 참조하면, 예시적인 실시예들에 따른 반도체 장치(100)는 수직 방향(Z)으로 적층된 주변 회로 영역(PERI) 및 메모리 셀 영역(CELL)을 포함할 수 있다. 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)은 접합되어 결합될 수 있다. 메모리 셀 영역(CELL)은 메모리 셀 어레이 영역(MCA), 메모리 셀 어레이 영역(MCA)과 인접하는 연결 영역(CA), 및 이들의 외측에 배치되는 외측 영역(PA)을 포함할 수 있다. 외측 영역(PA) 상에 입출력 패드인 도전성 패드(300)가 배치될 수 있다. 메모리 셀 어레이 영역(MCA)과 연결 영역(CA)을 포함하는 메모리 셀 구조물은 복수개가 배치될 수 있다.
주변 회로 영역(PERI)은 로우 디코더(DEC), 페이지 버퍼(PB) 및 기타 주변 회로(PC)를 포함할 수 있다. 주변 회로 영역(PERI)에서, 로우 디코더(DEC)는 입력된 어드레스를 디코딩하여, 워드라인의 구동 신호들을 발생하고 전달할 수 있다. 페이지 버퍼(PB)는 비트 라인들을 통해 메모리 셀 어레이 영역(MCA)과 연결되어, 메모리 셀들에 저장된 정보를 판독할 수 있다. 기타 주변 회로(PC)는 제어 로직 및 전압 발생기를 포함하는 영역일 수 있으며, 예컨대, 래치 회로(latch circuit), 캐시 회로(cache circuit), 및/또는 감지 증폭기(sense amplifier)를 포함할 수 있다. 주변 회로 영역(PERI)은 별도의 패드 영역을 더 포함할 수도 있으며, 이 경우 상기 패드 영역은 ESD(Electrostatic discharge) 소자 또는 데이터 입출력 회로를 포함할 수 있다. 상기 패드 영역의 ESD 소자 또는 데이터 입출력 회로는 외측 영역(PA)의 도전성 패드(300)와 전기적으로 연결될 수 있다. 주변 회로 영역(PERI) 내의 다양한 회로 영역들(DEC, PB, PC)은 다양한 형태로 배치될 수 있다.
이하에서, 반도체 장치(100)의 일 예에 대하여 도 2 내지 도 4b를 참조하여 설명하기로 한다. 도 2에서, 'A' 로 표시되는 영역은 도 1에서 나타낸 메모리 셀 어레이 영역(MCA)의 일부, 연결 영역(CA), 및 외측 영역(PA)의 일부를 X 방향을 따라 반도체 장치(100)를 절단한 단면 모양을 개략적으로 나타낼 수 있고, 'B'로 표시되는 영역은 도 1에서 나타낸 메모리 셀 어레이 영역(MCA)의 일부를 Y 방향으로 반도체 장치(100)를 절단한 단면 모양을 개략적으로 나타낼 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2의 'A' 로 표시되는 영역은 도 3의 절단선 Ⅰ-Ⅰ'에 따라 반도체 장치를 절단한 단면에 대응할 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 일부 구성요소들을 도시한 평면도이다. 도 3은 공통 소스 라인(common source line)을 포함하는 제2 기판(201)과 소스 콘택 플러그(253) 사이의 전기적 연결 관계를 나타내기 위해, 제2 기판(201), 비아 패턴들(215), 소스 콘택 플러그(253), 및 소스 연결 패턴(260)의 형상과 배치 관계를 예시적으로 도시한다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도들이다. 도 4a는 도 2의 'C' 영역을 확대하여 도시하고, 도 4b는 도 2의 'D' 영역을 확대하여 도시한다.
도 2 내지 도 4b를 참조하면, 반도체 장치(100)는 주변 회로 영역(PERI) 및 메모리 셀 영역(CELL)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI) 상에 배치될 수 있다. 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)은 본딩 구조물(180, 280)을 통해 서로 접합될 수 있다. 주변 회로 영역(PERI)은 제1 반도체 구조물로 지칭될 수 있고, 메모리 셀 영역(CELL)은 제2 반도체 구조물로 지칭될 수 있다.
주변 회로 영역(PERI)은, 제1 기판(101), 제1 기판(101) 상의 회로 소자들(120), 하부 배선 구조물(130), 하부 본딩 구조물(180), 및 하부 캡핑층(190)을 포함할 수 있다.
제1 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 제1 기판(101)에는 소자 분리층들에 의해 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(128)이 배치될 수 있다.
회로 소자들(120)은 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(120)은 회로 게이트 유전층(122), 회로 게이트 전극(124), 및 소스/드레인 영역(128)을 포함할 수 있다. 회로 게이트 전극(124)의 양 측에서 제1 기판(101) 내에는 불순물들을 포함하는 소스/드레인 영역들(128)이 배치될 수 있다. 스페이서층들(126)은 회로 게이트 전극(124)의 양 측에 배치될 수 있다. 회로 게이트 유전층(122)은 실리콘 산화물, 실리콘 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 회로 게이트 전극(124)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 및 텅스텐 실리콘 질화물(WSiN), 텅스텐(W), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 및 루테늄(Ru) 중 적어도 하나를 포함할 수 있다. 회로 게이트 전극(124)은 반도체 층, 예를 들어, 도핑된 다결정 실리콘 층을 포함할 수 있다. 예시적인 실시예에서, 회로 게이트 전극(124)은 2개 이상의 다중층으로 구성될 수 있다.
하부 배선 구조물(130)은 회로 소자들(120)의 회로 게이트 전극들(124) 및 소스/드레인 영역들(128)과 전기적으로 연결될 수 있다. 하부 배선 구조물(130)은 원기둥 또는 원뿔대 형상의 하부 콘택 플러그들(135) 및 적어도 일 영역이 라인 형태인 하부 배선 라인들(137)을 포함할 수 있다. 하부 콘택 플러그들(135) 중 일부는 소스/드레인 영역들(128)과 연결될 수 있고, 도시되지 않았으나, 하부 콘택 플러그들(135) 중 다른 일부는 게이트 전극들(124)과 연결될 수 있다. 하부 콘택 플러그들(135)은 제1 기판(101)의 상면으로부터 서로 다른 레벨에 배치되는 하부 배선 라인들(137)을 서로 전기적으로 연결할 수 있다. 하부 배선 구조물(130)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함하는 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 예시적인 실시예들에서, 하부 배선 구조물(130)을 구성하는 하부 콘택 플러그들(135) 및 하부 배선 라인들(137)의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
하부 본딩 구조물(180)은 하부 배선 구조물(130)과 연결될 수 있다. 하부 본딩 구조물(180)은 하부 본딩 비아(182), 하부 본딩 패드(184), 및 하부 본딩 절연층(186)을 포함할 수 있다. 하부 본딩 비아(182)는 하부 배선 구조물(130)과 연결될 수 있다. 하부 본딩 패드(184)는 하부 본딩 비아(182)와 연결될 수 있다. 하부 본딩 비아(182) 및 하부 본딩 패드(184)는 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 하부 본딩 절연층(186)은 하부 본딩 패드(184)의 확산 방지층으로도 기능할 수 있으며, SiCN, SiO, SiN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다. 하부 본딩 절연층(186)은 하부 본딩 패드(184)의 두께보다 얇은 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 하부 본딩 구조물(180)은 상부 본딩 구조물(280)과 하이브리드 본딩에 의해 직접 접촉하여 접합되거나 연결될 수 있다. 예를 들어, 하부 본딩 패드(184)는 상부 본딩 패드(284)와 서로 접촉하여 구리(Cu)-구리(Cu) 본딩(copper-to-copper bonding)으로 결합될 수 있고, 하부 본딩 절연층(186)은 상부 본딩 절연층(286)과 서로 접촉하여 유전체-유전체 본딩(dielectric-to-dielectric bonding)에 의해 결합될 수 있다. 하부 본딩 구조물(180)은 상부 본딩 구조물(280)과 함께, 주변 회로 영역(PERI)과 메모리 셀 영역(CELL) 사이의 전기적 연결 경로를 제공할 수 있다.
하부 캡핑층(190)은 제1 기판(101) 상에 배치되어, 회로 소자들(120)과 하부 배선 구조물(130)을 덮을 수 있다. 하부 캡핑층(190)은 복수의 절연층들을 포함할 수 있다. 하부 캡핑층(190)은 절연성 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 실리콘 산탄화물 등을 포함할 수 있다.
메모리 셀 영역(CELL)은 제2 기판(201), 제2 기판(201) 아래의 제1 및 제2 수평 도전층들(202, 204), 제2 기판(201) 상의 비아 패턴들(215), 제2 기판(201) 아래에 적층되는 게이트 전극들(230), 게이트 전극들(230)의 적층 구조물을 관통하며 연장되는 분리 영역(MS), 상기 적층 구조물을 관통하도록 배치되는 채널 구조물들(CH), 주변 회로 영역(PERI)과의 전기적 연결을 위한 콘택 플러그들(252, 253, 254), 콘택 플러그들(252, 253, 254) 중 소스 콘택 플러그(253)와 연결되는 소스 연결 패턴(260), 상기 적층 구조물 아래의 상부 배선 구조물(270), 및 상부 배선 구조물(270)과 연결되는 상부 본딩 구조물(280)을 포함할 수 있다. 메모리 셀 영역(CELL)은, 제2 기판(201)의 외측 단부와 접촉하는 외측 절연층(205), 제2 기판(201)과 제2 수평 도전층(204) 사이의 제1 내지 제3 수평 희생층들(211, 212, 213), 제2 기판(201) 아래에서 게이트 전극들(230)과 교대로 적층되는 층간 절연층들(220), 콘택 플러그들(252, 253, 254) 중 주변 콘택 플러그(254) 상의 주변 콘택 패드(265)와 주변 콘택 비아(267), 상기 적층 구조물을 덮는 상부 캡핑층(290), 제2 기판(201) 상의 상부 절연층들(210, 295), 및 주변 콘택 비아(267) 상의 도전성 패드(300)를 더 포함할 수 있다.
메모리 셀 영역(CELL)에서, 메모리 셀 어레이 영역(MCA), 연결 영역(CA), 및 외측 영역(PA)은 예를 들어, 제2 기판(201)과 그 주변 구성요소들을 기준으로 정의될 수 있다.
메모리 셀 어레이 영역(MCA)은, 도 2에 도시된 것과 같이 게이트 전극들(230)이 수직 방향, 예를 들어 Z 방향으로 서로 이격되어 적층되며, 채널 구조물들(CH)이 배치된 영역일 수 있다. 연결 영역(CA)은, 도 2에 도시된 것과 같이, 게이트 전극들(230)이 서로 다른 길이로 연장되어 메모리 셀들을 주변 회로 영역(PERI)과 전기적으로 연결하기 위한 콘택 패드들을 제공하는 영역일 수 있다. 메모리 셀 어레이 영역(MCA) 및 연결 영역(CA)은 제2 기판(201)을 포함하여 제2 기판(201)의 아래 영역 및 위 영역을 모두 포함하는 영역으로 이해될 수 있다.
외측 영역(PA)은 도 2에 도시된 것과 같이, 제2 기판(201)의 외측 단부로부터 반도체 장치(100)의 가장자리까지 영역을 가리킬 수 있으며, 도전성 패드(300), 소스 콘택 플러그(253), 및 주변 콘택 플러그(254)가 배치되는 영역일 수 있다. 외측 영역(PA)은, 메모리 셀 영역(CELL)에서, 메모리 셀 어레이 영역(MCA) 및 연결 영역(CA)이 배치된 영역 이외의 영역일 수 있다. 외측 영역(PA)은 제2 기판(201)의 외측에 배치되는 외측 절연층(205)이 배치된 영역을 가리키거나, 또는 외측 절연층(205)을 포함하여 외측 절연층(205)의 아래 영역 및 위 영역을 모두 포함하는 영역을 가리킬 수 있다.
제2 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체,Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄(SiGe)을 포함할 수 있다. 제2 기판(201)은 불순물들을 더 포함할 수 있다. 제2 기판(201)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
제1 및 제2 수평 도전층들(202, 204)은 메모리 셀 어레이 영역(MCA)에서 제2 기판(201)의 하면 상에 적층되어 배치될 수 있다. 제1 수평 도전층(202)은 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(201)과 함께 공통 소스 라인으로 기능할 수 있다. 제1 수평 도전층(202)은 게이트 유전층(245)을 관통하여 채널층(240)과 접촉할 수 있다. 제1 수평 도전층(202)은 연결 영역(CA)으로 연장되지 않을 수 있으며, 제2 수평 도전층(204)은 연결 영역(CA)에도 배치될 수 있다. 제2 수평 도전층(204)은 제1 수평 도전층(202)의 단부와 접촉하도록 절곡된 부분을 포함할 수 있고, 상기 부분은 제2 기판(201)과 접촉하도록 연장될 수 있다.
제1 및 제2 수평 도전층들(202, 204)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(202)은 제2 기판(201)과 동일한 도전형의 불순물들로 도핑된 층일 수 있으며, 제2 수평 도전층(204)은 도핑된 층이거나 제1 수평 도전층(202)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 수평 도전층(204)의 물질은 반도체 물질에 한정되지는 않으며, 절연층으로 대체되는 것도 가능하다.
제1 내지 제3 수평 희생층들(211, 212, 213)은 연결 영역(CA)의 일부에서 제1 수평 도전층(202)과 나란하게 제2 기판(201) 아래에 배치될 수 있다. 제1 내지 제3 수평 희생층들(211, 212, 213)은 제2 기판(201) 아래에 순차적으로 적층될 수 있다. 제1 내지 제3 수평 희생층들(211, 212, 213)은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전층(202)으로 교체(replancement)된 후 잔존하는 층들일 수 있다. 다만, 예시적인 실시예들에서, 연결 영역(CA)에서 제1 내지 제3 수평 희생층들(211, 212, 213)이 잔존하는 영역의 배치는 다양하게 변경될 수 있다.
제1 및 제3 수평 희생층들(211, 213)과 제2 수평 희생층(212)은 서로 다른 절연 물질을 포함할 수 있다. 제1 및 제3 수평 희생층들(211, 213)은 서로 동일한 물질을 포함할 수 있다. 예를 들어, 제1 및 제3 수평 희생층들(211, 213)은 층간 절연층들(220)과 동일한 물질로 이루어지고, 제2 수평 희생층(212)은 희생 절연층들(218)과 동일한 물질로 이루어질 수 있다. 제1 및 제3 수평 희생층들(211, 213)은 실리콘 산화물을 포함하고, 제2 수평 희생층(212)은 실리콘 질화물을 포함할 수 있다.
외측 절연층(205)은 제2 기판(201)의 일부를 제거한 영역에 배치되어, 제2 기판(201)의 외측 단부와 접촉하도록 배치될 수 있다. 외측 절연층(205)의 하면은 제2 기판(201)의 하면과 실질적으로 공면을 이룰 수 있으나, 이에 한정되는 것은 아니다. 외측 절연층(205)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물을 포함할 수 있다.
비아 패턴들(215)은 제2 기판(201) 상에 배치될 수 있다. 비아 패턴들(215)은 X 방향 및 Y 방향을 따라 일정 간격으로 이격되어 복수 개로 배치될 수 있다. 비아 패턴들(215)은 제2 기판(201)의 상부와 연결될 수 있고, 제2 기판(201)으로부터 수직 방향, 예를 들어 Z 방향으로 연장될 수 있다. 비아 패턴들(215) 각각은 하부의 폭이 상부의 폭보다 클 수 있다. 비아 패턴들(215)은 제2 기판(201)과 일 체로 형성될 수 있다. 비아 패턴들(215)은 제2 기판(201)과 연속적인 구조를 이루며, 비아 패턴들(215)과 제2 기판(201)은 동일한 물질, 예를 들어, 동일한 도전형의 불순물을 포함하는 반도체 물질로 이루어질 수 있다. 예시적인 실시예에서, 비아 패턴들(215)은 반도체 물질, 예를 들어, 실리콘(Si) 및 저마늄(Ge) 중 적어도 하나를 포함할 수 있다. 비아 패턴들(215)은 불순물을 포함하는 도핑된 반도체 물질로 이루어질 수 있다. 예를 들어, 비아 패턴들(215)은 P형 도펀트인 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In) 중 적어도 하나를 포함하거나, N형 도펀트인 인(P), 비소(As), 및 안티몬(Sb) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 비아 패턴들(215)과 제2 기판(201)은 각각 N형 불순물을 포함하는 다결정 실리콘을 포함할 수 있다.
비아 패턴들(215) 각각은 바이패스(bypass) 비아일 수 있다. 비아 패턴들(215)은 반도체 장치(100)의 제조 공정 중에, 제2 기판(201) 및 제2 수평 도전층(204)을 접지시키는 기능을 수행하여 아킹(arcing)의 발생을 방지할 수 있다.
비아 패턴들(215) 각각의 상면은 소스 연결 패턴(260)과 접촉할 수 있다. 비아 패턴들(215)은, 소스 연결 패턴(260)과 함께, 제2 기판(201)을 소스 콘택 플러그(253)와 전기적으로 연결하기 위한 연결 콘택층의 역할을 할 수 있다. 즉, 소스 콘택 플러그(253)가 제2 기판(201)과 직접 연결되지 않더라도, 비아 패턴들(215)과 소스 연결 패턴(260)이, 소스 콘택 플러그(253)와 제2 기판(201) 사이의 전기적 연결 통로(path)를 제공하므로, 소스 콘택 플러그(253)와 제2 기판(201)은 서로 전기적으로 연결될 수 있다.
게이트 전극들(230)은 제2 기판(201) 아래에 수직으로 이격되어 적층되어 적층 구조물을 이룰 수 있다. 게이트 전극들(230)은 제2 기판(201)과 상부 배선 구조물(270) 사이에 배치될 수 있다. 게이트 전극들(230)은 제2 기판(201)으로부터 순차적으로 접지 선택 트랜지스터, 메모리 셀들, 및 스트링 선택 트랜지스터를 이루는 전극들을 포함할 수 있다. 반도체 장치(100)의 저장 용량에 따라서 상기 메모리 셀들을 이루는 게이트 전극들(230)의 개수가 결정될 수 있다. 실시예에 따라, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터를 이루는 게이트 전극들(230)은 각각 1개 또는 2개 이상일 수 있으며, 상기 메모리 셀들의 게이트 전극들(230)과 동일하거나 상이한 구조를 가질 수 있다. 또한, 게이트 전극들(230)은 상기 스트링 선택 트랜지스터를 이루는 게이트 전극(230)의 하부 및 상기 접지 선택 트랜지스터를 이루는 게이트 전극(230)의 상부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(230)을 더 포함할 수 있다.
게이트 전극들(230)은 메모리 셀 어레이 영역(MCA)에서 수직 방향을 따라 서로 이격되어 적층되며, 메모리 셀 어레이 영역(MCA)으로부터 연결 영역(CA)으로 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(230)은, 도 2에 도시된 것과 같이, X 방향을 따라 단차 구조를 가질 수 있으며, Y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다. 상기 단차 구조에 의해, 게이트 전극들(230)은 상부의 게이트 전극(230)이 하부의 게이트 전극(230)보다 길게 연장되는 계단 형태를 이루며 층간 절연층들(220)로부터 제1 기판(101)을 향하여 노출되는 단부들을 제공할 수 있다. 예시적인 실시예들에서, 상기 단부들에서, 게이트 전극들(230)은 상향된 두께를 가질 수 있다. 도시되지 않았으나, 게이트 전극들(230) 중 스트링 선택 트랜지스터를 이루는 일부 전극들은 X 방향으로 연장되는 분리 절연층에 의해 분리될 수 있다.
게이트 전극들(230)은 하부 게이트 적층 그룹 및 하부 게이트 적층 그룹 상의 상부 게이트 적층 그룹을 이룰 수 있다. 상기 하부 게이트 적층 그룹 및 상기 상부 게이트 적층 그룹 사이에 배치되는 층간 절연층(220)은 상대적으로 두꺼운 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 도 2에서, 게이트 전극들(230)의 적층 그룹이 상하로 두 개 배치된 것으로 도시되었으나, 이에 한정되지 않으며, 게이트 전극들(230)은 하나의 적층 그룹을 이룰 수도 있고, 또는 복수 개의 적층 그룹을 이룰 수도 있다.
게이트 전극들(230)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(230)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(230)은 확산 방지층을 더 포함할 수 있으며, 예컨대, 상기 확산 방지층은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(220)은 게이트 전극들(230) 사이에 배치될 수 있다. 층간 절연층들(220)도 게이트 전극들(230)과 마찬가지로 제2 기판(201)의 하면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
분리 영역(MS)은 메모리 셀 어레이 영역(MCA) 및 연결 영역(CA)에서 게이트 전극들(230)을 관통하여 X 방향을 따라 연장되도록 배치될 수 있다. 분리 영역(MS)은 제2 기판(201) 아래에 적층된 게이트 전극들(230) 전체를 관통하여 제2 기판(201)과 연결될 수 있다. 분리 영역(MS)은 높은 종횡비로 인하여 제2 기판(201)을 향하면서 폭이 감소되는 형상을 가질 수도 있다. 분리 영역(MS)은 X 방향으로 연장되어 게이트 전극들(230)을 Y 방향에서 서로 분리시킬 수 있다. 분리 영역(MS)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 메모리 셀 어레이 영역(MCA)에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, X-Y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 Z 방향으로 연장될 수 있고, 기둥 형상을 가지며, 종횡비에 따라 제2 기판(201)에 가까울수록 폭이 좁아지는 경사진 측면을 가질 수 있다.
채널 구조물들(CH) 각각은 게이트 전극들(230)의 상기 하부 게이트 적층 그룹 및 상기 상부 게이트 적층 그룹을 각각 관통하는 하부 및 상부 채널 구조물들이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이 또는 변경에 의한 절곡부를 가질 수 있다.
도 4b에 도시된 것과 같이, 채널 구조물들(CH) 내에는 채널층(240)이 배치될 수 있다. 상기 하부 채널 구조물의 채널층(240)과 상기 상부 채널 구조물의 채널층(240)은 연결된 상태일 수 있다. 채널 구조물들(CH) 내에서 채널층(240)은 내부의 코어 절연층(247)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 코어 절연층(247)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(240)은 상부에서 제1 수평 도전층(202)과 연결될 수 있다. 채널층(240)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
채널 구조물들(CH)에서 채널층(240)의 하부에는 채널 패드들(249)이 배치될 수 있다. 채널 패드들(249)은 코어 절연층(247)의 하면을 덮고 채널층(240)과 접촉할 수 있다. 채널 패드들(249)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(245)은 게이트 전극들(230)과 채널층(240) 사이에 배치될 수 있다. 게이트 유전층(245)은 제2 기판(201)과 채널층(240) 사이에 배치될 수 있다. 게이트 유전층(245)은 도 4b에 도시된 것과 같이, 채널층(240)으로부터 순차적으로 적층된 터널링층(241), 정보 저장층(242) 및 블록킹층(243)을 포함할 수 있다. 터널링층(241)은 전하를 정보 저장층(242)으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 정보 저장층(242)은 실리콘 질화물(Si3N4)을 포함할 수 있으며, 전하 트랩층 일 수 있다. 블록킹층(243)은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(245)의 적어도 일부는 게이트 전극들(230)을 따라 수평 방향으로 연장될 수 있다.
콘택 플러그들(252, 253, 254)은 각각 원기둥 또는 원뿔대 형상을 가질 수 있으며, 종횡비에 따라 상부로 갈수록 폭이 좁아질 수 있다. 콘택 플러그들(252, 253, 254)은 상부 캡핑층(290)의 일부를 관통할 수 있다. 콘택 플러그들(252, 253, 254)은 게이트 콘택 플러그(252), 소스 콘택 플러그(253), 및 주변 콘택 플러그(254)를 포함할 수 있다. 게이트 콘택 플러그(252), 소스 콘택 플러그(253), 및 주변 콘택 플러그(254) 각각은 서로 이격되어 복수 개로 배치될 수 있다. 콘택 플러그들(252, 253, 254) 각각은 도전층 및 상기 도전층의 측면들 및 일 단을 둘러싸는 배리어층을 포함할 수 있다. 예를 들어, 도 4a에 도시된 것과 같이, 소스 콘택 플러그(253)는 도전층(253a) 및 배리어층(253b)을 포함할 수 있고, 배리어층(253b)은 도전층(253a)의 상면 및 측면들을 둘러쌀 수 있다. 도전층(253a)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al)과 같은 금속 물질을 포함할 수 있고, 배리어층(253b)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 및 텅스텐 탄소 질화물(WCN) 중 적어도 하나를 포함할 수 있다.
게이트 콘택 플러그들(252)은 연결 영역(CA)에 배치되어, 수직 방향, 예를 들어 Z 방향으로 연장될 수 있다. 게이트 콘택 플러그들(252)은 게이트 전극들(230)의 계단 형태에 의한 단부들 또는 콘택 패드들과 각각 연결될 수 있다. 게이트 콘택 플러그들(252)은 하부에서 상부 배선 구조물(270)과 연결될 수 있다.
소스 콘택 플러그(253)는 제2 기판(201)의 외측에서 제2 기판(201)과 이격되고, 수직 방향, 예를 들어 Z 방향으로 연장될 수 있다. 제1 기판(101)의 상면을 기준으로, 소스 콘택 플러그(253)의 상면은 제2 기판(201)의 상면보다 높은 레벨에 위치할 수 있다. 제1 기판(101)의 상면을 기준으로, 소스 콘택 플러그(253)의 상면은 비아 패턴들(215) 중 적어도 하나의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 소스 콘택 플러그(253)는 외측 절연층(205) 및 제1 상부 절연층(210)을 관통하여 소스 연결 패턴(260)과 연결될 수 있다. 예를 들어, 소스 콘택 플러그(253)의 상면은 소스 연결 패턴(260)의 연장 부분(EP)과 접촉할 수 있다. 제1 기판(101)의 상면을 기준으로, 소스 콘택 플러그(253)의 하면은 게이트 전극들(230) 중 최하위 게이트 전극(230)보다 낮은 레벨에 위치할 수 있다. 소스 콘택 플러그(253)의 하면은 상부 배선 구조물(270)과 연결될 수 있다. 소스 콘택 플러그(253)의 상면의 폭은 하면의 폭보다 작을 수 있다. 소스 콘택 플러그(253)는 주변 콘택 플러그(254)와 동일한 공정 단계에서 형성될 수 있으며, 주변 콘택 플러그(254)와 동일하거나 유사한 형상을 가질 수 있다.
주변 콘택 플러그(254)는 제2 기판(201)의 외측에서 제2 기판(201) 및 소스 콘택 플러그(253)와 이격되고, 수직 방향, 예를 들어 Z 방향으로 연장될 수 있다. 주변 콘택 플러그(254)는 외측 절연층(205) 및 제1 상부 절연층(210)을 관통하여 하기의 주변 콘택 패드(265)와 연결될 수 있다. 주변 콘택 플러그(254)의 상면은 주변 콘택 패드(265)와 접촉할 수 있다. 주변 콘택 플러그(254)는 상부 배선 구조물(270)과 연결될 수 있다. 제1 기판(101)의 상면을 기준으로, 주변 콘택 플러그(254)의 상면과 소스 콘택 플러그(253)의 상면은 실질적으로 동일한 레벨에 위치할 수 있다.
소스 연결 패턴(260)은 제2 기판(201) 상에 배치될 수 있다. 소스 연결 패턴(260)은 제1 기판(101)의 상면을 기준으로, 제2 기판(201)의 상면보다 높은 레벨에 배치될 수 있다. 소스 연결 패턴(260)은 비아 패턴들(215)과 소스 콘택 플러그(253)를 서로 전기적으로 연결할 수 있다. 소스 연결 패턴(260)은 도 4a에 도시된 것과 같이, 도전층(260a) 및 배리어층(260b)을 포함할 수 있고, 도전층(260a)은 배리어층(260b) 상에 배치될 수 있다. 비아 패턴들(215) 및 소스 콘택 플러그(253)는 배리어층(260b)과 접촉할 수 있다. 도전층(260a)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al)과 같은 금속 물질을 포함할 수 있고, 배리어층(260b)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 및 텅스텐 탄소 질화물(WCN) 중 적어도 하나를 포함할 수 있다.
소스 연결 패턴(260)은 도 3에 도시된 것과 같이, 제2 기판(201)의 상면 상에서 격자(grid) 모양 또는 메쉬(mesh) 타입의 패턴으로 이루어진 영역을 포함할 수 있다. 예를 들어, 소스 연결 패턴(260)은 제2 기판(201)의 상면에 평행한 평면에서, X 방향으로 연장되는 제1 패턴들(261) 및 Y 방향으로 연장되는 제2 패턴들(262)을 포함할 수 있다. 제1 패턴들(261)과 제2 패턴들(262)은 서로 교차할 수 있으며, 일 체로 형성되어 서로 연결될 수 있다. 소스 연결 패턴(260)이 이와 같은 형상을 가짐으로써, 소스 연결 패턴(260)의 금속 물질 층에 의한 스트레스를 분산시킬 수 있고, 반도체 장치의 워피지(warpage)를 제어할 수 있다. 비아 패턴들(215)은 제1 패턴들(261) 및 제2 패턴들(262) 중 적어도 하나와 연결되도록 배치될 수 있다.
도 2 및 도 3에 도시된 것과 같이, 소스 연결 패턴(260)은 제2 기판(201)의 외측 영역(PA) 상으로 연장되는 연장 부분(EP)을 포함할 수 있다. 연장 부분(EP)은 소스 연결 패턴(260)이 수직 방향(Z)에서 제2 기판(201)과 중첩하는 중첩 부분으로부터 수평 방향으로 연장되는 부분일 수 있다. 연장 부분(EP)은 외측 절연층(205)의 일부와 수직 방향(Z)으로 중첩할 수 있으며, 제2 기판(201)과 수직 방향(Z)으로 중첩하지 않을 수 있다. 제1 패턴들(261) 및 제2 패턴들(262) 중 적어도 하나는, 제2 기판(201)의 외측 단부보다 제2 기판(201)에서 멀어지는 방향으로 연장되는 연장 부분(EP)을 포함할 수 있다. 도 3에서, 연장 부분들(EP)은 제1 패턴들(261)의 X 방향을 따른 양 측에서 외측 영역(PA) 상에 복수 개로 배치될 수 있고, 제2 패턴들(262)의 Y 방향을 따른 양 측에서 외측 영역(PA) 상에 복수 개로 배치될 수 있다. 소스 연결 패턴(260)의 연장 부분(EP)은 소스 콘택 플러그(253)와 직접 연결될 수 있다.
소스 콘택 플러그(253)가 제2 기판(201)의 엣지 부분과 직접 연결되는 경우, 제2 기판(201)의 반도체 물질 층이, 제2 기판(201)의 상기 엣지 부분으로부터 메모리 셀 어레이 영역(MCA)의 채널 구조물(CH)까지 전기적 연결 통로(path)를 제공할 수 있다. 상기 전기적 연결 통로는 대략 제2 기판(201)의 엣지 부분으로부터 메모리 셀 어레이 영역(MCA)의 채널 구조물(CH)까지의 길이를 갖는다. 이 경우, 반도체 물질 층은 금속 물질 층보다 상대적으로 전기적 저항이 높으므로, 제2 기판(201)의 저항 성분에 의해 발생하는 노이즈(noise)가 메모리 셀의 동작(예컨대, 읽기 동작) 수행에 방해를 줄 수 있다. 예를 들어, 제2 기판(201)의 공통 소스 라인으로 전류를 흘려보낼 때, 제2 기판(201)의 저항 성분이 공통 소스 라인의 전압 강하를 유발하여 메모리 셀의 읽기 동작이 제대로 수행되지 않을 수 있다. 본 발명의 예시적인 실시예에 따르면, 소스 콘택 플러그(253)를 금속 물질로 이루어진 소스 연결 패턴(260)과 직접 연결시키고, 소스 연결 패턴(260)을 제2 기판(201)의 상면 상에 넓게 배치하여, 소스 콘택 플러그(253)를 제2 기판(201)과 전기적으로 연결할 수 있다. 따라서, 상대적으로 전기적 저항이 낮은 소스 연결 패턴(260)의 금속 물질 층이 외측 영역(PA)의 소스 콘택 플러그(253)에서 메모리 셀 어레이 영역(MCA)의 채널 구조물(CH)까지 전기적 연결 통로를 제공할 수 있으므로, 상대적으로 전기적 저항이 높은 제2 기판(201)의 반도체 물질 층에 의한 전기적 연결 통로의 길이를 줄일 수 있다. 따라서, 제2 기판(201)의 공통 소스 라인의 저항 성분을 줄일 수 있으므로, 메모리 셀의 동작 수행 시 공통 소스 라인에 의해 발생하는 노이즈를 줄일 수 있고, 반도체 장치의 전기적 특성 및 신뢰성이 향상될 수 있다.
주변 콘택 패드(265)와 주변 콘택 비아(267)는 주변 콘택 플러그(254) 상에 배치될 수 있다. 주변 콘택 패드(265)는 외측 영역(PA)에서 소스 연결 패턴(260)과 이격될 수 있다. 주변 콘택 패드(265)는 주변 콘택 플러그(254)의 상면과 접촉할 수 있다. 주변 콘택 비아(267)는 주변 콘택 패드(265) 상에 배치되며, 도전성 패드(300)와 연결될 수 있다. 주변 콘택 비아(267)는 하부 영역의 폭이 상부 영역의 폭보다 작을 수 있다. 주변 콘택 패드(265) 및 주변 콘택 비아(267)는 소스 연결 패턴(260)과 동일한 물질을 포함할 수 있다. 예시적인 실시예에서, 주변 콘택 비아(267)는 알루미늄(Al)을 포함할 수 있다.
상부 배선 구조물(270)은 게이트 전극들(230), 채널 구조물들(CH), 제2 기판(201), 도전성 패드(300)를 회로 소자들(120)과 전기적으로 연결할 수 있다. 상부 배선 구조물(270)은 채널 콘택 플러그(271), 게이트 콘택 스터드(272), 소스 콘택 스터드(273), 주변 콘택 스터드(274), 상부 콘택 플러그(275), 및 상부 배선 라인(277)을 포함할 수 있다. 채널 콘택 플러그(271)는 채널 구조물(CH)의 채널 패드(249)와 연결될 수 있다. 채널 콘택 플러그(271)는 메모리 셀 어레이 영역(MCA)에서 채널 구조물들(CH)의 채널 패드(249)를 통해 채널층(240)과 전기적으로 연결될 수 있다. 게이트 콘택 스터드(272)는 게이트 콘택 플러그(252)와 연결될 수 있다. 소스 콘택 스터드(273)는 소스 콘택 플러그(253)와 연결될 수 있다. 주변 콘택 스터드(274)는 주변 콘택 플러그(254)와 연결될 수 있다. 상부 콘택 플러그(275)는 원기둥 또는 원뿔대 형상을 가질 수 있으며, 상부 배선 라인(277)은 적어도 일 영역이 라인 형태를 가질 수 있다. 상부 콘택 플러그들(275)은 채널 콘택 플러그(271), 게이트 콘택 스터드(272), 소스 콘택 스터드(273), 및 주변 콘택 스터드(274)와 각각 연결될 수 있다. 상부 배선 라인(277)은 상부 콘택 플러그(275)와 연결될 수 있다. 상부 배선 구조물(270)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함하는 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 예시적인 실시예들에서, 상부 배선 구조물(280)을 구성하는 상부 콘택 플러그들(275) 및 상부 배선 라인들(277)의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
상부 본딩 구조물(280)은 상부 배선 구조물(270)과 연결될 수 있다. 상부 본딩 구조물(280)은 상부 본딩 비아(282), 상부 본딩 패드(284), 및 상부 본딩 절연층(286)을 포함할 수 있다. 상부 본딩 비아(282)는 상부 배선 구조물(270)과 연결될 수 있다. 상부 본딩 패드(284)는 상부 본딩 비아(282)와 연결될 수 있다. 상부 본딩 비아(282) 및 상부 본딩 패드(284)는 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 상부 본딩 절연층(286)은 상부 본딩 패드(284)의 확산 방지층으로도 기능할 수 있으며, SiCN, SiO, SiN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다. 상부 본딩 절연층(286)은 상부 본딩 패드(284)의 두께보다 얇은 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
상부 캡핑층(290)은 제2 기판(201)의 아래에 배치되어, 제2 기판(201), 외측 절연층(205), 및 게이트 전극들(230)을 덮을 수 있다. 상부 캡핑층(290)은 복수의 절연층들을 포함할 수 있다. 상부 캡핑층(290)은 절연성 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 실리콘 산탄화물 등을 포함할 수 있다.
상부 절연층들(210, 295)은 제2 기판(201) 상에 배치될 수 있다. 상부 절연층들(210, 295)은 비아 패턴들(215)의 측면들을 덮는 제1 상부 절연층(210) 및 제1 상부 절연층(210) 상의 제2 상부 절연층(295)을 포함할 수 있다. 제2 상부 절연층(295)은 소스 연결 패턴(260) 및 주변 콘택 패드(265)를 덮을 수 있다. 상부 절연층들(210, 295)은 절연성 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 실리콘 산탄화물 등을 포함할 수 있다.
도전성 패드(300)는 반도체 장치(100)의 입출력 패드로서, 컨트롤러와 전기적으로 연결될 수 있다. 도전성 패드(300)는 주변 콘택 비아(267)와 접촉할 수 있다. 도전성 패드(300)는 주변 회로 영역(PERI)의 회로 소자들(120)과 전기적으로 연결될 수 있다. 도전성 패드(300)는 소스 연결 패턴(260)과 동일한 물질을 포함할 수 있다. 예시적인 실시예에서, 도전성 패드(300)는 알루미늄(Al)을 포함할 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 5의 'A' 로 표시되는 영역은 도 6의 절단선 Ia-Ia'에 따라 반도체 장치를 절단한 단면에 대응할 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 일부 구성요소들을 도시한 평면도이다. 도 6은 도 3에 대응되는 영역을 도시한다.
도 5 및 도 6을 참조하면, 반도체 장치(100A)에서 패턴들의 배치가 앞선 실시예와 일부 상이할 수 있다. 예를 들어, 반도체 장치(100A)에서, 비아 패턴들(215)은 제1 패턴들(261)과 제2 패턴들(262)이 서로 교차하는 영역들과 직접 연결되도록 배치될 수 있다. 비아 패턴들(215)은 제1 패턴들(261)과 동일 직선 상에 배치될 수 있고, 제2 패턴들(262)과 동일 직선 상에 배치될 수 있다. 다만, 이러한 배치는 예시적인 것으로, 비아 패턴들(215)과 소스 연결 패턴(260)의 배치 관계 및 형상은 실시예들에 따라 다양하게 변경될 수 있으며, 하기 도 8a 내지 도 8f를 참조하여 예시적으로 더 설명하기로 한다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다. 도 7은 도 2의 'C' 영역에 대응되는 영역을 확대하여 도시한다.
도 7을 참조하면, 반도체 장치(100B)의 비아 패턴들(215A)은 제2 기판(201)과 다른 물질을 포함할 수 있다. 예를 들어, 비아 패턴들(215A)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo)과 같은 금속 물질 및 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 과 같은 금속 질화물 중 적어도 하나를 포함할 수 있다. 제2 기판(201)은 반도체 물질을 포함할 수 있다. 비아 패턴들(215A)이 금속 물질을 포함하므로, 반도체 물질을 포함하는 경우에 비하여, 콘택 저항을 낮출 수 있다. 비아 패턴들(215A)은 제2 기판(201)과 일 체로 형성되지 아니하며, 비아 패턴들(215A)을 먼저 형성하고, 평탄화 공정을 수행한 다음, 제2 기판(201)을 형성할 수 있다. 이 경우, 비아 패턴들(215A)과 제2 기판(201) 사이의 경계는 구분될 수 있다.
도 8a 내지 도 8f는 예시적인 실시예들에 따른 반도체 장치의 일부 구성요소들을 도시한 평면도들이다. 도 8a 내지 도 8f는 도 3에 대응되는 영역을 도시한다.
도 8a를 참조하면, 소스 연결 패턴(260-A)은 X 방향으로 연장되는 제1 패턴들(261)을 포함할 수 있고, 제1 패턴들(261)은 그 아래에 배치되는 비아 패턴들(215)을 통해 제2 기판(201)과 전기적으로 연결될 수 있다. 제1 패턴들(261)은 평면에서 라인 모양일 수 있다. 제1 패턴들(261)은 X 방향을 따른 양 측에서 외측 영역(PA)으로 연장되는 연장 부분들(EP)을 포함할 수 있고, 각각의 연장 부분들(EP)은 소스 콘택 플러그(253)와 직접 연결될 수 있다.
도 8b를 참조하면, 소스 연결 패턴(260-B)은 Y 방향으로 연장되는 제2 패턴들(262)을 포함할 수 있고, 제2 패턴들(262)은 그 아래에 배치되는 비아 패턴들(215)을 통해 제2 기판(201)과 전기적으로 연결될 수 있다. 제2 패턴들(262)은 평면에서 라인 모양일 수 있다. 제2 패턴들(262)은 Y 방향을 따른 양 측에서 외측 영역(PA)으로 연장되는 연장 부분들(EP)을 포함할 수 있고, 각각의 연장 부분들(EP)은 소스 콘택 플러그(253)와 직접 연결될 수 있다.
도 8c를 참조하면, 소스 연결 패턴(260-C)은 제1 패턴들(261)이 X 방향을 따른 양 측에서 외측 영역(PA)으로 연장되는 연장 부분들(EP)을 포함할 수 있고, 제2 패턴들(262B)은 외측 영역(PA)으로 연장되지 않을 수 있다. 제2 패턴들(262B)은 제1 패턴들(261) 사이에 배치되어 제1 패턴들(261)을 서로 연결하는 브릿지 역할을 할 수 있다.
도 8d를 참조하면, 소스 연결 패턴(260-D)의 각각의 연장 부분(EP)에는 복수 개, 예를 들어 두 개의 소스 콘택 플러그들(253)이 배치될 수 있다. 소스 연결 패턴(260-D)의 제1 패턴(261a) 및 제2 패턴(262a)은 앞선 실시예의 제1 패턴(261) 및 제2 패턴(262)보다 각각 큰 폭을 가질 수 있다.
도 8e를 참조하면, 소스 연결 패턴(260-E)의 제1 패턴들(261) 또는 제2 패턴들(262a) 각각의 연장 부분(EP)에는 복수 개, 예를 들어 두 개의 소스 콘택 플러그들(253)이 배치될 수 있다. 예를 들어, 제2 패턴들(262a)은 제1 패턴들(261) 각각의 폭보다 큰 폭을 가질 수 있다.
도 8f를 참조하면, 소스 연결 패턴(260-F)은 플레이트 부분(260P)과 플레이트 부분(260P)으로부터 외측 영역(PA)으로 연장되는 복수의 연장 부분들(EP)을 포함할 수 있다. 플레이트 부분(260P)은 제2 기판(201) 상에 배치되며, 비아 패턴들(215)과 직접 연결될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다. 도 9는 도 2의 'D' 영역에 대응되는 영역을 확대하여 도시한다.
도 9를 참조하면, 반도체 장치(100C)에서, 메모리 셀 영역(CELL)은 도 2의 실시예에서와 달리, 제2 기판(201) 아래의 제1 및 제2 수평 도전층들(202, 204)을 포함하지 않을 수 있다. 또한, 채널 구조물(CHa)은 에피택셜층(207)을 더 포함할 수 있다.
에피택셜층(207)은 채널 구조물(CHa)의 상단에서 제2 기판(201)과 접촉하도록 배치되며, 적어도 하나의 게이트 전극(230)의 측면에 배치될 수 있다. 에피택셜층(207)은 제2 기판(201)의 리세스된 영역에 배치될 수 있다. 에피택셜층(207)의 하면의 높이는 최상위 게이트 전극(230)의 하면보다 낮고 그 하부의 게이트 전극(230)의 상면보다 높을 수 있으나, 도시된 것에 한정되지는 않는다. 에피택셜층(207)은 하면을 통해 채널층(240)과 연결될 수 있다. 에피택셜층(207) 및 에피택셜층(207)과 인접하는 게이트 전극(230) 사이에는 게이트 절연층(208)이 더 배치될 수 있다.
도 10 내지 도 16은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 10 내지 도 16에서는, 도 2에 도시된 영역에 대응되는 영역들이 도시된다.
도 10을 참조하면, 제1 기판(101) 상에 주변 회로 영역(PERI)을 이루는 회로 소자들(120), 하부 배선 구조물(130), 하부 본딩 구조물(180), 및 하부 캡핑층(190)을 형성할 수 있다.
먼저, 제1 기판(101) 내에 소자 분리층들을 형성하고, 제1 기판(101) 상에 회로 게이트 유전층(122) 및 회로 게이트 전극(124)을 순차적으로 형성할 수 있다. 소자 분리층들은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(122)은 제1 기판(101) 상에 형성되고, 회로 게이트 전극(124)은 회로 게이트 유전층(122) 상에 형성될 수 있다. 다음으로, 회로 게이트 유전층(122)과 회로 게이트 전극(124)의 양 측벽에 스페이서층들(126)을 형성하고, 및 회로 게이트 전극(124)의 양 측에서 제1 기판(101)의 활성 영역에 불순물을 주입하여 소스/드레인 영역들(128)을 형성할 수 있다.
하부 배선 구조물(130) 중 하부 콘택 플러그들(135)은 하부 캡핑층(190)의 일부를 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 하부 배선 라인들(137)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
하부 본딩 구조물(180) 중 하부 접합 비아(182)는 하부 캡핑층(190)의 일부를 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 하부 본딩 패드(184)는, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다. 하부 본딩 구조물(180)은 예를 들어, 증착 공정 또는 도금 공정에 의해 형성될 수 있다. 하부 본딩 절연층(186)은 하부 본딩 패드(184)의 상면 및 측면의 일부를 덮도록 형성한 후, 하부 본딩 패드(184)의 상면이 노출될 때까지 평탄화 공정을 수행함으로써 형성할 수 있다.
하부 캡핑층(190)은 복수 개의 절연층들로 이루어질 수 있다. 하부 캡핑층(190)은 하부 배선 구조물(130) 및 하부 본딩 구조물(180)을 형성하는 각 단계들에서 일부가 될 수 있다. 이에 의해, 주변 회로 영역(PERI)이 형성될 수 있다.
도 11을 참조하면, 베이스 기판(10) 상에 비아 패턴들(215)을 형성하고, 제2 기판(201)을 형성할 수 있다. 제2 기판(201) 상에 제1 내지 제3 수평 희생층들(211, 212, 213) 및 제2 수평 도전층(204)을 형성할 수 있다. 희생 절연층들(218) 및 층간 절연층들(220)을 교대로 적층하여 하부 적층 구조물을 형성하고, 상기 하부 적층 구조물을 관통하는 수직 희생 구조물(228)을 형성하고, 희생 절연층들(218) 및 층간 절연층들(220)을 교대로 적층하여 상부 적층 구조물을 형성할 수 있다.
먼저, 베이스 기판(10) 상에 제1 상부 절연층(210)을 형성하고, 이를 관통하는 비아 패턴들(215)을 형성할 수 있다. 베이스 기판(10)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 베이스 기판(10)은 하기의 베이스 기판(10)을 제거하는 공정 단계에서, 제2 기판(201)의 두께 제어를 위해 제공될 수 있다. 비아 패턴들(215)은 제1 상부 절연층(210)의 일부를 관통하는 비아 홀들을 형성한 후, 이를 반도체 물질로 채움으로써 형성할 수 있다.
제2 기판(201)은 비아 패턴들(215)을 형성하는 단계에서 비아 패턴들(215)과 일 체로 형성될 수도 있고, 비아 패턴들(215)과 별도의 공정 단계에서 형성될 수도 있다. 예를 들어, 반도체 물질 층이 상기 비아 홀들을 채우면서 비아 패턴들(215)이 형성되고, 상기 반도체 물질 층은, 상기 비아 홀들의 상부 및 제1 상부 절연층(210)의 상면 상으로 연장되어 제2 기판(201)이 형성될 수 있다. 제2 기판(201)의 일부는 외측 영역(PA)에서 제거될 수 있다. 외측 영역(PA)에서 제2 기판(201)이 제거된 영역에는 외측 절연층(205)이 형성될 수 있다. 예시적인 실시예에서, 상기 비아 홀들 내에 금속 물질을 채우고, 평탄화 공정을 수행한 후, 제2 기판(201)을 형성한 후, 후속 공정들을 수행하여 도 7의 반도체 장치(100B)를 제조할 수 있다.
다음으로, 제2 기판(201) 상에 제1 내지 제3 수평 희생층들(211, 212, 213) 및 제2 수평 도전층(204)을 형성할 수 있다. 제2 기판(201)은 제1 상부 절연층(210)에 의해 베이스 기판(10)과 이격되어 형성될 수 있다. 제1 내지 제3 수평 희생층들(211, 212, 213)은 순차적으로 제2 기판(201) 상에 적층될 수 있다. 제1 내지 제3 수평 희생층들(211, 212, 213)은, 메모리 셀 어레이 영역(MCA)에서, 후속 공정을 통해 형성되는 도 2의 제1 수평 도전층(202)으로 교체되는 층들일 수 있다. 제2 수평 도전층(204)은 제3 수평 희생층(213) 상에 형성될 수 있다.
희생 절연층들(218)은 후속 공정을 통해 일부가 게이트 전극들(230)(도 2 참조)로 교체되는 층일 수 있다. 희생 절연층들(218)은 층간 절연층들(220)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(220)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(220)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(218)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(220)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(220)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(220) 및 희생 절연층들(218)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
연결 영역(CA)에서 상부의 희생 절연층들(218)이 하부의 희생 절연층들(218)보다 짧게 연장되도록, 마스크층을 이용하여 희생 절연층들(218)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생 절연층들(218)은 소정 단위로 계단 형상의 단차 구조를 이룰 수 있다.
수직 희생 구조물(228)은 마스크층을 이용하여 희생 절연층들(218) 및 층간 절연층들(220)의 상기 하부 적층 구조물을 이방성 식각하여 형성할 수 있으며, 홀 형태의 하부 채널홀들을 형성한 후 이를 매립함으로써 형성될 수 있다. 수직 희생 구조물(228)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예에서, 수직 희생 구조물(228)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 수직 희생 구조물(228)을 형성한 후, 상기 하부 적층 구조물 및 수직 희생 구조물(228) 상에 희생 절연층들(218) 및 층간 절연층들(220)의 상부 적층 구조물을 형성할 수 있다.
다음으로, 희생 절연층들(218) 및 층간 절연층들(220)의 적층 구조물을 덮는 상부 캡핑층(290)이 일부 형성될 수 있다.
도 12를 참조하면, 희생 절연층들(218) 및 층간 절연층들(220)의 적층 구조물을 관통하는 채널 구조물들(CH)을 형성할 수 있다. 분리 영역(MS)(도 2 참조)에 대응되는 영역에, 희생 절연층들(218)과 층간 절연층들(220)의 적층 구조물을 관통하는 개구부(OP)를 형성할 수 있다.
채널 구조물들(CH)은 홀 형태의 채널 홀들을 복수의 층들로 매립함으로써 형성될 수 있다. 상기 복수의 층들은, 게이트 유전층(245), 채널층(240), 코어 절연층(247), 및 채널 패드(249)를 포함할 수 있다. 상기 채널 홀들의 상부 채널 홀들은, 별도의 마스크층을 이용하여 희생 절연층들(218) 및 층간 절연층들(220)의 상기 상부 적층 구조물을 이방성 식각하여 형성할 수 있다. 상기 채널 홀들의 하부 채널 홀들은, 상기 상부 채널 홀들을 통해 노출된 수직 희생 구조물(228)을 제거함으로써 형성할 수 있다. 상기 채널 홀들의 형성 시 플라즈마 건식 식각 공정을 이용하는 경우, 상기 채널홀들 내에 발생한 이온들에 의해 상기 채널 홀들의 상하부에 전위차가 발생할 수 있다. 하지만, 제2 수평 도전층(204) 및 제2 기판(201)이 비아 패턴들(215)의해 베이스 기판(10)과 연결되어 있어, 예를 들어 양전하가 베이스 기판(10)으로 흐를 수 있고, 상기 마스크층을 통해 이동한 음전하가 베이스 기판(10)으로 흐를 수 있어 상기 전위차에 의한 아킹 불량의 발생을 방지할 수 있다.
상기 적층 구조물의 높이로 인하여, 채널 구조물들(CH)의 측벽은 제2 기판(201)의 상면에 수직하지 않을 수 있다. 채널 구조물들(CH)은 제2 기판(201)의 일부를 리세스하도록 형성될 수 있다.
게이트 유전층(245)은 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(245)은 전부 또는 일부가 형성될 수 있으며, 채널 구조물들(CH)을 따라 제2 기판(201)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널층(240)은 채널 구조물들(CH) 내에서 게이트 유전층(245) 상에 형성될 수 있다. 코어 절연층(247)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 채널 패드(249)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
다음으로, 개구부(OP)는 희생 절연층들(218)과 층간 절연층들(220)의 적층 구조물을 관통하고, 하부에서 제2 수평 도전층(204) 및 제1 내지 제3 수평 희생층들(211, 212, 213)을 관통하도록 형성될 수 있다. 개구부(OP)는 제2 기판(201)을 일부 리세스하도록 형성될 수 있다.
도 13를 참조하면, 개구부(OP)를 통해 희생 절연층들(218)을 제거하고 게이트 전극들(230)을 형성할 수 있다. 개구부(OP)에 분리 영역(MS)을 형성할 수 있다.
먼저, 개구부(OP) 내에 별도의 희생 스페이서층들을 형성하면서 에치-백(etch-back) 공정에 의해 제2 수평 희생층(212)을 노출시킬 수 있다. 메모리 셀 어레이 영역(MCA)에서 노출된 영역으로부터 제2 수평 희생층(212)을 선택적으로 제거하고, 그 후에 상하의 제1 및 제3 수평 희생층들(211, 213)을 제거할 수 있다.
제1 내지 제3 수평 희생층들(211, 212, 213)은 식각 공정에 의해 제거될 수 있다. 제1 및 제3 수평 희생층들(211, 213)의 제거 공정 시에, 제2 수평 희생층(212)이 제거된 영역에서 노출된 게이트 유전층(245)의 일부도 함께 제거될 수 있다. 제1 내지 제3 수평 희생층들(211, 212, 213)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(202)을 형성한 후, 개구부(OP) 내에서 상기 희생 스페이서층들을 제거할 수 있다. 본 공정에 의해, 메모리 셀 어레이 영역(MCA)에는 제1 수평 도전층(202)이 형성될 수 있으며, 연결 영역(CA)에는 제1 내지 제3 수평 희생층들(211, 212, 213)이 잔존할 수 있다.
다음으로, 개구부(OP)를 통해 희생 절연층들(218)을 제거하여 터널부들을 형성하고, 상기 터널부들을 도전성 물질로 채워 게이트 전극들(230)을 형성할 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(230)을 형성한 후, 개구부(OP) 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거한 후 절연 물질을 채워 분리 영역(MS)을 형성할 수 있다.
도 14를 참조하면, 게이트 콘택 플러그들(252), 소스 콘택 플러그들(253), 주변 콘택 플러그들(254), 및 채널 콘택 플러그들(271)을 포함하는 상부 배선 구조물(270)을 형성하고, 상부 본딩 구조물(280)을 형성할 수 있다.
게이트 콘택 플러그들(252)은 연결 영역(CA)에서 게이트 전극들(230)과 연결되도록 형성되고, 소스 콘택 플러그들(253) 및 주변 콘택 플러그들(254)은 외측 영역(PA)에서 베이스 기판(10)과 연결되도록 형성될 수 있다. 채널 콘택 플러그들(271)은 메모리 셀 어레이 영역(MCA)에서 채널 구조물들(CH)과 연결되도록 형성될 수 있다. 게이트 콘택 플러그들(252), 및 소스 콘택 플러그들(253), 주변 콘택 플러그들(254)은 서로 다른 깊이로 형성되지만, 식각 정지층 등을 활용하여 동시에 콘택 홀들을 형성한 후 상기 콘택 홀들을 도전성 물질로 채움으로써 형성될 수 있다. 다만, 예시적인 실시예들에서, 게이트 콘택 플러그들(252), 및 소스 콘택 플러그들(253), 주변 콘택 플러그들(254) 중 일부는 서로 다른 공정 단계들에서 형성되는 것도 가능할 것이다.
콘택 스터드들(272, 273, 274)은 게이트 콘택 플러그들(252), 및 소스 콘택 플러그들(253), 주변 콘택 플러그들(254)과 각각 연결되도록 형성될 수 있다. 상부 콘택 플러그들(275)은 콘택 스터드들(272, 273, 274) 상에 형성될 수 있으며, 상부 배선 라인들(277)을 상하로 서로 연결시킬 수 있다.
다음으로, 상부 본딩 구조물(280)은 하부 본딩 구조물(180)을 형성하는 것과 유사한 방법으로 형성할 수 있다. 이에 의해, 메모리 셀 영역(CELL)이 형성될 수 있다. 다만, 반도체 장치의 제조 과정에서, 메모리 셀 영역(CELL)은 베이스 기판(10)을 더 포함하는 상태일 수 있다.
도 15를 참조하면, 제1 기판 구조물인 주변 회로 영역(PERI)과 제2 기판 구조물인 메모리 셀 영역(CELL)을 접합할 수 있다.
주변 회로 영역(PERI)과 메모리 셀 영역(CELL)은, 하부 본딩 패드(184)와 상부 본딩 패드(284)를 가압에 의해 본딩함으로써 연결할 수 있다. 하부 본딩 절연층(186)과 상부 본딩 절연층(286)을 가압에 의해 본딩함으로써 연결할 수 있다. 주변 회로 영역(PERI) 상에 메모리 셀 영역(CELL)은 뒤집어서, 상부 본딩 패드(284)가 아래를 향하도록 본딩될 수 있다. 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)은 별도의 접착층과 같은 접착제의 개재없이 직접 접합(direct bonding)될 수 있다.
도 16을 참조하면, 베이스 기판(10)을 제거하고, 소스 연결 패턴(260) 및 주변 콘택 패드(265)를 형성할 수 있다.
먼저, 베이스 기판(10)은 예를 들어, 그라인딩(grinding) 공정과 같은 연마 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing) 공정에 의해 제거될 수 있다. 베이스 기판(10)은 완전히 제거되어 비아 패턴들(215)의 표면이 노출될 수 있다. 소스 콘택 플러그(253) 및 주변 콘택 플러그(254)의 표면도 노출될 수 있다.
다음으로, 제1 상부 절연층(210) 상에 금속층을 형성하고, 상기 금속층을 패터닝하여 소스 연결 패턴(260)과 주변 콘택 패드(265)를 형성할 수 있다. 소스 연결 패턴(260)은 소스 콘택 플러그(253)와 직접 연결되도록 외측 영역(PA)에서 연장 부분(EP)을 포함하도록 형성될 수 있고, 각각의 비아 패턴들(2150)과 직접 연결될 수 있다. 소스 연결 패턴(260)은 도 3, 도 6, 및 도 8a 내지 도 8f에 도시된 것과 같이 다양한 형상을 갖도록 형성될 수 있다. 예를 들어, 소스 연결 패턴(260)은 평면에서 격자 모양 또는 라인 모양을 갖는 적어도 일 영역을 포함할 수 있다. 주변 콘택 패드(265)는 소스 연결 패턴(260)과 이격되어 형성될 수 있다. 예시적인 실시예에서, 소스 연결 패턴(260)과 주변 콘택 패드(265)는 절연층을 먼저 패터닝한 후, 이에 도전성 물질을 채워 형성될 수도 있다.
다음으로, 제2 상부 절연층(295)의 일부를 형성하고, 주변 콘택 비아(267) 및 도전성 패드(300)를 형성할 수 있다. 주변 콘택 비아(267)는 제2 상부 절연층(295)의 일부를 관통하는 비아 홀을 형성한 후, 이를 도전성 물질로 채워 형성할 수 있다. 도전성 패드(300)도 제2 상부 절연층(295)을 일부 제거한 후, 이를 도전성 물질로 채워 형성할 수 있다. 이로써, 도 1 내지 도 4b의 반도체 장치를 제조할 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 17을 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 8을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 반도체 구조물(1100F) 및 제1 반도체 구조물(1100F) 상의 제2 반도체 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 구조물(1100F)은 제2 반도체 구조물(1100S)의 옆에 배치될 수도 있다. 제1 반도체 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 반도체 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 반도체 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 반도체 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 18은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 18을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 17의 입출력 패드(1101)에 해당할 수 있으며, 도 2의 도전성 패드(300)를 포함하는 영역일 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 9를 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 19는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 19는 도 18의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 18의 반도체 패키지(2003)를 절단선 Ⅱ-Ⅱ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 19를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 18 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 18과 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 반도체 구조물(3100) 및 제2 반도체 구조물(3200)을 포함할 수 있다. 제1 반도체 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 반도체 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)(도 17 참조)과 전기적으로 연결되는 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 9를 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각에서 소스 콘택 플러그(253)는 소스 연결 패턴(260)과 직접 연결되고, 소스 연결 패턴(260)은 제2 기판(201)의 상부와 연결되는 비아 패턴들(215)과 직접 연결되도록 배치될 수 있다.
반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 반도체 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 18 참조)를 더 포함할 수 있으며, 입출력 패드(2210)는 도전성 패드(300)를 포함하는 영역일 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 MS: 분리 영역
101: 제1 기판 120: 회로 소자
130: 하부 배선 구조물 180: 하부 본딩 구조물
190: 하부 캡핑층 201: 제2 기판
202, 204: 수평 도전층 205: 외측 절연층
215: 비아 패턴 211, 212, 213: 수평 희생층
218: 희생 절연층 220: 층간 절연층
230: 게이트 전극 240: 채널층
245: 게이트 유전층 247: 코어 절연층
249: 채널 패드 252: 게이트 콘택 플러그
253: 소스 콘택 플러그 254: 주변 콘택 플러그
260: 소스 연결 패턴 265: 주변 콘택 패드
267: 주변 콘택 비아 270: 상부 배선 구조물
280: 상부 본딩 구조물 290: 상부 캡핑층

Claims (20)

  1. 제1 기판, 상기 제1 기판 상의 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 구조물, 및 상기 하부 배선 구조물과 연결되는 하부 본딩 구조물을 포함하는 제1 반도체 구조물; 및
    상기 제1 반도체 구조물 상에 배치되는 제2 기판, 상기 제2 기판의 하면에 수직한 수직 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며, 상기 수직 방향으로 연장되고, 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들과 상기 채널 구조물들의 아래에 배치되는 상부 배선 구조물, 및 상기 상부 배선 구조물과 연결되고 상기 하부 본딩 구조물과 접합되는 상부 본딩 구조물을 포함하는 제2 반도체 구조물을 포함하고,
    상기 제2 반도체 구조물은, 상기 제2 기판 상의 비아 패턴들, 상기 제2 기판과 이격되는 소스 콘택 플러그, 및 상기 비아 패턴들 각각의 상면과 접촉하고, 상기 비아 패턴들과 상기 소스 콘택 플러그를 서로 전기적으로 연결하는 소스 연결 패턴을 더 포함하고,
    상기 소스 연결 패턴은 상기 수직 방향에서 상기 제2 기판과 중첩하는 중첩 부분 및 상기 중첩 부분으로부터 상기 제2 기판의 상기 하면과 평행한 수평 방향으로 연장되는 연장 부분을 포함하고,
    상기 소스 콘택 플러그는 상기 소스 연결 패턴의 상기 연장 부분과 상기 수직 방향에서 중첩하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 기판의 상면을 기준으로, 상기 소스 콘택 플러그의 상면은 상기 제2 기판의 상면보다 높은 레벨에 위치하고,
    상기 소스 콘택 플러그의 상기 상면은 상기 소스 연결 패턴의 상기 연장 부분과 접촉하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 기판의 상면을 기준으로, 상기 소스 콘택 플러그의 상기 상면은 상기 비아 패턴들 중 적어도 하나의 상면과 동일한 레벨에 위치하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 소스 연결 패턴은 상기 제2 기판의 상면 상에서 격자 모양 또는 라인 모양을 갖는 적어도 일 영역을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 소스 연결 패턴은, 배리어층 및 상기 배리어층 상의 도전층을 포함하고,
    상기 배리어층은 상기 비아 패턴들 및 상기 소스 콘택 플러그와 접촉하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 비아 패턴들의 각각은 하부의 폭이 상부의 폭보다 큰 반도체 장치.
  7. 제1 항에 있어서,
    상기 비아 패턴들 및 상기 제2 기판은 동일한 도전형의 불순물을 포함하는 반도체 물질로 이루어진 반도체 장치.
  8. 제1 항에 있어서,
    상기 제2 기판은 반도체 물질로 이루어지고,
    상기 비아 패턴들은 각각 금속 물질로 이루어진 반도체 장치.
  9. 제1 항에 있어서,
    상기 제2 반도체 구조물은, 상기 제2 기판의 외측에서 상기 소스 콘택 플러그와 이격되고, 상기 수직 방향으로 연장되는 주변 콘택 플러그를 더 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제2 반도체 구조물은, 상기 주변 콘택 플러그의 상면과 접촉하고, 상기 소스 연결 패턴과 이격되는 주변 콘택 패드, 상기 주변 콘택 패드 상의 주변 콘택 비아, 및 상기 주변 콘택 비아 상의 도전성 패드를 더 포함하는 반도체 장치.
  11. 제9 항에 있어서,
    상기 제1 기판의 상면을 기준으로, 상기 주변 콘택 플러그의 상기 상면과 상기 소스 콘택 플러그의 상기 상면은 동일한 레벨에 위치하는 반도체 장치.
  12. 제1 기판;
    상기 제1 기판 상에 배치되는 회로 소자들;
    상기 회로 소자들과 전기적으로 연결되는 하부 배선 구조물;
    상기 하부 배선 구조물과 연결되는 하부 본딩 구조물;
    상기 하부 본딩 구조물과 접합되는 상부 본딩 구조물;
    상기 상부 본딩 구조물과 연결되는 상부 배선 구조물;
    상기 상부 배선 구조물 상의 제2 기판;
    상기 상부 배선 구조물과 상기 제2 기판 사이에 배치되며, 서로 이격되어 적층되는 게이트 전극들;
    상기 게이트 전극들을 관통하며 채널층을 각각 포함하는 채널 구조물들;
    상기 제2 기판 상의 비아 패턴들;
    상기 제2 기판의 외측에서 상기 제2 기판과 이격되고, 상기 제1 기판의 상면을 기준으로 상기 제2 기판의 상면보다 높은 레벨의 상면 및 상기 게이트 전극들 중 최하위 게이트 전극의 하면보다 낮은 레벨의 하면을 갖는 소스 콘택 플러그; 및
    상기 비아 패턴들 각각의 상면 및 상기 소스 콘택 플러그의 상기 상면과 접촉하는 소스 연결 패턴을 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 소스 콘택 플러그의 상기 상면의 폭은 상기 하면의 폭보다 작고,
    상기 비아 패턴들 각각은 상부의 폭이 하부의 폭보다 작은 반도체 장치.
  14. 제12 항에 있어서,
    상기 제1 기판의 상면을 기준으로, 상기 소스 콘택 플러그의 상기 상면은 상기 비아 패턴들 중 적어도 하나의 상면과 동일한 레벨에 위치하는 반도체 장치.
  15. 제12 항에 있어서,
    상기 소스 연결 패턴은 상기 제2 기판의 상기 상면 상에서 메쉬(mesh) 타입의 패턴을 갖는 반도체 장치.
  16. 제12 항에 있어서,
    상기 제2 기판의 상면에 평행한 평면에서, 상기 소스 연결 패턴은 제1 방향으로 연장되는 제1 패턴들 및 상기 제1 패턴들과 교차하여 제2 방향으로 연장되는 제2 패턴들을 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 평면에서, 상기 제1 패턴들 및 상기 제2 패턴들 중 적어도 하나는, 상기 제2 기판의 외측 단부보다 상기 제2 기판에서 멀어지는 방향으로 연장되는 연장 부분을 포함하고,
    상기 소스 콘택 플러그의 상기 상면은 상기 소스 연결 패턴의 상기 연장 부분과 접촉하는 반도체 장치.
  18. 제16 항에 있어서,
    상기 비아 패턴들은 상기 제1 패턴들 및 상기 제2 패턴들 중 적어도 하나와 연결되는 반도체 장치.
  19. 제1 기판 및 상기 제1 기판 상의 회로 소자들을 포함하는 제1 반도체 구조물; 제2 기판, 상기 제2 기판의 아래에 서로 이격되어 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하는 채널 구조물들을 포함하는 제2 반도체 구조물; 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 제1 반도체 구조물은,
    상기 회로 소자들과 전기적으로 연결되는 하부 배선 구조물; 및
    상기 하부 배선 구조물과 연결되는 하부 본딩 구조물을 더 포함하고,
    상기 제2 반도체 구조물은,
    상기 하부 본딩 구조물과 접합되는 상부 본딩 구조물;
    상기 상부 본딩 구조물과 연결되는 상부 배선 구조물;
    상기 제2 기판 상의 비아 패턴들;
    상기 비아 패턴들 각각의 상면과 접촉하고, 제2 기판의 하면에 수직한 수직 방향에서 상기 제2 기판과 중첩하는 중첩 부분 및 상기 중첩 부분으로부터 상기 제2 기판의 상기 하면과 평행한 수평 방향으로 연장되는 연장 부분을 포함하는 소스 연결 패턴; 및
    상기 상부 배선 구조물과 연결되며, 상기 제2 기판의 외측에서 상기 제2 기판과 이격되고, 상기 수직 방향으로 연장되어 상기 소스 연결 패턴의 상기 연장 부분과 접촉하는 소스 콘택 플러그를 더 포함하는 데이터 저장 시스템.
  20. 제19 항에 있어서,
    상기 소스 콘택 플러그는 상기 소스 연결 패턴의 상기 연장 부분과 상기 수직 방향에서 중첩하고,
    상기 제2 기판의 상면을 기준으로, 상기 소스 연결 패턴의 상기 연장 부분과 접촉하는 상기 소스 콘택 플러그의 상면은, 상기 제2 기판의 상면보다 높은 레벨에 위치하는 데이터 저장 시스템.
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