JP2024007374A - 集積回路装置及びこれを含むデータ格納システム - Google Patents

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Abstract

【課題】電気的特性が向上した集積回路装置及びその集積回路装置を含むデータ格納システムを提供する。【解決手段】本発明の実施形態による集積回路装置は、半導体基板と、上記基板上の共通ソース構造物と、上記共通ソース構造物と上記半導体基板との間で延長されるメモリセルゲート電極の垂直スタックと、上記メモリセルゲート電極の垂直スタックを垂直に貫通するチャネル構造物と、上記共通ソース構造物と電気的に連結されるソース突出パターンと、を含み、上記メモリセルゲート電極の垂直スタックは、第１消去制御ゲート電極、及び上記第１消去ゲート電極と上記基板との間で延長される複数のワードラインを含み、上記ソース突出パターンは、上記ソース突出パターンの一部が上記第１消去制御ゲート電極の側壁に対向して延長される上記メモリセルゲート電極の垂直スタックを介して十分に延長されることができる。【選択図】図３ａ

Description

本発明は、集積回路装置及びこれを含むデータ格納システムに関する。
データ格納を必要とするデータ格納システムにおいて、高容量のデータを格納できる集積回路装置が求められている。これに伴い、集積回路装置のデータ格納容量を増加させることができる方案についての研究が進みつつある。例えば、集積回路装置のデータ格納容量を増加させる方法の１つとして、二次元的に配列されるメモリセルの代わりに、三次元的に配列されるメモリセルを含む集積回路装置が提案されている。
本発明が達成しようとする一つの技術的課題は、電気的特性が向上した集積回路装置を提供することである。
本発明が達成しようとするもう一つの技術的課題は、電気的特性が向上した集積回路装置を含むデータ格納システムを提供することである。
例示的な実施形態による集積回路装置は、基板、上記基板上の回路素子、上記回路素子と電気的に連結される下部配線構造物、及び上記下部配線構造物上の下部ボンディング構造物を含む第１構造物と、上記第１構造物上のソース構造物、上記第１構造物と上記ソース構造物との間のゲート電極、上記ゲート電極を貫通するチャネル構造物、上記ゲート電極と上記チャネル構造物の下方に配置される上部配線構造物、及び上記上部配線構造物の下方に配置され、上記第１構造物内で上記下部ボンディング構造物と接合される上部ボンディング構造物を含む第２構造物と、を含み、上記ゲート電極は、第１消去制御ゲート電極、上記第１消去制御ゲート電極の下方の第２消去制御ゲート電極、及び上記第１消去制御ゲート電極と上記第２消去制御ゲート電極との間のワードラインを含み、上記チャネル構造物のそれぞれは、コア絶縁層、上記コア絶縁層の側面を取り囲むチャネル層、上記チャネル層と上記ゲート電極との間のゲート誘電層、及び上記チャネル層の内側面の下部領域に接するパッドパターンを含み、上記ソース構造物は、上記ゲート誘電層の側面の上部領域に接する第１パターン及び上記第１パターン上で延長される第２パターンを含み、上記チャネル構造物内で延長され、上記第１消去制御ゲート電極の下面よりも低いレベルまで上記コア絶縁層の上部をリセスする第１溝（ｇｒｏｏｖｅ）が配置され、上記第２パターンは、上記第１溝の内部に延長されて上記チャネル層の内側面の上部領域に接し、上記第１消去制御ゲート電極と水平方向で重なるソース突出パターンを含むことができる。
例示的な実施形態による集積回路装置は、基板、上記基板上の回路素子、上記回路素子と電気的に連結される下部配線構造物、及び上記下部配線構造物上の下部ボンディング構造物を含む第１構造物と、上記第１構造物上のソース構造物、上記第１構造物と上記ソース構造物との間のゲート電極、上記ゲート電極を貫通するチャネルホール内のチャネル構造物、上記ゲート電極の下方に配置される上部配線構造物、上記上部配線構造物の下方に配置され、上記下部ボンディング構造物と接合される上部ボンディング構造物を含む第２構造物と、を含み、上記ゲート電極は、第１消去制御ゲート電極、上記第１消去制御ゲート電極の下方の第２消去制御ゲート電極、及び上記第１消去制御ゲート電極と上記第２消去制御ゲート電極との間のワードラインを含み、それぞれの上記チャネル構造物は、コア絶縁層と、上記コア絶縁層の側面を取り囲むチャネル層と、上記チャネル層と上記ゲート電極との間のゲート誘電層と、上記チャネル層の下部領域及び上記第２消去制御ゲート電極と水平方向で重なるパッドパターンと、を含み、上記ソース構造物は、上記チャネルホール内にそれぞれ延長されるソース延長部分を含み、それぞれの上記ソース延長部分は、上記チャネル層の上部領域及び上記第１消去制御ゲート電極と上記水平方向で重なることができる。
例示的な実施形態によるデータ格納システムは、基板、上記基板上の回路素子、及び上記回路素子上の下部ボンディング構造物を含む第１構造物、ソース構造物、上記ソース構造物の下方のゲート電極、上記ゲート電極を貫通するチャネルホール内のチャネル構造物、及び上記ゲート電極と上記チャネル構造物の下方に配置され、上記下部ボンディング構造物と接合される上部ボンディング構造物を含む第２構造物、及び上記回路素子と電気的に連結される入出力パッドを含む半導体格納装置と、上記入出力パッドを介して上記半導体格納装置と電気的に連結され、上記半導体格納装置を制御するコントローラと、を含み、上記ゲート電極は、第１消去制御ゲート電極、上記第１消去制御ゲート電極の下方の第２消去制御ゲート電極、及び上記第１消去制御ゲート電極と上記第２消去制御ゲート電極との間のワードラインを含み、それぞれの上記チャネル構造物は、コア絶縁層、上記コア絶縁層の側面を取り囲むチャネル層、上記チャネル層と上記ゲート電極との間のゲート誘電層、及び上記コア絶縁層の下方のパッドパターンを含み、それぞれの上記チャネル構造物内に、上記第１消去制御ゲート電極の下面よりも低いレベルまで上記コア絶縁層の上部をリセスする第１溝（ｇｒｏｏｖｅ）、及び上記第２消去制御ゲート電極の上面よりも高いレベルまでコア絶縁層の下部をリセスする第２溝（ｇｒｏｏｖｅ）が配置され、上記ソース構造物は上記第１溝の内部に延長されるソース突出パターンを含み、上記パッドパターンは上記第２溝の内部に配置されることができる。
例示的な実施形態による集積回路装置の製造方法は、基板、上記基板上の回路素子、及び上記回路素子上の下部配線構造物と下部ボンディング構造物を含む周辺回路領域を形成する段階と、背面構造物、上記背面構造物上に交互に積層される層間絶縁層とゲート電極を含む積層構造物、上記積層構造物を貫通する垂直構造物、及び上記積層構造物上の上部配線構造物と上部ボンディング構造物を含むメモリセル領域を形成する段階と、上記下部ボンディング構造物と上記上部ボンディング構造物が互いにボンディングされるように、上記周辺回路領域と上記メモリセル領域を互いに接合する段階と、を含み、上記背面構造物は、背面基板、上記背面基板上のエッチング停止層、及び上記エッチング停止層上の第１パターンを含み、上記垂直構造物は上記第１パターンを貫通して上記エッチング停止層と接触し、上記ゲート電極は、第１消去制御ゲート電極、上記第２消去制御ゲート電極、及び上記第１消去制御ゲート電極と上記第２消去制御ゲート電極との間のワードラインを含み、上記周辺回路領域と上記メモリセル領域を互いに接合する段階の後に、上記背面基板及び上記エッチング停止層を除去する段階と、上記垂直構造物のゲート誘電層をエッチングして上記垂直構造物のチャネル層とコア絶縁層を露出させる段階と、上記コア絶縁層の上部を上記ゲート電極のうち第１消去ゲート電極の下面よりも低いレベルまでリセスして第１溝を形成する段階と、上記第１溝の内部及び上記第１パターン上に第２パターンを形成する段階と、をさらに含むことができる。
チャネル構造物内における消去動作時、ＧＩＤＬ電流の発生効率を向上させることができる半導体パターンを配置することにより、電気的特性が向上した集積回路装置及びこれを含むデータ格納システムが提供されることができる。
本発明の多様かつ有益な長所及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されることができる。
例示的な実施形態による集積回路装置を示した概略的な分解斜視図である。 例示的な実施形態による集積回路装置の概略的な断面図である。 例示的な実施形態による集積回路装置の部分拡大断面図である。 例示的な実施形態による集積回路装置の部分拡大断面図である。 例示的な実施形態による集積回路装置の部分拡大断面図である。 例示的な実施形態による集積回路装置の部分拡大断面図である。 例示的な実施形態による集積回路装置の部分拡大断面図である。 例示的な実施形態による集積回路装置の部分拡大断面図である。 例示的な実施形態による集積回路装置の部分拡大断面図である。 例示的な実施形態による集積回路装置の部分拡大断面図である。 例示的な実施形態による集積回路装置の部分拡大断面図である。 例示的な実施形態による集積回路装置の部分拡大断面図である。 例示的な実施形態による集積回路装置の部分拡大断面図である。 例示的な実施形態による集積回路装置の部分拡大断面図である。 例示的な実施形態による集積回路装置の部分拡大断面図である。 例示的な実施形態による集積回路装置の部分拡大断面図である。 例示的な実施形態による集積回路装置の部分拡大断面図である。 例示的な実施形態による集積回路装置の部分拡大断面図である。 例示的な実施形態による集積回路装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による集積回路装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による集積回路装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による集積回路装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による集積回路装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による集積回路装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による集積回路装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による集積回路装置を含むデータ格納システムを概略的に示した図面である。 例示的な実施形態による集積回路装置を含むデータ格納システムを概略的に示した図面である。 例示的な実施形態による半導体パッケージを概略的に示した断面図である。
以下、添付の図面を参照して本発明の好ましい実施形態について以下のように説明する。以下では、「上」、「上部」、「上面」、「上方」、「下」、「下部」、「下面」、「下方」、「側面」などの用語は、図面符号で表記されて別に呼ばれる場合を除いて、図面に基づいて指称するものと理解されることができる。
図１は、例示的な実施形態による集積回路装置を示した概略的な分解斜視図である。
図１を参照すると、例示的な実施形態による集積回路装置１００は、垂直方向Ｚに積層された周辺回路領域ＰＥＲＩ及びメモリセル領域ＣＥＬＬを含むことができる。周辺回路領域ＰＥＲＩ及びメモリセル領域ＣＥＬＬは接合されて結合されることができる。メモリセル領域ＣＥＬＬは、メモリセルアレイ領域ＭＣＲと連結領域ＣＲを含むことができる。
これとは対照的に、周辺回路領域ＰＥＲＩは、ロウ（ｒｏｗ）デコーダＤＥＣ、ページバッファＰＢ、及びその他の周辺回路ＰＣを含むことができる。周辺回路領域ＰＥＲＩにおいて、ロウデコーダＤＥＣは、入力されたアドレスをデコーディングして、ワードラインの駆動信号を発生させ伝達することができる。ページバッファＰＢは、ビットラインを介してメモリセルアレイ領域ＭＣＲと連結され、メモリセルに格納された情報を読み取ることができる。その他の周辺回路ＰＣは、制御ロジック及び電圧発生器を含む領域とすることができ、例えば、ラッチ回路（ｌａｔｃｈ ｃｉｒｃｕｉｔ）、キャッシュ回路（ｃａｃｈｅ ｃｉｒｃｕｉｔ）、及び／又は感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）を含むことができる。周辺回路領域ＰＥＲＩは別途のパッド領域をさらに含んでもよく、この場合、上記パッド領域はＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）素子又はデータ入出力回路を含むことができる。周辺回路領域ＰＥＲＩ内の様々な回路領域ＤＥＣ、ＰＢ、ＰＣは多様な形態で配置されることができる。
図２は、例示的な実施形態による集積回路装置の概略的な断面図である。図２は、図１の切断線Ｉ-Ｉ’とＩＩ-ＩＩ’に沿って集積回路装置を切断した断面に対応することができる。
図３ａ及び図３ｂは、例示的な実施形態による集積回路装置の部分拡大断面図である。特に、図３ａは、図２の‘Ａ’領域を拡大して示し、図３ｂは、図２の‘Ｂ’領域を拡大して示す。
図２から図３ｂを参照すると、集積回路装置１００は、周辺回路領域ＰＥＲＩ及びメモリセル領域ＣＥＬＬを含むことができる。メモリセル領域ＣＥＬＬは周辺回路領域ＰＥＲＩ上に配置されることができる。周辺回路領域ＰＥＲＩとメモリセル領域ＣＥＬＬとは、ボンディング構造物１９０、２９０を用いて互いに接合されることができる。本明細書において、周辺回路領域ＰＥＲＩは「第１構造物」と呼ぶことができ、メモリセル領域ＣＥＬＬは「第２構造物」と呼ぶことができる。
周辺回路領域ＰＥＲＩは、基板１０１、基板１０１上の回路素子１２０、下部配線構造物１３０、下部絶縁構造物１８０、及び下部ボンディング構造物１９０を含むことができる。
基板１０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ-Ｖ族化合物半導体又はＩＩ-ＶＩ族化合物半導体を含むことができる。一部の実施形態では、基板１０１はバルクウェハ又はエピタキシャル層として提供されてもよい。基板１０１には、素子分離層によって活性領域が定義されることができる。上記活性領域の一部には、不純物を含むソース／ドレイン領域が配置されることができる。
回路素子１２０は、トランジスタを含むことができる。それぞれの回路素子１２０は、回路ゲート電極、上記回路ゲート電極と基板１０１との間の回路ゲート誘電層、及び上記回路ゲート電極の両側で基板１０１の活性領域に配置されるソース／ドレイン領域を含むことができる。
下部配線構造物１３０は、回路素子１２０と電気的に連結されることができる。下部配線構造物１３０は、下部コンタクトプラグ及び下部配線（パターンを有する金属）を含むことができる。上記下部配線は、上記下部コンタクトプラグを介して互いに電気的に連結されることができる。下部配線構造物１３０は、導電性物質を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができ、それぞれの構成は、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、及びタングステン窒化物（ＷＮ）の少なくとも１つを含む拡散防止層（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含むことができる。例示的な実施形態において、下部配線構造物１３０を構成する下部コンタクトプラグ及び下部配線の層数及び配置形態は多様に変更されることができる。
下部絶縁構造物１８０は、基板１０１上に配置され、回路素子１２０と下部配線構造物１３０を覆うことができる。下部絶縁構造物１８０は複数の絶縁層を含むことができる。下部絶縁構造物１８０は、絶縁性物質、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及びシリコン酸炭化物の少なくとも１つを含むことができる。
下部ボンディング構造物１９０は、下部配線構造物１３０上に配置されることができる。下部ボンディング構造物１９０は、下部配線構造物１３０と電気的に連結されることができる。下部ボンディング構造物１９０は、下部ボンディングビア１９１、下部ボンディングパッド１９２、及び下部ボンディング絶縁層１９３を含むことができる。下部ボンディングビア１９１は下部配線構造物１３０と連結されることができる。下部ボンディングパッド１９２は下部ボンディングビア１９１と連結されることができる。下部ボンディングビア１９１及び下部ボンディングパッド１９２は導電性物質を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができ、それぞれの構成は拡散防止層（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含んでもよい。下部ボンディング絶縁層１９３は、下部ボンディングパッド１９２の拡散防止層としても機能することができ、ＳｉＣＮ、ＳｉＯ、ＳｉＮ、ＳｉＯＣ、ＳｉＯＮ、及びＳｉＯＣＮの少なくとも１つを含むことができる。下部ボンディング絶縁層１９３は、下部ボンディングパッド１９２の厚さよりも薄い厚さを有することができるが、これに限定されない。
下部ボンディング構造物１９０は、上部ボンディング構造物２９０とハイブリッドボンディングによって直接接触して接合又は連結されることができる。例えば、下部ボンディングパッド１９２は、上部ボンディングパッド２９２と互いに接触して銅（Ｃｕ）－銅（Ｃｕ）ボンディング（ｍｅｔａｌ－ｔｏ－ｍｅｔａｌ ｂｏｎｄｉｎｇ）によって結合されることができ、下部ボンディング絶縁層１９３は、上部ボンディング絶縁層２９３と互いに接触して誘電体－誘電体ボンディング（ｄｉｅｌｅｃｔｒｉｃ－ｔｏ－ｄｉｅｌｅｃｔｒｉｃ ｂｏｎｄｉｎｇ）によって結合されることができる。下部ボンディング構造物１９０は、上部ボンディング構造物２９０と共に、周辺回路領域ＰＥＲＩとメモリセル領域ＣＥＬＬとの間の電気的連結経路を提供することができる。
メモリセル領域ＣＥＬＬは、メモリセルアレイ領域ＭＣＲ及び連結領域ＣＲを含むソース構造物２１０、ソース構造物２１０の下方の層間絶縁層２２０とゲート電極２３０を含む積層構造物ＧＳ、メモリセルアレイ領域ＭＣＲ内で積層構造物ＧＳを貫通するチャネル構造物ＣＨ、積層構造物ＧＳを貫通してＸ方向に延長される分離パターンＳＰ、連結領域ＣＲ内で積層構造物を貫通する支持構造物ＳＳ、ゲート電極２３０と連結されるゲートコンタクトプラグ２７０、ソース構造物２１０と連結されるソースコンタクトプラグ２７５、上部絶縁構造物２８０、上部絶縁構造物２８０内の上部配線構造物２８５、及び上部配線構造物２８５の下方の上部ボンディング構造物２９０を含むことができる。
ソース構造物２１０は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ-Ｖ族化合物半導体又はＩＩ-ＶＩ族化合物半導体を含むことができる。例えば、ＩＶ族半導体は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）又はシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。ソース構造物２１０は、導電性物質を含むことができ、不純物を含むか、又は、不純物を含むドーピング領域を含むことができる。例えば、ソース構造物２１０は、Ｎ型の導電型を有するポリシリコンで形成されることができる。ソース構造物２１０は、チャネル構造物ＣＨと接触し、共通ソース領域を提供することができる。ソース構造物２１０上にソース構造物２１０を保護する別途の絶縁層がさらに配置されることができる。
他の例において、ソース構造物２１０は、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデナム（Ｍｏ）、及びルテニウム（Ｒｕ）などの金属物質、及びタングステンシリサイド（ＷＳｉ）、チタンシリサイド（ＴｉＳｉ）などの金属－半導体化合物の少なくとも１つを含むことができる。
ソース構造物２１０は、図３ａに示されたように、第１パターン２０３及び第１パターン２０３上の第２パターン２０５を含むことができる。
第１パターン２０３は、ゲート誘電層２４５の側面の上部領域に接し、水平に延長されることができる。第１パターン２０３は、ポリシリコンのような半導体物質を含むことができる。例えば、第１パターン２０３は、ｎ型不純物を含むポリシリコンを含むことができる。第１パターン２０３は、ゲート誘電層２４５及びチャネル層２４０によって貫通されることができる。
第２パターン２０５は、チャネルホールＨ内に一部延長されるソース突出パターン２１０Ｐを含むことができる。ソース突出パターン２１０Ｐは、チャネル構造物ＣＨ内に第１消去ゲート電極ＥＣＬ１の下面よりも低いレベルまでコア絶縁層２４７の上部をリセスする第１溝（ｇｒｏｏｖｅ）Ｇ１に配置されることができる。ソース突出パターン２１０Ｐは、チャネル層２４０の内側面の上部領域に接し、チャネル層２４０の上部領域及び第１消去ゲート電極ＥＣＬ１と水平方向で重なることができる。ソース突出パターン２１０Ｐは上部に行くほど幅が狭くなることができる。ソース突出パターン２１０Ｐは「ソース延長部分」と呼ぶことができる。
第２パターン２０５は、アンドープ（意図的にドープしない）ポリシリコンを含む第１層２０７及びｎ型不純物を含むポリシリコンを含む第２層２０９を含むことができる。第１層２０７は、第１溝Ｇ１で「Ｕ」字状又はこれと類似した形状を有することができる。第１層２０７は、第１溝Ｇ１でチャネル層２４０の内側面の上部領域に接することができる。第１層２０７は、ゲート誘電層２４５及び第１パターン２０３の上面上に水平に延長されることができる。第２層２０９は、第１溝Ｇ１で第１部分２０７の内側空間の少なくとも一部を満たすことができる。第１層２０７と第２層２０９との間の界面は区別されてもよく、又は区別されなくてもよい。但し、第１層２０７と第２層２０９との間の界面が区別されなくても、第１層２０７と第２層２０９は不純物の濃度差によって区別されることができる。不純物の種類及び濃度分布（又はプロファイル）は、エネルギー分散Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ，ＥＤＸ）、Ｘ線蛍光分析方法（Ｘ－ｒａｙ Ｆｌｕｏｒｅｓｃｅｎｃｅ ｓｐｅｃｔｒｏｍｅｔｒｙ，ＸＲＦ）、Ｘ線光電子分光法（Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｍｅｔｒｙ，ＸＰＳ）、原子プローブ断層撮影（Ａｔｏｍ Ｐｒｏｂｅ Ｔｏｍｏｇｒａｐｈｙ，ＡＰＴ）、又は二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ，ＳＩＭＳ）などによって確認することができる。
第１層２０７及び第２層２０９は、説明の便宜のために図面では区別して示したが、界面の区別が難しい場合、第１層２０７は、不純物濃度が比較的低い「第１部分２０７」と呼ぶことができ、第２層２０９は、不純物濃度が比較的高い「第２部分２０９」と呼ぶことができる。例えば、第１部分２０７は第２部分２０９から拡散したｎ型不純物を第１濃度で含み、第２部分２０９はｎ型不純物を第２濃度で含み、上記第１濃度は上記第２濃度よりも低いことがある。
第１層２０７は、チャネル層２４０と第２層２０９との間で拡散バッファ（ｄｉｆｆｕｓｉｏｎ ｂｕｆｆｅｒ）層としての役割を果たすことができる。例えば、第１層２０７は、空乏（ｄｅｐｌｅｔｉｏｎ）領域を形成するために、第２層２０９から不純物を拡散させて不純物の濃度勾配を形成することで、不純物の拡散を緩衝することができる。第１消去制御ゲート電極ＥＣＬ１と水平方向に重なる第１層２０７の一領域で空乏領域が形成されることができる。集積回路装置１００の消去動作時に、上記空乏領域に電子－正孔対が形成され、ゲート誘導ドレインリーク（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ，ＧＩＤＬ）電流が誘導されることができる。
第１溝Ｇ１内に延長されるソース突出パターン２１０Ｐ又は第１層２０７がない場合、集積回路装置の消去動作時にチャネル層２４０内で上下方向のＬｏｎｇｉｔｕｄｉｎａｌ ＢＴＢＴが優勢なＧＩＤＬ電流が発生する。このとき、ＧＩＤＬ発生面積は、チャネル層２４０の上端と共通ソース領域が接する面積に対応するため、空乏領域が形成される面積が狭く、ＧＩＤＬ発生効率が高くない。本発明の例示的な実施形態によれば、ソース突出パターン２１０Ｐを第１消去制御ゲート電極ＥＣＬ１と水平方向に重ね合わせることにより、集積回路装置の消去動作時にＧＩＤＬ電流が発生する面積を増加させることができる。拡散バッファ層である第１層２０７が消去制御ゲート電極ＥＣＬ１と水平方向に重なり、チャネル層２４０と第１層２０７との間で水平方向のＴｒａｎｓｖｅｒｓｅ ＢＴＢＴが優勢なＧＩＤＬ電流が発生するため、重なり合う面積だけＧＩＤＬ電流発生面積を増加させることができる。ＧＩＤＬ電流発生面積を増やすことで、集積回路装置の消去動作時のＧＩＤＬ電流発生効率を向上させることができる。
ゲート電極２３０は、ソース構造物２１０の下方に垂直に離間して積層され、積層構造物ＧＳの一部をなすことができる。ゲート電極２３０は、ソース構造物２１０と上部配線構造物２８５との間に配置されることができる。ゲート電極２３０は、メモリセルアレイ領域ＭＣＲの下方に垂直方向Ｚに沿って互いに離隔して積層され、Ｘ方向に延長されて連結領域ＣＲの下方で階段状の段差構造をなすことができる。上記段差構造により、ゲート電極２３０は、上部のゲート電極２３０が下部のゲート電極２３０よりも長く延長される階段状をなし、層間絶縁層２２０から基板１０１に向かって露出する端部を提供することができる。例示的な実施形態において、上記端部で、ゲート電極２３０は増加した厚さを有することができる。
ゲート電極２３０はそれぞれ、第１層及び第２層を含むことができる。上記第１層は、上記第２層の上面及び下面を覆い、チャネル構造物ＣＨと上記第２層との間に延長されることができる。上記第１層は、アルミニウム（ＡｌＯ）などの高誘電体物質を含むことができ、上記第２層は、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステン（Ｗ）、及びタングステン窒化物（ＷＮ）の少なくとも１つを含むことができる。実施形態によれば、ゲート電極２３０は、ポリシリコン又は金属－半導体化合物を含むことができる。
ゲート電極２３０は、ゲート誘導ドレインリーク（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ，ＧＩＤＬ）電流現象を用いた消去動作に利用される消去トランジスタのゲートをなす消去制御ゲート電極ＥＣＬ１、ＥＣＬ２を含むことができる。消去ゲート電極ＥＣＬ１、ＥＣＬ２は、第１消去ゲート電極ＥＣＬ１、第１消去制御ゲート電極ＥＣＬ１の下方の第２消去ゲート電極ＥＣＬ２を含むことができる。ゲート電極２３０は、第１及び第２消去ゲート電極ＥＣＬ１、ＥＣＬ２の間に接地選択トランジスタをなすグラウンド選択ライン、メモリセルをなすワードライン、及びストリング選択トランジスタをなすストリング選択ラインを含むことができる。上記メモリセルをなすゲート電極２３０の数に応じて、集積回路装置１００の格納容量が決定されることができる。
層間絶縁層２２０は、ゲート電極２３０の間に配置されることができる。層間絶縁層２２０は、ソース構造物２１０の下面に下方で互いに離間してＸ方向に延長されるように配置されることができる。層間絶縁層２２０は、シリコン酸化物又はシリコン窒化物のような絶縁性物質を含むことができる。
チャネル構造物ＣＨは、それぞれ、１つのメモリセルストリングをなし、メモリセルアレイ領域ＭＣＲの下方に行と列の形で互いに離間して配置されることができる。チャネル構造物ＣＨは、Ｘ－Ｙ平面において、格子縞を形成するように配置されるか、又は、一方向でジグザグ状に配置されることができる。チャネル構造物ＣＨは、Ｚ方向に延長されることができ、柱状を有し、アスペクト比に応じてソース構造物２１０に近いほど幅が狭くなる傾斜側面を有することができる。
チャネル構造物ＣＨのそれぞれは、図３ａ及び図３ｂに示されたように、チャネルホールＨ内に配置されるチャネル層２４０、ゲート誘電層２４５、コア絶縁層２４７、及びパッドパターン２５０Ｐを含むことができる。ゲート誘電層２４５は、チャネル層２４０から順次積層されたトンネリング層２４１、情報格納層２４２、及びブロッキング層２４３を含むことができる。
チャネル層２４０は、チャネル構造物ＣＨ内で、内側のコア絶縁層２４７を取り囲む環状（ａｎｎｕｌａｒ）に形成されることができ、コア絶縁層２４７の側面上に配置されることができる。チャネル層２４０は、コア絶縁層２４７の側面を覆い、コア絶縁層２４７の上面よりも上方に長く延長され、コア絶縁層２４７の下面よりも下方に長く延長されることができる。チャネル層２４０の内側面の上部領域と上端は、ソース構造物２１０と接触することができる。チャネル層２４０は、ポリシリコンのような半導体物質を含むことができる。例えば、チャネル層２４０はアンドープポリシリコンを含むことができる。実施形態によれば、ｐ型不純物又はｎ型不純物を含んでもよい。
ゲート誘電層２４５は、ゲート電極２３０とチャネル層２４０との間に配置されることができる。ゲート誘電層２４５は、上部消去制御ゲート電極ＥＣＬ１上に延長され、下部消去制御ゲート電極ＥＣＬ２の下方に延長されることができる。トンネリング層２４１は、電荷を情報格納層２４２にトンネリングさせることができる。トンネリング層２４１は、例えば、シリコン酸化物（ＳｉＯ）、シリコン酸窒化物（ＳｉＯＮ）、又はそれらの組み合わせを含むことができる。情報格納層２４２は電荷トラップ層とすることができる。情報格納層２４２は、例えば、シリコン窒化物（ＳｉＮ）を含むことができる。ブロッキング層２４３は、シリコン酸化物（ＳｉＯ）、シリコン酸窒化物（ＳｉＯＮ）、高誘電率（ｈｉｇｈ-ｋ）誘電物質、又はそれらの組み合わせを含むことができる。
コア絶縁層２４７は、垂直方向Ｚに延長される円柱形状を有することができる。コア絶縁層２４７は、上部がリセスされて形成された第１溝Ｇ１を含むことができ、下部がリセスされて形成された第２溝Ｇ２を含むことができる。コア絶縁層２４７は、シリコン酸化物又は低誘電体（ｌｏｗ－ｋ）誘電物質を含むことができる。第１溝Ｇ１の幅は第２溝Ｇ２の幅よりも小さいことがある。
パッドパターン２５０Ｐは、チャネル構造物ＣＨ内で第２消去制御ゲート電極ＥＣＬ２の上面よりも高いレベルまでコア絶縁層２４７の下部をリセスする第２溝Ｇ２の内部に配置されることができる。パッドパターン２５０Ｐは、チャネル層２４０の下部領域及び第２消去制御ゲート電極ＥＣＬ２と水平方向で重なることができる。パッドパターン２５０Ｐは、下部に行くほど幅が広くなることができる。パッドパターン２５０Ｐの下端は、チャネル層２４０の下端と実質的に同じレベルに配置されることができる。
パッドパターン２５０Ｐは、アンドープ（意図的にドープしない）ポリシリコンを含む第３層２５１及びｎ型不純物を含むポリシリコンを含む第４層２５３を含むことができる。第３層２５１は、第２溝Ｇ２で「Ｕ」字状又はこれと類似した形状を有することができる。第３層２５１は、第２溝Ｇ２でチャネル層２４０の内側面の下部領域に接することができる。第４層２５３は、第２溝Ｇ２で第３層２５１の内側空間の少なくとも一部を満たすことができる。第３層２５１と第４層２５３との間の界面は区別されてもよく、又は区別されなくてもよい。但し、第３層２５１と第４層２５３との界面が区別されなくても、第３層２５１と第４層２５３は、不純物の濃度差によって区別されることができる。
第３層２５１と第４層２５３は、説明の便宜のために図面で区別して示されたが、界面の区別が難しい場合、第３層２５１は、不純物濃度が比較的低い「第３部分２５１」と呼ぶことができ、第４層２５３は、不純物濃度が比較的高い「第４部分２５３」と呼ぶことができる。例えば、第３部分２５１は第４部分２５３から拡散したｎ型不純物を第３濃度で含み、第４部分２５３はｎ型不純物を第４濃度で含み、上記第３濃度は上記第４濃度よりも低いことがある。
パッドパターン２５０Ｐも第３層２５１と第４層２５３を含み、第２消去制御ゲート電極ＥＣＬ２と水平方向に重なるため、ソース突出パターン２１０Ｐと同様に、ＧＩＤＬ発生面積を増やすことで、集積回路装置の消去動作時のＧＩＤＬ電流発生効率を向上させることができる。つまり、集積回路装置の消去動作時、チャネル構造物ＣＨの上部でソース突出パターン２１０Ｐを介してＧＩＤＬ電流発生効率を向上させ、チャネル構造物ＣＨの下部でパッドパターン２５０Ｐを介してＧＩＤＬ電流発生効率を向上させることができる。
他の例において、チャネル構造物ＣＨのそれぞれは、ゲート電極２３０の下部ゲート積層グループ及び上部ゲート積層グループをそれぞれ貫通する下部チャネル構造物及び上部チャネル構造物が連結された形態を有することができ、連結領域において幅の違い又は変更による曲げ部を有することができる。
分離パターンＳＰは、積層構造物ＧＳを貫通して、Ｘ方向に延長されることができる。分離パターンＳＰは、ゲート電極２３０の全体を貫通してソース構造物２１０と接触することができる。分離パターンＳＰは、高いアスペクト比によってソース構造物２１０に向かって幅が減少する形状を有することができる。分離パターンＳＰは、シリコン酸化物又はシリコン窒化物のような絶縁性物質からなることができる。
支持構造物ＳＳは、連結領域ＣＲの下方でゲート電極２３０の階段状をなすパッド部を貫通することができる。支持構造物ＳＳは、チャネル構造物ＣＨと同じ工程段階で形成されてチャネル構造物ＣＨと同一又は類似の内部構造を有することができる。但し、支持構造物ＳＳは、上部配線構造物２８５と電気的に連結されなくてもよく、集積回路装置１００の動作中に実質的な機能を行わなくてもよい。支持構造物ＳＳは、積層構造物ＳＴの構造的安定性を向上させる役割を果たすことができる。支持構造物ＳＳのいずれかが貫通するゲート電極２３０の数は、チャネル構造物ＣＨのいずれかが貫通するゲート電極２３０の数よりも少なくてもよい。支持構造物ＳＳをなす具体的な構成については、下記の図５ａから図５ｄを参照してさらに説明する。
ゲートコンタクトプラグ２７０は、上部絶縁構造物２８０を貫通してゲート電極２３０の階段状のパッド部と連結されることができる。ゲートコンタクトプラグ２７０は、下部で上部配線構造物２８５と連結されることができる。ゲートコンタクトプラグ２７０は、導電層と、上記導電層の側面及び上端を取り囲むバリア層とを含むことができる。上記導電層は、導電性物質、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）のような金属物質を含むことができ、上記バリア層は、例えば、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステン窒化物（ＷＮ）、及びタングステン炭素窒化物（ＷＣＮ）の少なくとも１つを含むことができる。
ソースコンタクトプラグ２７５は、積層構造物ＳＴと離隔されることができ、アスペクト比によってソース構造物２１０に近いほど幅が狭くなる形状を有することができる。例えば、ソースコンタクトプラグ２７５の上面の幅が下面の幅よりも小さいことがある。ソースコンタクトプラグ２７５は、上部絶縁構造物２８０内に配置され、ソース構造物２１０と連結されることができる。ソースコンタクトプラグ２７５をなす具体的な構成については、以下、図６ａから図６ｂを参照してさらに説明する。
上部絶縁構造物２８０は、ソース構造物２１０の下方に配置され、ソース構造物２１０及び積層構造物ＧＳを覆うことができる。上部絶縁構造物２８０は、複数の絶縁層を含むことができる。上部絶縁構造物２８０は、絶縁性物質、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及びシリコン酸炭化物の少なくとも１つを含むことができる。
上部配線構造物２８５は、ゲート電極２３０、チャネル構造物ＣＨ、ゲートコンタクトプラグ２７０、及びソースコンタクトプラグ２７５と電気的に連結されることができる。上部配線構造物２８５は、上部コンタクトプラグ及び上部配線を含むことができる。上記上部配線は、上記上部コンタクトプラグを介して互いに電気的に連結されることができる。上部配線構造物２８５は、導電性物質を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができ、それぞれの構成は、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、及びタングステン窒化物（ＷＮ）の少なくとも１つを含む拡散防止層（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含むことができる。例示的な実施形態において、上部配線構造物２８５を構成する下部コンタクトプラグ及び下部配線の層数及び配置形態は多様に変更されることができる。
上部ボンディング構造物２９０は、上部配線構造物２８５の下方に配置されることができる。上部ボンディング構造物２９０は、上部配線構造物２８５と電気的に連結されることができる。上部ボンディング構造物２９０は、上部ボンディングビア２９１、上部ボンディングパッド２９２、及び上部ボンディング絶縁層２９３を含むことができる。上部ボンディングパッド２９２は、上部ボンディングビア２９１と連結されることができる。上部ボンディングビア２９１及び上部ボンディングパッド２９２は、導電性物質を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができ、それぞれの構成は拡散防止層（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含んでもよい。上部ボンディング絶縁層２９３は、ＳｉＣＮ、ＳｉＯ、ＳｉＮ、ＳｉＯＣ、ＳｉＯＮ、及びＳｉＯＣＮの少なくとも１つを含むことができる。
図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、及び図４ｇは、例示的な実施形態による集積回路装置の部分拡大断面図である。図４ａから図４ｇは、図２の‘Ａ’領域に対応する領域を拡大して示す。
図４ａを参照すると、ゲート電極２３０は、チャネル構造物ＣＨの上端に隣接する２つ以上の上部消去制御ゲート電極ＥＣＬ１ａ、ＥＣＬ１ｂを含むことができ、ソース突出パターン２１０Ｐは、第２上部消去制御ゲート電極ＥＣＬ１ｂの上面よりも低いレベルまでコア絶縁層２４７の上部をリセスする第１溝Ｇ１’に配置されることができる。第２上部消去制御ゲート電極ＥＣＬ１ｂは、第１上部消去制御ゲート電極ＥＣＬ１ａとゲート電極２３０のメモリセルをなすワードラインとの間に配置されることができる。ソース突出パターン２１０Ｐの少なくとも一部は、第１上部消去制御ゲート電極ＥＣＬ１ａと水平方向で重なり、第２上部消去制御ゲート電極ＥＣＬ１ｂと水平方向で重なることができる。チャネル構造物ＣＨの上端に隣接する２つ以上の上部消去制御ゲート電極ＥＣＬ１ａ、ＥＣＬ１ｂを提供することによって、集積回路装置の消去動作時のＧＩＤＬ電流発生効率をさらに向上させることができる。
図４ｂを参照すると、第２パターン２０５のソース突出パターン２１０Ｐは、ｎ型不純物を含み、内部にボイド（ｖｏｉｄ）Ｖが形成されたポリシリコンを含むことができる。例えば、第２パターン２０５の第２層２０９が第１溝Ｇ１を満たす過程でボイドＶが形成されることができる。ボイドＶは、第２層２０９のポリシリコンで取り囲まれた空き空間を意味することができる。
図４ｃを参照すると、第２パターン２０５の第１層２０７は、第１溝Ｇ１で下部から上部に行くほど厚い厚さを有することができる。例えば、第１層２０７は、第１溝Ｇ１で水平方向に第１厚さｔ１を有する下部領域、及び第１溝Ｇ１で水平方向に第１厚さｔ１よりも大きい第２厚さｔ２を有する上部領域を含むことができる。
図４ｄを参照すると、第２パターン２０５の第１層２０７は、第１溝Ｇ１で上部から下部に行くほど厚い厚さを有することができる。例えば、第１層２０７は、第１溝Ｇ１で水平方向に第１厚さｔ１ａを有する下部領域、及び第１溝Ｇ１で水平方向に第１厚さｔ１ａよりも小さい第２厚さｔ２ａを有する上部領域を含むことができる。第１消去制御ゲート電極ＥＣＬ１と水平方向で重なる第１層２０７の表面積を増やすことで、集積回路装置の消去動作時のＧＩＤＬ電流発生効率をさらに向上させることができる。
図４ｅを参照すると、第１溝Ｇ１で第２パターン２０５の第１層２０７の表面にＨＳＧ（Ｈｅｍｉ－Ｓｐｈｅｒｉｃａｌ Ｇｒａｉｎ）を形成することができる。例えば、第１層２０７は、第１溝Ｇ１で側面に凸状の凸部ＰＰが形成されて凹凸を有することができる。第１消去制御ゲート電極ＥＣＬ１と水平方向に重なる第１層２０７の表面積を増やすことで、集積回路装置の消去動作時のＧＩＤＬ電流発生効率をさらに向上させることができる。
図４ｆを参照すると、ソース突出パターン２１０Ｐは、第１溝Ｇ１の内部に配置され、ソース突出パターン２１０Ｐの上面が第１パターン２０３の上面と実質的に共面とすることができる。第２パターン２０５は、ソース突出パターン２１０Ｐの第１パターン部２０９ａ、及びソース突出パターン２１０Ｐの上面と第１パターン２０３の上面を覆う第２パターン部２０９ｂとを含むことができる。第２パターン部２０９ｂは、第１パターン部２０９ａと同じ物質、例えば、ｎ型不純物を含むポリシリコンを含むことができる。
図４ｇを参照すると、ソース構造物２１０は、第２パターン２０５上の第３パターン２１１をさらに含むことができる。第３パターン２１１は、第２パターン２０５の第２層２０９の上面を覆って水平に延長されることができる。第３パターン２１１は、第１パターン２０３及び第２パターン２０５とは異なる物質を含むことができる。例えば、第３パターン２１１は金属物質を含むことができる。第３パターン２１１は、半導体物質よりも電気的抵抗が比較的低い金属物質を含むことから、ソース構造物２１０の抵抗成分によって発生するノイズ（ｎｏｉｓｅ）を減少させることができる。
図５ａ、図５ｂ、図５ｃ、及び図５ｄは、例示的な実施形態による集積回路装置の部分拡大断面図である。図５ａから図５ｄは、図２の‘Ｃ’領域に対応する領域を拡大して示す。
図５ａを参照すると、支持構造物ＳＳのそれぞれは、ダミーコア絶縁層２４７ｄ、ダミーコア絶縁層２４７ｄの側面を取り囲むダミーチャネル層２４０ｄ、ダミーチャネル層２４０ｄとゲート電極２３０との間のダミーゲート誘電層２４５ｄを含むことができる。ダミーゲート誘電層２４５ｄは、ダミーチャネル層２４０ｄから順次積層された第１誘電体層２４１ｄ、第２誘電体層２４２ｄ、及び第３誘電体層２４３ｄを含むことができる。第２パターン２０５は、支持構造物ＳＳが配置されるチャネルホールＨ内に一部延長されるダミーソース突出パターン２１０Ｐｄをさらに含むことができる。ダミーソース突出パターン２１０Ｐｄは、支持構造物ＳＳ内に第１消去制御ゲート電極ＥＣＬ１の下面よりも低いレベルまでダミーコア絶縁層２４７ｄの上部をリセスするダミー溝Ｇ１ｄに配置されることができる。ダミーソース突出パターン２１０Ｐｄは、ダミーチャネル層２４０ｄの内側面の上部領域に接し、第１消去制御ゲート電極ＥＣＬ１と水平方向で重なることができる。
図５ｂを参照すると、ソース構造物２１０は、ダミーソース突出パターン２１０Ｐｄを含まず、ダミーチャネル層２４０ｄは、ダミーゲート誘電層２４５ｄによってソース構造物２１０から離隔されることができる。ダミーゲート誘電層２４５ｄは、第１パターン２０３を貫通して、第１パターン２０３の上面よりも高いレベルまで延長され、ダミーチャネル層２４０ｄの上面を覆うことができる。第２パターン２０５の第１層２０７は、ダミーゲート誘電層２４５ｄの外側面の上部領域とダミーゲート誘電層２４５ｄの上面を覆うことができる。
図５ｃを参照すると、図５ｂと類似するが、ソース構造物２１０がパターン２０３と第２パターン２０５との間及び支持構造物ＳＳと第２パターン２０５との間に配置される絶縁層２０４をさらに含むことができる。絶縁層２０４は、ソース構造物２１０の連結領域ＣＲでソース構造物２１０と支持構造物ＳＳとの間に局所的に配置されることができる。他の例において、絶縁層２０４は、図７の分離パターンＳＰと第２パターン２０５との間にも配置されることができる。
図５ｄを参照すると、支持構造物ＳＳは、内部がシリコン酸化物で満たされた支持絶縁層２４９を含むことができる。支持絶縁層２４９は、第１パターン２０３を貫通し、第１パターン２０３の上面よりも高いレベルまで延長されることができる。第２パターン２０５の第１層２０７は、支持絶縁層２４９の外側面の上部領域と支持絶縁層２４９の上面を覆うことができる。
図６ａ及び図６ｂは、例示的な実施形態による集積回路装置の部分拡大断面図である。図６ａ及び図６ｂは、図２の‘Ｄ’領域に対応する領域を拡大して示す。
図６ａ及び図６ｂを参照すると、ソースコンタクトプラグ２７５は、バリア層２７５ａ及び導電層２７５ｂを含むことができる。バリア層２７５ａは、導電層２７５ｂの側面及び上面を取り囲むことができる。導電層２７５ｂは、導電性物質を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）のような金属物質を含むことができ、バリア層２７５ａは、例えば、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステン窒化物（ＷＮ）、及びタングステン炭素窒化物（ＷＣＮ）の少なくとも１つを含むことができる。ソースコンタクトプラグ２７５は、第１パターン２０３を貫通し、第１パターン２０３の上面よりも高いレベルまで延長されることができる。
図６ａにおいて、第２パターン２０５の第１層２０７は、ソースコンタクトプラグ２７５の側面の上部領域とソースコンタクトプラグ２７５の上面を覆うことができる。図６ｂにおいて、ソース構造物２１０は、金属パターン２１２をさらに含むことができる。図６ｂにおいて、金属パターン２１２は、ソースコンタクトプラグ２７５と直接接触することができる。金属パターン２１２は、例えば、図４ｇの金属パターン２１１と一体をなすことができる。
図７は、例示的な実施形態による集積回路装置の部分拡大断面図である。図７は、図２の‘Ｅ’領域を拡大して示す。
図７を参照すると、分離パターンＳＰは、第１パターン２０３を貫通し、第１パターン２０３の上面よりも高いレベルまで延長されることができる。第２パターン２０５の第１層２０７の分離パターンＳＰの側面の上部領域と分離パターンＳＰの上面を覆うことができる。
図８、図９ａ、図９ｂ、図９ｃ、図９ｄ、図９ｅ、及び図９ｆは、例示的な実施形態による集積回路装置の製造方法を説明するための概略的な断面図である。
図８を参照すると、周辺回路領域ＰＥＲＩとメモリセル領域ＣＥＬＬを接合することができる。
先ず、基板１０１内に素子分離層を形成し、基板１０１上に回路素子１２０を形成することができる。回路素子１２０上に下部配線構造物１３０と下部ボンディング構造物１９０を形成することによって、周辺回路領域ＰＥＲＩを準備することができる。
次に、背面構造物２００上に交互に積層される層間絶縁層２２０及びゲート電極２３０、積層構造物ＧＳを貫通する垂直構造物ＶＳ１、ＶＳ２、分離パターンＳＰ、ゲートコンタクトプラグ２７０、ソースコンタクトプラグ２７５、上部配線構造物２８５、及び上部ボンディング構造物２９０を形成することによって、メモリセル領域ＣＥＬＬを準備することができる。図８のメモリセル領域ＣＥＬＬは、図２とは異なり、ソース構造物２１０と対応する位置に、ソース構造物２１０の代わりに背面構造物２００を含むことができる。背面構造物２００の構造については、図９ａを参照してさらに説明する。
次に、周辺回路領域ＰＥＲＩとメモリセル領域ＣＥＬＬは、下部ボンディングパッド１９２と上部ボンディングパッド２９２を加圧によってボンディングすることで連結することができる。下部ボンディング絶縁層１９３と上部ボンディング絶縁層２９３を加圧によってボンディングすることで連結することができる。メモリセル領域ＣＥＬＬは、周辺回路領域ＰＥＲＩ上に反転させて、上部ボンディングパッド２９２が下方に向くようにボンディングされることができる。周辺回路領域ＰＥＲＩとメモリセル領域ＣＥＬＬは、別途の接着層のような接着剤を介さずに直接接合（ｄｉｒｅｃｔ ｂｏｎｄｉｎｇ）されることができる。
図９ａを参照すると、第１垂直構造物ＶＳ１は、背面構造物２００に接することができ、背面構造物２００は、背面基板２０１、エッチング停止層２０２、及び第１パターン２０３を含むことができる。第１垂直構造物ＶＳ１は、後続の工程を経て、チャネル層２４０がソース構造物２１０と電気的に連結された状態を実現するチャネル構造物ＣＨとして形成されることができる。第１垂直構造物ＶＳ１は、第１パターン２０３を貫通してエッチング停止層２０２と接触することができる。図示されていないが、本段階において、図８の第２垂直構造物ＶＳ２及びソースコンタクトプラグ２７５も、第１パターン２０３を貫通してエッチング停止層２０２と接触することができる。
図９ｂを参照すると、背面基板２０１を除去することができる。背面基板２０１は、例えば、グラインディング（ｇｒｉｎｄｉｎｇ）工程のような研磨工程又は化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程によって除去されることができる。
図９ｃを参照すると、エッチング停止層２０２を除去することができる。エッチング停止層２０２は、例えば、シリコン窒化物で形成されることができ、ポリシリコンを含む第１パターン２０３に対して選択的に除去されることができる。第１垂直構造物ＶＳ１の上部が露出することができる。
図９ｄを参照すると、第１垂直構造物ＶＳ１の上部をエッチングしてチャネル層２４０とコア絶縁層２４７を露出させることができる。
図９ｅを参照すると、コア絶縁層２４７の上部をリセスして第１溝Ｇ１を形成することができる。第１溝Ｇ１の下端は第１消去制御ゲート電極ＥＣＬ１の下面よりも低いレベルに位置することができる。コア絶縁層２４７の上部をリセスするとは、コア絶縁層２４７をチャネル層２４０、ゲート誘電層２４５、及び第１パターン２０３に対して選択的にエッチングすることを含むことができる。但し、エッチング過程で、ゲート誘電層２４５をなす情報格納層２４２の上部の一部もリセスされることができる。第１溝Ｇ１の下端の深さは、実施形態によって多様に変更されることができる。
図９ｆを参照すると、第１パターン２０３上で水平に延長され、第１溝Ｇ１内にコンフォーマルに延長される第１層２０７を形成することができる。第１層２０７は、アンドープポリシリコンで形成されることができる。第１層２０７は、約１０ｎｍ～約１５０ｎｍの範囲の厚さを有するように形成されることができる。次に、ｎ型不純物を含むポリシリコンからなる第２層２０９を形成することによって、第２パターン２０５を形成することができる。第１パターン２０３は第１溝Ｇ１の狭い入口付近でより厚く形成されてもよく、第２パターン２０５は内部にボイドが形成されてもよい。
図１０は、例示的な実施形態による集積回路装置を含むデータ格納システムを概略的に示した図面である。
図１０を参照すると、データ格納システム１０００は、集積回路装置１１００、及び集積回路装置１１００と電気的に連結されるコントローラ１２００を含むことができる。データ格納システム１０００は、１つ又は複数の集積回路装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）又はストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）とすることができる。例えば、データ格納システム１０００は、１つ又は複数の集積回路装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置又は通信装置とすることができる。
集積回路装置１１００は、不揮発性メモリ装置とすることができ、例えば、図１から図７を参照して詳述したＮＡＮＤフラッシュメモリ装置とすることができる。集積回路装置１１００は、第１半導体構造物１１００Ｆ、及び第１半導体構造物１１００Ｆ上の第２半導体構造物１１００Ｓを含むことができる。例示的な実施形態において、第１半導体構造物１１００Ｆは第２半導体構造物１１００Ｓの隣に配置されてもよい。第１半導体構造物１１００Ｆは、デコーダ回路１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む周辺回路構造物とすることができる。第２半導体構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ラインＵＬ１、ＵＬ２、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル構造物とすることができる。
第２半導体構造物１１００Ｓにおいて、それぞれのメモリセルストリングＣＳＴＲは、共通ソースラインＣＳＬに隣接する下部トランジスタＬＴ１、ＬＴ２、ビットラインＢＬに隣接する上部トランジスタＵＴ１、ＵＴ２、及び下部トランジスタＬＴ１、ＬＴ２と上部トランジスタＵＴ１、ＵＴ２との間に配置される複数のメモリセルトランジスタＭＣＴを含むことができる。下部トランジスタＬＴ１、ＬＴ２の数及び上部トランジスタＵＴ１、ＵＴ２の数は、実施形態によって多様に変更されることができる。
例示的な実施形態において、上部トランジスタＵＴ１、ＵＴ２はストリング選択トランジスタを含むことができ、下部トランジスタＬＴ１、ＬＴ２は接地選択トランジスタを含むことができる。ゲート下部ラインＬＬ１、ＬＬ２のそれぞれは、下部トランジスタＬＴ１、ＬＴ２のゲート電極とすることができる。ワードラインＷＬは、メモリセルトランジスタＭＣＴのゲート電極とすることができ、ゲート上部ラインＵＬ１、ＵＬ２のそれぞれは、上部トランジスタＵＴ１、ＵＴ２のゲートとすることができる。
例示的な実施形態において、下部トランジスタＬＴ１、ＬＴ２は、直列に連結された下部消去制御トランジスタＬＴ１及び接地選択トランジスタＬＴ２を含むことができる。上部トランジスタＵＴ１、ＵＴ２は、直列連結されたストリング選択トランジスタＵＴ１及び上部消去制御トランジスタＵＴ２を含むことができる。下部消去制御トランジスタＬＴ１及び上部消去制御トランジスタＵＴ２の少なくとも１つは、ＧＩＤＬ現象を用いてメモリセルトランジスタＭＣＴに格納されたデータを消去する消去動作に利用されることができる。
共通ソースラインＣＳＬ、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、ワードラインＷＬ、及び第１及び第２ゲート上部ラインＵＬ１、ＵＬ２は、第１半導体構造物１１００Ｆ内から第２半導体構造物１１００Ｓまで延長される第１連結配線１１１５を介してデコーダ回路１１１０と電気的に連結されることができる。ビットラインＢＬは、第１半導体構造物１１００Ｆ内から第２半導体構造物１１００Ｓまで延長される第２連結配線１１２５を介してページバッファ１１２０と電気的に連結されることができる。
第１半導体構造物１１００Ｆにおいて、デコーダ回路１１１０及びページバッファ１１２０は、複数のメモリセルトランジスタＭＣＴのうち少なくとも１つの選択メモリセルトランジスタに対する制御動作を行うことができる。デコーダ回路１１１０及びページバッファ１１２０は、ロジック回路１１３０によって制御されることができる。半導体装置１１００は、ロジック回路１１３０と電気的に連結される入出力パッド１１０１を介して、コントローラ１２００と通信することができる。入出力パッド１１０１は、第１半導体構造物１１００Ｆ内から第２半導体構造物１１００Ｓまで延長される入出力連結配線１１３５を介してロジック回路１１３０と電気的に連結されることができる。
コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェース１２３０を含むことができる。実施形態によれば、データ格納システム１０００は複数の集積回路装置１１００を含むことができ、この場合、コントローラ１２００は複数の集積回路装置１１００を制御することができる。
プロセッサ１２１０は、コントローラ１２００を含むデータ格納システム１０００の全般的な動作を制御することができる。プロセッサ１２１０は、所定のファームウェアに従って動作することができ、ＮＡＮＤコントローラ１２２０を制御して集積回路装置１１００にアクセスすることができる。ＮＡＮＤコントローラ１２２０は、集積回路装置１１００との通信を処理するコントローラインターフェース１２２１を含むことができる。コントローラインターフェース１２２１を介して、集積回路装置１１００を制御するための制御命令、集積回路装置１１００のメモリセルトランジスタＭＣＴに記録しようとするデータ、集積回路装置１１００のメモリセルトランジスタＭＣＴから読み込みたいデータなどを伝送することができる。ホストインターフェース１２３０は、データ格納システム１０００と外部ホスト間の通信機能を提供することができる。ホストインターフェース１２３０を介して外部ホストから制御命令を受信すると、プロセッサ１２１０は制御命令に応答して集積回路装置１１００を制御することができる。
図１１は、例示的な実施形態による集積回路装置を含むデータ格納システムを概略的に示した斜視図である。
図１１を参照すると、本発明の例示的な実施形態によるデータ格納システム２０００は、メイン基板２００１、メイン基板２００１に実装されるコントローラ２００２、１つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含むことができる。半導体パッケージ２００３及びＤＲＡＭ２００４は、メイン基板２００１に形成される配線パターン２００５によってコントローラ２００２と互いに連結されることができる。
メイン基板２００１は、外部ホストと結合される複数のピンを含むコネクタ２００６を含むことができる。コネクタ２００６において上記複数のピンの数及び配置は、データ格納システム２０００と上記外部ホスト間の通信インターフェースによって変わることができる。例示的な実施形態において、データ格納システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用のＭ－Ｐｈｙなどのインターフェースのうちいずれか１つによって外部ホストと通信することができる。例示的な実施形態において、データ格納システム２０００は、コネクタ２００６を介して外部ホストから供給される電源によって動作することができる。データ格納システム２０００は、上記外部ホストから供給される電源をコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含むことができる。
コントローラ２００２は、半導体パッケージ２００３にデータを書き込むか、又は、半導体パッケージ２００３からデータを読み込むことができ、データ格納システム２０００の動作速度を改善させることができる。
ＤＲＡＭ２００４は、データ格納空間である半導体パッケージ２００３と外部ホストの速度差を緩和するためのバッファメモリとすることができる。データ格納システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとしても動作することができ、半導体パッケージ２００３に対する制御動作において仮にデータを格納するための空間を提供することもできる。データ格納システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラに加えて、ＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含むことができる。
半導体パッケージ２００３は、互いに離間した第１及び第２半導体パッケージ２００３ａ、２００３ｂを含むことができる。第１及び第２半導体パッケージ２００３ａ、２００３ｂはそれぞれ、複数の半導体チップ２２００を含む半導体パッケージとすることができる。第１及び第２半導体パッケージ２００３ａ、２００３ｂのそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００のそれぞれの下部面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００を電気的に連結する連結構造物２４００、及びパッケージ基板２１００上で半導体チップ２２００と連結構造物２４００を覆うモールディング層２５００を含むことができる。
パッケージ基板２１００は、パッケージ上部パッド２１３０を含む印刷回路基板とすることができる。それぞれの半導体チップ２２００は入出力パッド２２１０を含むことができる。入出力パッド２２１０は、図１０の入出力パッド１１０１に該当することができる。半導体チップ２２００のそれぞれは、ゲート積層構造物３２１０及びチャネル構造物３２２０を含むことができる。半導体チップ２２００のそれぞれは、図１から図７を参照して詳述した集積回路装置を含むことができる。
例示的な実施形態において、連結構造物２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０を電気的に連結するボンディングワイヤとすることができる。したがって、それぞれの第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００はボンディングワイヤ方式で互いに電気的に連結されることができ、パッケージ基板２１００のパッケージ上部パッド２１３０と電気的に連結されることができる。実施形態によれば、それぞれの第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００はボンディングワイヤ方式の連結構造物２４００の代わりに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ，ＴＳＶ）を含む連結構造物によって互いに電気的に連結されてもよい。
例示的な実施形態において、コントローラ２００２と半導体チップ２２００は１つのパッケージに含まれてもよい。例示的な実施形態において、メイン基板２００１とは異なる別途のインターポーザ基板にコントローラ２００２及び半導体チップ２２００が実装され、上記インターポーザ基板に形成される配線によってコントローラ２００２及び半導体チップ２２００が互いに連結されてもよい。
図１２は、例示的な実施形態による半導体パッケージを概略的に示した断面図である。図１２は、図１１の半導体パッケージの例示的な実施形態を説明し、図１１の半導体パッケージを切断線ＩＩＩ-ＩＩＩ’に沿って切断した領域を概念的に示す。
図１２を参照すると、半導体パッケージ２００３Ａにおいて、パッケージ基板２１００は印刷回路基板とすることができる。パッケージ基板２１００は、パッケージ基板本体部２１２０、パッケージ基板本体部２１２０の上面に配置されるパッケージ上部パッド２１３０（図１１を参照）、パッケージ基板本体部２１２０の下面に配置されるか、又は、下面を介して露出する下部パッド２１２５、及びパッケージ基板本体部２１２０の内部で上部パッド２１３０と下部パッド２１２５とを電気的に連結する内部配線２１３５を含むことができる。上部パッド２１３０は、連結構造物２４００と電気的に連結されることができる。下部パッド２１２５は、導電性連結部２８００を介して図１１のようにデータ格納システム２０００のメイン基板２００１の配線パターン２００５に連結されることができる。
半導体パッケージ２００３ａにおいて、半導体チップ２２００ａのそれぞれは、半導体基板４０１０、半導体基板４０１０上の第１構造物４１００、及び第１構造物４１００上でウェハボンディング方式で第１構造物４１００と接合された第２構造物４２００を含むことができる。
第１構造物４１００は、周辺配線４１１０及び第１接合構造物４１５０を含む周辺回路領域を含むことができる。第２構造物４２００は、共通ソースライン４２０５、共通ソースライン４２０５と第１構造物４１００との間のゲート積層構造物４２１０、ゲート積層構造物４２１０を貫通するメモリチャネル構造物４２２０と分離パターン４２３０、及びメモリチャネル構造物４２２０及びゲート積層構造物４２１０のワードライン（図１０のＷＬ）とそれぞれ電気的に連結される第２接合構造物４２５０を含むことができる。例えば、第２接合構造物４２５０は、メモリチャネル構造物４２２０と電気的に連結されるビットライン４２４０及びワードライン（図１０のＷＬ）と電気的に連結されるゲート連結配線（図２の２７５）を介して、それぞれ、メモリチャネル構造物４２２０及びワードライン（図１０のＷＬ）と電気的に連結されることができる。第１構造物４１００の第１接合構造物４１５０及び第２構造物４２００の第２接合構造物４２５０は、互いに接触して接合されることができる。第１接合構造物４１５０及び第２接合構造物４２５０の接合部分は、例えば、銅（Ｃｕ）で形成されることができる。
第１構造物４１００及び第２構造物４２００のそれぞれは、拡大図に示されたように、周辺回路領域ＰＥＲＩ及びメモリセルアレイ領域ＣＥＬＬを含むことができる。半導体チップ２２００ａのそれぞれは、拡大図に示されたように、ソース構造物２１０、ゲート電極２３０、チャネル構造物ＣＨを含むことができる。半導体チップ２２００ａのそれぞれは、入出力パッド２２１０及び入出力パッド２２１０の下部の入出力連結配線４２６５をさらに含むことができる。入出力連結配線４２６５は、第２接合構造物４２１０の一部と電気的に連結されることができる。入出力連結配線４２６５は、拡大図の周辺コンタクトプラグ２５４と対応することができる。
図１２の半導体チップ２２００ａは、ボンディングワイヤ形態の連結構造物２４００によって互いに電気的に連結されることができる。但し、例示的な実施形態において、図１２の半導体チップ２２００ａのような１つの半導体パッケージ内での半導体チップは、貫通電極ＴＳＶを含む連結構造物によって互いに電気的に連結されてもよい。
本発明は、上述した実施形態及び添付の図面によって限定されるものではなく、添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載された本発明の技術的思想から逸脱しない範囲内で、当技術分野の通常の知識を有する者によって様々な形態の置換、変形及び変更、実施例の組み合わせが可能であり、これも本発明の範囲に属するといえる。
ＣＨ：チャネル構造物
ＧＳ：積層構造物
ＳＰ：分離パターン
ＳＳ：支持構造物
１０１：基板
１２０：回路素子
１３０：下部配線構造物
１９０：下部ボンディング構造物
２０１：背面基板
２０３：第１パターン
２０５：第２パターン
２０７：第１層
２０９：第２層
２１０：ソース構造物
２２０：層間絶縁層
２３０：ゲート電極
２４０：チャネル層
２４５：ゲート誘電層
２４７：コア絶縁層
２５０Ｐ：パッドパターン
２７０：ゲートコンタクトプラグ
２７５：ソースコンタクトプラグ
２８５：上部配線構造物
２９０：上部ボンディング構造物

Claims (20)

  1. 基板、前記基板上の回路素子、前記回路素子と電気的に連結される下部配線構造物、及び前記下部配線構造物上の下部ボンディング構造物を含む第１構造物と、
    前記第１構造物上のソース構造物、前記第１構造物と前記ソース構造物との間のゲート電極、前記ゲート電極を貫通するチャネル構造物、前記ゲート電極と前記チャネル構造物の下方に延長される上部配線構造物、及び前記上部配線構造物の下方に延長され、前記第１構造物内で前記下部ボンディング構造物と接合される上部ボンディング構造物を含み、前記基板上に配置される第２構造物と、を含み、
    前記ゲート電極は、第１消去制御ゲート電極、前記第１消去制御ゲート電極の下方の第２消去制御ゲート電極、及び前記第１消去制御ゲート電極と前記第２消去制御ゲート電極との間のワードラインを含み、
    前記チャネル構造物のそれぞれは、コア絶縁層、前記コア絶縁層の側面を取り囲むチャネル層、前記チャネル層と前記ゲート電極との間のゲート誘電層、及び前記チャネル層の内側面の下部領域に接するパッドパターンを含み、
    前記ソース構造物は、前記ゲート誘電層の側面の上部領域に接する第１パターン及び前記第１パターン上で延長される第２パターンを含み、
    前記チャネル構造物内で延長され、前記第１消去制御ゲート電極の下面よりも低いレベルまで前記コア絶縁層の上部をリセスする第１溝（ｇｒｏｏｖｅ）が配置され、
    前記第２パターンは、前記第１溝の内部に延長されて前記チャネル層の内側面の上部領域に接し、前記第１消去制御ゲート電極と水平方向で重なるソース突出パターンを含む、集積回路装置。
  2. 前記第２パターンは、前記第１溝で前記チャネル層の前記内側面の前記上部領域に接する第１部分及び前記第１部分上の第２部分を含み、
    前記第１部分はポリシリコンを含み、
    前記第２部分はｎ型不純物を含むポリシリコンを含む、請求項１に記載の集積回路装置。
  3. 前記第１部分はｎ型不純物を第１濃度で含み、
    前記第２部分はｎ型不純物を第２濃度で含み、
    前記第２濃度は前記第１濃度よりも大きい、請求項２に記載の集積回路装置。
  4. 前記第１部分は、前記ゲート誘電層及び前記第１パターンの上面上に水平に延長される、請求項２に記載の集積回路装置。
  5. 前記第１溝で前記第２部分は、前記第１部分の内側空間の少なくとも一部を満たす、請求項３に記載の集積回路装置。
  6. 前記パッドパターンは、前記第２消去制御ゲート電極と水平方向で重なり、
    前記パッドパターンは、前記チャネル層の前記内側面の下部領域に接する第３部分及び前記第３部分上の第４部分を含み、
    前記第３部分はｎ型不純物を第３濃度で含み、
    前記第４部分はｎ型不純物を前記第３濃度よりも高い第４濃度で含むポリシリコンを含む、請求項１に記載の集積回路装置。
  7. 前記第３部分はｎ型不純物を第３濃度で含み、
    前記第４部分はｎ型不純物を第４濃度で含み、
    前記第３濃度は前記第４濃度よりも低い、請求項６に記載の集積回路装置。
  8. 前記ゲート電極は、前記第１消去制御ゲート電極と前記ワードラインとの間の第３消去制御ゲート電極をさらに含み、
    前記ソース突出パターンの少なくとも一部は前記第３消去制御ゲート電極と前記水平方向で重なる、請求項１に記載の集積回路装置。
  9. 前記第２パターンは、ｎ型不純物を含み、内部にボイド（ｖｏｉｄ）が形成されたポリシリコンを含む、請求項１に記載の集積回路装置。
  10. 前記ソース構造物は第１領域及び第２領域を含み、
    前記チャネル構造物は前記ソース構造物の前記第１構造物と接触し、
    前記ゲート電極は前記ソース構造物の前記第２領域の下方で階段構造をなし、
    前記ソース構造物の前記第２領域の下方で前記ゲート電極を貫通する支持構造物をさらに含む、請求項１に記載の集積回路装置。
  11. 前記支持構造物のそれぞれは、ダミーコア絶縁層、前記ダミーコア絶縁層の側面を取り囲むダミーチャネル層、及び前記ダミーチャネル層と前記ゲート電極との間のダミーゲート誘電層を含む、請求項１０に記載の集積回路装置。
  12. 半導体基板と、
    前記半導体基板上のソース構造物と、
    前記ソース構造物と前記半導体基板との間で延長されるメモリセルゲート電極の垂直スタックと、
    前記メモリセルゲート電極の垂直スタックを垂直に貫通する複数のチャネル構造物と、
    前記ソース構造物と電気的に連結されるソース突出パターンと、を含み、
    前記メモリセルゲート電極の垂直スタックは、第１消去制御ゲート電極、及び前記第１消去制御ゲート電極と前記半導体基板との間で延長される第２消去制御ゲート電極を含み、
    前記ソース突出パターンは、前記ソース突出パターンの一部が前記第１消去制御ゲート電極の側壁に対向して延長される前記メモリセルゲート電極の垂直スタックを介して十分に延長される集積回路装置。
  13. 前記ソース突出パターンは、ドープポリシリコン層、及び前記ドープポリシリコン層とチャネル構造物との間に延長されるアンドープポリシリコン層を含む、請求項１２に記載の集積回路装置。
  14. 前記チャネル構造物は、前記第１消去制御ゲート電極の側壁に対向するように延長されるアンドープポリシリコン層の一部と電気的に接触するチャネル層を含む、請求項１３に記載の集積回路装置。
  15. 前記メモリセルゲート電極の垂直スタックは、前記第１消去制御ゲート電極とワードラインとの間に延長される第３消去制御ゲート電極をさらに含む、請求項１２に記載の集積回路装置。
  16. 前記ソース突出パターンは、前記ソース突出パターンの最下部が前記第３消去制御ゲート電極の側壁に対向するように延長される前記メモリセルゲート電極の垂直スタックを介して十分に延長される、請求項１５に記載の集積回路装置。
  17. 前記第２消去制御ゲート電極の側壁に対向して延長され、チャネル構造物と電気的に連結されるパッドパターンをさらに含む、請求項１２に記載の集積回路装置。
  18. 前記パッドパターンは、アンドープポリシリコン及びドープポリシリコンを含む、請求項１７に記載の集積回路装置。
  19. 基板、前記基板上の回路素子、及び前記回路素子上の下部ボンディング構造物を含む第１構造物、ソース構造物、前記ソース構造物の下方のゲート電極、前記ゲート電極を貫通するチャネルホール内のチャネル構造物、及び前記ゲート電極と前記チャネル構造物の下方に配置され、前記下部ボンディング構造物と接合される上部ボンディング構造物を含む第２構造物、及び前記回路素子と電気的に連結される入出力パッドを含む半導体格納装置と、
    前記入出力パッドを介して前記半導体格納装置と電気的に連結され、前記半導体格納装置を制御するコントローラと、を含み、
    前記ゲート電極は、第１消去制御ゲート電極、前記第１消去制御ゲート電極の下方の第２消去制御ゲート電極、及び前記第１消去制御ゲート電極と前記第２消去制御ゲート電極との間のワードラインを含み、
    それぞれの前記チャネル構造物は、コア絶縁層、前記コア絶縁層の側面を取り囲むチャネル層、前記チャネル層と前記ゲート電極との間のゲート誘電層、及び前記コア絶縁層の下方のパッドパターンを含み、
    それぞれの前記チャネル構造物内に、前記第１消去制御ゲート電極の下面よりも低いレベルまで前記コア絶縁層の上部をリセスする第１溝（ｇｒｏｏｖｅ）、及び前記第２消去制御ゲート電極の上面よりも高いレベルまで前記コア絶縁層の下部をリセスする第２溝（ｇｒｏｏｖｅ）が配置され、
    前記ソース構造物は前記第１溝の内部に延長されるソース突出パターンを含み、
    前記パッドパターンは前記第２溝の内部に配置される、データ格納システム。
  20. 前記ソース突出パターンは、前記第１溝で前記チャネル層の内側面の上部領域に接する第１部分及び前記第１部分上の第２部分を含み、
    前記第１部分は第１濃度の不純物を含むポリシリコンを含み、
    前記第２部分は第２濃度の不純物を含むポリシリコンを含み、
    前記第１濃度は前記第２濃度よりも低い、請求項１９に記載のデータ格納システム。
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