KR20240003498A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판, 상기 기판 상의 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 본딩 구조물을 포함하는 제1 구조물; 및 상기 제1 구조물 상의 소스 구조물, 상기 제1 구조물과 상기 소스 구조물 사이의 게이트 전극들, 상기 게이트 전극들을 관통하는 채널 구조물들, 상기 게이트 전극들과 상기 채널 구조물들 아래에 배치되고 상기 하부 본딩 구조물과 접합되는 상부 본딩 구조물을 포함하는 제2 구조물을 포함하되, 상기 채널 구조물들의 각각은, 코어 절연 층, 채널 층, 및 게이트 유전 층을 포함하고, 상기 소스 구조물은, 제1 패턴 및 상기 제1 패턴 상의 제2 패턴을 포함하고, 상기 채널 구조물들 내에, 제1 소거 제어 게이트 전극의 하면보다 낮은 레벨까지 상기 코어 절연 층의 상부를 리세스하는 제1 홈(groove)이 배치되고, 상기 제2 패턴은, 상기 제1 홈의 내부로 연장되어 상기 채널 층의 내측면의 상부 영역과 접하고, 상기 제1 소거 제어 게이트 전극과 상기 수평 방향에서 중첩하는 소스 돌출 패턴을 포함할 수 있다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판, 상기 기판 상의 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 구조물, 및 상기 하부 배선 구조물 상의 하부 본딩 구조물을 포함하는 제1 구조물; 및 상기 제1 구조물 상의 소스 구조물, 상기 제1 구조물과 상기 소스 구조물 사이의 게이트 전극들, 상기 게이트 전극들을 관통하는 채널 구조물들, 상기 게이트 전극들과 상기 채널 구조물들 아래에 배치되는 상부 배선 구조물, 및 상기 상부 배선 구조물의 아래에 배치되고 상기 하부 본딩 구조물과 접합되는 상부 본딩 구조물을 포함하는 제2 구조물을 포함하되, 상기 게이트 전극들은, 제1 소거 제어 게이트 전극, 상기 제1 소거 제어 게이트 전극 아래의 제2 소거 제어 게이트 전극, 및 상기 제1 소거 제어 게이트 전극과 상기 제2 소거 제어 게이트 전극 사이의 워드 라인들을 포함하고, 상기 채널 구조물들의 각각은, 코어 절연 층, 상기 코어 절연 층의 측면을 둘러싸는 채널 층, 상기 채널 층과 상기 게이트 전극들 사이의 게이트 유전 층, 및 상기 채널 층의 내측면의 하부 영역과 접하는 패드 패턴을 포함하고, 상기 소스 구조물은, 상기 게이트 유전 층의 측면의 상부 영역과 접하는 제1 패턴 및 상기 제1 패턴 상의 제2 패턴을 포함하고, 상기 채널 구조물들 내에, 상기 제1 소거 제어 게이트 전극의 하면보다 낮은 레벨까지 상기 코어 절연 층의 상부를 리세스하는 제1 홈(groove)이 배치되고, 상기 제2 패턴은, 상기 제1 홈의 내부로 연장되어 상기 채널 층의 내측면의 상부 영역과 접하고, 상기 제1 소거 제어 게이트 전극과 수평 방향에서 중첩하는 소스 돌출 패턴을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판, 상기 기판 상의 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 구조물, 및 상기 하부 배선 구조물 상의 하부 본딩 구조물을 포함하는 제1 구조물; 및 상기 제1 구조물 상의 소스 구조물, 상기 제1 구조물과 상기 소스 구조물 사이의 게이트 전극들, 상기 게이트 전극들을 관통하는 채널 홀들 내의 채널 구조물들, 상기 게이트 전극들의 아래에 배치되는 상부 배선 구조물, 상기 상부 배선 구조물의 아래에 배치되고 상기 하부 본딩 구조물과 접합되는 상부 본딩 구조물을 포함하는 제2 구조물을 포함하되, 상기 게이트 전극들은, 제1 소거 제어 게이트 전극, 상기 제1 소거 제어 게이트 전극 아래의 제2 소거 제어 게이트 전극, 및 상기 제1 소거 제어 게이트 전극과 상기 제2 소거 제어 게이트 전극 사이의 워드 라인들을 포함하고, 각각의 상기 채널 구조물들은, 코어 절연 층; 상기 코어 절연 층의 측면을 둘러싸는 채널 층; 상기 채널 층과 상기 게이트 전극들 사이의 게이트 유전 층; 및 상기 채널 층의 하부 영역 및 상기 제2 소거 제어 게이트 전극과 수평 방향에서 중첩하는 패드 패턴을 포함하고, 상기 소스 구조물은 상기 채널 홀들 내로 각각 연장되는 소스 연장 부분들을 포함하고, 각각의 상기 소스 연장 부분들은, 상기 채널 층의 상부 영역 및 상기 제1 소거 제어 게이트 전극과 상기 수평 방향에서 중첩할 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 기판, 상기 기판 상의 회로 소자들, 및 상기 회로 소자들 상의 하부 본딩 구조물을 포함하는 제1 구조물, 소스 구조물, 상기 소스 구조물 아래의 게이트 전극들, 상기 게이트 전극들을 관통하는 채널 홀들 내의 채널 구조물들, 및 상기 게이트 전극들과 상기 채널 구조물들 아래에 배치되고 상기 하부 본딩 구조물과 접합되는 상부 본딩 구조물을 포함하는 제2 구조물, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고, 상기 게이트 전극들은, 제1 소거 제어 게이트 전극, 상기 제1 소거 제어 게이트 전극 아래의 제2 소거 제어 게이트 전극, 및 상기 제1 소거 제어 게이트 전극과 상기 제2 소거 제어 게이트 전극 사이의 워드 라인들을 포함하고, 각각의 상기 채널 구조물들은, 코어 절연 층, 상기 코어 절연 층의 측면을 둘러싸는 채널 층, 상기 채널 층과 상기 게이트 전극들 사이의 게이트 유전 층, 및 상기 코어 절연 층 아래의 패드 패턴을 포함하고, 각각의 상기 채널 구조물들 내에, 상기 제1 소거 제어 게이트 전극의 하면보다 낮은 레벨까지 상기 코어 절연 층의 상부를 리세스하는 제1 홈(groove) 및 상기 제2 소거 제어 게이트 전극의 상면보다 높은 레벨까지 상기 코어 절연 층의 하부를 리세스하는 제2 홈(groove)이 배치되고, 상기 소스 구조물은 상기 제1 홈 내부로 연장되는 소스 돌출 패턴을 포함하고, 상기 패드 패턴은 상기 제2 홈 내부에 배치될 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 기판, 상기 기판 상의 회로 소자들, 및 상기 회로 소자들 상의 하부 배선 구조물과 하부 본딩 구조물을 포함하는 주변 회로 영역을 형성하는 단계; 후면 구조물, 상기 후면 구조물 상에 교대로 적층되는 층간 절연 층들과 게이트 전극들을 포함하는 적층 구조물, 상기 적층 구조물을 관통하는 수직 구조물들, 및 상기 적층 구조물 상의 상부 배선 구조물과 상부 본딩 구조물을 포함하는 메모리 셀 영역을 형성하는 단계; 및 상기 하부 본딩 구조물과 상기 상부 본딩 구조물이 서로 본딩되도록, 상기 주변 회로 영역과 상기 메모리 셀 영역을 서로 접합하는 단계를 포함하되, 상기 후면 구조물은 후면 기판, 상기 후면 기판 상의 식각 정지 층, 및 상기 식각 정지 층 상의 제1 패턴을 포함하고, 상기 수직 구조물들은 상기 제1 패턴을 관통하여 상기 식각 정지 층과 접촉하고, 상기 게이트 전극들은, 제1 소거 제어 게이트 전극, 상기 제2 소거 제어 게이트 전극, 및 상기 제1 소거 제어 게이트 전극과 상기 제2 소거 제어 게이트 전극 사이의 워드 라인들을 포함하고, 상기 주변 회로 영역과 상기 메모리 셀 영역을 서로 접합하는 단계 이후에, 상기 후면 기판 및 상기 식각 정지 층을 제거하는 단계; 상기 수직 구조물들의 게이트 유전 층을 식각하여 상기 수직 구조물들의 채널 층과 코어 절연 층을 노출하는 단계; 상기 코어 절연 층의 상부를 상기 게이트 전극들 중 제1 소거 게이트 전극의 하면보다 낮은 레벨까지 리세스하여 제1 홈을 형성하는 단계; 및 상기 제1 홈 내부 및 상기 제1 패턴 상에 제2 패턴을 형성하는 단계를 더 포함할 수 있다.
채널 구조물들 내에 소거 동작 시 GIDL 전류 발생 효율을 향상시킬 수 있는 패턴들을 배치함으로써, 전기적 특성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 나타낸 개략적인 분해 사시도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도들이다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 도 4f, 및 도 4g는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도들이다.
도 5a, 도 5b, 도 5c, 및 도 5d는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도들이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다.
도 8, 도 9a, 도 9b, 도 9c, 도 9d, 도 9e, 및 도 9f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 11은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 12는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '위' '하', '하부', '하면', '아래', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 나타낸 개략적인 분해 사시도이다.
도 1을 참조하면, 예시적인 실시예들에 따른 반도체 장치(100)는 수직 방향(Z)으로 적층된 주변 회로 영역(PERI) 및 메모리 셀 영역(CELL)을 포함할 수 있다. 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)은 접합되어 결합될 수 있다. 메모리 셀 영역(CELL)은, 메모리 셀 어레이 영역(MCR)과 연결 영역(CR)을 포함할 수 있다.
주변 회로 영역(PERI)은 로우 디코더(DEC), 페이지 버퍼(PB) 및 기타 주변 회로(PC)를 포함할 수 있다. 주변 회로 영역(PERI)에서, 로우 디코더(DEC)는 입력된 어드레스를 디코딩하여, 워드라인의 구동 신호들을 발생하고 전달할 수 있다. 페이지 버퍼(PB)는 비트 라인들을 통해 메모리 셀 어레이 영역(MCR)과 연결되어, 메모리 셀들에 저장된 정보를 판독할 수 있다. 기타 주변 회로(PC)는 제어 로직 및 전압 발생기를 포함하는 영역일 수 있으며, 예컨대, 래치 회로(latch circuit), 캐시 회로(cache circuit), 및/또는 감지 증폭기(sense amplifier)를 포함할 수 있다. 주변 회로 영역(PERI)은 별도의 패드 영역을 더 포함할 수도 있으며, 이 경우 상기 패드 영역은 ESD(Electrostatic discharge) 소자 또는 데이터 입출력 회로를 포함할 수 있다. 주변 회로 영역(PERI) 내의 다양한 회로 영역들(DEC, PB, PC)은 다양한 형태로 배치될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 2는 도 1의 절단선 Ⅰ-Ⅰ'과 Ⅱ-Ⅱ'에 따라 반도체 장치를 절단한 단면에 대응할 수 있다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도들이다. 도 3a는 도 2의 'A' 영역을 확대하여 도시하고, 도 3b는 도 2의 'B' 영역을 확대하여 도시한다.
도 2 내지 도 3b를 참조하면, 반도체 장치(100)는 주변 회로 영역(PERI) 및 메모리 셀 영역(CELL)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI) 상에 배치될 수 있다. 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)은 본딩 구조물(190, 290)을 통해 서로 접합될 수 있다. 본 명세서에서, 주변 회로 영역(PERI)은 '제1 구조물'로 지칭될 수 있고, 메모리 셀 영역(CELL)은 '제2 구조물'로 지칭될 수 있다.
주변 회로 영역(PERI)은, 기판(101), 기판(101) 상의 회로 소자들(120), 하부 배선 구조물(130), 하부 절연 구조물(180), 및 하부 본딩 구조물(190)을 포함할 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜 층으로 제공될 수도 있다. 기판(101)에는 소자 분리 층들에 의해 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들이 배치될 수 있다.
회로 소자들(120)은 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(120)은 회로 게이트 전극, 상기 회로 게이트 전극과 기판(101) 사이의 회로 게이트 유전 층, 및 상기 회로 게이트 전극의 양 측에서 기판(101)의 활성 영역에 배치되는 소스/드레인 영역들을 포함할 수 있다.
하부 배선 구조물(130)은 회로 소자들(120)과 전기적으로 연결될 수 있다. 하부 배선 구조물(130)은 하부 콘택 플러그들 및 하부 배선들을 포함할 수 있다. 상기 하부 배선들은 상기 하부 콘택 플러그들을 통해 서로 전기적으로 연결될 수 있다. 하부 배선 구조물(130)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함하는 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 예시적인 실시예들에서, 하부 배선 구조물(130)을 구성하는 하부 콘택 플러그들 및 하부 배선들의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
하부 절연 구조물(180)은 기판(101) 상에 배치되어, 회로 소자들(120)과 하부 배선 구조물(130)을 덮을 수 있다. 하부 절연 구조물(180)은 복수의 절연 층들을 포함할 수 있다. 하부 절연 구조물(180)은 절연성 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산탄화물 중 적어도 하나를 포함할 수 있다.
하부 본딩 구조물(190)은 하부 배선 구조물(130) 상에 배치될 수 있다. 하부 본딩 구조물(190)은 하부 배선 구조물(130)과 전기적으로 연결될 수 있다. 하부 본딩 구조물(190) 하부 본딩 비아(191), 하부 본딩 패드(192), 및 하부 본딩 절연 층(193)을 포함할 수 있다. 하부 본딩 비아(191)는 하부 배선 구조물(130)과 연결될 수 있다. 하부 본딩 패드(192)는 하부 본딩 비아(191)와 연결될 수 있다. 하부 본딩 비아(191) 및 하부 본딩 패드(192)는 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 하부 본딩 절연 층(193)은 하부 본딩 패드(192)의 확산 방지층으로도 기능할 수 있으며, SiCN, SiO, SiN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다. 하부 본딩 절연 층(193)은 하부 본딩 패드(192)의 두께보다 얇은 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
하부 본딩 구조물(190)은 상부 본딩 구조물(290)과 하이브리드 본딩에 의해 직접 접촉하여 접합되거나 연결될 수 있다. 예를 들어, 하부 본딩 패드(192)는 상부 본딩 패드(292)와 서로 접촉하여 구리(Cu)-구리(Cu) 본딩(copper-to-copper bonding)으로 결합될 수 있고, 하부 본딩 절연 층(193)은 상부 본딩 절연 층(293)과 서로 접촉하여 유전체-유전체 본딩(dielectric-to-dielectric bonding)에 의해 결합될 수 있다. 하부 본딩 구조물(190)은 상부 본딩 구조물(290)과 함께, 주변 회로 영역(PERI)과 메모리 셀 영역(CELL) 사이의 전기적 연결 경로를 제공할 수 있다.
메모리 셀 영역(CELL)은 메모리 셀 어레이 영역(MCR) 및 연결 영역(CR)을 포함하는 소스 구조물(210), 소스 구조물(210) 아래의 층간 절연 층들(220)과 게이트 전극들(230)을 포함하는 적층 구조물(GS), 메모리 셀 어레이 영역(MCR) 아래에서 적층 구조물(GS)을 관통하는 채널 구조물들(CH), 적층 구조물(GS)을 관통하고 X 방향으로 연장되는 분리 패턴(SP), 연결 영역(CR) 아래에서 적층 구조물을 관통하는 지지 구조물들(SS), 게이트 전극들(230)과 연결되는 게이트 콘택 플러그들(270), 소스 구조물(210)과 연결되는 소스 콘택 플러그들(275), 상부 절연 구조물(280), 상부 절연 구조물(280) 내의 상부 배선 구조물(285), 및 상부 배선 구조물(285) 아래의 상부 본딩 구조물(290)을 포함할 수 있다.
소스 구조물(210)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, ₃족 반도체는 실리콘(Si), 저마늄(Ge) 또는 실리콘-저마늄(SiGe)을 포함할 수 있다. 소스 구조물(210)은 도전성 물질을 포함할 수 있으며, 불순물들을 포함하거나, 불순물들을 포함하는 도핑 영역들을 포함할 수 있다. 예를 들어, 소스 구조물(210)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 소스 구조물(210)은 채널 구조물들(CH)과 접촉하며, 공통 소스 영역을 제공할 수 있다. 소스 구조물(210) 상에 소스 구조물(210)을 보호하는 별도의 절연 층이 더 배치될 수 있다.
다른 예에서, 소스 구조물(210)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 구리(Cu), 알루미늄(Al), 몰리브데넘(Mo), 및 루테늄(Ru) 등과 같은 금속 물질 및 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi) 등과 같은 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다.
소스 구조물(210)은 도 3a에 도시된 것과 같이, 제1 패턴(203) 및 제1 패턴(203) 상의 제2 패턴(205)을 포함할 수 있다.
제1 패턴(203)은 게이트 유전 층(245)의 측면의 상부 영역과 접하며, 수평하게 연장될 수 있다. 제1 패턴(203)은 폴리 실리콘과 같은 반도체 물질을 포함할 수 있다. 예를 들어, 제1 패턴(203)은 n형 불순물을 포함하는 폴리 실리콘을 포함할 수 있다. 제1 패턴(203)은 게이트 유전 층(245) 및 채널 층(240)에 의해 관통될 수 있다.
제2 패턴(205)은 채널 홀(H) 내로 일부 연장되는 소스 돌출 패턴(210P)을 포함할 수 있다. 소스 돌출 패턴(210P)은, 채널 구조물(CH) 내에 제1 소거 게이트 전극(ECL1)의 하면보다 낮은 레벨까지 코어 절연 층(247)의 상부를 리세스하는 제1 홈(groove)(G1)에 배치될 수 있다. 소스 돌출 패턴(210P)은 채널 층(240)의 내측면의 상부 영역과 접하고, 채널 층(240)의 상부 영역 및 제1 소거 게이트 전극(ECL1)과 수평 방향에서 중첩할 수 있다. 소스 돌출 패턴(210P)은 상부로 갈수록 폭이 좁아질 수 있다. 소스 돌출 패턴(210P)은 '소스 연장 부분'으로 지칭될 수 있다.
제2 패턴(205)은 언도우프트(의도적으로 도핑하지 않은) 폴리 실리콘을 포함하는 제1 층(207) 및 n형 불순물을 포함하는 폴리 실리콘을 포함하는 제2 층(209)을 포함할 수 있다. 제1 층(207)은 제1 홈(G1)에서 'U'자 모양 또는 이와 유사한 모양을 가질 수 있다. 제1 층(207)은 제1 홈(G1)에서 채널 층(240)의 내측면의 상부 영역과 접할 수 있다. 제1 층(207)은 게이트 유전 층(245) 및 제1 패턴(203)의 상면 상으로 수평하게 연장될 수 있다. 제2 층(209)은 제1 홈(G1)에서 제1 부분(207)의 내측 공간의 적어도 일부를 채울 수 있다. 제1 층(207)과 제2 층(209) 사이의 계면은 구분될 수도 있고, 구분되지 않을 수도 있다. 다만, 제1 층(207)과 제2 층(209) 사이의 계면이 구분되지 않더라도, 제1 층(207)과 제2 층(209)은 불순물의 농도 차이에 의해 구분될 수 있다. 불순물의 종류 및 농도 분포(또는 프로파일)은 에너지 분산 X선 분광법(Energy Dispersive X-ray Spectroscopy, EDX), X선 형광 분석방법(X-ray Fluorescence spectrometry, XRF), X선 광전자 분광법(X-ray Photoelectron Spectrometry, XPS), 원자 프로프 단층 촬영(Atom Probe Tomography, APT) 또는 이차이온질량분석법 (Secondary Ion Mass Spectrometry, SIMS) 등을 통해 확인할 수 있다.
제1 층(207)과 제2 층(209)은 설명의 편의를 위해 도면에 구분하여 나타내었으나, 계면 구분이 어려운 경우, 제1 층(207)은 불순물 농도가 상대적으로 적은 '제1 부분(207)'으로 지칭될 수 있고, 제2 층(209)은 불순물 농도가 상대적으로 많은 '제2 부분(209)'으로 지칭될 수 있다. 예를 들어, 제1 부분(207)은 제2 부분(209)로부터 확산된 n형 불순물을 제1 농도로 포함하고, 제2 부분(209)은 n형 불순물을 제2 농도로 포함하고, 상기 제1 농도는 상기 제2 농도보다 적을 수 있다.
제1 층(207)은 채널 층(240)과 제2 층(209) 사이에서 확산 버퍼(diffusion buffer) 층의 역할을 할 수 있다. 예를 들어, 제1 층(207)은 공핍(depletion) 영역을 형성하기 위해, 제2 층(209)으로부터 불순물을 확산시켜 불순물의 농도 구배를 형성하여 불순물의 확산을 완충할 수 있다. 제1 소거 제어 게이트 전극(ECL1)과 수평 방향으로 중첩하는 제1 층(207)의 일 영역에서 공핍 영역이 형성될 수 있다. 반도체 장치(100)의 소거 동작 시, 상기 공핍 영역에서 전자-정공 쌍들이 형성되어 게이트 유도 드레인 누설(Gate Induced Drain Leakage, GIDL) 전류가 유도될 수 있다.
제1 홈(G1) 내로 연장되는 소스 돌출 패턴(210P) 또는 제1 층(207)이 없는 경우, 반도체 장치의 소거 동작 시 채널 층(240) 내에서 상하 방향의 Longitudinal BTBT가 우세한 GIDL 전류가 발생한다. 이 때, GIDL 발생 면적은 채널 층(240)의 상단과 공통 소스 영역이 접하는 면적에 대응하므로, 공핍 영역이 형성되는 면적이 작아 GIDL 발생 효율이 높지 않다. 본 발명의 예시적인 실시예에 의하면, 소스 돌출 패턴(210P)을 제1 소거 제어 게이트 전극(ECL1)과 수평 방향으로 중첩하게 함으로써, 반도체 장치의 소거 동작 시 GIDL 전류가 발생하는 면적을 증가시킬 수 있다. 확산 버퍼 층인 제1 층(207)이 제1 소거 제어 게이트 전극(ECL1)과 수평 방향으로 중첩하므로, 채널 층(240)과 제1 층(207) 사이에서 수평 방향의 Transverse BTBT가 우세한 GIDL 전류가 발생하므로, 중첩하는 면적만큼 GIDL 전류 발생 면적을 증가시킬 수 있다. GIDL 전류 발생 면적을 증가시킴으로써, 반도체 장치의 소거 동작 시 GIDL 전류 발생 효율이 향상될 수 있다.
게이트 전극들(230)은 소스 구조물(210) 아래에 수직으로 이격되어 적층되어 적층 구조물(GS)의 일부를 이룰 수 있다. 게이트 전극들(230)은 소스 구조물(210)과 상부 배선 구조물(285) 사이에 배치될 수 있다. 게이트 전극들(230)은 메모리 셀 어레이 영역(MCR) 아래에 수직 방향(Z)을 따라 서로 이격되어 적층되며, X 방향으로 연장되어 연결 영역(CR) 아래에서 계단 형태의 단차 구조를 이룰 수 있다. 상기 단차 구조에 의해, 게이트 전극들(230)은 상부의 게이트 전극(230)이 하부의 게이트 전극(230)보다 길게 연장되는 계단 형태를 이루며 층간 절연 층들(220)로부터 기판(101)을 향하여 노출되는 단부들을 제공할 수 있다. 예시적인 실시예들에서, 상기 단부들에서, 게이트 전극들(230)은 상향된 두께를 가질 수 있다.
게이트 전극들(230)은 각각 제1 층 및 제2 층을 포함할 수 있다. 상기 제1 층은 상기 제2 층의 상면 및 하면을 덮고, 채널 구조물들(CH)과 상기 제2 층 사이로 연장될 수 있다. 상기 제1 층은 알루미늄(AlO) 등과 같은 고유전체 물질을 포함할 수 있고, 상기 제2 층은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 전극들(230)은 폴리 실리콘 또는 금속-반도체 화합물을 포함할 수 있다.
게이트 전극들(230)은 게이트 유도 드레인 누설(Gate Induced Drain Leakage, GIDL) 전류 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터들의 게이트들을 이루는 소거 제어 게이트 전극들(ECL1, ECL2)을 포함할 수 있다. 소거 게이트 전극들(ECL1, ECL2)은 제1 소거 게이트 전극(ECL1), 제1 소거 제어 게이트 전극(ECL1) 아래의 제2 소거 게이트 전극(ECL2)을 포함할 수 있다. 게이트 전극들(230)은 제1 및 제2 소거 게이트 전극들(ECL1, ECL2) 사이에 접지 선택 트랜지스터를 이루는 그라운드 선택 라인들, 메모리 셀들을 이루는 워드 라인들, 및 스트링 선택 트랜지스터를 이루는 스트링 선택 라인들을 포함할 수 있다. 상기 메모리 셀들을 이루는 게이트 전극들(230)의 개수에 따라 반도체 장치(100)의 저장 용량이 결정될 수 있다.
층간 절연 층들(220)은 게이트 전극들(230) 사이에 배치될 수 있다. 층간 절연 층들(220)은 소스 구조물(210)의 하면에 아래에서 서로 이격되고 X 방향으로 연장되도록 배치될 수 있다. 층간 절연 층들(220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 메모리 셀 어레이 영역(MCR) 아래에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, X-Y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 Z 방향으로 연장될 수 있고, 기둥 형상을 가지며, 종횡비에 따라 소스 구조물(210)에 가까울수록 폭이 좁아지는 경사진 측면을 가질 수 있다.
채널 구조물들(CH)의 각각은, 도 3a 및 도 3b에 도시된 것과 같이, 채널 홀(H)내에 배치되는 채널 층(240), 게이트 유전 층(245), 코어 절연 층(247), 및 패드 패턴(250P)을 포함할 수 있다. 게이트 유전 층(245)은 채널 층(240)으로부터 순차적으로 적층된 터널링 층(241), 정보 저장 층(242), 및 블록킹 층(243)을 포함할 수 있다.
채널 층(240)은 채널 구조물(CH) 내에서, 내측의 코어 절연 층(247)을 둘러싸는 환형(annular)으로 형성될 수 있으며, 코어 절연 층(247)의 측면 상에 배치될 수 있다. 채널 층(240)은 코어 절연 층(247)의 측면을 덮으며, 코어 절연 층(247)의 상면보다 상부로 더 길게 연장되고, 코어 절연 층(247)의 하면보다 하부로 더 길게 연장될 수 있다. 채널 층(240)의 내측면의 상부 영역과 상단은, 소스 구조물(210)과 접촉할 수 있다. 채널 층(240)은 폴리 실리콘과 같은 반도체 물질을 포함할 수 있다. 예를 들어, 채널 층(240)은 언도우프트 폴리 실리콘을 포함할 수 있으며, 실시예에 따라 p형 불순물 또는 n형 불순물을 포함할 수도 있다.
게이트 유전 층(245)은 게이트 전극들(230)과 채널 층(240) 사이에 배치될 수 있다. 게이트 유전 층(245)은 상부 소거 제어 게이트 전극(ECL1) 상으로 연장되고, 하부 소거 제어 게이트 전극(ECL2) 아래로 연장될 수 있다. 터널링 층(241)은 전하를 정보 저장 층(242)으로 터널링시킬 수 있다. 터널링 층(241)은 예를 들어, 실리콘 산화물(SiO), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 정보 저장 층(242)은 전하 트랩 층일 수 있다. 정보 저장 층(242)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 블록킹 층(243)은 실리콘 산화물(SiO), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다.
코어 절연 층(247)은 수직 방향(Z)으로 연장되는 원기둥 형상을 가질 수 있다. 코어 절연 층(247)은 상부가 리세스되어 형성된 제1 홈(G1)을 포함할 수 있고, 하부가 리세스되어 형성된 제2 홈(G2)을 포함할 수 있다. 코어 절연 층(247)은 실리콘 산화물 또는 저유전체(low-k) 유전 물질을 포함할 수 있다. 제1 홈(G1)의 너비는 제2 홈(G2)의 너비보다 작을 수 있다.
패드 패턴(250P)은 채널 구조물(CH) 내에서 제2 소거 제어 게이트 전극(ECL2)의 상면보다 높은 레벨까지 코어 절연 층(247)의 하부를 리세스하는 제2 홈(G2) 내부에 배치될 수 있다. 패드 패턴(250P)은 채널 층(240)의 하부 영역 및 제2 소거 제어 게이트 전극(ECL2)과 수평 방향에서 중첩할 수 있다. 패드 패턴(250P)은 하부로 갈수록 폭이 넓어질 수 있다. 패드 패턴(250P)의 하단은 채널 층(240)의 하단과 실질적으로 동일한 레벨에 배치될 수 있다.
패드 패턴(250P)은 언도우프트(의도적으로 도핑하지 않은) 폴리 실리콘을 포함하는 제3 층(251) 및 n형 불순물을 포함하는 폴리 실리콘을 포함하는 제4 층(253)을 포함할 수 있다. 제3 층(251)은 제2 홈(G2)에서 'U'자 모양 또는 이와 유사한 모양을 가질 수 있다. 제3 층(251)은 제2 홈(G2)에서 채널 층(240)의 내측면의 하부 영역과 접할 수 있다. 제4 층(253)은 제2 홈(G2)에서 제3 층(251)의 내측 공간의 적어도 일부를 채울 수 있다. 제3 층(251)과 제4 층(253) 사이 계면은 구분될 수도 있고, 구분되지 않을 수도 있다. 다만, 제3 층(251)과 제4 층(253) 사이의 계면이 구분되지 않더라도, 제3 층(251)과 제4 층(253)은 불순물의 농도 차이에 의해 구분될 수 있다.
제3 층(251)과 제4 층(253)은 설명의 편의를 위해 도면에 구분하여 나타내었으나, 계면 구분이 어려운 경우, 제3 층(251)은 불순물 농도가 상대적으로 적은 '제3 부분(251)'으로 지칭될 수 있고, 제4 층(253)은 불순물 농도가 상대적으로 많은 '제4 부분(253)'으로 지칭될 수 있다. 예를 들어, 제3 부분(251)은 제4 부분(253)으로부터 확산된 n형 불순물을 제3 농도로 포함하고, 제4 부분(253)은 n형 불순물을 제4 농도로 포함하고, 상기 제3 농도는 상기 제4 농도보다 적을 수 있다.
패드 패턴(250P)도 제3 층(251)과 제4 층(253)을 포함하며, 제2 소거 제어 게이트 전극(ECL2)과 수평 방향으로 중첩하므로, 소스 돌출 패턴(210P)과 마찬가지로, GIDL 발생 면적을 증가시켜, 반도체 장치의 소거 동작 시 GIDL 전류 발생 효율을 향상시킬 수 있다. 다시 말해, 반도체 장치의 소거 동작 시, 채널 구조물(CH) 상부에서 소스 돌출 패턴(210P)을 통해 GIDL 전류 발생 효율을 향상시키고, 채널 구조물(CH) 하부에서 패드 패턴(250P)을 통해 GIDL 전류 발생 효율을 향상시킬 수 있다.
다른 예에서, 채널 구조물들(CH) 각각은 게이트 전극들(230)의 하부 게이트 적층 그룹 및 상부 게이트 적층 그룹을 각각 관통하는 하부 채널 구조물 및 상부 채널 구조물이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이 또는 변경에 의한 절곡부를 가질 수 있다.
분리 패턴(SP)은 적층 구조물(GS)을 관통하여, X 방향으로 연장될 수 있다. 분리 패턴(SP)은 게이트 전극들(230) 전체를 관통하여 소스 구조물(210)과 접촉할 수 있다. 분리 패턴(SP)은 높은 종횡비로 인하여 소스 구조물(210)을 향하면서 폭이 감소되는 형상을 가질 수 있다. 분리 패턴(SP)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질로 이루어질 수 있다.
지지 구조물들(SS)은 연결 영역(CR) 아래에서 게이트 전극들(230)의 계단 형태를 이루는 패드부들을 관통할 수 있다. 지지 구조물들(SS)은 채널 구조물들(CH)과 동일한 공정 단계에서 형성되어 채널 구조물들(CH)과 동일 또는 유사한 내부 구조를 가질 수 있다. 다만, 지지 구조물들(SS)은 상부 배선 구조물(285)과 전기적으로 연결되지 않을 수 있으며, 반도체 장치(100)의 동작 시 실질적인 기능을 수행하지 않을 수 있다. 지지 구조물들(SS)은 적층 구조물(ST)의 구조적 안정성을 향상시키는 역할을 할 수 있다. 지지 구조물들(SS) 중 어느 하나가 관통하는 게이트 전극들(230)의 개수는 채널 구조물들(CH) 중 어느 하나가 관통하는 게이트 전극들(230)의 개수보다 적을 수 있다. 지지 구조물들(SS)을 이루는 구체적인 구성들에 관하여는, 하기 도 5a 내지 도 5d를 참조하여 더 설명하기로 한다.
게이트 콘택 플러그들(270)은 상부 절연 구조물(280)을 관통하여 게이트 전극들(230)의 계단 형태의 패드부들과 연결될 수 있다. 게이트 콘택 플러그들(270)은 하부에서 상부 배선 구조물(285)과 연결될 수 있다. 게이트 콘택 플러그들(270)은 도전 층 및 상기 도전 층의 측면들 및 상단을 둘러싸는 배리어 층을 포함할 수 있다. 상기 도전 층은 도전성 물질, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al)과 같은 금속 물질을 포함할 수 있고, 상기 배리어 층은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 및 텅스텐 탄소 질화물(WCN) 중 적어도 하나를 포함할 수 있다.
소스 콘택 플러그(275)는 적층 구조물(ST)과 이격될 수 있으며, 종횡비에 따라 소스 구조물(210)에 가까울수록 폭이 좁아지는 형상을 가질 수 있다. 예를 들어, 소스 콘택 플러그(275)의 상면의 폭이 하면의 폭보다 작을 수 있다. 소스 콘택 플러그(275)는 상부 절연 구조물(280) 내에 배치되고, 소스 구조물(210)과 연결될 수 있다. 소스 콘택 플러그(275)를 이루는 구체적인 구성에 관하여는, 하기 도 6a 내지 도 6b를 참조하여 더 설명하기로 한다.
상부 절연 구조물(280)은 소스 구조물(210)의 아래에 배치되어, 소스 구조물(210) 및 적층 구조물(GS)을 덮을 수 있다. 상부 절연 구조물(280)은 복수의 절연 층들을 포함할 수 있다. 상부 절연 구조물(280)은 절연성 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산탄화물 중 적어도 하나를 포함할 수 있다.
상부 배선 구조물(285)은 게이트 전극들(230), 채널 구조물들(CH), 게이트 콘택 플러그들(270), 및 소스 콘택 플러그(275)와 전기적으로 연결될 수 있다. 상부 배선 구조물(285)은 상부 콘택 플러그들 및 상부 배선들을 포함할 수 있다. 상기 상부 배선들은 상기 상부 콘택 플러그들을 통해 서로 전기적으로 연결될 수 있다. 상부 배선 구조물(285)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함하는 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 예시적인 실시예들에서, 상부 배선 구조물(285)을 구성하는 하부 콘택 플러그들 및 하부 배선들의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
상부 본딩 구조물(290)은 상부 배선 구조물(285) 아래에 배치될 수 있다. 상부 본딩 구조물(290)은 상부 배선 구조물(285)과 전기적으로 연결될 수 있다. 상부 본딩 구조물(290)은 상부 본딩 비아(291), 상부 본딩 패드(292), 및 상부 본딩 절연 층(293)을 포함할 수 있다. 상부 본딩 패드(292)는 상부 본딩 비아(291)와 연결될 수 있다. 상부 본딩 비아(291) 및 상부 본딩 패드(292)는 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 상부 본딩 절연 층(293)은 SiCN, SiO, SiN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 도 4f, 및 도 4g는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도들이다. 도 4a 내지 도 4g는 도 2의 'A' 영역에 대응하는 영역을 확대하여 도시한다.
도 4a를 참조하면, 게이트 전극들(230)은 채널 구조물들(CH)의 상단에 인접하는 두 개 이상의 상부 소거 제어 게이트 전극들(ECL1a, ECL1b)을 포함할 수 있고, 소스 돌출 패턴(210P)은 제2 상부 소거 제어 게이트 전극(ECL1b)의 상면보다 낮은 레벨까지 코어 절연 층(247)의 상부를 리세스하는 제1 홈(G1')에 배치될 수 있다. 제2 상부 소거 제어 게이트 전극(ECL1b)은 제1 상부 소거 제어 게이트 전극(ECL1a)과 게이트 전극들(230)의 메모리 셀들을 이루는 워드 라인들 사이에 배치될 수 있다. 소스 돌출 패턴(210P)의 적어도 일부는 제1 상부 소거 제어 게이트 전극(ECL1a)과 수평 방향에서 중첩하고, 제2 상부 소거 제어 게이트 전극(ECL1b)과 수평 방향에서 중첩할 수 있다. 채널 구조물들(CH)의 상단에 인접하는 두 개 이상의 상부 소거 제어 게이트 전극들(ECL1a, ECL1b)을 제공함으로써, 반도체 장치의 소거 동작 시 GIDL 전류 발생 효율을 더욱 향상시킬 수 있다.
도 4b를 참조하면, 제2 패턴(205)의 소스 돌출 패턴(210P)은 n형 불순물을 포함하고, 내부에 보이드(void)(V)가 형성된 폴리 실리콘을 포함할 수 있다. 예를 들어, 제2 패턴(205)의 제2 층(209)이 제1 홈(G1)을 채우는 과정에서 보이드(V)가 형성될 수 있다. 보이드(V)는 제2 층(209)의 폴리 실리콘으로 둘러싸인 빈 공간을 의미할 수 있다.
도 4c를 참조하면, 제2 패턴(205)의 제1 층(207)은 제1 홈(G1)에서 하부로부터 상부로 갈수록 두꺼운 두께를 가질 수 있다. 예를 들어, 제1 층(207)은 제1 홈(G1)에서 수평 방향으로 제1 두께(t1)를 갖는 하부 영역 및 제1 홈(G1)에서 수평 방향으로 제1 두께(t1)보다 큰 제2 두께(t2)를 갖는 상부 영역을 포함할 수 있다.
도 4d를 참조하면, 제2 패턴(205)의 제1 층(207)은 제1 홈(G1)에서 상부로부터 하부로 갈수록 두꺼운 두께를 가질 수 있다. 예를 들어, 제1 층(207)은 제1 홈(G1)에서 수평 방향으로 제1 두께(t1a)를 갖는 하부 영역 및 제1 홈(G1)에서 수평 방향으로 제1 두께(t1a)보다 작은 제2 두께(t2a)를 갖는 상부 영역을 포함할 수 있다. 제1 소거 제어 게이트 전극(ECL1)과 수평 방향에서 중첩하는 제1 층(207)의 표면적을 증가시킴으로써, 반도체 장치의 소거 동작 시 GIDL 전류 발생 효율을 더욱 향상시킬 수 있다.
도 4e를 참조하면, 제1 홈(G1)에서 제2 패턴(205)의 제1 층(207)의 표면에 HSG(Hemi-Spherical Grain)를 형성할 수 있다. 예를 들어, 제1 층(207)은 제1 홈(G1)에서 측면에 볼록한 돌출부(PP)가 형성되어 요철을 가질 수 있다. 제1 소거 제어 게이트 전극(ECL1)과 수평 방향으로 중첩하는 제1 층(207)의 표면적을 증가시킴으로써, 반도체 장치의 소거 동작 시 GIDL 전류 발생 효율을 더욱 향상시킬 수 있다.
도 4f를 참조하면, 소스 돌출 패턴(210P)은 제1 홈(G1) 내부에 배치되고, 소스 돌출 패턴(210P)의 상면이 제1 패턴(203)의 상면과 실질적으로 공면일 수 있다. 제2 패턴(205)은 소스 돌출 패턴(210P)의 제1 패턴 부분(209a) 및 소스 돌출 패턴(210P)의 상면과 제1 패턴(203)의 상면을 덮는 제2 패턴 부분(209b)을 포함할 수 있다. 제2 패턴 부분(209b)은 제1 패턴 부분(209a)과 동일한 물질, 예를 들어, n형 불순물을 포함하는 폴리 실리콘을 포함할 수 있다.
도 4g를 참조하면, 소스 구조물(210)은 제2 패턴(205) 상의 제3 패턴(211)을 더 포함할 수 있다. 제3 패턴(211)은 제2 패턴(205)의 제2 층(209)의 상면을 덮으며 수평하게 연장될 수 있다. 제3 패턴(211)은 제1 패턴(203) 및 제2 패턴(205)과 다른 물질을 포함할 수 있다. 예를 들어, 제3 패턴(211)은 금속 물질을 포함할 수 있다. 제3 패턴(211)은 반도체 물질보다 상대적으로 전기적 저항이 낮은 금속 물질을 포함하므로, 소스 구조물(210)의 저항 성분에 의해 발생하는 노이즈(noise)를 감소시킬 수 있다.
도 5a, 도 5b, 도 5c, 및 도 5d는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도들이다. 도 5a 내지 도 5d는 도 2의 'C' 영역에 대응하는 영역을 확대하여 도시한다.
도 5a를 참조하면, 지지 구조물들(SS)의 각각은, 더미 코어 절연 층(247d), 더미 코어 절연 층(247d)의 측면을 둘러싸는 더미 채널 층(240d), 더미 채널 층(240d)과 게이트 전극들(230) 사이의 더미 게이트 유전 층(245d)을 포함할 수 있다. 더미 게이트 유전 층(245d)은 더미 채널 층(240d)으로부터 순차적으로 적층된 제1 유전 층(241d), 제2 유전 층(242d), 및 제3 유전 층(243d)을 포함할 수 있다. 제2 패턴(205)은 지지 구조물들(SS)이 배치되는 채널 홀(H) 내로 일부 연장되는 더미 소스 돌출 패턴(210Pd)을 더 포함할 수 있다. 더미 소스 돌출 패턴(210Pd)은, 지지 구조물(SS) 내에 제1 소거 제어 게이트 전극(ECL1)의 하면보다 낮은 레벨까지 더미 코어 절연 층(247d)의 상부를 리세스하는 더미 홈(G1d)에 배치될 수 있다. 더미 소스 돌출 패턴(210Pd)은 더미 채널 층(240d)의 내측면의 상부 영역과 접하고, 제1 소거 제어 게이트 전극(ECL1)과 수평 방향에서 중첩할 수 있다.
도 5b를 참조하면, 소스 구조물(210)이 더미 소스 돌출 패턴(210Pd)을 포함하지 않고, 더미 채널 층(240d)은 더미 게이트 유전 층(245d)에 의해 소스 구조물(210)과 이격될 수 있다. 더미 게이트 유전 층(245d)은 제1 패턴(203)을 관통하여, 제1 패턴(203)의 상면보다 높은 레벨까지 연장되고, 더미 채널 층(240d)의 상면을 덮을 수 있다. 제2 패턴(205)의 제1 층(207)은 더미 게이트 유전 층(245d)의 외측면의 상부 영역과 더미 게이트 유전 층(245d)의 상면을 덮을 수 있다.
도 5c를 참조하면, 도 5b와 유사하되, 소스 구조물(210)이 제1 패턴(203)과 제2 패턴(205)의 사이 및 지지 구조물들(SS)과 제2 패턴(205)의 사이에 배치되는 절연 층(204)을 더 포함할 수 있다. 절연 층(204)은 소스 구조물(210)의 연결 영역(CR)에서 소스 구조물(210)과 지지 구조물들(SS) 사이에 국부적으로 배치될 수 있다. 다른 예에서, 절연 층(204)은 도 7의 분리 패턴(SP)과 제2 패턴(205) 사이에도 배치될 수 있다.
도 5d를 참조하면, 지지 구조물(SS)은 내부가 실리콘 산화물로 채워진 지지 절연 층(249)을 포함할 수 있다. 지지 절연 층(249)은 제1 패턴(203)을 관통하며, 제1 패턴(203)의 상면보다 높은 레벨까지 연장될 수 있다. 제2 패턴(205)의 제1 층(207)은 지지 절연 층(249)의 외측면의 상부 영역과 지지 절연 층(249)의 상면을 덮을 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도들이다. 도 6a 및 도 6b는 도 2의 'D' 영역에 대응하는 영역을 확대하여 도시한다.
도 6a 및 도 6b를 참조하면, 소스 콘택 플러그(275)는 배리어 층(275a) 및 도전 층(275b)을 포함할 수 있다. 배리어 층(275a)은 도전 층(275b)의 측면들 및 상면을 둘러쌀 수 있다. 도전 층(275b)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al)과 같은 금속 물질을 포함할 수 있고, 배리어층(275a)은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 및 텅스텐 탄소 질화물(WCN) 중 적어도 하나를 포함할 수 있다. 소스 콘택 플러그(275)는 제1 패턴(203)을 관통하고, 제1 패턴(203)의 상면보다 높은 레벨까지 연장될 수 있다.
도 6a에서, 제2 패턴(205)의 제1 층(207)은 소스 콘택 플러그(275)의 측면의 상부 영역과 소스 콘택 플러그(275)의 상면을 덮을 수 있다. 도 6b에서 소스 구조물(210)은 금속 패턴(212)을 더 포함할 수 있다. 도 6b에서 금속 패턴(212)은 소스 콘택 플러그(275)와 직접 접촉할 수 있다. 금속 패턴(212)은 예를 들어, 도 4g의 금속 패턴(211)과 일체로 이루어질 수도 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 부분 확대 단면도이다. 도 7은 도 2의 'E' 영역을 확대하여 도시한다.
도 7을 참조하면, 분리 패턴(SP)은 제1 패턴(203)을 관통하고, 제1 패턴(203)의 상면보다 높은 레벨까지 연장될 수 있다. 제2 패턴(205)의 제1 층(207)의 분리 패턴(SP)의 측면의 상부 영역과 분리 패턴(SP)의 상면을 덮을 수 있다.
도 8, 도 9a, 도 9b, 도 9c, 도 9d, 도 9e, 및 도 9f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 8을 참조하면, 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)을 접합할 수 있다.
먼저, 기판(101) 내에 소자 분리 층들을 형성하고, 기판(101) 상에 회로 소자들(120)을 형성할 수 있다. 회로 소자들(120) 상에 하부 배선 구조물(130)과 하부 본딩 구조물(190)을 형성함으로써, 주변 회로 영역(PERI)을 준비할 수 있다.
다음으로, 후면 구조물(200) 상에 교대로 적층되는 층간 절연 층들(220) 및 게이트 전극들(230), 적층 구조물(GS)을 관통하는 수직 구조물들(VS1, VS2), 분리 패턴(SP), 게이트 콘택 플러그들(270), 소스 콘택 플러그(275), 상부 배선 구조물(285), 및 상부 본딩 구조물(290)을 형성함으로써, 메모리 셀 영역(CELL)을 준비할 수 있다. 도 8의 메모리 셀 영역(CELL)은 도 2와 달리, 소스 구조물(210)과 대응하는 위치에 소스 구조물(210) 대신 후면 구조물(200)을 포함할 수 있다. 후면 구조물(200)의 구조는 도 9a를 참조하여 더 설명한다.
다음으로, 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)은, 하부 본딩 패드(192)와 상부 본딩 패드(292)를 가압에 의해 본딩함으로써 연결할 수 있다. 하부 본딩 절연 층(193)과 상부 본딩 절연 층(293)을 가압에 의해 본딩함으로써 연결할 수 있다. 주변 회로 영역(PERI) 상에 메모리 셀 영역(CELL)은 뒤집어서, 상부 본딩 패드(292)가 아래를 향하도록 본딩될 수 있다. 주변 회로 영역(PERI)과 메모리 셀 영역(CELL)은 별도의 접착층과 같은 접착제의 개재없이 직접 접합(direct bonding)될 수 있다.
도 9a를 참조하면, 제1 수직 구조물(VS1)은 후면 구조물(200)과 접할 수 있고, 후면 구조물(200)은 후면 기판(201), 식각 정지 층(202), 및 제1 패턴(203)을 포함할 수 있다. 제1 수직 구조물(VS1)은 후속 공정을 거쳐, 채널 층(240)이 소스 구조물(210)과 전기적으로 연결된 상태를 구현하는 채널 구조물(CH)로 형성될 수 있다. 제1 수직 구조물(VS1)은 제1 패턴(203)을 관통하여 식각 정지 층(202)과 접촉할 수 있다. 도시되지 않았으나, 본 단계에서, 도 8의 제2 수직 구조물(VS2)과 소스 콘택 플러그(275)도 제1 패턴(203)을 관통하여 식각 정지 층(202)과 접촉할 수 있다.
도 9b를 참조하면, 후면 기판(201)을 제거할 수 있다. 후면 기판(201)은 예를 들어, 그라인딩(grinding) 공정과 같은 연마 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing) 공정에 의해 제거될 수 있다.
도 9c를 참조하면, 식각 정지 층(202)을 제거할 수 있다. 식각 정지 층(202)은 예를 들어, 실리콘 질화물로 형성될 수 있으며, 폴리 실리콘을 포함하는 제1 패턴(203)에 대하여 선택적으로 제거될 수 있다. 제1 수직 구조물(VS1)의 상부가 노출될 수 있다.
도 9d를 참조하면, 제1 수직 구조물(VS1)의 상부를 식각하여 채널 층(240)과 코어 절연 층(247)을 노출시킬 수 있다.
도 9e를 참조하면, 코어 절연 층(247)의 상부를 리세스하여 제1 홈(G1)을 형성할 수 있다. 제1 홈(G1)의 하단은 제1 소거 제어 게이트 전극(ECL1)의 하면보다 낮은 레벨에 위치할 수 있다. 코어 절연 층(247)의 상부를 리세스하는 것은, 코어 절연 층(247)을 채널 층(240), 게이트 유전 층(245), 및 제1 패턴(203)에 대하여 선택적으로 식각하는 것을 포함할 수 있다. 다만, 식각 과정에서, 게이트 유전 층(245)을 이루는 정보 저장 층(242)의 상부도 일부 리세스될 수 있다. 제1 홈(G1)의 하단 깊이는 실시예들에 따라 다양하게 변경될 수 있다.
도 9f를 참조하면, 제1 패턴(203) 상에서 수평하게 연장되고, 제1 홈(G1) 내로 컨포멀하게 연장되는 제1 층(207)을 형성할 수 있다. 제1 층(207)은 언도우프트 폴리 실리콘으로 형성될 수 있다. 제1 층(207)은 약 10 nm 내지 약 150 nm 범위의 두께를 갖도록 형성될 수 있다. 다음으로, n형 불순물을 포함하는 폴리 실리콘으로 이루어진 제2 층(209)을 형성함으로써, 제2 패턴(205)을 형성할 수 있다. 제1 패턴(203)은 제1 홈(G1)의 좁은 입구 부근에서 더 두껍게 형성될 수도 있고, 제2 패턴(205)은 내부에 보이드가 형성될 수도 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 10을 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 7을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 반도체 구조물(1100F) 및 제1 반도체 구조물(1100F) 상의 제2 반도체 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 구조물(1100F)은 제2 반도체 구조물(1100S)의 옆에 배치될 수도 있다. 제1 반도체 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 반도체 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 반도체 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT2) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 반도체 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 컨트롤러 인터페이스(1221)를 포함할 수 있다. 컨트롤러 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 11은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 11을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 10의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 7을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 12는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 12는 도 11의 반도체 패키지의 예시적인 실시예를 설명하며, 도 11의 반도체 패키지를 절단선 Ⅲ-Ⅲ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 12를 참조하면, 반도체 패키지(2003A)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 11 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 11과 같이 데이터 저장 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 패키지(2003a)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 적층 구조물(4210), 게이트 적층 구조물(4210)을 관통하는 메모리 채널 구조물들(4220)과 분리 패턴(4230), 및 메모리 채널 구조물들(4220) 및 게이트 적층 구조물(4210)의 워드라인들(도 10의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 메모리 채널 구조물들(4220)과 전기적으로 연결되는 비트라인들(4240) 및 워드라인들(도 10의 WL)과 전기적으로 연결되는 게이트 연결 배선들(도 2의 275)을 통하여, 각각 메모리 채널 구조물들(4220) 및 워드라인들(도 10의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
제1 구조물(4100) 및 제2 구조물(4200) 각각은 확대도에 도시된 것과 같이, 주변 회로 영역(PERI) 및 메모리 셀 어레이 영역(CELL)을 포함할 수 있다. 반도체 칩들(2200a) 각각은 확대도에 도시된 것과 같이, 소스 구조물(210), 게이트 전극들(230), 채널 구조물들(CH)을 포함할 수 있다. 반도체 칩들(2200a) 각각은, 입출력 패드(2210) 및 입출력 패드(2210) 하부의 입출력 연결 배선(4265)을 더 포함할 수 있다. 입출력 연결 배선(4265)은 제2 접합 구조물들(4210) 중 일부와 전기적으로 연결될 수 있다. 입출력 연결 배선(4265)은 확대도의 주변 콘택 플러그(254)와 대응할 수 있다.
도 12의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 12의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 GS: 적층 구조물
SP: 분리 패턴 SS: 지지 구조물
101: 기판 120: 회로 소자
130: 하부 배선 구조물 190: 하부 본딩 구조물
201: 후면 기판 203: 제1 패턴
205: 제2 패턴 207: 제1 층
209: 제2 층 210: 소스 구조물
220: 층간 절연 층 230: 게이트 전극
240: 채널 층 245: 게이트 유전 층
247: 코어 절연 층 250P: 패드 패턴
270: 게이트 콘택 플러그 275: 소스 콘택 플러그
285: 상부 배선 구조물 290: 상부 본딩 구조물

Claims (20)

  1. 기판, 상기 기판 상의 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 구조물, 및 상기 하부 배선 구조물 상의 하부 본딩 구조물을 포함하는 제1 구조물; 및
    상기 제1 구조물 상의 소스 구조물, 상기 제1 구조물과 상기 소스 구조물 사이의 게이트 전극들, 상기 게이트 전극들을 관통하는 채널 구조물들, 상기 게이트 전극들과 상기 채널 구조물들 아래에 배치되는 상부 배선 구조물, 및 상기 상부 배선 구조물의 아래에 배치되고 상기 하부 본딩 구조물과 접합되는 상부 본딩 구조물을 포함하는 제2 구조물을 포함하되,
    상기 게이트 전극들은, 제1 소거 제어 게이트 전극, 상기 제1 소거 제어 게이트 전극 아래의 제2 소거 제어 게이트 전극, 및 상기 제1 소거 제어 게이트 전극과 상기 제2 소거 제어 게이트 전극 사이의 워드 라인들을 포함하고,
    상기 채널 구조물들의 각각은, 코어 절연 층, 상기 코어 절연 층의 측면을 둘러싸는 채널 층, 상기 채널 층과 상기 게이트 전극들 사이의 게이트 유전 층, 및 상기 채널 층의 내측면의 하부 영역과 접하는 패드 패턴을 포함하고,
    상기 소스 구조물은, 상기 게이트 유전 층의 측면의 상부 영역과 접하는 제1 패턴 및 상기 제1 패턴 상의 제2 패턴을 포함하고,
    상기 채널 구조물들 내에, 상기 제1 소거 제어 게이트 전극의 하면보다 낮은 레벨까지 상기 코어 절연 층의 상부를 리세스하는 제1 홈(groove)이 배치되고,
    상기 제2 패턴은, 상기 제1 홈의 내부로 연장되어 상기 채널 층의 내측면의 상부 영역과 접하고, 상기 제1 소거 제어 게이트 전극과 수평 방향에서 중첩하는 소스 돌출 패턴을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 패턴은, 상기 제1 홈에서 상기 채널 층의 상기 내측면의 상기 상부 영역과 접하는 제1 부분 및 상기 제1 부분 상의 제2 부분을 포함하고,
    상기 제1 부분은 폴리 실리콘을 포함하고,
    상기 제2 부분은 n형 불순물을 포함하는 폴리 실리콘을 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 부분은 n형 불순물을 제1 농도로 포함하고,
    상기 제2 부분은 n형 불순물을 제2 농도로 포함하고,
    상기 제1 농도는 상기 제2 농도보다 적은 반도체 장치.
  4. 제2 항에 있어서,
    상기 제1 부분은 상기 게이트 유전 층 및 상기 제1 패턴의 상면 상으로 수평하게 연장되는 반도체 장치.
  5. 제3 항에 있어서,
    상기 제1 홈에서 상기 제2 부분은 상기 제1 부분의 내측 공간의 적어도 일부를 채우는 반도체 장치.
  6. 제1 항에 있어서,
    상기 패드 패턴은 상기 제2 소거 제어 게이트 전극과 수평 방향에서 중첩하고,
    상기 패드 패턴은, 상기 채널 층의 상기 내측면의 하부 영역과 접하는 제3 부분 및 상기 제3 부분 상의 제4 부분을 포함하고,
    상기 제3 부분은 폴리 실리콘을 포함하고,
    상기 제4 부분은 n형 불순물을 포함하는 폴리 실리콘을 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제3 부분은 n형 불순물을 제3 농도로 포함하고,
    상기 제4 부분은 n형 불순물을 제4 농도로 포함하고,
    상기 제3 농도는 상기 제4 농도보다 적은 반도체 장치.
  8. 제1 항에 있어서,
    상기 게이트 전극들은, 상기 제1 소거 제어 게이트 전극과 상기 워드 라인들 사이의 제3 소거 제어 게이트 전극을 더 포함하고,
    상기 소스 돌출 패턴의 적어도 일부는 상기 제3 소거 제어 게이트 전극과 상기 수평 방향에서 중첩하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제2 패턴은, n형 불순물을 포함하고, 내부에 보이드(void)가 형성된 폴리 실리콘을 포함하는 반도체 장치.
  10. 기판, 상기 기판 상의 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 구조물, 및 상기 하부 배선 구조물 상의 하부 본딩 구조물을 포함하는 제1 구조물; 및
    상기 제1 구조물 상의 소스 구조물, 상기 제1 구조물과 상기 소스 구조물 사이의 게이트 전극들, 상기 게이트 전극들을 관통하는 채널 홀들 내의 채널 구조물들, 상기 게이트 전극들의 아래에 배치되는 상부 배선 구조물, 상기 상부 배선 구조물의 아래에 배치되고 상기 하부 본딩 구조물과 접합되는 상부 본딩 구조물을 포함하는 제2 구조물을 포함하되,
    상기 게이트 전극들은, 제1 소거 제어 게이트 전극, 상기 제1 소거 제어 게이트 전극 아래의 제2 소거 제어 게이트 전극, 및 상기 제1 소거 제어 게이트 전극과 상기 제2 소거 제어 게이트 전극 사이의 워드 라인들을 포함하고,
    각각의 상기 채널 구조물들은,
    코어 절연 층;
    상기 코어 절연 층의 측면을 둘러싸는 채널 층;
    상기 채널 층과 상기 게이트 전극들 사이의 게이트 유전 층; 및
    상기 채널 층의 하부 영역 및 상기 제2 소거 제어 게이트 전극과 수평 방향에서 중첩하는 패드 패턴을 포함하고,
    상기 소스 구조물은 상기 채널 홀들 내로 각각 연장되는 소스 연장 부분들을 포함하고,
    각각의 상기 소스 연장 부분들은, 상기 채널 층의 상부 영역 및 상기 제1 소거 제어 게이트 전극과 상기 수평 방향에서 중첩하는 반도체 장치.
  11. 제10 항에 있어서,
    각각의 상기 소스 연장 부분들은, 제1 부분 및 상기 제1 부분 상의 제2 부분을 포함하고,
    상기 제1 부분은 상기 제2 부분의 하면 및 측면들을 둘러싸고,
    상기 제1 부분은 n형 불순물을 제1 농도로 포함하고,
    상기 제2 부분은 n형 불순물을 제2 농도로 포함하고,
    상기 제1 농도는 상기 제2 농도보다 적은 반도체 장치.
  12. 제10 항에 있어서,
    각각의 상기 채널 구조물들 내에, 상기 제1 소거 제어 게이트 전극의 하면보다 낮은 레벨까지 상기 코어 절연 층의 상부를 리세스하는 제1 홈(groove) 및 상기 제2 소거 제어 게이트 전극의 상면보다 높은 레벨까지 상기 코어 절연 층의 하부를 리세스하는 제2 홈(groove)이 배치되고,
    상기 소스 연장 부분은 상기 제1 홈에 배치되고,
    상기 패드 패턴은 상기 제2 홈에 배치되는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제1 홈의 너비는 상기 제2 홈의 너비보다 작은 반도체 장치.
  14. 제10 항에 있어서,
    상기 소스 구조물은,
    상기 게이트 유전 층의 측면의 상부 영역과 접하는 제1 패턴; 및
    상기 제1 패턴 상에서 상기 게이트 유전 층의 상단 및 상기 채널 층의 상단 중 적어도 하나를 덮으며 수평하게 연장되고, 상기 소스 연장 부분들을 포함하는 제2 패턴을 포함하는 반도체 장치.
  15. 제14 항에 있어서,
    상기 제1 패턴은 n형 불순물을 포함하는 폴리 실리콘을 포함하는 반도체 장치.
  16. 제14 항에 있어서,
    상기 게이트 유전 층 및 상기 채널 층은, 상기 제1 패턴을 관통하는 반도체 장치.
  17. 제14 항에 있어서,
    상기 게이트 전극들과 이격되고, 상기 제1 패턴을 관통하여 상기 제2 패턴과 접촉하는 소스 콘택 플러그를 더 포함하는 반도체 장치.
  18. 제10 항에 있어서,
    각각의 상기 소스 연장 부분들은 상부로 갈수록 폭이 좁아지고,
    상기 패드 패턴은 하부로 갈수록 폭이 넓어지는 반도체 장치.
  19. 기판, 상기 기판 상의 회로 소자들, 및 상기 회로 소자들 상의 하부 본딩 구조물을 포함하는 제1 구조물, 소스 구조물, 상기 소스 구조물 아래의 게이트 전극들, 상기 게이트 전극들을 관통하는 채널 홀들 내의 채널 구조물들, 및 상기 게이트 전극들과 상기 채널 구조물들 아래에 배치되고 상기 하부 본딩 구조물과 접합되는 상부 본딩 구조물을 포함하는 제2 구조물, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 게이트 전극들은, 제1 소거 제어 게이트 전극, 상기 제1 소거 제어 게이트 전극 아래의 제2 소거 제어 게이트 전극, 및 상기 제1 소거 제어 게이트 전극과 상기 제2 소거 제어 게이트 전극 사이의 워드 라인들을 포함하고,
    각각의 상기 채널 구조물들은, 코어 절연 층, 상기 코어 절연 층의 측면을 둘러싸는 채널 층, 상기 채널 층과 상기 게이트 전극들 사이의 게이트 유전 층, 및 상기 코어 절연 층 아래의 패드 패턴을 포함하고,
    각각의 상기 채널 구조물들 내에, 상기 제1 소거 제어 게이트 전극의 하면보다 낮은 레벨까지 상기 코어 절연 층의 상부를 리세스하는 제1 홈(groove) 및 상기 제2 소거 제어 게이트 전극의 상면보다 높은 레벨까지 상기 코어 절연 층의 하부를 리세스하는 제2 홈(groove)이 배치되고,
    상기 소스 구조물은 상기 제1 홈 내부로 연장되는 소스 돌출 패턴을 포함하고,
    상기 패드 패턴은 상기 제2 홈 내부에 배치되는 데이터 저장 시스템.
  20. 제19 항에 있어서,
    상기 소스 돌출 패턴은, 상기 제1 홈에서 상기 채널 층의 내측면의 상부 영역과 접하는 제1 부분 및 상기 제1 부분 상의 제2 부분을 포함하고,
    상기 제1 부분은 제1 농도의 불순물을 포함하는 폴리 실리콘을 포함하고,
    상기 제2 부분은 제2 농도의 불순물을 포함하는 폴리 실리콘을 포함하고,
    상기 제1 농도는 상기 제2 농도보다 적은 데이터 저장 시스템.
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