KR20230073738A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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KR20230073738A
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임수환
김상훈
나청재
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 하부 구조물, 상기 하부 구조물 상에 차례로 적층되는 제1 내지 제3 패턴층들을 포함하는 패턴 구조물. 상기 패턴 구조물 상에서 상기 패턴 구조물의 상면과 수직한 제1 방향을 따라 서로 이격되어 적층되고, 하부에 배치된 하부 게이트 전극을 포함하는 게이트 전극들, 및 상기 게이트 전극들을 관통하고, 채널층 및 금속-반도체 화합물층을 포함하는 채널 구조물을 포함하고, 상기 금속-반도체 화합물층은 상기 채널층 및 상기 제2 패턴층과 접촉하고, 상기 채널 구조물은 적어도 상기 제2 및 제3 패턴층을 관통하여 상기 제1 패턴층 내로 연장되고, 상기 제2 패턴층은 상기 금속-반도체 화합물층과 접촉하는 제1 금속층을 갖고, 상기 금속-반도체 화합물층의 적어도 일부는 상기 제1 방향과 수직인 제2 방향으로 상기 하부 게이트 전극과 수평하게 중첩한다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치 및 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 하부 구조물, 상기 하부 구조물 상에 차례로 적층되는 제1 내지 제3 패턴층들을 포함하는 패턴 구조물, 상기 패턴 구조물 상에서 상기 패턴 구조물의 상면과 수직한 제1 방향을 따라 서로 이격되어 적층되고, 하부에 배치된 하부 게이트 전극을 포함하는 게이트 전극들, 및 상기 게이트 전극들을 관통하고, 채널층 및 금속-반도체 화합물층을 포함하는 채널 구조물을 포함하고, 상기 금속-반도체 화합물층은 상기 채널층 및 상기 제2 패턴층과 접촉하고, 상기 채널 구조물은 적어도 상기 제2 및 제3 패턴층을 관통하여 상기 제1 패턴층 내로 연장되고, 상기 제2 패턴층은 상기 금속-반도체 화합물층과 접촉하는 제1 금속층을 갖고, 상기 금속-반도체 화합물층의 적어도 일부는 상기 제1 방향과 수직인 제2 방향으로 상기 하부 게이트 전극과 수평하게 중첩(horizontally overlap)할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 금속층을 포함하는 제1 수평 도전층, 제1 수평 도전층 상의 제2 수평 도전층, 상기 제2 수평 도전층 상에서 상기 제1 수평 도전층의 상면과 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 및 상기 게이트 전극들 및 상기 제2 수평 도전층을 관통하고, 채널층 및 하부 금속-반도체 화합물층을 포함하는 채널 구조물을 포함하고, 상기 하부 금속-반도체 화합물층은 상기 채널층 및 상기 제1 수평 도전층과 접촉하고, 상기 제1 수평 도전층은 상기 제2 수평 도전층의 하면과 접촉하며 상기 제2 수평 도전층의 측면의 적어도 일부를 덮고, 상기 하부 금속-반도체 화합물층은 상기 제1 수평 도전층과 접촉하는 영역으로부터 상기 게이트 전극들을 향하는 방향으로 연장되어 상기 제2 수평 도전층의 상면보다 높은 레벨에 위치한 상면을 가질 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 회로 소자들을 포함하는 하부 구조물, 상기 하부 구조물 상에 차례로 적층되는 제1 내지 제3 패턴층들을 포함하는 패턴 구조물, 상기 패턴 구조물 상에서 상기 패턴 구조물의 상면과 수직한 제1 방향을 따라 서로 이격되어 적층되고, 하부에 배치된 하부 게이트 전극을 포함하는 게이트 전극들, 및 상기 게이트 전극들을 관통하고, 채널층 및 금속-반도체 화합물층을 포함하는 채널 구조물, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치, 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하되, 상기 금속-반도체 화합물층은 상기 채널층 및 상기 제2 패턴층과 접촉하고, 상기 채널 구조물은 적어도 상기 제2 및 제3 패턴층을 관통하여 상기 제1 패턴층 내로 연장되고, 상기 제2 패턴층은 상기 금속-반도체 화합물층과 접촉하는 제1 금속층을 갖고, 상기 금속-반도체 화합물층의 적어도 일부는 상기 제1 방향과 수직인 제2 방향으로 상기 하부 게이트 전극과 수평하게 중첩(horizontally overlap)할 수 있다.
패턴 구조물의 적어도 일부를 금속층으로 형성하여 공통 소스 라인(Common Source Line)의 배선 저항을 감소시키거나 도전성 패드를 금속층으로 형성하여 상부 배선과의 접촉 저항을 감소시켜 전기적 특성이 향상된 반도체 장치 및 이를 포함하는 데이터 저장 시스템이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3a 내지 도 3d는 예시적인 실시예들에 따른 반도체 장치의 다양한 예를 나타내는 부분 확대 단면도들이다.
도 4a 내지 도 4d는 예시적인 실시예들에 따른 반도체 장치의 다양한 예를 나타내는 부분 확대 단면도들이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도 및 이에 대한 부분 확대 단면도들이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도 및 이에 대한 부분 확대 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 9는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 10은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 11 내지 도 19는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치(100)를 도시하는 평면도이고, 도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치(100)를 도시하는 단면도이다. 도 2a는 도 1의 반도체 장치(100)를 절단선 I-I' 선을 따라 절단한 단면을 도시한다. 도 2b는 도 1의 반도체 장치(100)를 절단선 Ⅱ-Ⅱ' 선을 따라 절단한 단면을 도시한다.
도 1 내지 도 2b를 참조하면, 반도체 장치(100)는 상하로 적층된 메모리 셀 구조물(CELL) 및 주변 회로 구조물(PERI)을 포함할 수 있다. 메모리 셀 구조물(CELL)은 주변 회로 구조물(PERI) 상에 배치될 수 있다. 실시예들에 따라, 이와 반대로 메모리 셀 구조물(CELL)이 주변 회로 구조물(PERI)의 하부에 배치될 수도 있다.
주변 회로 구조물(PERI)은, 제1 기판(11), 제1 기판(11) 상에 배치된 회로 소자들(20), 회로 콘택 플러그들(40) 및 회로 배선 라인들(50)을 포함할 수 있다.
제1 기판(11)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 제1 기판(11)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역들의 일부에는 불순물을 포함하는 소스/드레인 영역들(30)이 배치될 수 있다. 제1 기판(11)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(11)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수 있다. 본 명세서에서, 주변 회로 구조물(PERI)의 제1 기판(11)은 '베이스 기판'으로 지칭될 수 있다.
회로 소자들(20)은 트랜지스터를 포함할 수 있다. 예를 들어, 회로 소자들(20) 중 트랜지스터는 회로 게이트 유전층(22), 스페이서층(24), 및 회로 게이트 전극(25)을 포함할 수 있다. 소스/드레인 영역들(30)은 회로 게이트 전극(25)의 양 측의 제1 기판(11) 내에 배치될 수 있다.
예시적인 실시예에서, 주변 회로 구조물(PERI)은 제1 기판(11) 상에서 회로 소자들(20)을 덮는 주변 영역 절연층(90)을 더 포함할 수 있다. 회로 콘택 플러그들(40)은 주변 영역 절연층(90)의 일부를 관통하여 회로 소자들(20)에 전기적으로 연결될 수 있다. 회로 콘택 플러그들(40)에 의해 회로 소자들(20)에 전기적 신호가 인가될 수 있다. 회로 배선 라인들(50)은 회로 콘택 플러그들(40)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
메모리 셀 구조물(CELL)은, 제1 영역(R1) 및 제2 영역(R2)을 갖는 제2 기판(101), 제2 기판(101) 상에 교대로 적층된 층간 절연층들(120) 및 게이트 전극들(130)을 포함하는 적층 구조물(GS), 적층 구조물(GS)을 관통하며 연장되는 분리 구조물들(MS) 및 적층 구조물(GS)을 관통하며 채널층(140)을 포함하는 채널 구조물(CH)을 포함할 수 있다. 예시적인 실시예에서, 메모리 셀 구조물(CELL)은 상부 분리 구조물들(SS), 상부 절연층(191, 192, 193), 콘택 구조물(160, 170), 주변 콘택 플러그들(173, 174), 및 상부 배선 구조(180)를 더 포함할 수 있다. 주변 회로 구조물(PERI)의 회로 소자들(20)은 메모리 셀 구조물(CELL)의 게이트 전극들(130) 및/또는 채널 구조물(CH)과 전기적으로 연결될 수 있다.
제2 기판(101)의 제1 영역(R1) 상의 영역은 게이트 전극들(130)이 수직하게 적층되고 채널 구조물(CH)이 배치되는 영역으로 메모리 셀들이 배치될 수 있다. 제2 기판(101)의 제2 영역(R2) 상의 영역은 제1 영역(R1) 상의 게이트 전극들(130)이 계단 형태를 이루며 연장될 수 있다. 제2 영역(R2) 상의 영역은 상기 메모리 셀들을 주변 회로 구조물(PERI)과 전기적으로 연결하기 위한 영역일 수 있다. 예시적인 실시예에서, 제1 영역(R1) 상의 영역은 메모리 셀들이 배치되는 '메모리 셀 영역' 또는 '메모리 셀 어레이 영역'으로 지칭될 수 있고, 제2 영역(R2) 상의 영역은 게이트 전극들(130)이 계단 형태를 이루는 '계단 영역', 게이트 전극들(130)이 서로 다른 길이로 연장되는 '연장 영역' 또는 '연결 영역'으로 지칭될 수 있다. 본 명세서에서, 제2 기판(101)은 '패턴 구조물'로 지칭될 수 있다.
예시적인 실시예에서, 제2 기판(101)은 제1 패턴층(101a), 제2 패턴층(101b), 제3 패턴층(101c), 및 제4 패턴층(101d)을 포함할 수 있다. 다만, 실시예들에 따라, 제2 기판(101)은 제2 내지 제4 패턴층(101b, 101c, 101d)을 포함하지 않고 제1 패턴층(101a)만을 포함할 수도 있다. 본 명세서에서, 제1 패턴층(101a)은 '기판'으로 지칭되고, 제2 패턴층(101b)은 '제1 수평 도전층'으로 지칭되며, 제3 패턴층(101c)은 '제2 수평 도전층'으로 지칭될 수 있다.
제1 패턴층(101a)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 예시적인 실시예들에서, 제1 패턴층(101a)은 제1 기판(11)보다 얇은 두께를 가질 수 있으나, 이에 한정되지는 않는다. 제1 패턴층(101a)은 각각의 제2 패턴층(101b), 제3 패턴층(101c) 및 제4 패턴층(101d)의 두께 보다 큰 두께를 가질 수 있다. 제1 패턴층(101a)은 실리콘 층을 포함할 수 있다. 제1 패턴층(101a))은 불순물들을 더 포함할 수 있다. 예를 들어, 제1 패턴층(101a)은 n형의 도전형을 갖는 실리콘을 포함할 수 있다. 제1 패턴층(101a)은 n형의 도전형을 갖는 다결정 실리콘을 포함할 수 있다. 다만, 제1 패턴층(101a)의 물질은 반도체 물질에 한정되는 것은 아니고, 금속 물질 등의 도전성 물질을 포함할 수 있다.
제2 패턴층(101b)은 제1 패턴층(101a) 상에 배치될 수 있다. 제2 패턴층(101b)은 제2 기판(101)의 제1 영역(R1)에 배치될 수 있다. 제2 패턴층(101b)은 반도체 장치(100)의 공통 소스 라인(CSL, 도 8 참조)의 적어도 일부로 기능할 수 있으며, 예를 들어, 제1 패턴층(101a)과 함께 공통 소스 라인(CSL)으로 기능할 수 있다. 예시적인 실시예에서, 제2 패턴층(101b)은 금속층을 갖고, 상기 금속층은 텅스텐(W), 티타늄(Ti), 코발트(Co), 또는 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 제2 패턴층(101b)이 금속 물질로 형성됨에 따라, 제2 패턴층(101b)의 배선 저항이 상대적으로 감소될 수 있고, 이에 따라 전기적 성능이 향상된 반도체 장치가 제공될 수 있다. 즉, 상기 공통 소스 라인의 적어도 일부를 구성하는 제2 패턴층(101b)을 금속층으로 형성함에 따라, 제2 패턴층(101b)의 저항값이 상대적으로 낮아지고, 공통 소스 라인 노이즈(CSL noise)가 개선될 수 있다. 상기 공통 소스 라인 노이즈는 주변 콘택 플러그들(173, 174) 내지 분리 구조물들(MS)로부터의 복수의 채널 구조물들(CH)까지의 배선의 길이가 다름에 따라 배선의 불균일한 저항값에 의해 발생되는 일련의 문제를 포함할 수 있다.
제4 패턴층(101d)은 제1 패턴층(101a) 상에서 제2 패턴층(101b)과 이격되어 제2 패턴층(101b)과 나란하게 배치될 수 있다. 제4 패턴층(101d)은 제2 기판(101)의 제2 영역(R2)에 배치될 수 있다. 예시적인 실시예에서, 제4 패턴층(101d)은 반도체 장치(100)의 제조 공정에서 일부가 제2 패턴층(101b)으로 교체(replacement)된 후 잔존하는 층들일 수 있다. 제4 패턴층(101d)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제4 패턴층(101d)은 차례로 적층된 제1 내지 제3 수평 절연층들을 포함할 수 있고, 상기 제1 내지 제3 수평 절연층들은 예를 들어 차례로 적층된 실리콘 산화물층, 실리콘 질화물층 및 실리콘 산화물층일 수 있다. 상기 제1 및 제3 수평 절연층들은 서로 동일한 물질을 포함하고, 상기 제2 수평 절연층과 다른 물질을 포함할 수 있다. 다만, 실시예들에 따라, 제4 패턴층(101d)에 대응되는 영역은 제2 패턴층(101b)과 동일한 금속층일 수도 있다. 즉, 제1 영역(R1)의 제4 패턴층(101d)이 제2 패턴층(101b)으로 교체되는 공정, 혹은 후속 공정을 통해서 제2 영역(R2)의 제4 패턴층(101d)도 함께 금속층으로 교체될 수도 있다.
제3 패턴층(101c)은 제1 패턴층(101a) 상에서 제2 패턴층(101b) 및 제4 패턴층(101d)을 덮을 수 있다. 제3 패턴층(101c)은 제2 패턴층(101b) 및 제4 패턴층(101d)이 이격된 공간 사이로 연장되어 제1 패턴층(101a)과 접촉할 수 있다. 제3 패턴층(101c)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 예시적인 실시예에서, 제3 패턴층(101c)은 불순물 영역을 포함할 수 있다. 다만, 제3 패턴층(101c)의 물질은 반도체 물질에 한정되는 것은 아니고, 금속 물질 등의 도전성 물질을 포함할 수도 있다.
예시적인 실시예에서, 메모리 셀 구조물(CELL)은 주변 회로 구조물(PERI) 상에서 제2 기판(101)과 나란하게 배치되는 기판 절연층(109)을 더 포함할 수 있다.
적층 구조물(GS)은 제2 기판(101) 상에 교대로 적층되는 층간 절연층들(120) 및 게이트 전극들(130)을 포함할 수 있다. 적층 구조물(GS)은 제1 게이트 전극들(130A) 및 제1 층간 절연층들(120B)을 포함하는 하부 적층 구조물(GS1), 하부 적층 구조물(GS1) 상의 연결 절연층(125), 및 연결 절연층(125) 상에 배치되고 제2 게이트 전극들(130B) 및 제2 층간 절연층들(120B)을 포함하는 상부 적층 구조물(GS2)을 포함할 수 있다. 예시적인 실시예에서, 적층 구조물(GS)은 2단으로 배치될 수 있으나, 적층 구조물(GS)의 단수는 이에 한정되지 않고, 1단 혹은 3단 이상으로 다양하게 변경될 수 있다.
게이트 전극들(130)은 제1 영역(R1) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(R1)으로부터 제2 영역(R2)으로 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(130)은, 도 1 내지 도 2b에 도시된 것과 같이, x 방향을 따라 게이트 전극들(130) 사이에 단차 구조를 형성할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130) 중 적어도 일부는, 일정 개수, 예를 들어 두 개 내지 여섯 개의 게이트 전극들(130)이 하나의 게이트 그룹을 이루어, x 방향을 따라 상기 게이트 그룹들 사이에 단차 구조를 형성할 수 있다. 이 경우, 하나의 상기 게이트 그룹을 이루는 게이트 전극들(130)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다. 상기 단차 구조에 의해, 게이트 전극들(130)은 하부의 게이트 전극들(130)이 상부의 게이트 전극들(130)보다 길게 연장되는 계단 형태를 이룰 수 있다.
도 1에 도시된 것과 같이, 게이트 전극들(130)은 x 방향으로 연장되는 분리 구조물들(MS)에 의하여 y 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 분리 구조물들(MS) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다.
게이트 전극들(130)은 하부 게이트 전극(130L), 복수의 메모리 셀들을 형성하기 위한 메모리 게이트 전극들(130W), 및 상부 게이트 전극(130U)을 포함할 수 있다. 메모리 게이트 전극들(130W)은 워드라인들로 지칭될 수 있다. 반도체 장치(100)의 데이터 저장 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극들(130W)의 개수가 결정될 수 있다. 실시예에 따라, 하부 및 상부 게이트 전극들(130L, 130U)은 각각 1개 내지 4개 또는 그 이상일 수 있으며, 메모리 게이트 전극들(130W)과 동일하거나 상이한 구조를 가질 수 있다. 하부 및 상부 게이트 전극들(130L, 130U)은 선택 트랜지스터를 이룰 수 있다. 하부 및 상부 게이트 전극들(130L, 130U)의 적어도 일부는 쇼트키 배리어 트랜지스터(Schottky barrier transistor)를 이룰 수 있다. 즉, 선택 트랜지스터들의 적어도 일부를 상기 쇼트키 배리어 트랜지스터로 구성하여 하부 및 상부 게이트 전극들(130L, 130U)과 인접한 쇼트키 접합 영역의 전하 흐름을 조절할 수 있다. 또한, 전하 흐름을 조절함에 따라 소거 동작에 이용될 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 다만 실시예들에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 타이타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예에서, 도 3a 및 도 4a를 참조할 때, 게이트 전극들(130)은 상기 금속 물질 등의 도전성 물질을 포함하는 게이트 도전층(131) 및 게이트 도전층(131)의 각각의 상부면 및 하부면을 덮으며 게이트 도전층(131)과 채널 구조물(CH) 사이로 연장되는 게이트 유전층(132)을 포함할 수 있다. 게이트 유전층(132)은 게이트 도전층(131)과 채널 구조물(CH) 사이에 배치되어 채널 구조물(CH)과 마주보는 게이트 도전층(131)의 측면을 덮을 수 있다. 게이트 유전층(132)은 정보 저장 구조물(142) 내의 전하가 게이트 전극들(130)로 이동하는 것을 방지하는 블록킹층의 일부로 기능할 수 있다. 게이트 유전층(132)은 금속 산화물, 예를 들어 알루미늄 산화물을 포함할 수 있다. 다만, 실시예들에 따라, 게이트 유전층(132)은 생략될 수도 있다.
층간 절연층들(120)은 제2 기판(101) 상에서 게이트 전극들(130)과 교대로 적층되며, 게이트 전극들(130)과 함께 적층 구조물(GS)을 이룰 수 있다. 층간 절연층들(120)은 게이트 전극들(130)고 마찬가지로 제2 기판(101)의 상면과 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
콘택 구조물(160, 170)은 게이트 전극들(130)과 연결되는 콘택 플러그(160) 및 콘택 플러그(160)와 인접한 영역에서 적층 구조물(GS)의 적어도 일부를 관통하도록 배치되는 적어도 하나의 지지 구조물(170)을 포함할 수 있다. 콘택 플러그(160)는 제2 영역(R2) 상에서 상부로부터 제1 상부 절연층(191)의 일부를 관통하여 계단 형태를 이루는 게이트 전극들(130) 각각의 상면들과 연결될 수 있다. 콘택 플러그(160)는 홀 모양이고 경사진 측면을 포함할 수 있다. 콘택 플러그(160)는 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 및 알루미늄(Al) 등을 포함할 수 있다. 지지 구조물(170)은 제2 영역(R2) 상에서 적층 구조물(GS)을 관통하여 제2 기판(101)과 접촉할 수 있다. 예시적인 실시예에서, 지지 구조물(170)은 복수 개일 수 있고, 복수의 지지 구조물들(170)은 평면에서 콘택 플러그(160)를 둘러싸면서 배치될 수 있다.
주변 콘택 플러그들은 제1 주변 콘택 플러그(173) 및 제2 주변 콘택 플러그(174)를 포함할 수 있다. 제1 주변 콘택 플러그(183)는 제1 상부 절연층(191)을 관통하여 제2 기판(101)과 접촉할 수 있다. 제1 주변 콘택 플러그(173)는 적층 구조물(GS)과 이격될 수 있다. 제2 주변 콘택 플러그(174)는 제1 상부 절연층(191)을 관통하고 아래로 연장되어 회로 배선 라인들(50)과 접촉할 수 있다. 제2 주변 콘택 플러그(174)는 적층 구조물(GS)과 이격될 수 있다.
분리 구조물들(MS)은 게이트 전극들(130), 층간 절연층들(120), 제2 패턴층(101b), 및 제3 패턴층(101c)을 관통하여 제2 기판(101)과 연결될 수 있다. 예시적인 실시예에서, 분리 구조물들(MS)은 제1 패턴층(101a) 내로 연장하여 제1 패턴층(101a)과 접촉할 수 있으나, 이에 한정되지 않고 제1 패턴층(101a)을 관통하지 않으면서 제1 패턴층(101a)의 상면에 접촉하거나 제1 패턴층(101a)으로부터 이격될 수도 있다. 분리 구조물들(MS)은 x 방향을 따라 연장되는 트렌치들 내에 각각 위치할 수 있다. 분리 구조물들(MS)은 서로 y 방향으로 이격되어 배치될 수 있다. 즉, 분리 구조물들(MS)은 게이트 전극들(130)을 y 방향을 따라 서로 분리할 수 있다. 분리 구조물들(MS)은 높은 종횡비로 인하여 제2 기판(101)을 향하면서 폭이 감소하는 형상을 가질 수 있으나, 분리 구조물들(MS)의 형상은 이에 한정되지 않는다. 또한, 분리 구조물들(MS)은 절곡부 없이 연장될 수 있으나, 이에 한정되는 것은 아니다. 분리 구조물들(MS)은 상기 트렌치 내에 금속 물질 및/또는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 분리 구조물들(MS) 각각은 분리 패턴 및 상기 분리 패턴의 측면들 상의 스페이서들을 포함할 수 있다. 상기 분리 패턴은 도전성 물질을 포함하고, 상기 스페이서들은 절연성 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
상부 분리 구조물들(SS)은 y 방향을 따라 인접하는 분리 구조물들(MS)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 구조물들(SS)은 게이트 전극들(130) 중 최상부 게이트 전극(130)을 포함한 일부의 게이트 전극들(130U)을 관통하도록 배치될 수 있다. 상부 분리 구조물들(SS)은 도 1 및 도 2b에서 도시된 것과 같이, 예를 들어 두 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있으나, 상부 분리 구조물들(SS)에 의해 분리되는 게이트 전극의 개수는 실시예들에서 다양하게 변경될 수 있다. 스트링 선택 라인의 개수에 따라 상부 분리 구조물들(SS)에 의해 분리되는 게이트 전극(130)의 개수가 결정될 수 있다. 상부 분리 구조물들(SS)은 절연성 물질을 포함할 수 있다. 상기 절연성 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
채널 구조물(CH)은 게이트 전극들(130) 및 층간 절연층들(120)을 포함하는 적층 구조물(GS)을 관통할 수 있다. 예시적인 실시예에서, 채널 구조물(CH)은 제2 및 제3 패턴층들(101b, 101c)을 관통하여 제1 패턴층(101a) 내로 연장할 수 있다. 채널 구조물(CH)은 홀 모양이고 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 구조물(CH)은 게이트 전극들(130)의 제1 및 제2 적층 구조물들(GS1, GS2)을 각각 관통하는 하부 및 상부 채널 구조물들이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이 또는 변경에 의한 절곡부를 가질 수 있다.
예시적인 실시예에서, 채널 구조물(CH)은 복수 개일 수 있고, 복수의 채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링(CSTR, 도 8 참조)을 이루며, 제2 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 복수의 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다.
예시적인 실시예에서, 반도체 장치(100)는 채널 구조물 (CH)과 동일한 구조의 더미 채널 구조물을 더 포함할 수 있다. 예시적인 실시예에서, 상기 더미 채널 구조물은 복수 개일 수 있고, 제2 기판(101) 상에서 채널 구조물들(CH)과 행과 열을 이루면서 서로 이격되어 배치될 수 있고, 예를 들어, 상부 분리 구조물들(SS)과 중첩되는 영역에 배치될 수 있다. 다만, 상기 더미 채널 구조물들의 배치 관계 및 구조는 이에 한정되지 않으며 다양하게 변경될 수 있다.
상부 절연층(191, 192, 193)은 적층 구조물(GS) 및 채널 구조물(CH)을 덮도록 배치될 수 있다. 상부 절연층(191, 192, 193)은 절연성 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 상부 절연층(191, 192, 193)은 차례로 적층된 제1 상부 절연층(191), 제2 상부 절연층(192), 및 제3 상부 절연층(193)을 포함할 수 있다. 제1 상부 절연층(191)은 적층 구조물(GS)을 덮으며, 제2 상부 절연층(192)은 채널 구조물들(CH) 및 제1 상부 절연층(191)을 덮으며, 제3 상부 절연층(193)은 분리 구조물들(MS) 및 제2 상부 절연층(192)을 덮을 수 있다. 채널 구조물(CH)은 제1 상부 절연층(191)을 관통하고, 채널 구조물(CH)의 상면은 제2 상부 절연층(192)의 하면과 공면을 이룰 수 있다. 분리 구조물들(MS)은 제2 상부 절연층(192)을 관통하고, 분리 구조물들(MS)의 상면은 제3 상부 절연층(193)의 하면과 공면을 이룰 수 있다.
예시적인 실시예에서, 반도체 장치(100)는, 상부 콘택 구조물들(182) 및 상부 배선 패턴(184)을 포함하는 상부 배선 구조(180)를 더 포함할 수 있다. 상부 콘택 구조물들(182)은 제2 및 제3 상부 절연층들(192, 193)을 관통하여 채널 구조물(CH)과 연결될 수 있다. 상부 콘택 구조물들(182)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. 상부 배선 패턴(184)은 제3 상부 절연층(193) 상에 배치되고, 채널 구조물(CH)과 전기적으로 연결되는 상부 배선 구조물을 이룰 수 있다. 상부 배선 패턴(184)은 비트라인들(BL)일 수 있다. 상부 배선 패턴(184)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. 예시적인 실시예에서, 상부 콘택 구조물들(182)과 상부 배선 패턴(184)은 동일한 물질을 포함할 수 있으나 이에 한정되는 것은 아니다. 예시적인 실시예에서, 상부 배선 패턴(184)과 상부 콘택 구조물들(182)은 서로 다른 공정에 의해 형성될 수도 있으나, 실시예들에 따라 일체로 형성될 수도 있다.
도 3a 내지 도 3c는 예시적인 실시예들에 따른 반도체 장치의 다양한 예를 나타내는 부분 확대 단면도들이다. 도 3a 내지 도 3d는 도 2b의 'A' 영역에 대응되는 영역을 도시하는 단면도들이다. 도 4a 내지 도 4d는 예시적인 실시예들에 따른 반도체 장치의 다양한 예를 나타내는 부분 확대 단면도들이다. 도 4a 내지 도 4d는 도 2b의 'B' 영역에 대응되는 영역을 도시하는 단면도들이다.
도 2b, 도 3a, 및 도 4a를 참조하면, 예시적인 실시예들에 따른 반도체 장치(100)에서, 채널 구조물(CH)은 채널 매립 절연층(143), 채널층(140), 금속-반도체 화합물층(141), 정보 저장 구조물(142), 및 도전성 패드(145)를 포함할 수 있다.
채널 매립 절연층(143)은 적층 구조물(GS)을 관통하는 채널 홀 내에 배치되는 절연층일 수 있다. 실시예들에 따라, 채널 매립 절연층(143)은 생략될 수도 있다.
채널층(140)은 내부의 채널 매립 절연층(143)의 적어도 일부를 둘러쌀 수 있다. 채널층(140)은 금속-반도체 화합물층(141)과 접촉할 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
금속-반도체 화합물층(141)은 채널층(140)이 덮지 않은 채널 매립 절연층(143)의 나머지 일부를 둘러쌀 수 있다. 금속-반도체 화합물층(141)은 채널층(140)과 함께 채널 매립 절연층(143)을 둘러싸는 환형(annular)의 형상을 가질 수 있다. 다만, 채널 매립 절연층(143)이 생략되는 경우, 채널층(140) 및 금속-반도체 화합물층(141)은 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다.
정보 저장 구조물(142)은 채널층(140) 및 게이트 전극들(130) 사이에 배치될 수 있다. 정보 저장 구조물(142)은 채널층(140)의 외측면 상에 차례로 적층되는 터널링층(142-1), 정보 저장층(142-2), 및 블록킹층(142-3)을 포함할 수 있다.
터널링층(142-1)은 채널층(140)의 전하를 정보 저장층(142-2)으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예에서, 정보 저장층(142-2)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 채널층(140)으로부터 터널링층(142-1)을 통하여 주입된 전자를 트랩하여 보유(retention)하거나, 또는 상기 트랩된 전자를 소거하는 전하 트랩층들일 수 있다. 정보 저장층(142-2)은 반도체 물질을 포함할 수 있고, 예를 들어 실리콘 질화물을 포함할 수 있다.
블록킹층(142-3)은 정보 저장층(142-2)의 전하가 게이트 전극들(130)로 이동하는 것을 막기 위한 층일 수 있다. 블록킹층(142-3)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다.
도전성 패드(145)는 채널 구조물(CH) 에서 채널 매립 절연층(143)의 상부에 배치될 수 있다. 도전성 패드(145)는 채널 매립 절연층(143)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(145)는 금속층을 갖고, 상기 금속층은 금속 물질, 예컨대, 텅스텐(W), 티타늄(Ti), 코발트(Co), 또는 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 도전성 패드(145)를 금속 물질로 형성함에 따라, 상부 배선 구조와의 접촉 저항이 상대적으로 감소될 수 있고, 이에 따라 전기적 성능이 향상된 반도체 장치가 제공될 수 있다.
예시적인 실시예에서, 금속-반도체 화합물층(141)은 제2 패턴층(101b)과 접촉하는 하부 금속-반도체 화합물층(141a) 및 도전성 패드(145)와 접촉하는 상부 금속-반도체 화합물층(141b)을 포함할 수 있다.
제2 패턴층(101b)은 정보 저장 구조물(142)을 관통하여 하부 금속-반도체 화합물층(141a)과 접촉할 수 있다. 제2 패턴층(101b)은 제1 패턴층(101a) 및 제3 패턴층(101c) 사이로부터 채널 구조물(CH) 방향으로 연장되어 제1 패턴층(101a)의 측면 일부 및 제3 패턴층(101c)의 측면 일부를 덮을 수 있다. 이에 따라, 제1 및 제3 패턴층들(101a, 101c) 사이의 제2 패턴층(101b)의 두께는 정보 저장 구조물(142)을 관통하는 영역에서의 제2 패턴층(101b)의 두께보다 작을 수 있다. 하부 금속-반도체 화합물층(141a)은 제2 패턴층(101b)과 접촉하는 영역으로부터 게이트 전극들(130)을 향하는 방향으로 연장되어 제3 패턴층(101c)의 상면보다 높은 레벨에 위치한 상면을 가질 수 있다.
도 3a를 참조할 때, 하부 금속-반도체 화합물층(141a)은 제2 패턴층(101b) 및 채널층(140)과 접촉할 수 있다. 하부 금속-반도체 화합물층(141a)은 제2 패턴층(101b)의 금속 원소와 채널층(140)의 반도체 원소를 포함하는 화합물층일 수 있다. 하부 금속-반도체 화합물층(141a)은 예를 들어, WSi2, TiSi2, CoSi2, 또는 NiSi2 등의 실리사이드층일 수 있다. 다만, 실시예들에 따라, 제2 패턴층(101b)은 하부 금속-반도체 화합물층(141a)의 금속 원소와 다른 금속 물질을 포함하거나 하부 금속-반도체 화합물층(141a)의 금속 원소와 동일한 금속 물질층 및 별도의 금속 물질층으로 구성된 이중층을 포함할 수도 있다. 하부 금속-반도체 화합물층(141a)의 양 측면은 채널층(140)의 양 측면과 공면을 이룰 수 있다. 하부 금속-반도체 화합물층(141a)은 채널층(140)과 실질적으로 동일한 두께를 가질 수 있다. 이에 따라, 하부 금속-반도체 화합물층(141a)의 상면과 채널층(140)의 하면은 z 방향으로 완전히 중첩될 수 있다. 다만, 실시예들에 따라, 하부 금속-반도체 화합물층(141a)의 두께가 더 두껍게 형성될 수도 있다.
채널층(140)과 접촉하는 하부 금속-반도체 화합물층(141a)의 상면은 적어도 하부 게이트 전극(130L1, 130L2) 중 최하부에 배치된 쇼트키 배리어 조절 게이트 전극(130L1)의 하면보다 높은 레벨에 위치할 수 있다. 즉, 하부 금속-반도체 화합물층(141a)의 적어도 일부는 z 방향과 수직인 방향, 예를 들어, y 방향으로 쇼트키 배리어 조절 게이트 전극(130L1)과 중첩될 수 있다. 하부 금속-반도체 화합물층(141a)의 상기 상면은 쇼트키 배리어 조절 게이트 전극(130L1) 상에 배치된 하부 게이트 전극인 접지 선택 게이트 전극(130L2)의 하면보다 낮은 레벨에 위치할 수 있다. 이에 따라, 하부 금속-반도체 화합물층(141a)의 상기 상면은 쇼트키 배리어 조절 게이트 전극(130L1)의 상기 하면의 레벨과 접지 선택 게이트 전극(130L2)의 하면의 레벨 사이의 레벨의 영역인 제1 영역(W1)에 배치될 수 있다. 하부 금속-반도체 화합물층(141a)과 채널층(140)이 접촉하는 영역은 쇼트키 접합(Schottky junction) 영역을 형성하여 양방향의 전류 흐름을 방해할 수 있다. 쇼트키 배리어 조절 게이트 전극(130L1)은 상기 쇼트키 접합 영역에서의 쇼트키 배리어를 조절하여 양방향의 전류 흐름이 가능하도록 조절할 수 있다. 이에 따라, 제2 채널층(101b)을 금속 물질로 하여 공통 소스 라인 노이즈 문제를 개선함과 동시에 쇼트키 접합 영역의 쇼트키 배리어를 조절하여 전기적 성능이 향상된 반도체 장치(100)가 제공될 수 있다. 또한, 쇼트키 배리어 게이트 전극(130L1)을 포함하는 쇼트키 배리어 트랜지스터는 쇼트키 배리어를 조절함에 따라 ON 동작 시에 전자(electron)를 제공하고 소거 동작 시에 홀(hole)을 제공할 수 있다. 이에 따라, 쇼트키 배리어 게이트 전극(130L1)은 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극으로 이용될 수 있다.
도 4a를 참조할 때, 상부 금속-반도체 화합물층(141b)은 도전성 패드(145) 및 채널층(140)과 접촉할 수 있다. 상부 금속-반도체 화합물층(141b)은 도전성 패드(145)의 금속 원소와 채널층(140)의 반도체 원소를 포함하는 화합물층일 수 있다. 다만, 실시예들에 따라, 도전성 패드(145)는 상부 금속-반도체 화합물층(141b)과 다른 금속 물질을 포함하거나, 상부 금속-반도체 화합물층(141b)과 동일한 금속 물질층 상에 배치된 다른 금속 물질층을 포함하는 이중층 구조일 수도 있다. 상부 금속-반도체 화합물층(141b)은 예를 들어, WSi2, TiSi2, CoSi2, 또는 NiSi2 등의 실리사이드층일 수 있다. 채널층(140)은 도전성 패드(145)의 외측면 상으로 연장되고, 상부 금속-반도체 화합물층(141b)은 채널층(140) 및 도전성 패드(145) 사이에 배치될 수 있다. 즉, 상부 금속-반도체 화합물층(141b)은 도전성 패드(145)의 측면을 덮으며 z 방향으로 연장되는 층일 수 있다. 채널층(140)은 상부 금속-반도체 화합물층(141b)과 접촉하는 영역에서의 폭이 나머지 영역에서의 폭보다 작을 수 있다. 이에 따라, 채널층(140)은 상부 금속- 반도체 화합물층(141b)과 접촉하는 영역에서 절곡부를 가질 수 있다.
상부 금속-반도체 화합물층(141b)의 하면은 도전성 패드(145)의 하면과 실질적으로 동일한 레벨에 위치할 수 있다. 상부 금속-반도체 화합물층(141b)의 하면은 적어도 상부 게이트 전극(130U1, 130U2) 중 최상부에 배치된 쇼트키 배리어 조절 게이트 전극(130U1)의 상면보다 낮은 레벨에 위치할 수 있다. 즉, 도전성 패드(145) 또는 상부 금속-반도체 화합물층(141b)의 적어도 일부는 z 방향과 수직인 방향, 예를 들어 y 방향으로 쇼트키 배리어 조절 게이트 전극(130U1)과 중첩될 수 있다. 상부 금속-반도체 화합물층(141b)의 하면은 쇼트키 배리어 조절 게이트 전극(130U1)의 아래에 배치된 상부 선택 게이트 전극인 스트링 선택 게이트 전극(130U2)의 상면보다 높은 레벨에 위치할 수 있다. 상부 금속-반도체 화합물층(141b)과 채널층(140)이 접촉하는 영역은 쇼트키 접합 영역을 형성하여 양방향의 전류 흐름을 방해할 수 있다. 쇼트키 배리어 조절 게이트 전극(130U1)은 상기 쇼트키 접합 영역에서의 쇼트키 배리어를 조절하여 양방향의 전류 흐름이 가능하도록 조절할 수 있다. 이에 따라, 도전성 패드(145)를 금속 물질로 하여 도전성 패드(145)와 상부 배선 구조(180) 간의 접촉 저항을 감소시킴과 동시에 쇼트키 접합 영역의 쇼트키 배리어를 조절하여 전기적 성능이 향상된 반도체 장치(100)가 제공될 수 있다. 또한, 상부 금속-반도체 화합물층(141b)의 두께를 상대적으로 얇게 형성하여 채널층(140)과의 접촉 면적을 증가시킴에 따라 쇼트키 배리어 조절 게이트 전극(130U1)에 의한 쇼트키 배리어 조절이 용이할 수 있다.
도 3b는 예시적인 실시예들에 따른 반도체 장치(100a)를 나타내는 부분 확대 단면도이다.
도 3b를 참조하면, 하부 게이트 전극(130L1, 130L2) 중 쇼트키 배리어 조절 게이트 전극(130L1)은 복수 개일 수 있다. 예시적인 실시예에서, 복수의 쇼트키 배리어 조절 게이트 전극들(130L1)은 하부에 배치된 두 개의 게이트 전극들일 수 있으나, 쇼트키 배리어 조절 게이트 전극의 개수는 이에 한정되는 것은 아니다. 상기 쇼트키 배리어 조절 게이트 전극의 개수를 증가시킴에 따라 ON 동작 및/또는 소거 동작 시에 쇼트키 배리어를 효율적으로 조절하여 전기적 성능이 개선된 반도체 장치(100a)가 제공될 수 있다. 또한, 채널층(140)과 접촉하는 하부 금속-반도체 화합물층(141a)의 상면은 복수의 쇼트키 배리어 조절 게이트 전극들 (130L1) 중 최하부에 배치된 게이트 전극의 하면의 레벨과 복수의 쇼트키 배리어 조절 게이트 전극들(130L1) 상의 하부 게이트 전극인 접지 선택 게이트 전극(130L2)의 하면의 레벨 사이 레벨의 영역인 제2 영역(W2)에 배치될 수 있다. 제2 영역(W2)은 도 3a의 제1 영역(W1)보다 넓은 폭을 가짐에 따라 금속-반도체 화합물층의 제조 공정 난이도가 개선될 수 있다.
도 3c는 예시적인 실시예들에 따른 반도체 장치(100b)를 나타내는 부분 확대 단면도이다.
도 3c를 참조하면, 하부 게이트 전극(130L1, 130L2) 중 쇼트키 배리어 조절 게이트 전극(130L1)은 나머지 게이트 전극들(130)보다 두꺼운 두께를 가질 수 있다. 하부 금속-반도체 화합물층(141a)의 상면은 쇼트키 배리어 조절 게이트 전극(130L1)의 하면의 레벨과 접지 선택 게이트 전극(130L2)의 하면의 레벨의 사이 레벨의 영역인 제3 영역(W3)에 배치될 수 있다. 쇼트키 배리어 조절 게이트 전극(130L1)의 두께를 상대적으로 증가시킴에 따라 제3 영역(W3)은 도 3a의 제1 영역(W1)보다 넓은 폭을 가질 수 있고, 이에 따라 금속-반도체 화합물층의 제조 공정 난이도가 개선될 수 있다.
도 3d는 예시적인 실시예들에 따른 반도체 장치(100c)를 나타내는 부분 확대 단면도이다.
도 3d를 참조하면, 반도체 장치(100c)의 채널 구조물(CH)은 도 3a의 실시예와 비교하여 제1 채널층(101a) 내로 더 깊이 연장되어 형성될 수 있다.
하부 금속-반도체 화합물층(141a)은 채널층(140)의 일부가 실리사이드 공정 등을 통해 치환된 층일 수 있다. 하부 금속-반도체 화합물층(141a)은 제2 패턴층(101b)과 접촉하는 영역으로부터 적층 구조물(GS)을 향하는 상부 방향과 제1 패턴층(101a)을 향하는 하부 방향으로 실질적으로 동일한 깊이만큼 연장될 수 있다. 채널 구조물(CH)이 상대적으로 깊은 깊이만큼 연장됨에 따라, 금속-반도체 화합물층(141a)은 상기 실리사이드 공정 등에서 채널층(140)의 하부 영역을 모두 치환하지 못할 수 있다. 이에 따라, 하부 금속-반도체 화합물층(141a)의 하부에 채널층(140)의 일부가 잔존할 수 있다.
도 4b는 예시적인 실시예들에 따른 반도체 장치(100d)를 나타내는 부분 확대 단면도이다.
도 4b를 참조하면, 반도체 장치(100d)에서, 상부 금속-반도체 화합물층(141b)은 도전성 패드(145) 및 채널층(140)과 접촉할 수 있다. 상부 금속-반도체 화합물층(141b)은 예를 들어, WSi2, TiSi2, CoSi2, 또는 NiSi2 등의 실리사이드층일 수 있다. 채널층(140)은 도전성 패드(145)의 외측면 상으로 연장되지 않고 상부 금속-반도체 화합물층(141b)의 하면과 접촉할 수 있다. 상부 금속-반도체 화합물층(141b)은 정보 저장 구조물(142) 및 도전성 패드(145) 사이에 배치될 수 있다. 상부 금속-반도체 화합물층(141b)은 채널층(140)과 실질적으로 동일한 두께를 갖고, 채널층(140)과 z 방향으로 중첩할 수 있다. 예시적인 실시예에서, 상부 금속-반도체 화합물층(141b)의 하면은 도전성 패드(145)의 하면과 실질적으로 동일한 레벨에 위치할 수 있으나, 이에 한정되는 것은 아니고, 도전성 패드(145)의 하면보다 낮은 레벨에 배치될 수도 있다. 상부 금속-반도체 화합물층(141b)의 하면은 상부 게이트 전극(130U1, 130U2) 중 최상부에 배치된 쇼트키 배리어 조절 게이트 전극(130U1)의 상면보다 낮은 레벨에 위치할 수 있다. 즉, 도전성 패드(145) 또는 상부 금속-반도체 화합물층(141b)의 적어도 일부는 z 방향과 수직인 방향, 예를 들어 y 방향으로 쇼트키 배리어 조절 게이트 전극(130U1)과 중첩될 수 있다. 이는, 도 4a와 비교하여 상부 금속-반도체 화합물층(141b)으로 치환되는 채널층(140) 부분이 상대적으로 증가하여 발생한 구조일 수 있다.
도 4c는 예시적인 실시예들에 따른 반도체 장치(100e)를 나타내는 부분 확대 단면도이다.
도 4c를 참조하면, 반도체 장치(100e)에서, 상부 금속-반도체 화합물층(141b)의 하면은 도전성 패드(145)의 하면보다 낮은 레벨에 위치할 수 있다. 상부 금속-반도체 화합물층(141b)의 적어도 일부는 z 방향과 수직인 방향, 예를 들어 y 방향에서 쇼트키 배리어 조절 게이트 전극(130U1)과 중첩될 수 있고, 도전성 패드(145)는 z 방향과 수직인 방향, 예를 들어 y 방향에서 쇼트키 배리어 조절 게이트 전극(130U1)과 중첩되지 않을 수 있다. 이는, 도 4a와 비교하여 도전성 패드(145)의 하면을 상대적으로 높은 레벨에 배치되고, 금속-반도체 화합물층(141b)으로 치환되는 채널층(140) 부분이 상대적으로 증가하여 발생한 구조일 수 있다.
도 4d는 예시적인 실시예들에 따른 반도체 장치(100f)를 나타내는 부분 확대 단면도이다.
도 4d를 참조하면, 도 4a와 달리 상부 금속-반도체 화합물층(141b)이 생략될 수 있다. 이에 따라, 금속층을 갖는 도전성 패드(145)와 채널층(140) 사이에 별도의 층이 개재되지 않을 수 있다. 이 경우, 도전성 패드(145)와 채널층(140)이 접촉하는 영역이 쇼트키 접합 영역을 형성하여 전류 흐름을 방해할 수 있다. 도전성 패드(145)와 채널층(140)이 접촉하는 영역의 적어도 일부는 z 방향과 수직인 방향, 예를 들어 y방향으로 쇼트키 배리어 조절 게이트 전극(130U1)과 중첩할 수 있고, 이에 따라, 쇼트키 배리어 조절 게이트 전극(130U1은 상기 쇼트키 배리어를 조절하여 양방향의 전류 흐름을 제어할 수 있다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치(200)를 도시하는 단면도 및 이에 대한 부분 확대 단면도들이다. 도 5a는 도 1의 절단선 Ⅱ-Ⅱ' 선을 따라 절단한 단면에 대응되는 영역을 도시하고, 도 5b는 도 5a의 'C' 영역 및 'D' 영역을 함께 도시한다.
도 5a 및 도 5b를 참조하면, 반도체 장치(200)는 도 1 내지 도 3a, 및 도 4a와 다른 채널 구조물(CH) 구조를 가질 수 있다. 이하, 중복되는 설명은 생략한다.
도 5b를 참조하면, 제2 패턴층(101b)은 도 3a와 동일하게 금속층을 갖고, 상기 금속층은 텅스텐(W), 티타늄(Ti), 코발트(Co), 또는 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 또한, 하부 금속-반도체 화합물층(141a)은 채널층(140) 및 제2 패턴층(101b)과 접촉하고, 게이트 전극들(130) 방향으로 연장되어 적어도 일부가 하부 게이트 전극(130L1, 130L2) 중 최하부의 쇼트키 배리어 조절 게이트 전극(130L1)과 중첩될 수 있다.
도 5b를 참조하면, 도전성 패드(145)는 도 4a와 달리 금속층을 갖지 않고 반도체 물질, 예를 들어 다결정 실리콘을 포함할 수 있다. 채널 구조물(CH)은 도 4a의 상부 금속-반도체 화합물층(141b)을 갖지 않을 수 있다. 채널층(140)은 도전성 패드(145)의 외측면을 덮으면서 z 방향으로 연장될 수 있다. 예시적인 실시예에서, 채널층(140)은 도전성 패드(145)와 접촉하는 영역에서의 두께가 나머지 영역에서의 두께보다 작을 수 있고, 채널층은 상기 도전성 패드(145)와 접촉하는 영역에서 절곡부를 가질 수 있다. 다만, 실시예들에 따라, 채널층은 절곡부를 갖지 않고, 실질적으로 일정한 두께를 갖고 도전성 패드(145)의 외측면을 덮을 수 있다. 또한, 실시예들에 따라, 도전성 패드(145)의 외측면을 덮지 않고 도전성 패드(145)의 하면과 접촉할 수 있다. 예시적인 실시예에서, 도 4a와 달리, 최상부에 배치된 상부 게이트 전극(130U1)은 쇼트키 배리어 조절 게이트 전극이 아니라, 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 소거 동작에 이용되는 소거 트랜지스터를 이룰 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치(300)를 도시하는 단면도 및 이에 대한 부분 확대 단면도들이다. 도 6a는 도 1의 절단선 Ⅱ-Ⅱ' 선을 따라 절단한 단면에 대응되는 영역을 도시하고, 도 6b는 도 6a의 'E' 영역 및 'F' 영역을 함께 도시한다.
도 6a 및 도 6b를 참조하면, 반도체 장치(300)는 도 1 내지 도 3a, 및 도 4a와 다른 채널 구조물(CH) 및 제2 패턴층(101b) 구조를 가질 수 있다. 이하, 중복되는 설명은 생략한다.
도 6b를 참조하면, 제2 패턴층(101b)은 도 3a와 다르게 금속층을 갖지 않을 수 있다. 제2 패턴층(101b)은 반도체 물질, 예를 들어 다결정 실리콘을 포함할 수 있다. 채널 구조물(CH)은 도 3a의 하부 금속-반도체 화합물층(141a)을 갖지 않을 수 있다. 채널층(140)은 제2 패턴층(101b)과 접촉할 수 있다. 채널층(140)은 제2 패턴층(101b)과 정보 저장 구조물(142)의 공면을 따라 연장될 수 있다. 예시적인 실시예에서, 도 3a와 달리, 최하부에 배치된 하부 게이트 전극(130L1)은 쇼트키 배리어 조절 게이트 전극이 아니라, 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 소거 동작에 이용되는 소거 트랜지스터를 이룰 수 있다.
도 6b를 참조하면, 도전성 패드(145) 및 상부 금속-반도체 화합물층(141b)은 도 4a와 동일한 구조를 가질 수 있다. 즉, 도전성 패드(145)는 금속층을 갖고, 상기 금속층은 텅스텐(W), 티타늄(Ti), 코발트(Co), 또는 니켈(Ni 중 적어도 하나를 포함할 수 있다. 상부 금속-반도체 화합물층(141b)은 도전성 패드(145) 및 채널층(140)과 접촉하고, 게이트 전극들(130) 방향으로 연장되어 적어도 일부가 상부 게이트 전극(130U1, 130U2) 중 쇼트키 배리어 조절 게이트 전극(130U1)과 중첩될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치(400)를 도시하는 단면도이다. 도 7은 반도체 장치(400)를 도 1의 절단선 Ⅱ-Ⅱ' 선을 따라 절단한 단면에 대응되는 영역을 도시한다.
도 7을 참조하면, 반도체 장치(400)는, 웨이퍼 본딩 방식으로 접합된 제1 구조물(S1) 및 제2 구조물(S2)을 포함할 수 있다.
제1 구조물(S1)에 대해서는 도 1 내지 도 2b를 참조하여 상술한 주변 회로 영역(PERI)에 대한 설명이 적용될 수 있다. 다만, 제1 구조물(S1)은, 본딩 구조물인, 제1 본딩 비아들(98) 및 제1 본딩 패드들(99)을 더 포함할 수 있다.
제1 본딩 비아들(98)은 최상부의 회로 배선 라인들(50)의 상부에 배치되어, 회로 배선 라인들(50)과 연결될 수 있다. 제1 본딩 패드들(99)은 적어도 일부가 제1 본딩 비아들(98) 상에서 제1 본딩 비아들(98)과 연결될 수 있다. 제1 본딩 패드들(99)은 제2 구조물(S2)의 제2 본딩 패드들(199)과 연결될 수 있다. 제1 본딩 패드들(99)은 제2 본딩 패드들(199)과 함께 제1 구조물(S1)과 제2 구조물(S2)의 접합에 따른 전기적 연결 경로를 제공할 수 있다. 제1 본딩 비아들(98) 및 제1 본딩 패드들(99)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제2 구조물(S2)에 대해서는, 다른 설명이 없는 경우, 도 1 내지 도 4d를 참조한 설명이 동일하게 적용될 수 있다. 제2 구조물(S2)은 본딩 구조물인 제2 본딩 비아들(198), 및 제2 본딩 패드들(199)을 더 포함할 수 있다. 제2 구조물(S2)은 제2 기판(101)의 상면을 덮는 보호층을 더 포함할 수 있다.
제2 본딩 비아들(198) 및 제2 본딩 패드들(199)은 최하부의 배선 라인들의 하부에 배치될 수 있다. 제2 본딩 비아들(198)은 상기 배선 라인들 및 제2 본딩 패드들(199)과 연결되고, 제2 본딩 패드들(199)은 제1 구조물(S1)의 제1 본딩 패드들(99)과 접합될 수 있다. 본 명세서에서, 상부 배선 패턴과 제2 본딩 비아들(198)이 직접 연결되는 것으로 도시하였으나, 실시예들에 따라, 상기 상부 배선 패턴 아래에 배치되는 하부 배선들 및 상기 상부 배선 패턴과 상기 하부 배선들을 연결하는 콘택 플러그들을 더 포함할 수 있고, 제2 본딩 비아들(198)은 상기 하부 배선들에 연결될 수 있다. 제2 본딩 비아들(198) 및 제2 본딩 패드들(199)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다.
제1 구조물(S1) 및 제2 구조물(S2)은, 제1 본딩 패드들(99) 및 제2 본딩 패드들(199)에 의한 구리(Cu)-구리(Cu) 본딩에 의해 접합될 수 있다. 상기 구리(Cu)-구리(Cu) 본딩 외에, 제1 구조물(S1) 및 제2 구조물(S2)은 추가적으로 유전체-유전체 본딩에 의해서도 접합될 수 있다. 상기 유전체-유전체 본딩은, 주변 영역 절연층(90) 및 상부 절연층(191, 192, 193) 각각의 일부를 이루며, 제1 본딩 패드들(99) 및 제2 본딩 패드들(199) 각각을 둘러싸는 유전층들에 의한 접합일 수 있다. 이에 의해, 제1 구조물(S1) 및 제2 구조물(S2)은 별도의 접착층 없이 접합될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템(1000)을 개략적으로 나타낸 도면이다.
도 8을 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 7을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 반도체 구조물(1100F) 및 제1 반도체 구조물(1100F) 상의 제2 반도체 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 구조물(1100F)은 제2 반도체 구조물(1100S)의 옆에 배치될 수도 있다. 제1 반도체 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 반도체 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 반도체 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극층들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 반도체 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 9는 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 9를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 8의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 몰드 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 7을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 10은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 10은 도 9의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 9의 반도체 패키지(2003)를 절단선 Ⅲ-Ⅲ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 10을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 9 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 9와 같이 데이터 저장 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 반도체 구조물(3100) 및 제2 반도체 구조물(3200)을 포함할 수 있다. 제1 반도체 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 반도체 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 몰드 구조물(3210), 게이트 몰드 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 몰드 구조물(3210)의 워드라인들(WL)(도 8 참조)과 전기적으로 연결되는 셀 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 7을 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각은 금속층을 갖는 제2 패턴층(101b) 및 도전성 패드(145)를 포함할 수 있고, 제2 패턴층(101b) 및 채널층(140)과 접촉하는 하부 금속-반도체 화합물층(141a) 및 도전성 패드(145) 및 채널층(140)과 접촉하는 상부 금속-반도체 화합물층(141b)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 반도체 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 몰드 구조물(3210)의 외측에 배치될 수 있으며, 게이트 몰드 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 9 참조)를 더 포함할 수 있다.
도 11 내지 도 19는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 11, 도 12a, 도 16a, 및 도 19는 도 1의 절단선 Ⅱ-Ⅱ'에 따라 절단한 단면을 도시하고, 도 12b, 도 13, 도 14, 및 도 15는 도 12a의 'G' 영역을 확대한 부분 확대 단면도이며, 도 16b, 도 17, 및 도 18은 도 16a의 'H' 영역을 확대한 부분 확대 단면도이다.
도 11을 참조하면, 층간 절연층들(120) 및 희생층들(118)을 교대로 적층하여 적층 구조물을 형성하고, 상기 적층 구조물을 관통하는 제1 개구부(OP1)를 형성할 수 있다.
먼저, 제1 기판(11) 상에 회로 소자들(20)을 형성하고, 회로 소자들(20)을 덮는 주변 영역 절연층(90) 및 회로 소자들(20)과 연결되는 회로 콘택 플러그들(40) 및 회로 배선 라인들(50)을 형성할 수 있다.
다음으로, 주변 영역 절연층(90) 상에 제1 패턴층(101a), 제4 패턴층(101d), 및 제3 패턴층(101c)을 차례로 형성할 수 있다. 제4 패턴층(101d)은 제1 내지 제3 수평 절연층들을 포함할 수 있다. 상기 제1 수평 절연층 및 상기 제3 수평 절연층은 동일한 물질을 포함할 수 있고, 상기 제1 수평 절연층과 상기 제2 수평 절연층은 서로 다른 물질을 포함할 수 있다. 예를 들어, 상기 제1 수평 절연층 및 상기 제3 수평 절연층은 층간 절연층들(120)과 동일한 물질로 이루어지고, 상기 제2 수평 절연층은 희생층들(118)과 동일한 물질로 이루어질 수 있다. 제4 패턴층(101d)은 후속 공정을 통해 일부가 제2 패턴층(101b, 도 2a 참조)으로 교체되는 층일 수 있다.
다음으로, 상기 제3 패턴층(101c) 상에서 희생층들(118) 및 층간 절연층들(120)을 z 방향으로 교대로 적층하여 적층 구조물을 형성할 수 있다. 희생층들(118)은 후속 공정을 통해 일부가 게이트 전극들(130, 도 2b 참조)로 교체되는 층일 수 있다. 희생층들(118)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층들(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층들(120)과 다른 물질로 이루어질 수 있다. 실시예들에 따라, 희생층들(118)은 불순물을 포함하는 폴리 실리콘층들일 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 및 희생층들(118)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
다음으로, 상기 적층 구조물을 관통하는 제1 개구부(OP1)를 형성할 수 있다.
상기 적층 구조물을 덮는 제1 상부 절연층(191)을 형성한 뒤, 제1 상부 절연층(191) 및 상기 적층 구조물을 관통하는 제1 개구부(OP1)를 형성할 수 있다. 제1 개구부(OP1)는 홀 모양이고, 희생층들(118) 및 층간 절연층들(120)의 측면을 노출시킬 수 있다. 제1 개구부(OP1)는 상기 적층 구조물과 함께 제4 및 제3 패턴층들(101d, 101c)을 관통하여 제1 패턴층(101a) 내로 연장할 수 있다. 다만, 실시예들에 따라, 제1 개구부(OP1)는 제1 패턴층(101a)을 관통하지 않고 제1 패턴층(101a)의 상면과 접촉할 수도 있다. 예시적인 실시예에서, 제1 개구부(OP1)는 기둥 형상을 가지고, 경사진 측면을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 12a 및 도 12b를 참조하면, 정보 저장 구조물(142), 채널층(140), 및 채널 매립 절연층(143)을 형성하고, 채널 매립 절연층(143)의 일부를 제거하여 제2 개구부(OP2)를 형성할 수 있다.
제1 개구부(OP1)의 측벽 및 바닥면을 차례로 덮는 블록킹층(142-3), 정보 저장층(142-2), 및 터널링층(142-1)을 포함하는 정보 저장 구조물(142)이 형성될 수 있다. 블록킹층(142-3), 정보 저장층(142-2), 및 터널링층(142-1)의 각각은 실질적으로 균일한 두께를 가질 수 있고, 서로 실질적으로 동일한 두께를 가질 수 있으나 이에 한정되는 것은 아니다.
채널층(140)은 터널링층(142-1) 상에 형성되고, 반도체 물질, 예를 들어 도핑되지 않은 다결정 실리콘을 포함할 수 있다. 채널 매립 절연층(143)은 채널층(140) 사이를 충전하도록 형성되며 절연 물질일 수 있다. 다만, 실시예에 따라, 채널 매립 절연층(143)은 도전성 물질로 채널층(140) 사이의 공간을 매립할 수도 있다.
정보 저장 구조물(142) 및 채널층(140) 각각은 원자층 증착 공정(atomic later deposition, ALD)을 수행하고, 화학적-기계적 연마 공정(chemical mechanical polishing, CMP)을 통해 평탄화시킴으로써 형성될 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 채널 매립 절연층(143)의 상단부를 일부 제거하여 제2 개구부(OP2)를 형성할 수 있다. 제2 개구부(OP2)는 희생층들(118) 중 최상부 희생층(118)의 상면보다 낮은 깊이까지 리세스되어 형성될 수 있다. 이에 따라, 제2 개구부(OP2)의 하면은 최상부 희생층(118)의 상면보다 낮은 레벨에 위치할 수 있다. 다만, 제2 개구부(OP2)의 하면은 최상부 희생층(118) 아래의 인접한 희생층(118)의 상면보다 높은 레벨에 위치할 수 있다.
예시적인 실시예에서, 제2 개구부(OP2)는 채널 매립 절연층(143)만을 선택적으로 식각하여 리세스됨에 따라 형성될 수 있으나, 실시예들에 따라 채널층(140)의 적어도 일부를 함께 식각하면서 형성될 수도 있다.
도 13을 참조하면, 제2 개구부(OP2)의 측벽 및 바닥면을 덮는 상부 금속 물질층(148)을 형성할 수 있다.
상부 금속 물질층(148)은 제2 개구부(OP2)의 측벽 및 바닥면을 컨포멀하게 덮을 수 있다. 상부 금속 물질층(148)은 티타늄(Ti), 코발트(Co), 니켈(Ni), 또는 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
도 14를 참조하면, 상부 금속 물질층(148)과 채널층(140)이 반응하여 상부 금속-반도체 화합물층(141b)이 형성될 수 있다.
실리사이드 공정 등에 의해 상부 금속 물질층(148)의 금속 물질은 채널층의 반도체 물질과 반응하여 상부 금속-반도체 화합물층(141b)이 형성될 수 있다. 상부 금속 물질층(148)은 채널 매립 절연층(143)과 반응하지 않고 하부 영역에 잔존할 수 있으나 별도의 공정을 통하여 잔존하는 상부 금속 물질층(148)을 제거할 수 있다. 다만, 실시예들에 따라, 잔존하는 상부 금속 물질층(148)을 제거하지 않고 후속 공정을 진행할 수도 있다.
본 단계에서, 상부 금속 물질층(148)이 채널층(140)과 상대적으로 더 많이 반응하여 정보 저장 구조물(142)과 접촉하는 상부 금속-반도체 화합물층을 형성하게 됨에 따라 도 4b의 반도체 장치(100d)가 제공될 수 있다.
도 12 내지 도 14를 참조할 때, 제2 개구부의 깊이를 최상부 희생층(118)의 상면보다 높은 레벨로 리세스하고, 상대적으로 다량의 상부 금속 물질층(148)을 이용하여 후속 공정을 수행함에 따라 상부 금속-반도체 화합물층이 최상부 희생층(118)의 상면보다 낮은 레벨로 연장되어 도 4c의 반도체 장치(100e)가 제공될 수 있다.
본 단계없이 후속 공정이 진행되거나, 후속 공정에서 열처리 공정 등을 최소화하여 상부 금속 물질층(148)과 채널층(140)의 반응이 최소화됨에 따라 도 4d의 반도체 장치(100f)가 제공될 수 있다.
도 15를 참조하면, 제2 개구부(OP2)를 채우는 도전성 패드(145)를 형성할 수 있다.
제2 개구부(OP2) 내에 도전성 물질을 채워 상부 금속-반도체 화합물층(141b)과 접촉하는 도전성 패드(145)를 형성할 수 있다. 도전성 패드(145)는 금속 물질, 예를 들어 티타늄(Ti), 코발트(Co), 니켈(Ni), 또는 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 도전성 패드(145)는 상부 금속-반도체 화합물층(141b)의 금속 원소와 동일한 금속 원소를 포함할 수 있으나, 이에 한정되는 것은 아니고 다른 금속 원소를 포함할 수도 있다. 도전성 패드(145)를 금속 물질로 형성함에 따라 후속 공정을 통해 형성되는 금속층인 상부 배선 구조(180, 도 2b)와의 접촉 저항이 상대적으로 감소하여 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
도 16a 및 도 16b를 참조하면, 분리 구조물들(MS, 도 1 및 도 2b 참조)에 대응되는 영역들에 희생층들(118)과 층간 절연층들(120)을 관통하는 제3 개구부들(OP3)을 형성하고, 제3 개구부들(OP3)을 통해 제4 패턴층(101d)을 제거하여 터널부(LT)를 형성할 수 있다.
제1 상부 절연층(191) 및 도전성 패드(145)의 상면을 덮는 제2 상부 절연층(192)을 형성하고, 제3 개구부들(OP3)을 형성할 수 있다. 제3 개구부들(OP3)은 상기 적층 구조물 및 제3 패턴층(101c)을 관통하며, x 방향으로 연장되는 트렌치 형태일 수 있다.
다음으로, 제3 개구부들(OP3) 내에 별도의 희생 스페이서층들을 형성하면서 에치-백(etch-back) 공정에 의해 제4 패턴층(101d) 중 상기 제2 수평 절연층을 노출시킬 수 있고, 이를 통해 제4 패턴층(101d)을 제거할 수 있다. 제4 패턴층(101d)의 제거 공정시에, 제4 패턴층(101d)이 제거된 영역에서 노출된 정보 저장 구조물(142)의 일부도 함께 제거되어 터널부(LT)가 형성될 수 있다. 제1 패턴층(101a) 및 제3 패턴층(101c) 사이의 터널부(LT) 두께는 정보 저장 구조물(142)의 일부가 제거된 영역의 터널부(LT) 두께보다 작을 수 있다. 즉, 터널부(LT)는 제4 패턴층(101d)을 제거하면서 노출된 정보 저장 구조물(142)에 대하여 등방성 식각 공정을 함에 따라 제1 및 제3 패턴층들(101a, 101c)의 측면 일부를 노출시킬 수 있다. 채널층(140)의 적어도 일부는 터널부(LT)에 의해 노출될 수 있다.
도 17을 참조하면, 터널부(LT) 내의 공간을 컨포멀하게 덮는 하부 금속 물질층(149)을 형성할 수 있다.
터널부(LT)내의 공간을 실질적으로 균일한 두께로 덮는 하부 금속 물질층(149)이 형성될 수 있다. 하부 금속 물질층(149)은 채널층(140)과 접촉할 수 있다. 터널부(LT)를 덮는 하부 금속 물질층(149)의 두께는 후속 공정을 통해 형성될 하부 금속-반도체 화합물층(141a)의 상면 높이에 따라 조절될 수 있다. 하부 금속 물질층(149)은 티타늄(Ti), 코발트(Co), 니켈(Ni), 또는 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
도 18을 참조하면, 하부 금속-반도체 화합물층(141a)을 형성하고, 제2 패턴층(101b)을 형성할 수 있다.
실리사이드 공정 등을 통해 하부 금속 물질층(149)과 채널층(140)을 반응시켜 하부 금속-반도체 화합물층(141a)을 형성할 수 있다. 하부 금속 물질층(149)은 제1 패턴층(101a), 제3 패턴층(101c), 및 정보 저장 구조물(142)에 대하여 채널층(140)과 선택적으로 반응하여 채널층(140)의 일부를 하부 금속-반도체 화합물층(141a)으로 치환할 수 있다. 하부 금속-반도체 화합물층(141a)의 상면은 최하부 희생층(118)의 하면보다 높은 레벨에 형성될 수 있다.
다음으로, 터널부(LT)를 금속 물질로 채워 제2 패턴층(101b)을 형성할 수 있다. 예시적인 실시예에서, 잔존하는 하부 금속 물질층(149)을 제거하지 않고 동일하거나 다른 금속 물질을 채워 넣어 제2 패턴층(101b)을 형성할 수 있으나, 이에 한정되지 않고, 하부 금속 물질층(149)을 제거하고 별도의 금속 물질을 채워넣어 제2 패턴층(101b)을 형성할 수도 있다. 제2 패턴층(101b)은 티타늄(Ti), 코발트(Co), 니켈(Ni), 또는 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 제2 패턴층(101b)이 금속 물질을 포함함에 따라 공통 소스 라인의 배선 저항이 상대적으로 감소하여 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
도 19를 참조하면, 제3 개구부들(OP3)을 통해 노출된 희생층들(118)을 제거하고 게이트 전극들(130)을 형성하며, 분리 구조물들(MS)을 형성할 수 있다.
먼저, 제3 개구부들(OP3)의 측벽을 덮는 상기 희생 스페이서층들을 제거하고, 제3 개구부들(OP3)을 통해 희생층들(118)을 층간 절연층들(120)에 대하여 선택적으로 제거할 수 있다. 희생층들(118)은 예를 들어, 습식 식각 공정을 이용하여 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 이에 따라, 층간 절연층들(120) 사이에 복수의 터널부들이 형성될 수 있다. 상기 식각 공정에는 예를 들어, 암모니아 계열, 불산 계열, 인산 계열, 황산 계열, 혹은 아세트 산 계열의 화학 물질이 이용될 수 있다
상기 복수의 터널부들 내에서 층간 절연층들(120)을 덮으면서 균일한 두께를 가지는 유전 물질을 증착하여 게이트 유전층을 형성하고, 상기 게이트 유전층 사이에 도전성 물질을 채워 게이트 도전층을 형성함으로써 게이트 전극들(130)을 형성할 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘, 또는 금속 실리사이드 물질을 포함할 수 있다. 다음으로, 제3 개구부들(OP3) 내에 증착된 상기 유전 물질 및 상기 도전성 물질을 추가적인 공정을 통하여 제거한 후 제3 개구부들(OP3) 내에 절연성 물질을 채워 분리 구조물들(MS)을 형성할 수 있다.
다음으로, 분리 구조물들(MS) 및 제2 상부 절연층(192)을 덮는 제3 상부 절연층(193, 도 2b 참조)을 형성하고, 제2 및 3 상부 절연층들(192, 193)을 관통하여 도전성 패드(145)와 접촉하는 상부 콘택 구조물들(182) 및 상부 콘택 구조물들(182) 상에 배치되는 상부 배선 패턴(184)을 형성하여 도 1 내지 도2b의 반도체 장치(100)를 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 MS: 분리 구조물들
101: 패턴 구조물 101a: 제1 패턴층
101b: 제2 패턴층 101c: 제3 패턴층
120: 층간 절연층들 130: 게이트 전극들
140: 채널층 141: 금속-반도체 화합물층
142: 정보 저장 구조물 143: 채널 매립 절연층
145: 도전성 패드 180: 상부 배선 구조
190: 상부 절연층

Claims (10)

  1. 하부 구조물;
    상기 하부 구조물 상에 차례로 적층되는 제1 내지 제3 패턴층들을 포함하는 패턴 구조물;
    상기 패턴 구조물 상에서 상기 패턴 구조물의 상면과 수직한 제1 방향을 따라 서로 이격되어 적층되고, 하부에 배치된 하부 게이트 전극을 포함하는 게이트 전극들; 및
    상기 게이트 전극들을 관통하고, 채널층 및 금속-반도체 화합물층을 포함하는 채널 구조물을 포함하고,
    상기 금속-반도체 화합물층은 상기 채널층 및 상기 제2 패턴층과 접촉하고,
    상기 채널 구조물은 적어도 상기 제2 및 제3 패턴층을 관통하여 상기 제1 패턴층 내로 연장되고,
    상기 제2 패턴층은 상기 금속-반도체 화합물층과 접촉하는 제1 금속층을 갖고,
    상기 금속-반도체 화합물층의 적어도 일부는 상기 제1 방향과 수직인 제2 방향으로 상기 하부 게이트 전극과 수평하게 중첩(horizontally overlap)하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 채널 구조물은 상기 채널층 및 상기 금속-반도체 화합물층의 외측면의 적어도 일부를 덮는 정보 저장 구조물을 더 포함하고,
    상기 제2 패턴층은 상기 정보 저장 구조물을 관통하여 상기 금속-반도체 화합물층과 접촉하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 하부 구조물은 베이스 기판 및 상기 베이스 기판 상에 배치된 주변 회로를 포함하고,
    상기 제1 및 제3 패턴층 사이 영역에서의 상기 제2 패턴층의 두께는 상기 정보 저장 구조물을 관통하는 영역에서의 상기 제2 패턴층의 두께보다 작은 반도체 장치.
  4. 제1 항에 있어서,
    상기 금속-반도체 화합물층의 두께와 상기 채널층의 두께는 동일하고,
    상기 채널층의 측면은 상기 금속-반도체 화합물층의 측면과 공면을 이루는 반도체 장치.
  5. 제1 항에 있어서,
    상기 게이트 전극들은 상부에 배치된 상부 게이트 전극을 더 포함하고,
    상기 채널 구조물은 상기 채널층의 내측면을 덮는 채널 매립 절연층 및 상기 채널 매립 절연층 상의 도전성 패드를 더 포함하고,
    상기 도전성 패드는 제2 금속층을 포함하고,
    상기 도전성 패드의 적어도 일부는 상기 상부 게이트 전극과 상기 제2 방향으로 수평하게 중첩하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 채널층은 상기 도전성 패드의 외측면 상으로 연장되고,
    상기 채널 구조물은 상기 채널층과 상기 도전성 패드의 상기 외측면 사이에 배치되는 상부 금속-반도체 화합물층을 더 포함하는 반도체 장치.
  7. 금속층을 포함하는 제1 수평 도전층;
    제1 수평 도전층 상의 제2 수평 도전층;
    상기 제2 수평 도전층 상에서 상기 제1 수평 도전층의 상면과 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들; 및
    상기 게이트 전극들 및 상기 제2 수평 도전층을 관통하고, 채널층 및 하부 금속-반도체 화합물층을 포함하는 채널 구조물을 포함하고,
    상기 하부 금속-반도체 화합물층은 상기 채널층 및 상기 제1 수평 도전층과 접촉하고,
    상기 제1 수평 도전층은 상기 제2 수평 도전층의 하면과 접촉하며 상기 제2 수평 도전층의 측면의 적어도 일부를 덮고,
    상기 하부 금속-반도체 화합물층은 상기 제1 수평 도전층과 접촉하는 영역으로부터 상기 게이트 전극들을 향하는 방향으로 연장되어 상기 제2 수평 도전층의 상면보다 높은 레벨에 위치한 상면을 갖는 반도체 장치.
  8. 제7 항에 있어서,
    상기 채널 구조물은 채널 매립 절연층 및 상기 채널 매립 절연층을 덮는 도전성 패드, 및 상기 채널층 및 상기 도전성 패드와 접촉하는 상부 금속-반도체 화합물층을 더 포함하고,
    상기 상부 금속-반도체 화합물층은 상기 도전성 패드의 외측면을 덮고,
    상기 채널층은 상기 상부 금속-반도체 화합물층의 외측면을 덮는 반도체 장치.
  9. 회로 소자들을 포함하는 하부 구조물, 상기 하부 구조물 상에 차례로 적층되는 제1 내지 제3 패턴층들을 포함하는 패턴 구조물, 상기 패턴 구조물 상에서 상기 패턴 구조물의 상면과 수직한 제1 방향을 따라 서로 이격되어 적층되고, 하부에 배치된 하부 게이트 전극을 포함하는 게이트 전극들, 및 상기 게이트 전극들을 관통하고, 채널층 및 금속-반도체 화합물층을 포함하는 채널 구조물, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하되,
    상기 금속-반도체 화합물층은 상기 채널층 및 상기 제2 패턴층과 접촉하고,
    상기 채널 구조물은 적어도 상기 제2 및 제3 패턴층을 관통하여 상기 제1 패턴층 내로 연장되고,
    상기 제2 패턴층은 상기 금속-반도체 화합물층과 접촉하는 제1 금속층을 갖고,
    상기 금속-반도체 화합물층의 적어도 일부는 상기 제1 방향과 수직인 제2 방향으로 상기 하부 게이트 전극과 수평하게 중첩하는 데이터 저장 시스템.
  10. 제9 항에 있어서,
    상기 게이트 전극들은 상부에 배치된 상부 게이트 전극을 더 포함하고,
    상기 채널 구조물은 상기 채널층의 내측면을 덮는 채널 매립 절연층 및 상기 채널 매립 절연층 상에 배치되는 도전성 패드를 더 포함하고,
    상기 도전성 패드는 제2 금속층을 갖고,
    상기 도전성 패드의 하면은 상기 상부 게이트 전극의 상면보다 낮은 레벨에 위치하는 데이터 저장 시스템.
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